FR3077925A1 - Circuit integre tridimensionnel face a face de structure simplifiee - Google Patents

Circuit integre tridimensionnel face a face de structure simplifiee Download PDF

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Abstract

L'invention concerne un circuit intégré (9) comprenant : -une première puce (1) comportant un empilement d'un substrat (100), d'une couche d'interconnexion de début de ligne (101) et de couches d'interconnexion de fin de ligne (111-117) ; -une deuxième puce (2) comportant un empilement d'un substrat (200), d'une couche d'interconnexion de début de ligne (201) et de couches d'interconnexion de fin de ligne (211-216) ; -un réseau d'interconnexion (3) des première et deuxième puces. -la couche d'interconnexion de fin de ligne (118) de niveau de métallisation le plus élevé de la première puce (1) inclut un réseau de distribution de puissance ; -la couche d'interconnexion de fin de ligne (216) de niveau de métallisation le plus élevé de la deuxième puce (2) est dépourvue de réseau de distribution de puissance.

Description

CIRCUIT INTEGRE TRIDIMENSIONNEL FACE A FACE DE STRUCTURE SIMPLIFIEE
L’invention concerne les circuits intégrés comprenant plusieurs couches actives de composants électroniques, dits circuits intégrés de type 3D, et en particulier de tels circuits intégrés assemblant des puces obtenues par des processus de fabrication différents mis en œuvre en parallèle. Des processus de fabrication différents sont généralement utilisés pour adapter chaque puce aux fonctions qu’elle intègre.
Selon une configuration connue, deux types de puces différentes assemblées en face à face, c’est-à-dire que leurs substrats sont à l’opposé l’un de l’autre et que ces deux puces sont assemblées en solidarisant leurs couches d’interconnexion de fin de ligne ou couches de métallisation.
Les deux types de puces différents sont conçus indépendamment. Le processus de conception de chaque puce correspond à un processus de conception classique de puces destinées à être conditionnées indépendamment. Le processus de conception inclut également une étude de la compatibilité des interfaces entre les deux types de puces.
Chaque puce comprend un réseau de distribution de puissance qui lui est propre pour l’alimentation électrique de cette puce, correspondant à une ou plusieurs de ses couches d’interconnexion de fin de ligne de niveau de métallisation le plus élevé. En effet, ces couches d’interconnexion de lignes ont les lignes électriques les plus larges et sont donc adaptées à la distribution de l’alimentation de la puce. La conception des réseaux de distribution de puissance est effectuée selon un processus de conception classique pour des circuits bidimensionnels.
Une technologie développée par la société STMicroelectronics pour un nœud à 28nm, propose ainsi une structure de circuits intégrés 3D comportant deux puces assemblées en face à face. Chaque puce comporte un substrat, une couche d’interconnexion de début de ligne ou couche active formée sur le substrat. Chaque couche d’interconnexion de début de ligne est surmontée par 10 niveaux métalliques de couches d’interconnexion de fin de ligne. Les deux derniers niveaux métalliques des couches d’interconnexion de fin de ligne sont des grilles d’alimentation ayant des pas présentant un même multiple du nœud technologique, par exemple 8X. Ces deux dernier niveaux métalliques distribue les tensions d’alimentation vers les niveaux métalliques inférieurs. Une couche d’interconnexion 3D raccorde les grilles d’alimentation des deux puces.
L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un circuit intégré comprenant :
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-une première puce comportant un empilement d’un substrat, d’une couche d’interconnexion de début de ligne et de couches d’interconnexion de fin de ligne
J
-une deuxième puce comportant un empilement d’un substrat, d’une couche d’interconnexion de début de ligne et de couches d’interconnexion de fin de ligne, les couches d’interconnexion de fin de ligne des première et deuxième puces étant en vis-à-vis ;
-un réseau d’interconnexion des première et deuxième puces, connecté respectivement à une couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la première puce et à une couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la deuxième puce ;
-la couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la première puce inclut un réseau de distribution de puissance ;
-la couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la deuxième puce est dépourvue de réseau de distribution de puissance.
L’invention porte également sur les variantes suivantes. L’homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire.
Selon une variante, le pas de gravure du niveau de métallisation le plus élevé de la première puce est au moins le double de celui du niveau de métallisation le plus élevé de la deuxième puce.
Selon une autre variante, la majeure partie de la surface de la première puce est occupée par des portes logiques, et la majeure partie de la surface de la deuxième puce est occupée par des cellules mémoire.
Selon encore une autre variante, le pas de gravure du réseau d’interconnexion est au moins huit fois supérieur au pas de gravure de la couche d’interconnexion de niveau de métallisation le plus bas de la première puce.
Selon une variante, le pas de gravure du réseau d’interconnexion est égal au pas de gravure de la couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la première puce.
Selon encore une variante, la couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la deuxième puce est configurée pour router des signaux logiques de composants électroniques de cette deuxième puce.
Selon une autre variante, le pas de gravure de la couche d’interconnexion de fin de ligne de niveau le plus bas de la première puce est choisi dans le groupe constitué du 65nm, 40nm, 32nm, 28nm, 20nm, 14nm, 10nm, et 7 nm.
ICG011230 FR Depot Texte.docx
Selon encore une variante, le circuit intégré comprend en outre une couche de liaison hybride disposée entre le réseau d’interconnexion et la deuxième puce.
D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :
-la figure 1 est une vue en coupe schématique d’un circuit intégré tridimensionnel selon un exemple de mode de réalisation de l’invention ;
-la figure 2 est une vue en perspective d’un exemple de configuration d’un réseau de distribution de puissance pouvant être mis en œuvre ;
-la figure 3 est une vue en perspective d’un autre exemple de configuration d’un réseau de distribution de puissance pouvant être mis en œuvre ;
-la figure 4 est une vue en coupe schématique d’un exemple de circuit intégré tridimensionnel conditionné, selon une variante de l’invention ;
-la figure 5 est une vue en coupe schématique d’un exemple de circuit intégré tridimensionnel conditionné, selon une autre variante de l’invention ;
-la figure 6 est une vue en coupe schématique d’un exemple de configuration d’interconnexions pour un circuit tridimensionnel selon l’invention.
L’invention propose de mutualiser un réseau de distribution de puissance pour deux puces positionnées en face à face dans un circuit intégré tridimensionnel.
La figure 1 est une vue en coupe schématique d’un circuit intégré tridimensionnel 9 selon un exemple de mode de réalisation de l’invention. Le circuit intégré tridimensionnel 9 inclut une puce 1 et une puce 2, positionnées en face à face. Les couches de métallisation de niveau le plus élevé de la puce 1 et de la puce 2 sont ainsi en vis-à-vis. Le circuit intégré 9 inclut un réseau d’interconnexion tridimensionnelle 3, destiné à réaliser l’interconnexion électrique entre les puces 1 et 2. Des procédés de solidarisation des puces 1 et 2 sont connus en soi, par exemple par collage. En particulier, le document ‘Hybrid bonding toolbox for 3D Images’, publié dans le cadre de la conférence European 3D Summit2017, tenue à Grenoble du 23 au 25 Janvier 2017, décrit des procédés d’assemblage de puces pour former des circuits intégrés tridimensionnels hybrides.
Le réseau 3 se présente ici sous la forme de couches de métallisation 31 et 32 disposées entre la puce 1 et la puce 2. Par ailleurs, une couche de liaison hybride 5 est disposée entre le réseau 3 et la puce 2.
La puce 1 inclut de façon connue en soi la superposition :
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-d’un substrat 100 ;
-d’une couche d’interconnexion de début de ligne 101 ou couche active ;
-des couches d’interconnexion de fin de ligne ou couches de métallisation 111 à 118.
Les couches de métallisation 111 à 116 présentent un pas de gravure donné. Les couches de métallisation 117 et 118 présentent un pas de gravure double de celui des couches de métallisation 111 à 116.
La puce 2 inclut de façon connue en soi la superposition :
-d’un substrat 200 ;
-d’une couche d’interconnexion de début de ligne 201 ou couche active ;
-des couches d’interconnexion de fin de ligne ou couches de métallisation 211 à 216.
Les couches de métallisation 211 à 216 présentent ici un pas de gravure identique à celui des couches de métallisation 111 à 116.
De façon connue en soi, pour une couche de métallisation donnée, une partie inclut des lignes métalliques séparées par du diélectrique. Une autre partie inclut du diélectrique, traversé par des vias métalliques de connexion vers une couche de métallisation adjacente.
Les couches 117 et 118 incluent un réseau de distribution de puissance. Les couches 117 et 118 forment un réseau de distribution de puissance commun pour les puces 1 et 2. La puce 2 est ainsi dépourvue de réseau de distribution de puissance dans ses couches de métallisation de niveau le plus élevé. Les couches 215 et 216 peuvent ainsi être dédiées au routage de signaux logiques. La puce 2 peut par contre être pourvue d’un réseau de distribution de puissance dans des couches de métallisation de niveau plus bas que les couches 215 et 216, par exemple pour des cellules standard et des blocs de type SRAM. Les connexions d’alimentation en puissance des composants actifs des puces 1 et 2 sont réalisées de façon connue en soi à travers les couches de métallisation. Les couches 117 et 118 peuvent être connectées à une grille de distribution de puissance d’un niveau métallique intermédiaire, en vue de limiter des chutes de tension locales.
Les couches 117 et 118 sont connectées aux couches de métallisation 215 et 216 par l’intermédiaire du réseau d’interconnexion 3. Le réseau d’interconnexion 3 comprend une couche 31 en contact avec la couche 118, et une couche 32 en contact avec la couche de liaison hybride 5. La couche de liaison hybride 5 est en contact avec la couche 216.
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Le réseau de distribution de puissance des couches 117 et 118 est dimensionné pour alimenter de façon satisfaisante les puces 1 et 2 ou des parties de celles-ci ayant des spécifications en tension identiques.
Les alimentations auxquelles le réseau de distribution de puissance est connecté peuvent être générées en interne ou en externe de l’empilement des puces 1 et 2. Le dimensionnement du réseau de distribution de puissance est défini pour assurer un bon fonctionnement des composants actifs et pour assurer une amplitude suffisante des pics de courant lors des phases dynamiques (démarrage, arrêt, changement de mode de fonctionnement, activité pendant des opérations et des données traitées...).
Dans l’exemple illustré à la figure 1, le niveau de métallisation le plus élevé de la puce 1 présente un pas de gravure qui est au moins le double de celui du niveau de métallisation le plus élevé de la puce 2. Le procédé de fabrication de la puce 2 est donc simplifié, ce qui permet de réduire le coût du procédé de fabrication. L’invention s’avère particulièrement avantageuse avec des circuits intégrés occupant des surfaces de substrat importantes (par exemple plusieurs cm2). Pour de tels circuits, l’invention apporte un gain en rendement de fabrication et en baisse de coût de fabrication particulièrement intéressant.
On peut également envisager de réaliser une puce 2 présentant un niveau de métallisation le plus élevé ayant un pas de gravure égal à celui du niveau de métallisation le plus élevé de la puce 1. Ce niveau de métallisation le plus élevé de la puce 2 peut alors inclure des fonctions de routage supplémentaires par rapport à une puce de l’état de la technique utilisée dans un circuit intégré tridimensionnel. Les puces 1 et 2 peuvent par exemple être au nœud technologique 28nm. La puce 1 peut par exemple comprendre être dédiée à des portes logiques, tandis que la puce 2 peut être dédiée à des cellules mémoire.
La figure 2 est une vue en perspective illustrant schématiquement un premier exemple de réseau de distribution d’alimentation électrique de puissance 4, pouvant être intégré dans les niveaux de métallisation les plus élevés de la puce 1. Le réseau 4 est ici destiné à appliquer deux potentiels d’alimentation différents, Gnd et Vdd. On peut cependant également envisager un réseau 4 configuré pour appliquer un plus grand nombre de potentiels d’alimentation.
Le réseau de distribution de puissance 4 comporte deux niveaux de métallisation superposés. Un premier niveau de métallisation du réseau 4 inclut des lignes conductrices ou rails de distribution de puissance parallèles 411 et 412. Ce niveau de métallisation du réseau 4 inclut une alternance de lignes 411 et 412, isolées électriquement l’une de l’autre. Les lignes 411 et 412 sont polarisées
ICG011230 FR Depot Texte.docx respectivement à Gnd et à Vdd. Un second niveau de métallisation du réseau 4 inclut des lignes conductrices ou rails de distribution de puissance parallèles 421 et 422. Les lignes 421 et 422 sont orientées perpendiculairement aux lignes 411 et 412. Ce niveau de métallisation du réseau 4 inclut une alternance de lignes 421 et 422, isolées électriquement l’une de l’autre. Les lignes 421 sont isolées électriquement des lignes 412 et les lignes 422 sont isolées électriquement des lignes 411. Les lignes 421 et 422 sont polarisées respectivement à Gnd et à Vdd. Les lignes 411 sont connectées électriquement aux lignes 421 par l’intermédiaire de vias 431. Les lignes 412 sont connectées électriquement aux lignes 422 par l’intermédiaire de vias 432.
La figure 3 est une vue en perspective illustrant schématiquement un deuxième exemple de réseau de distribution d’alimentation électrique de puissance 4, pouvant être intégré dans les niveaux de métallisation les plus élevés de la puce 1. Le réseau 4 est ici destiné à appliquer deux potentiels d’alimentation différents, Gnd et Vdd. On peut cependant également envisager un réseau 4 configuré pour appliquer un plus grand nombre de potentiels d’alimentation.
Le réseau de distribution de puissance 4 comporte deux niveaux de métallisation superposés. Un premier niveau de métallisation du réseau 4 inclut un motif de lignes conductrices ou rails de distribution de puissance parallèles 411 entrecroisés et interconnectés, ainsi que des plots de distribution de puissance 412. Le motif des lignes 411 est isolé électriquement des plots 412. Le motif des lignes 411 et les plots 412 sont polarisés respectivement à Vdd et à Gnd.
Un second niveau de métallisation du réseau 4 inclut un motif de lignes conductrices ou rails de distribution de puissance parallèles 422 entrecroisés et interconnectés, ainsi que des plots de distribution de puissance 421. Le motif des lignes 422 est isolé électriquement des plots 421. Le motif des lignes 422 et les plots 421 sont polarisés respectivement à Gnd et à Vdd.
Le motif des lignes 422 est isolé électriquement du motif des lignes 411, et les plots 421 sont isolés électriquement des plots 412.
Le motif des lignes 411 est connecté électriquement aux plots 421 par l’intermédiaire de vias 431. Le motif des lignes 422 est connecté électriquement aux plots 421 par l’intermédiaire de vias 432.
La figure 4 est une vue en coupe schématique est une vue en coupe schématique d’un exemple de circuit intégré tridimensionnel conditionné, selon une variante de l’invention. Dans cette variante, le conditionnement comporte un
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Le substrat 93 comporte des billes conductrices 94, en contact avec des contacts 102, ménagés sur une face externe du substrat 100. Ces contacts sont connectés à des vias 103 dits TSV, traversant le substrat 100 et la couche 101. Les vias 103 sont connectés au réseau de distribution de puissance et/ou au réseau d’interconnexion 3 par l’intermédiaire de l’ensemble de couches 11 d’interconnexion métallique.
La figure 5 est une vue en coupe schématique est une vue en coupe schématique d’un exemple de circuit intégré tridimensionnel conditionné, selon une autre variante de l’invention. Dans cette variante, le conditionnement comporte également un substrat 93, un boîtier d’encapsulation 92, et un radiateur de dissipation thermique 91. L’assemblage des puces 1 et 2 est disposé dans le boîtier d’encapsulation 92 et fixé sur le substrat 93.
Une face arrière du substrat 100 est plaquée contre le substrat 93. Le substrat 93 comporte des plots conducteurs 95. Les plots 95 sont connectés électriquement au réseau de distribution de puissance et/ou au réseau d’interconnexion 3 par l’intermédiaire de fils conducteurs 96 (désignés par wire bonding en langue anglaise).
La figure 6 est une vue en coupe schématique d’un exemple de configuration d’interconnexions pour un circuit tridimensionnel 9 selon l’invention. Le circuit 9 comprend deux puces 1 et 2 superposées, positionnées en face à face. Les couches de métallisation de niveau le plus élevé de la puce 1 et de la puce 2 sont ainsi en vis-à-vis. Le circuit intégré 9 inclut également un réseau d’interconnexion tridimensionnelle 3, destiné à réaliser l’interconnexion électrique entre les puces 1 et 2.
La puce 1 inclut la superposition :
-d’un substrat 100 ;
-d’une couche d’interconnexion de début de ligne 101 ou couche active ;
-des couches d’interconnexion de fin de ligne ou couches de métallisation 111 à 118.
La puce 2 inclut la superposition :
-d’un substrat 200 ;
-d’une couche d’interconnexion de début de ligne 201 ou couche active ;
-des couches d’interconnexion de fin de ligne ou couches de métallisation 211 à 214.
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La puce 1 comprend ici des cellules logiques 12, s’étendant de la couche d’interconnexion de début de ligne 101 à la couche d’interconnexion de fin de ligne 112. La puce 2 comprend ici des cellules mémoire 22, s’étendant de la 5 couche d’interconnexion de début de ligne 201 à la couche d’interconnexion de fin de ligne 214.
L’interface d’entrée/sortie aux potentiels Gnd et Vdd des cellules mémoire 22 est ici directement connectée au réseau de distribution de puissance de la 10 puce 1 (formé par les couches 117 et 118), par l’intermédiaire du réseau d’interconnexion tridimensionnelle 3 (et par l’intermédiaire d’une couche de liaison hybride le cas échéant).
Par l’intermédiaire des couches de métallisation 111 à 118 et du réseau 15 d’interconnexion tridimensionnelle 3, les interfaces de signaux des cellules mémoire 22 sont connectées aux interfaces de signaux des portes logiques 12.
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Claims (8)

  1. REVENDICATIONS
    1. Circuit intégré (9) comprenant :
    -une première puce (1) comportant un empilement d’un substrat (100), d’une couche d’interconnexion de début de ligne (101) et de couches d’interconnexion de fin de ligne (111-117) ;
    -une deuxième puce (2) comportant un empilement d’un substrat (200), d’une couche d’interconnexion de début de ligne (201) et de couches d’interconnexion de fin de ligne (211-216), les couches d’interconnexion de fin de ligne des première et deuxième puces étant en vis-à-vis ;
    -un réseau d’interconnexion (3) des première et deuxième puces, connecté respectivement à une couche d’interconnexion de fin de ligne (118) de niveau de métallisation le plus élevé de la première puce (1) et à une couche d’interconnexion de fin de ligne (216) de niveau de métallisation le plus élevé de la deuxième puce (2) ;
    Caractérisé en ce que :
    -la couche d’interconnexion de fin de ligne (118) de niveau de métallisation le plus élevé de la première puce (1) inclut un réseau de distribution de puissance ;
    -la couche d’interconnexion de fin de ligne (216) de niveau de métallisation le plus élevé de la deuxième puce (2) est dépourvue de réseau de distribution de puissance.
  2. 2. Circuit intégré (9) selon la revendication 1, dans lequel le pas de gravure du niveau de métallisation le plus élevé de la première puce (1) est au moins le double de celui du niveau de métallisation le plus élevé de la deuxième puce (2).
  3. 3. Circuit intégré (9) selon la revendication 1 ou 2, dans lequel la majeure partie de la surface de la première puce (1) est occupée par des portes logiques, et dans lequel la majeure partie de la surface de la deuxième puce (2) est occupée par des cellules mémoire.
  4. 4. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel le pas de gravure du réseau d’interconnexion (3) est au moins huit fois supérieur au pas de gravure de la couche d’interconnexion de niveau de métallisation le plus bas de la première puce (1).
  5. 5. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel le pas de gravure du réseau d’interconnexion (3) est égal au pas de gravure de la couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la première puce (1).
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  6. 6. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel la couche d’interconnexion de fin de ligne de niveau de métallisation le plus élevé de la deuxième puce (2) est configurée pour router des signaux logiques de composants électroniques de cette deuxième puce
    5 (2).
  7. 7. Circuit intégré (9) selon l'une quelconque des revendications précédentes, dans lequel le pas de gravure de la couche d’interconnexion de fin de ligne de niveau le plus bas de la première puce (1) est choisi dans le groupe constitué
    10 du 65nm, 40nm, 32nm, 28nm, 20nm, 14nm, 10nm, et 7 nm.
  8. 8. Circuit intégré (9) selon l'une quelconque des revendications précédentes, comprenant en outre une couche de liaison hybride (5) disposée entre le réseau d’interconnexion (3) et la deuxième puce (2).
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