FR3059458A1 - Dispositif compact de memoire non volatile du type a piegeages de charge dans une interface dielectrique - Google Patents

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Abstract

Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.

Description

© N° de publication : 3 059 458 (à n’utiliser que pour les commandes de reproduction)
©) N° d’enregistrement national : 16 61500 ® RÉPUBLIQUE FRANÇAISE
INSTITUT NATIONAL DE LA PROPRIÉTÉ INDUSTRIELLE
COURBEVOIE © Int Cl8 : G 11 C 16/04 (2017.01), H 01 L 27/115
DEMANDE DE BREVET D'INVENTION A1
©) Date de dépôt : 25.11.16. © Demandeur(s) : STMICROELECTRONICS (ROUS-
(30) Priorité : SET) SAS — FR.
@ Inventeur(s) : LA ROSA FRANCESCO, NI EL STE-
PHAN et REGNIER ARNAUD.
(43) Date de mise à la disposition du public de la
demande : 01.06.18 Bulletin 18/22.
©) Liste des documents cités dans le rapport de
recherche préliminaire : Se reporter à la fin du
présent fascicule
(© Références à d’autres documents nationaux ® Titulaire(s) : STMICROELECTRONICS (ROUSSET)
apparentés : SAS.
©) Demande(s) d’extension : ©) Mandataire(s) : CASALONGA.
DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE.
FR 3 059 458 - A1
Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (CiJ ;Ci-1 ,j) une région diélectrique (RDi-1 j) située entre la grille de commande (CGi,i-1 ) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1 ,j) respectivement dédiées aux deux cellules-mémoires jumelles.
D ispositif compact de mémoire non volatile du type à piégeages de charge dans une interface diélectrique
Des modes de mise en œuvre et de réalisation de l’invention concernent les dispositifs de mémoire non volatile, notamment ceux du type à piégeage de charges dans une interface diélectrique et comportant des transistors de sélection enterrés.
Une cellule-mémoire non volatile peut être par exemple du type électriquement effaçable et programmable (EEPROM) ou bien du type à transistor de sélection vertical avec un transistor d’état à grille flottante sélectionnable par l’intermédiaire du transistor de sélection connecté en série avec le transistor d’état.
Avec l’augmentation de la densité dans les dispositifs de mémoire, les cellules-mémoires à grilles flottantes deviennent de plus en plus proches, ce qui peut générer des interférences entre les charges stockées dans des grilles flottantes adjacentes.
Aussi, est-il envisagé d’utiliser un autre type de mémoire non volatile que l’on peut désigner sous l’expression « cellule-mémoire du type à piégeage de charges dans une interface diélectrique » plus connue par l’homme du métier sous l’acronyme anglosaxon « SONOS » ou encore « MONOS » selon le matériau utilisé pour la grille de commande.
Plus précisément, un tel type de cellule-mémoire comporte une grille de commande séparée du substrat par une interface diélectrique configurée pour piéger les charges.
Généralement une telle interface comporte une couche de stockage de charges, par exemple en nitrure de silicium (N) située sur une couche diélectrique tunnel, par exemple formée en dioxyde de silicium (O) et sous une couche diélectrique de blocage, par exemple également formée en dioxyde de silicium (O).
La région de canal d’un tel transistor d’état est formée par exemple dans un substrat de silicium (S).
Si la grille de commande est en polysilicium (S), on parle alors d’un dispositif SONOS tandis que si la grille de commande est au moins partiellement métallique, on peut parler d’un dispositif du type MONOS.
Il existe un besoin de fournir des dispositifs de mémoire non volatile du type à piégeage de charges dans une interface diélectrique, qui soient particulièrement compacts.
Selon un aspect, il est proposé un dispositif de mémoire non volatile comprenant un plan-mémoire comportant des rangées et des colonnes de cellules-mémoire. Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d’état sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée.
Les colonnes de cellules-mémoire comportent des paires de cellules-mémoire jumelles, les deux transistors de sélection d’une paire de cellules-mémoire jumelles ayant une grille de sélection commune.
Les deux transistors d’état d’une paire de cellules-mémoire jumelles ont par ailleurs une grille de commande commune et le dispositif comprend en outre, pour chaque paire de cellules-mémoire jumelles, une région diélectrique située entre la grille de commande et le substrat et chevauchant la grille de sélection commune de façon à former de part et d’autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges respectivement dédiées aux deux cellules-mémoire jumelles.
Le dispositif de mémoire comporte par ailleurs au moins une ligne de bits par colonne du plan-mémoire, connectée aux paires de cellules-mémoire jumelles de cette colonne, ainsi que les lignes de contrôle de grille reliées aux grilles de commande des transistors d’état des cellules-mémoire d’une même rangée.
Le chevauchement, par la région diélectrique de piégeage de charges et par la grille de commande, de la grille de sélection enterrée commune à deux cellules-mémoire jumelles permet de rendre plus compact le dispositif de mémoire.
La région diélectrique située entre la grille de commande et le substrat possède avantageusement une première couche diélectrique destinée à piéger des charges, encadrée par deux deuxièmes couches diélectriques.
Lorsque chaque cellule-mémoire est du type SONOS, la grille de commande de chaque cellule-mémoire peut comprendre du polysilicium, la première couche diélectrique peut comprendre du nitrure de silicium et les deux deuxièmes couches diélectriques peuvent comporter du dioxyde de silicium.
Bien que cela ne soit pas indispensable, il est particulièrement intéressant que le canal du transistor d’état de chaque cellule-mémoire comprenne un canal implanté en surface dans le substrat et configuré pour que la cellule-mémoire fonctionne dans un mode d’appauvrissement (« déplétion » en langue anglaise).
En effet, cela va permettre par exemple d’appliquer une tension nulle sur la grille de commande en lecture.
En effet, le transistor d’état étant du type à appauvrissement, le caractère passant (« normally on ») du transistor d’état lorsque la cellule-mémoire est dans un état vierge et qu’une tension nulle est appliquée sur la grille de commande, est lié à la valeur de sa tension de seuil dans l’état vierge de la cellule-mémoire qui peut par exemple être choisie négative ou sensiblement nulle.
Par ailleurs, outre un état vierge, la cellule-mémoire peut présenter un premier état, par exemple un état effacé, correspondant à une première valeur logique du bit stocké et un deuxième état, par exemple un état programmé, correspondant à une deuxième valeur logique du bit stocké.
Et les tensions de seuil du transistor d’état dans ces deux états de la cellule-mémoire se situent de part et d’autre de la tension de seuil du transistor d’état de la cellule-mémoire à l’état vierge.
Ainsi, par exemple, dans le premier état de la cellule-mémoire la tension de seuil du transistor d’état est négative et inférieure à la tension de seuil du transistor d’état de la cellule-mémoire à l’état vierge tandis que dans le deuxième état de la cellule-mémoire, la tension de seuil du transistor d’état est positive et supérieure à la tension de seuil du transistor d’état de la cellule-mémoire à l’état vierge.
Il devient donc possible d’appliquer une tension de lecture nulle sur la grille de commande lors d’une opération de lecture.
En effet, avec une telle tension de lecture nulle, il est possible de différencier l’état de la cellule-mémoire puisque le transistor d’état d’une cellule-mémoire dans son premier état (cellule effacée par exemple) sera passant puisque sa tension de seuil sera inférieure à celle d’une cellule vierge et il sera bloqué en présence d’une cellulemémoire dans son deuxième état (cellule programmée par exemple) puisque la tension de seuil sera cette fois-ci positive.
Par ailleurs, puisque l’on a une tension nulle en lecture sur la grille de commande, on n’induit pas de contrainte lors de la lecture dans l’interface diélectrique (read stress) ce qui permet de réduire fortement, voire de supprimer, le risque d’apparition d’un phénomène connu par l’homme du métier sous le vocable anglosaxon de « disturb » en lecture (« read disturb ») pouvant se traduire par une modification de la valeur logique du bit stocké.
Cela étant, plus une cellule-mémoire vieillit, plus l’état effacé de cette cellule se rapproche de celui d’une cellule-mémoire à l’état vierge.
Aussi de façon à garantir autant que possible au cours du temps une différenciation fiable des deux états effacé et programmé de la cellule-mémoire lors de sa lecture, on choisira avantageusement une tension de seuil négative pour le transistor d’état de la cellulemémoire à l’état vierge.
Et cette différenciation sera d’autant plus fiable que cette tension de seuil sera significativement négative. A cet égard on pourra choisir pour le transistor d’état de la cellule-mémoire à l’état vierge, une tension de seuil inférieure ou égale à -0,5 volt, par exemple comprise entre -1 volt et -0,5 volt.
Le canal du transistor d’état est avantageusement un canal implanté en surface dans le substrat.
La profondeur du canal implanté est préférentiellement suffisamment faible pour que le canal soit considéré comme restant en surface. En effet, dans certains cas, notamment en effacement ou en programmation, le transistor d’état doit être dans un état bloqué. Et, si la profondeur du canal est trop importante, il sera alors difficile de bloquer le transistor d’état.
L’homme du métier saura ajuster l’énergie d’implantation des dopants pour obtenir une profondeur du canal compatible avec un transistor du type à appauvrissement tout en permettant un blocage aisé de celui-ci si nécessaire.
A titre indicatif, la profondeur du canal implanté est avantageusement inférieure ou égale à 100 nm.
La dose de dopants contrôle la tension de seuil du transistor d’état.
Ainsi, pour obtenir un transistor d’état ayant une tension de seuil négative dans le cas d’une cellule vierge, la dose de dopants implantée peut être comprise entre 1012 atomes/cm2 et 1014 atomes/cm2. On obtient alors une tension de seuil pour une cellule vierge comprise par exemple entre -1 volt et -0,5 volt.
Il convient par ailleurs de noter qu’il est particulièrement avantageux d’utiliser un canal implanté en surface en combinaison avec un transistor de sélection vertical connecté en série avec le transistor d’état. En effet, si le transistor de sélection présentait une architecture planaire, il pourrait être difficile d’implanter le canal du transistor d’état sans implanter le canal du transistor de sélection de façon à maintenir un transistor de sélection ayant un faible courant à l’état bloqué (IOFF). Et même si on limite l’implantation de dopants à la zone de canal située sous l’interface diélectrique destinée à piéger les charges, l’implantation pourrait affecter la longueur effective du canal du transistor de sélection en raison de la diffusion latérale des dopants.
Et on ne rencontre pas une telle difficulté avec un transistor de sélection vertical, c’est-à-dire dont la grille s’étend verticalement dans le substrat.
Lorsque les cellules jumelles sont reliées à la même ligne de bits, l’avantage procuré en lecture ne concerne en fait qu’une seule des deux cellules jumelles, c’est-à-dire celle en cours de lecture, car l’autre cellule jumelle doit recevoir sur la grille de commande de son transistor d’état une tension d’inhibition de lecture non nulle de façon à éviter qu’elle soit simultanément lue.
Par contre, on ne retrouve pas cet inconvénient dans un dispositif de mémoire dont le plan mémoire comporte également des cellules jumelles avec transistors de sélection ayant une grille commune enterrée, mais présentant une architecture du type « double ligne de bits ».
Dans une telle architecture, le plan mémoire comporte des rangées et des colonnes de cellules mémoires, les colonnes de cellules mémoires comportent des paires de cellules mémoires jumelles, les deux transistors de sélection d’une paire de cellules mémoires jumelles ayant une grille commune.
Il est également prévu deux lignes de bits par colonne de cellules mémoires, et deux cellules mémoires adjacentes jumelles d’une même colonne ne sont pas reliées à la même ligne de bits tandis que deux cellules mémoires adjacentes non jumelles d’une même colonne sont reliées à la même ligne de bits.
Avec une telle structure de plan mémoire et de cellules mémoires jumelles, on peut lire une cellule mémoire sans application d’une tension d’inhibition de lecture à la cellule mémoire jumelle.
De ce fait, les moyens de lecture peuvent être avantageusement configurés pour appliquer une tension de lecture nulle sur les grilles de commande des transistors d’état de toutes les cellules mémoires du plan mémoire.
Par ailleurs, les cellules mémoires d’au moins une partie d’une rangée peuvent former une page et les moyens de lecture peuvent être configurés pour lire le plan mémoire par page.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
-les figures 1 à 5 illustrent différents modes de réalisation de l’invention.
La figure 1 représente une structure de plan mémoire MAO d’un dispositif de mémoire DV comprenant des cellules mémoire Mij, Mi,j+i, Mmj, Mi-ij + i du type à piégeage de charges dans une interface diélectrique (ID). Les cellules-mémoire Mij, Mij+i de rang i appartiennent à une page physique PGi du plan mémoire et sont reliées à une ligne de mot WLi-ι,ί et à une ligne de contrôle de grille CGLi. Les cellules mémoire Mmj, Mmj+i de rang i-1 appartiennent à un page physique PGi-ι de rang i-1 du plan mémoire et sont reliées à la ligne de mot WLi-ι,ί et à une ligne de contrôle de grille CGLi-ι. Les cellules mémoire Mij, Mmj de rang j sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit Bj et les cellules mémoire Mij+i, Mi-ij+i de rang j-1 sont accessibles en lecture et écriture par l'intermédiaire d'une ligne de bit Bj+i.
Chaque cellule mémoire comporte un transistor d’état, respectivement Tij, Tij+i, Tmj, Ti-ij+i, possédant l’interface diélectrique (ID) destinée à piéger des charges. Les régions de drain (D) des transistors Tij, Tmj sont connectées à la ligne de bit Bj et les régions de drain des transistors Tij+i, Ti-ij + i sont connectées à la ligne de bit Bj+i. Les grilles de commande CG des transistors Tij, Tij+i sont connectées à la ligne de contrôle de grille CGLi et les grilles de commande CG des transistors Tmj, Tî-ij + i sont connectées à la ligne de contrôle de grille CGLm.
La zone de canal de chaque transistor à grille flottante est reliée à une ligne de source SL par l'intermédiaire d'un transistor de sélection ST. Les transistors de sélection ST des cellules mémoire Mij et Mî-ij ont une grille de sélection commune CSG et les deux cellulesmémoire sont, de ce fait, dites jumelles. De même, des cellulesmémoire Mij+i et Mi-ij + i sont des cellules-mémoire jumelles et leurs transistors de sélection ST ont une grille de sélection commune CSG. Chaque grille de sélection CGS est une grille verticale enterrée dans un substrat dans lequel le plan mémoire MAO est réalisé, la ligne de source SL étant également enterrée. Ces grilles de sélection communes CSG de cellules mémoire jumelles, sont connectées à la ligne de mot WLi.ij.
On se réfère maintenant à la figure 2 pour décrire plus en détails la structure des cellules-mémoire du plan-mémoire de la figure 1.
Chaque cellule-mémoire est ici une cellule à piégeage de charges dans une interface diélectrique, du type SONOS. En effet, chaque transistor d’état T d’une cellule-mémoire comporte une grille de commande CG en polysilicium surmontant une interface diélectrique comportant une première couche diélectrique CD10 destinée à piéger les charges, par exemple en nitrure de silicium, encadrée par deux deuxièmes couches CD20 et CD21, en dioxyde de silicium.
La couche CD20 forme une couche d’oxyde tunnel tandis que la couche CD21 forme une couche de blocage des charges.
Par ailleurs, cette interface diélectrique repose sur un substrat semiconducteur SB en silicium.
Les références Ci,j et Ci-l,j désignent deux cellules-mémoire jumelles appartenant à une même colonne du plan-mémoire.
Ces deux cellules sont dites jumelles car leurs transistors de sélection vertical ST associés comportent une grille de sélection commune CSGi,i-l enterrée dans le substrat SB.
Le substrat SB est ici de type de conductivité P et la ligne de source enterrée S est de type de conductivité N.
Par ailleurs, chaque transistor d’état T possède une région de drain D de type de conductivité N.
Par ailleurs, les transistors d’état Ti,j et Ti-l,j des deux cellules-mémoire jumelles possèdent une grille de commande commune CGi,i-l.
Par ailleurs, le dispositif comporte pour chaque paire de cellules-mémoire jumelles Ci,j et Ci-l,j une région diélectrique référencée RDi-l,j située entre la grille de commande commune en polysilicium CGi,i-l et le substrat SB.
Cette région diélectrique RDi-l,j chevauche la grille de sélection commune enterrée verticale CSGi,i-l de façon à former de part et d’autre de cette grille de sélection commune les deux interfaces diélectriques de piégeage de charges IDi,j et IDi-l,j associées à ces deux cellules-mémoire jumelles Ci,j et Ci-l,j.
Ces interfaces diélectriques comportent chacune une portion des couches CD10, CD20 et CD21 mentionnées ci-avant.
Par ailleurs, il n’y a pas de transfert latéral possible de charges entre les deux interfaces diélectriques IDi-l,j et IDi,j de ces deux cellules-mémoire jumelles.
Dans le mode de réalisation décrit ici, toutes les cellulesmémoire jumelles d’une même colonne ont leur drain D connecté à la même ligne de bits Bj.
Par ailleurs, les lignes de contrôle de grilles CGLi (figure 1) sont reliées aux grilles de commande des transistors d’état des cellules-mémoire de la rangée i.
Dans le mode de réalisation illustré sur la figure 2, le canal du transistor d’état comporte un canal implanté en surface ZCH, dopé N, de façon à ce que la cellule-mémoire correspondante fonctionne dans un mode d’appauvrissement.
Par ailleurs, la référence ZCV désigne la région du substrat SB dans laquelle se forme le canal vertical du transistor de sélection correspondant ST.
Compte tenu de la proximité de la région de drain D avec la grille de sélection, la zone de canal ZCV et la zone de canal implantée ZCH vont former un seul et même canal occultant par conséquent les régions de drain du transistor de sélection ST et de source du transistor d’état.
Le canal ZCH doit avantageusement rester un canal surfacique de sorte qu’il puisse être possible de pouvoir bloquer la conduction du canal par application d’une tension de commande acceptable sur la grille de commande du transistor d’état T.
ίο
L’énergie d’implantation des dopants définit la profondeur d du canal. A titre indicatif, cette énergie peut être comprise entre 5keV et lOOkeV conduisant alors à une épaisseur d de l’ordre de 100 nm.
Dans le cas d’un canal de type de conductivité N, les dopants implantés peuvent être par exemple de l’arsenic As, et la concentration de dopants détermine la tension de seuil VthO du transistor T d’une cellule mémoire à l’état vierge. Le transistor d’état est ici configuré pour avoir une telle tension de seuil VthO négative. A cet égard, on peut utiliser une dose de dopants implantés comprise entre 1012 atomes/cm2 et 1014 atomes/cm3.
Avec une telle dose de dopants on peut obtenir une tension VthO négative comprise par exemple entre -1 volt et -0,5 volt.
En mode de lecture, des moyens de lecture ML de structure classique sont configurés pour appliquer une tension de lecture VCGR nulle sur la grille de commande CG du transistor d’état et pour appliquer une tension positive sur la ligne de bits B.
Le transistor T étant à appauvrissement avec une tension VthO négative, il est normalement passant pour une cellule mémoire vierge, c’est-à-dire lorsqu’aucune charge n’est présente dans la grille flottante.
Un transistor d’état d’une cellule-mémoire effacée sera passant tandis que le transistor d’état d’une cellule-mémoire programmée sera bloqué. Et, le fait d’appliquer une tension VCGR nulle sur la grille de commande et par conséquent, n’induit pas de stress en lecture (« read stress ») ce qui contribue à supprimer le risque de « disturb » en lecture.
Il convient de noter qu’à des fins de simplification de la figure, le contact permettant de relier la grille commune enterrée CSG à la ligne de mots correspondante, n’est pas représenté. Il en est de même pour les prises de contact du substrat SB ainsi que pour la prise de contact de la ligne de source SL.
L’effacement d’une cellule-mémoire est assuré en combinant la tension positive appliquée au substrat à une tension négative appliquée à la grille de commande de son transistor d’état, pendant que la grille de commande du transistor de la cellule-mémoire jumelle reçoit une tension d'inhibition d'effacement positive permettant d'éviter qu'elle soit simultanément effacée.
De même, la programmation d'une cellule mémoire peut être assurée par exemple en combinant une tension négative appliquée à la ligne de bit concernée et au substrat, à une tension positive appliquée à la grille de commande de son transistor d’état, pendant que la grille de commande du transistor d’état de la cellule-mémoire jumelle reçoit une tension d'inhibition de programmation négative permettant d'éviter qu'elle soit simultanément programmée.
Enfin, comme indiqué ci-avant, la lecture d'une cellule mémoire est assurée en appliquant une tension nulle à la grille de commande CG de son transistor d’état, ainsi qu'une tension positive à la ligne de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la même ligne de bit, reçoit sur la grille de commande de son transistor d’état une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue.
Cette structure de plan mémoire comprenant des cellules mémoire jumelles nécessite donc de prévoir un décodeur de lignes de mots capable d'appliquer une tension de lecture nulle à une cellule mémoire devant être lue, tout en appliquant une tension d'inhibition de lecture négative à sa cellule mémoire jumelle.
En outre seules les cellules-mémoire lues bénéficient de l’absence de contrainte en lecture (« read stress »), mais non leur cellule jumelle qui reçoivent la tension d'inhibition de lecture négative.
C’est la raison pour laquelle il est préférable de prévoir d’utiliser des transistors d’état à appauvrissement en combinaison avec un dispositif de mémoire non volatile dont la structure de plan mémoire et de cellules mémoire jumelles permet de lire une cellule mémoire sans application d'une tension négative d'inhibition de lecture à la cellule mémoire jumelle, ce qui va permettre comme il sera expliqué plus en détails ci-après de pouvoir appliquer en lecture une tension nulle sur les grilles de commande des transistors d’états de toutes les cellules-mémoires qui vont ainsi toutes bénéficier de l’absence de contrainte en lecture (« read stress »).
Une telle structure de plan mémoire et de cellules-mémoires jumelles est dite à « double lignes de bits » et un exemple en est maintenant décrit en référence à la figure 3.
La figure 3 est le schéma électrique d'un mode de réalisation d'un tel plan mémoire MAI, réalisé dans un substrat semi-conducteur. Le plan mémoire comprend des rangées et des colonnes de cellules mémoire, huit cellules mémoire Cl,j, C2,j, C3,j, C4,j, Cl,j + 1, C2,j + 1, C3,j + 1, C4,j + 1 étant représentées ici. Chaque cellule-mémoire comporte un transistor d’état à interface de piégeage (ID), respectivement référencés T1, j, T2,j, T3,j, T4,j, Tl,j + 1, T2,j + 1, T3,j + 1, T4,j + 1, et un transistor de sélection ST connecté entre un plan de source SL et le transistor d’état.
Les cellules-mémoires Cl,j, C2,j, C3,j, C4,j appartiennent à une colonne de rang j et les cellules-mémoires Cl,j + 1, C2,j + 1, C3,j +1, C4,j + 1 appartiennent à une colonne adjacente de rang j + 1. Les cellules-mémoires Cl,j, Cl,j + 1 appartiennent à une première rangée de cellules-mémoires, ou page physique PG1, et leurs transistors d’états Tl,j, Tl,j + 1 ont des grilles de commande CGI connectées à une ligne de contrôle de grille commune CGL1. Les cellules-mémoires C2,j, C2,j + 1 appartiennent à une deuxième rangée de cellules-mémoires, ou page physique PG2, et leurs transistors d’états T2,j, T2,j + 1 ont des grilles de commande CG2 connectées à une ligne de contrôle de grille commune CGL2. Les cellules-mémoires C3,j, C3,j + 1 appartiennent à une troisième rangée de cellules-mémoires, ou page physique PG3, et leurs transistors d’états T3,j, T3,j + 1 ont des grilles de commande CG3 connectées à une ligne de contrôle de grille commune CGL3. Les cellules-mémoires C4,j, C4,j + 1 appartiennent à une quatrième rangée de cellules-mémoires, ou page physique PG4, et leurs transistors d’états T4,j, T4,j + 1 ont des grilles de commande CG4 connectées à une ligne de contrôle de grille commune CGL4.
Dans la colonne de rang j, les cellules-mémoires Cl,j, C2,j sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à une ligne de mot commune WL1,2.
De même, les cellules-mémoires C3,j, C4,j sont des cellulesmémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à une ligne de mot commune WL3,4.
Dans la colonne de rang j + 1, les cellules-mémoires Cl,j + 1, C2,j + 1 sont des cellules-mémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG1,2 reliée à la ligne de mot WL1,2.
Les cellules-mémoires C3,j + 1, C4,j + 1 sont des cellulesmémoires jumelles et leur transistors de sélection ST comportent une grille de sélection commune CSG3,4 reliée à la ligne de mot commune WL3,4.
Les grilles de sélection communes CSG1,2 ou CSG3,4 des paires de cellules-mémoires jumelles sont des grilles verticales enterrées réalisées sous forme de tranchées conductrices pratiquées dans le substrat, et les bornes de source (S) des transistors de sélection ST sont reliées au plan de source enterré SL, s'étendant sous de la région du substrat où les cellules-mémoires sont implantées.
Le plan mémoire MAI comprend deux lignes de bit par colonne de cellules-mémoires. Ainsi, deux lignes de bit Bl,j, B2,j sont attribuées aux cellules-mémoires de la colonne de rang j, et deux lignes de bit Bl,j + 1, B2,j + 1 sont attribuées aux cellules-mémoires de la colonne de rang j + 1.
Deux cellules-mémoires jumelles sont reliées à des lignes de bit différentes parmi les deux lignes de bit attribuées à la colonne dans laquelle elles se trouvent, tandis que deux cellules-mémoires adjacentes mais non jumelles sont reliées à la même ligne de bit.
Ainsi, dans la colonne de rang j :
- la borne de drain (D) du transistor d’état Tl,j est reliée à la ligne de bit Bl,j par l'intermédiaire d'un chemin conducteur IA,
- la borne de drain du transistor d’état T2,j est reliée à la ligne de bit B2,j par l'intermédiaire d'un chemin conducteur 23B,
- la borne de drain du transistor d’état T3,j est reliée à la ligne de bit B2,j par l'intermédiaire du chemin conducteur 23B (la cellule mémoire C2,j étant adjacente mais non jumelle à la cellule mémoire C3,j), et
- la borne de drain du transistor d’état T4,j est reliée à la ligne de bit B1,j par l'intermédiaire d'un chemin conducteur 4A.
Dans la colonne de rang j + 1 :
- la borne de drain du transistor d’état Tl,j + 1 est reliée à la ligne de bit B1,j +1 par l'intermédiaire d'un chemin conducteur IC,
- la borne de drain du transistor d’état T2,j + 1 est reliée à la ligne de bit B2,j + 1 par l'intermédiaire d'un chemin conducteur 23D,
- la borne de drain du transistor d’état T3,j + 1 est reliée à la ligne de bit B2,j + 1 par l'intermédiaire du chemin conducteur 23D (la cellule mémoire C2,j + 1 étant adjacente mais non jumelle à la cellule mémoire C3,j + 1), et
- la borne de drain du transistor d’état T4,j+1 est reliée à la ligne de bit B1,j +1 par l'intermédiaire d'un chemin conducteur 4C.
Comme illustré sur la figure 4, chaque transistor d’état est là encore de préférence un transistor à appauvrissement comportant un canal implanté ZCH. Les transistors de sélection ST connectés aux deux transistors d’états T3,j et T4,j ont chacun un canal vertical ZCV et une grille de sélection commune verticale enterrée CSG3,4. De ce fait là encore l’implantation du canal ZCH de chaque transistor d’état T ne nuit pas aux caractéristiques de chaque transistor de sélection. Il convient de noter qu’à des fins de simplifications de la figure, le contact permettant de relier la grille commune enterrée CSG3,4 à la ligne de mots correspondante, n’est pas représenté.
Par ailleurs, chaque cellule mémoire peut être lue indépendamment de sa cellule mémoire jumelle au moyen de la ligne de bit à laquelle elle est reliée et à laquelle sa cellule mémoire jumelle n'est pas reliée. Par exemple, après sélection des cellules-mémoires jumelles C3,j, C4,j au moyen d'une tension de sélection appliquée à la ligne de mot WL3,4, et après avoir appliqué une tension de lecture nulle à la ligne de contrôle de grille CGL3, la cellule mémoire C3,j peut être lue par l'intermédiaire de la ligne de bit B2,j sans qu'il soit nécessaire d'appliquer une tension négative d'inhibition de lecture à la ligne de contrôle de grille CGL4 de la cellule mémoire jumelle C4,j puisque cette cellule mémoire n'est pas reliée à la ligne de bit B2,j mais à la ligne de bit B1,j.
De ce fait on peut appliquer une tension de lecture nulle sur les grilles de commande de toutes les cellules mémoires du plan mémoire.
La figure 5 est le schéma électrique d'un dispositif de mémoire intégré DV comprenant le plan mémoire MAI de la figure 3. Le dispositif DV comprend un circuit de contrôle CCT1, un décodeur de ligne de mot RDI, un décodeur de colonne CD1, des amplificateurs de lecture SA en nombre égal au nombre de bits d'un mot à lire dans le plan mémoire, par exemple un mot de huit bits B0-B7, et des verrous de programmation BLT1 pour appliquer des tensions aux lignes de bit B l,j, B2,j, B l,j + l, B2,j + 1, en fonction d'un mot DTW à écrire dans la mémoire, par exemple un mot de huit bits B0-B7.
Le décodeur de ligne de mot RDI contrôle les tensions appliquées aux lignes de contrôle de grille CGL1 à GL4 et à la ligne de mot WL1,2, WL2,3 en fonction d'une adresse de poids fort A(n-l)A(x) d'un mot, ou adresse de ligne. Le décodeur CD1, en combinaison avec les verrous BLT1, contrôle les tensions appliquées aux lignes de bit B1,j, B2,j, Bl,j + 1, B2,j + 1 en fonction d'une adresse de poids faible A(x-l)-A(0) du mot, ou adresse de colonne, les adresses de ligne et de colonne formant ensemble l'adresse A(n-l)-A0 d'un mot à lire ou à écrire dans le plan mémoire. En mode lecture, le décodeur CD1 relie les amplificateurs de lecture SA aux lignes de bit reliées aux cellulesmémoires devant être lues, et les amplificateurs de lecture fournissent le mot DTR.
Le circuit CCT1 comprend par exemple une unité centrale CPU, un générateur de tension VGEN, et des registres d'adresses et de données. Il exécute des commandes de lecture ou d'écriture, assure le contrôle des décodeurs, la fourniture des tensions nécessaires aux opérations de lecture ou d'écriture (effacement-programmation), la fourniture des adresses de poids fort et de poids faible aux décodeurs, et si nécessaire exécute un programme de rafraîchissement des cellules-mémoires.
En raison de la présence de deux lignes de bit par colonne, le décodeur de ligne de mot RDI est configuré pour pouvoir contrôler distinctement les tensions appliquées aux lignes de contrôle de grille de cellules-mémoires jumelles, soit CGL1, CGL2 ou CGL3, CGL3, qui ont ici la même adresse de poids fort A(n-1)-A(x).
Ce contrôle distinct des tensions peut être réservé aux opérations d'effacement, pour appliquer une tension positive à ces cellules-mémoires situées sur une page qui est jumelle de celle contenant la ou les cellules-mémoires en cours d'effacement.
En mode lecture, le décodeur peut par contre, comme indiqué ci-avant, appliquer, en les reliant à la masse, la même tension nulle aux lignes de contrôle de grille jumelles voire à toutes les lignes de contrôle de grille du plan mémoire pour réduire le « read stress » et limiter les commutations de portes logique et donc limiter la consommation électrique de la mémoire, car la sélection des cellulesmémoires en lecture est assurée au moyen des lignes de mot WL.
Dans un tel mode de réalisation, le décodeur RDI reçoit, en sus de l'adresse de poids fort A(n-1)-A(x) d'un mot, le bit de plus faible poids A(0) de l'adresse de poids faible A(x-l)-A(0) du mot.
Le décodeur RD2 reçoit également du circuit CCT1 un signal d'information qui lui indique si le décodage d'adresse à effectuer intervient dans le cadre d'une lecture, d'un effacement ou d'une programmation de cellules-mémoires.
Si le décodage intervient dans le cadre d'un effacement, le décodeur RDI différencie les deux lignes de contrôle de grille en fonction du bit A(0). Par exemple, le décodeur RDI sélectionne la ligne de contrôle de grille CGL1 si la ligne de bit B1,j est désignée par l'adresse complète reçue par la mémoire, ou sélectionne la ligne de contrôle de grille CGL2 si la ligne de bit B2,j est désignée par l'adresse complète reçue par la mémoire. Dans une variante équivalente, le décodeur peut recevoir un signal du décodeur de colonne CD1 lui indiquant laquelle des deux lignes de contrôle de grille doit être sélectionnée. L'homme de l'art pourra naturellement prévoir d'autres modes de réalisation du décodeur, visant par exemple à contrôler distinctement les tensions appliquées aux lignes de contrôle de grille de cellules-mémoires jumelles en programmation et effacement.

Claims (10)

  1. REVENDICATIONS
    1. Dispositif de mémoire non volatile, comprenant un plan mémoire (MAI) comportant des rangées et des colonnes de cellulesmémoires (Cl,j, Cl,j+1), chaque cellule-mémoire étant du type à piégeage de charges dans une interface diélectrique et comprenant un transistor d’état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée, les colonnes de cellules-mémoires comportant des paires de cellules-mémoires jumelles, les deux transistors de sélection d’une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d’état d’une paire de cellules-mémoires jumelles ayant une grille de commande commune, le dispositif comprenant en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-l,j) une région diélectrique (RDi-l,j) située entre la grille de commande (CGi,i-l) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-l) de façon à former de part et d’autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-l,j) respectivement dédiées aux deux cellulesmémoires jumelles, au moins une ligne de bits (Bj) par colonne du plan mémoire connectée aux paires de cellules-mémoire de cette colonne et des lignes de contrôle de grille reliées aux grilles de commande des transistors d’état des cellules-mémoires d’une même rangée.
  2. 2. Dispositif selon la revendication 1, dans lequel ladite région diélectrique située entre la grille de commande et le substrat possède une première couche diélectrique (CD10) destinée à piéger des charges encadrée par deux deuxièmes couches diélectriques (CD20, CD21).
  3. 3. Dispositif selon la revendication 2, dans lequel la grille de commande (CG) de chaque cellule-mémoire comprend du polysilicium et la première couche diélectrique (CD10) comporte du nitrure de silicium et les deux deuxièmes couches diélectriques (CD20, CD21) comportent du dioxyde de silicium.
  4. 4. Dispositif selon l’une des revendications précédentes, dans lequel le canal du transistor d’état de chaque cellule-mémoire comporte un canal (ZCH) implanté en surface dans un substrat configuré pour que la cellule-mémoire fonctionne dans un mode d’appauvrissement.
  5. 5. Dispositif selon la revendication 4, dans lequel la profondeur du canal implanté (ZCH) est inférieure ou égale à 100 nm.
  6. 6. Dispositif selon la revendication 4 ou 5, dans lequel la dose de dopants implantés est comprise entre 1012 atomes/cm2 et 1014 atomes/cm2.
  7. 7. Dispositif selon l’une des revendications précédentes, comprenant en outre des moyens de lecture (ML) configurés pour appliquer une tension de lecture (VCGR) nulle sur la grille de commande lors d’une opération de lecture de ladite cellule-mémoire.
  8. 8. Dispositif selon l’une des revendications précédentes, dans lequel le plan mémoire comprend deux lignes de bits (Bl,j, B2,j) par colonne de cellules-mémoires, deux cellules-mémoires adjacentes jumelles (C3,j, C4,j) d’une même colonne n’étant pas reliées à la même ligne de bits et deux cellules-mémoires adjacentes non jumelles (C2,j, C3,j) d’une même colonne étant reliées à la même ligne de bits.
  9. 9. Dispositif selon les revendications 7 et 8, dans lequel les moyens de lecture (ML) sont configurés pour appliquer une tension de lecture nulle sur les grilles de commande des transistors d’état de toutes les cellules-mémoires du plan mémoire.
  10. 10. Dispositif selon la revendication 9, dans lequel les cellules-mémoires d’au moins une partie d’une rangée forment une page et les moyens de lecture (ML) sont configurés pour lire le planmémoire par page.
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