FR3055735A1 - Amplificateur de detection apte a controler une operation de lecture dans une memoire - Google Patents
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Abstract
Amplificateur de détection (100) pour lire une valeur d'une cellule mémoire, comprenant : - un circuit amplificateur différentiel unique (109) amplifiant une première tension différentielle obtenue entre des lignes de bits complémentaires, et comprenant des premier et second nœuds entre lesquels la première tension différentielle amplifiée est fournie en sortie ; - un circuit de vérification de lecture de cellule asynchrone (113) comparant une valeur de premier potentiel électrique sur le premier nœud avec une valeur de second potentiel électrique sur le second nœud, et fournissant un signal de vérification de lecture de cellule ayant une première valeur uniquement lorsque la valeur absolue de la première tension différentielle amplifiée est supérieure à une valeur seuil au-dessus de laquelle une opération de lecture est correcte, et ayant une seconde valeur uniquement lorsque la valeur absolue de la première tension différentielle amplifiée est inférieure ou égale à ladite valeur seuil.
Description
Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public.
Demande(s) d’extension
Mandataire(s) : BREVALEX Société à responsabilité limitée.
VX) AMPLIFICATEUR DE DETECTION APTE A CONTROLER UNE OPERATION DE LECTURE DANS UNE MEMOIRE.
FR 3 055 735 - A1 (57) Amplificateur de détection (100) pour lire une valeur d'une cellule mémoire, comprenant:
- un circuit amplificateur différentiel unique (109) amplifiant une première tension différentielle obtenue entre des lignes de bits complémentaires, et comprenant des premier et second noeuds entre lesquels la première tension différentielle amplifiée est fournie en sortie;
- un circuit de vérification de lecture de cellule asynchrone (113) comparant une valeur de premier potentiel électrique sur le premier noeud avec une valeur de second potentiel électrique sur le second noeud, et fournissant un signal de vérification de lecture de cellule ayant une première valeur uniquement lorsque la valeur absolue de la première tension différentielle amplifiée est supérieure à une valeur seuil au-dessus de laquelle une opération de lecture est correcte, et ayant une seconde valeur uniquement lorsque la valeur absolue de la première tension différentielle amplifiée est inférieure ou égale à ladite valeur seuil.
i
AMPLIFICATEUR DE DETECTION APTE A CONTROLER UNE OPÉRATION DE LECTURE DANS UNE MÉMOIRE
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L'invention concerne un amplificateur de détection apte à lire des valeurs stockées dans des cellules d'une mémoire et apte à vérifier, ou contrôler, si l'opération de lecture est finie et correcte. L'amplificateur de détection réalise avantageusement une lecture adaptative et est avantageusement utilisé dans des mémoires qui acceptent une mise à l'échelle de tension adaptative (AVS pour « Adaptive Voltage Scaling ») avec détection in situ de fin d'opération de lecture correcte. L'amplificateur de détection est avantageusement utilisé dans une mémoire vive statique (SRAM pour « Static Random Access Memory ») synchrone/asynchrone.
Dans une SRAM type, les amplificateurs de détection sont utilisés pour détecter les valeurs stockées dans des cellules de la mémoire durant une opération de lecture. Le commencement et la fin d'une opération de lecture sont commandés par des impulsions d'un signal d'activation, nommé SAEN (pour « Sense Amplifier ENable »), appliqué sur les amplificateurs de détection, qui se produisent à un instant prédéterminé et durant une durée prédéterminée. Toutefois, des conditions de fonctionnement (température, source d'alimentation faible, etc.) de la mémoire peuvent affecter la durée nécessaire pour que la mémoire réalise une opération de lecture correcte.
Afin de corriger la durée nécessaire pour que la mémoire réalise une opération de lecture correcte, il est connu d'utiliser des architectures adaptatives.
Afin de satisfaire des contraintes de performance, superficie et alimentation, diverses sortes d'architectures adaptatives sont proposées, dont une nouvelle sorte de cellules de mémoire, des implémentations de code correcteur d'erreur (ECC pour « Error-Correcting Code ») flexible et des mémoires configurables par temps d'exécution.
Par exemple, le document Gilani S. Z. et al., Scratchpad memory optimizations for digital signal Processing applications 2011 Design, Automation & Test in Europe, Grenoble, France, 14-18 mars 2011, pages 1 à 6, divulgue l'utilisation de cellules avec différentes tailles dans une mémoire unique afin d'optimiser le rapport entre la surface occupée et le taux d'erreur. Les bits les plus significatifs (MSB pour « MostSignificant Bits ») sont stockés dans de plus grosses cellules et les bits les moins significatifs (LSB pour « Less-Significant Bits ») sont stockés dans de plus petites cellules. Toutefois, pour avoir la même vitesse de fonctionnement pour les cellules de différentes tailles, il est nécessaire d'utiliser des tensions d'alimentation différentes (tensions plus importantes pour les plus petites cellules), qui sont difficiles à obtenir dans une mémoire unique.
Dans le document Frustaci F. et al., A 32kb SRAM for error-free and error-tolerant applications with dynamic energy-quality management in 28 nm CMOS, 2014 IEEE International Solid-State Circuits Conférence Digest of Technical Papers (ISSCC), 9-13 février 2014, pages 244 à 245, une architecture flexible dans laquelle une assistance à l'écriture et un ECC peuvent être activés partiellement chaque fois que nécessaire, est proposée. Le nombre de bits ECC peut également être augmenté pour autoriser plus d'erreurs passagères dans des MSB avec les bits ECC stockés dans les LSB. Dans cet art antérieur, certains bits ECC sont ainsi soit stockés dans des LSB (certains bits LSB sont ainsi perdus) ou davantage de bits par mots sont requis pour inclure des bits ECC.
Dans le document US 2013/0170306 Al, une architecture de mémoire adaptative est proposée utilisant des amplificateurs de détection déséquilibrés doubles. Dans cette mémoire, tous les amplificateurs de détection fournissent un signal indiquant si l'opération de lecture est correcte ou non. Ce signal est utilisé soit pour ajuster un paramètre de la mémoire, par exemple le retard du signal appliqué sur les lignes de mots, soit juste pour être notifié à l'utilisateur. L'inconvénient de cette architecture est que deux amplificateurs de détection déséquilibrés sont requis pour générer un signal de contrôle de lecture d'une cellule.
Dans le document Khayatzadeh M. et al., « A reconfigurable dual-port memory with error détection and correction in 28 nm FDSOI », 2016 IEEE International
Solid-State Circuits Conférence (ISSCC), 31 janvier 2016, pages 310 à 312, une technique de détection et de correction d'erreur de type Razor appliquée à une SRAM est divulguée. Une opération de lecture est réalisée en utilisant un échantillonnage double se produisant à deux cycles d'horloge successifs. L'opération de lecture est considérée comme étant correcte si la valeur du premier échantillon lu est similaire à la valeur du second échantillon lu. Toutefois, une telle architecture requiert une plus grande superficie de cellule, plus de puissance sur les lignes de bits, et elle ralentit les ports de lecture.
DESCRIPTION DE L'INVENTION
Un objectif de la présente invention est de proposer un nouvel amplificateur de détection apte à contrôler, ou vérifier, si l'opération de lecture est finie et correcte, qui peut être utilisé dans un schéma adaptatif, qui requiert une tension d'alimentation unique (c'est-à-dire qui ne requiert pas des tensions d'alimentation différentes) et peut réaliser l'opération de lecture et sa validation dans un cycle d'horloge unique en utilisant un circuit de vérification de lecture unique (par exemple, qui peut réaliser l'opération de lecture et la vérification de cette opération de lecture sans requérir un second amplificateur de détection déséquilibré ou une opération d'échantillonnage double).
Il est ainsi proposé un amplificateur de détection apte à lire une valeur stockée dans au moins une cellule d'une mémoire, comprenant au moins :
- un circuit amplificateur différentiel unique apte à amplifier une première tension différentielle destinée à être obtenue entre une ligne de bits BL et une ligne de bits complémentaire BLB auxquelles la cellule est connectée, et comprenant des premier et second nœuds SP1, SP2, entre lesquels une seconde tension différentielle correspondant à la première tension différentielle amplifiée est apte à être fournie en sortie ;
- un circuit de vérification de lecture de cellule asynchrone apte à comparer une valeur de premier potentiel électrique sur le premier nœud SP1 avec une valeur de second potentiel électrique sur le second nœud SP2, et à fournir en sortie un signal de vérification de lecture de cellule RdOK ayant une première valeur uniquement lorsque la valeur absolue de la seconde tension différentielle est supérieure à une valeur seuil au-dessus de laquelle l'opération de lecture est considérée comme étant correcte et ayant une seconde valeur, différente de la première valeur, uniquement lorsque la valeur absolue de la seconde tension différentielle est inférieure ou égale à ladite valeur seuil.
II est ainsi proposé un amplificateur de détection qui peut détecter le point où la décharge de ligne de bits est suffisante pour une lecture fiable. Cela est accompli par la conception proposée en vérifiant la décharge de ligne de bits via la comparaison réalisée entre les premier et second potentiels électriques.
Cet amplificateur de détection réalise ainsi une détection in situ d'erreurs 10 de lecture grâce au circuit de vérification de lecture de cellule asynchrone. Une telle détection in situ d'erreurs est utile pour l'amélioration de rendement, optimiser la source d'alimentation de fonctionnement et la consommation d'énergie.
Le signal de vérification de lecture de cellule peut être envoyé à l'extérieur de l'amplificateur de détection et le système comprenant l'amplificateur de détection se charge de ce qu'il faut en faire, ou peut être utilisé dans un schéma adaptatif pour obtenir une décision dynamique qui peut être utilisée pour corriger ou corriger partiellement des erreurs selon l'exigence de l'application. Dans le schéma adaptatif, si l'opération de lecture n'est pas réalisée correctement (signal de vérification de lecture de cellule RdOK ayant la seconde valeur), l'amplificateur de détection peut répéter l'opération de lecture avec un certain réajustement géré en interne et un indicateur (flag) ReadOK transmis à l'extérieur de la mémoire peut être généré uniquement si l'opération de lecture est considérée comme étant correcte.
Cet amplificateur de détection convient pour être utilisé dans des mémoires implémentant une AVS qui est très utile dans des SoC (systèmes sur puce) conçus pour les applications comme Internet des objets (loT pour « Internet-Of-Things »).
De surcroît, cet amplificateur de détection peut être utilisé avec une seule tension d'alimentation, et peut réaliser l'opération de lecture et la vérification de cette opération de lecture dans un cycle d'horloge unique à l'aide d'un circuit de vérification de lecture unique.
Le circuit amplificateur différentiel unique correspond à un circuit amplificateur différentiel qui réalise une opération d'amplification unique de la première tension différentielle. En comparaison, les deux amplificateurs de détection déséquilibrés divulgués dans le document cité Khayatzadeh M. et al. ci-dessus réalisent deux opérations d'amplification de la première tension différentielle aboutissant à deux secondes tensions différentielles.
L'invention présente également l'avantage que, étant donné le nombre moindre de transistors requis, la tension d'alimentation de l'amplificateur de détection peut être basse. De surcroît, l'amplificateur de détection selon l'invention réalise une détection de la résolution de la lecture de la cellule, et est apte à réaliser une autocorrection des paramètres déclenchant la fin de l'opération de lecture même si la première tension différentielle est basse.
L'amplificateur de détection peut être tel que :
- le circuit amplificateur différentiel unique est apte à recevoir un signal d'activation d'amplificateur de détection SAEN et un signal d'activation d'amplificateur de détection de lecture RDSA_EN destinés à commander le commencement et la fin de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique, ou
- l'amplificateur de détection est apte à recevoir le signal d'activation d'amplificateur de détection SAEN et le signal d'activation d'amplificateur de détection de lecture RDSA_EN destinés à commander le commencement de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique, et le circuit de vérification de lecture de cellule asynchrone est connecté au circuit amplificateur différentiel unique de telle sorte que la fin de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique est commandée selon les valeurs d'au moins le signal de vérification de lecture de cellule RdOK, le signal d'activation d'amplificateur de détection SAEN et le signal d'activation d'amplificateur de détection de lecture RDSA_EN.
Dans la configuration ci-dessus, l'amplificateur de détection est soit dans une configuration non autoadaptative dans laquelle le commencement et la fin de l'opération de lecture sont commandés par des signaux reçus depuis l'extérieur de l'amplificateur de détection, soit dans une configuration autoadaptative avantageuse dans laquelle le commencement de l'opération de lecture est commandé par les signaux reçus depuis l'extérieur de l'amplificateur de détection et dans laquelle la fin de l'opération de lecture est commandée par l'amplificateur de détection lui-même.
L'amplificateur de détection peut comprendre en outre un circuit de vérification de lecture adaptatif incluant le circuit de vérification de lecture de cellule asynchrone, apte à réaliser des opérations logiques entre le signal de vérification de lecture de cellule RdOK, le signal d'activation d'amplificateur de détection SAEN et le signal d'activation d'amplificateur de détection de lecture RDSA_EN, et ayant des sorties connectées au circuit amplificateur différentiel unique de telle sorte que la fin de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique soit commandée selon les valeurs des opérations logiques.
Dans un mode de réalisation particulier, les opérations logiques peuvent inclure un OU logique entre le signal de vérification de lecture de cellule RdOK et le signal d'activation d'amplificateur de détection de lecture RDSA_EN, et un ET logique entre un signal de vérification de lecture de cellule complémentaire RdnOK (c'est-à-dire ayant une valeur qui est complémentaire de celle du signal RdOK) et le signal d'activation d'amplificateur de détection SAEN. Dans ce mode de réalisation particulier, la fin de l'opération de lecture est ainsi déclenchée soit par le signal de vérification de lecture de cellule RdOK indiquant que l'opération de lecture est correcte, soit par le signal d'activation d'amplificateur de détection de lecture RDSA_EN et le signal d'activation d'amplificateur de détection SAEN ayant des valeurs indiquant la fin de l'opération de lecture avant que l'opération de lecture soit considérée comme étant correcte par le circuit de vérification de lecture de cellule asynchrone.
L'amplificateur de détection peut être tel que :
- le circuit amplificateur différentiel unique comprend des premier et deuxième inverseurs couplés transversalement, ou montés tête-bêche, l'un avec l'autre ;
- le premier nœud SP1 correspond à un nœud de connexion d'une entrée du premier inverseur avec une sortie du deuxième inverseur ;
- le second nœud SP2 correspond à un nœud de connexion d'une entrée du deuxième inverseur avec une sortie du premier inverseur.
Le circuit amplificateur différentiel unique peut comprendre en outre :
- un premier transistor de passage ayant sa grille apte à être connectée à la ligne de bits BL, et sa source ou son drain connecté(e) au premier nœud SP1 ;
- un second transistor de passage ayant sa grille apte à être connectée à la ligne de bits complémentaire BLB, et sa source ou son drain connecté(e) au second nœud SP2.
L'amplificateur de lecture peut comprendre en outre :
- un premier transistor de commande ayant sa grille apte à recevoir un signal d'activation d'amplificateur de détection de lecture RDSA_EN, un signal d'activation d'amplificateur de détection de lecture adaptatif RDSA_EN_adap dont la valeur est calculée à partir des valeurs du signal d'activation d'amplificateur de détection de lecture RDSA_EN et du signal de vérification de lecture de cellule RdOK, l'un de sa source et de son drain étant connecté à une tension de source d'alimentation VDD de l'amplificateur de détection, et l'autre de sa source et de son drain étant connecté au premier transistor de passage ;
- un deuxième transistor de commande ayant sa grille apte à recevoir le signal d'activation d'amplificateur de détection de lecture RDSA_EN, ou le signal d'activation d'amplificateur de détection de lecture adaptatif RDSA_EN_adap, l'un de sa source et de son drain étant connecté à la tension de source d'alimentation VDD de l'amplificateur de détection, et l'autre de sa source et de son drain étant connecté au second transistor de passage ;
- un troisième transistor de commande ayant sa grille apte à recevoir un signal d'activation d'amplificateur de détection SAEN, ou un signal d'activation d'amplificateur de détection adaptatif SAEN_adap dont la valeur est calculée à partir des valeurs du signal d'activation d'amplificateur de détection SAEN et d'un signal de vérification de lecture de cellule complémentaire RdnOK ayant une valeur qui est complémentaire de celle du signal de vérification de lecture de cellule RdOK, l'un de sa source et de son drain étant connecté à la tension de source d'alimentation VDD de l'amplificateur de détection, et l'autre de sa source et de son drain étant connecté aux premier et deuxième inverseurs.
Le circuit de vérification de lecture de cellule asynchrone peut comprendre une porte OU exclusif ayant une première entrée connectée au premier nœud SP1 et une seconde entrée connectée au second nœud SP2. Ainsi, le circuit de vérification de lecture de cellule asynchrone vérifie directement la valeur de la seconde tension différentielle obtenue dans le circuit amplificateur différentiel unique, sans avoir besoin de deux circuits amplificateurs différentiels déséquilibrés pour réaliser l'opération de vérification de lecture de cellule. De surcroît, l'utilisation de la porte OU exclusif ayant ses entrées connectées aux nœuds dans lesquels la seconde tension différentielle est obtenue permet de réaliser une vérification en « temps réel » de l'opération de lecture, et ainsi plusieurs échantillonnages à des cycles d'horloge différents ne sont pas requis.
La première entrée de la porte OU exclusif peut être connectée au premier nœud SP1 via un troisième inverseur ayant son entrée connectée au premier nœud SP1 et sa sortie connectée à la première entrée de la porte OU exclusif, et la seconde entrée de la porte OU exclusif peut être connectée au second nœud SP2 via un quatrième inverseur ayant son entrée connectée au second nœud SP2 et sa sortie connectée à la seconde entrée de la porte OU exclusif. Ces inverseurs amplifient la tension différentielle obtenue entre les nœuds SP1 et SP2, et facilitent ainsi la conception et le dimensionnement dynamique de la porte OU exclusif. De surcroît, ces inverseurs assurent un isolement électrique entre la porte OU exclusif et le verrou.
La porte OU exclusif peut comprendre plusieurs transistors MOS connectés ensemble selon une structure domino.
Le circuit amplificateur différentiel unique peut être équilibré.
Dans une autre configuration, le circuit amplificateur différentiel unique peut être déséquilibré de sorte qu'une valeur dans l'une de la ligne de bits BL et de la ligne de bits complémentaire BLB est approximativement constante durant une opération de lecture de la cellule. Dans cette configuration, l'amplificateur de détection peut réaliser une détection unidirectionnelle sur la ligne de bits ou sur la ligne de bits complémentaire. Le déséquilibre du circuit amplificateur différentiel unique peut être introduit de diverses manières : dimensionnement asymétrique des transistors, changement de la valeur de la tension appliquée sur l'une de la ligne de bits et de la ligne de bits complémentaire, etc.
L'invention a également trait à une mémoire comprenant au moins :
- un réseau de cellules comprenant plusieurs lignes et plusieurs colonnes, dans lequel des sorties de cellules de chaque colonne sont connectées à une ligne de bits BL et une ligne de bits complémentaire BLB ;
- plusieurs amplificateurs de détection selon l'invention, chaque amplificateur de détection étant connecté à la ligne de bits BL et à la ligne de bits complémentaire BLB d'une colonne de cellules.
La mémoire peut comprendre en outre un circuit de vérification de lecture de mémoire apte à réaliser une opération ET logique entre les signaux de vérification de lecture de cellule RdOK destinés à être fournis en sortie par les amplificateurs de détection et à fournir en sortie un signal de vérification de lecture de mémoire RdOKMEM correspondant au résultat de l'opération ET logique.
La mémoire peut comprendre en outre :
- une source d'alimentation ;
- plusieurs lignes de mots, chacune étant connectée à une ligne de cellules ;
- un circuit de commande connecté aux lignes de mots et apte à sortir, sur les lignes de mots, des signaux de commande de lecture destinés à commander un commencement et une fin d'une opération de lecture des lignes de cellules.
La mémoire peut comprendre des moyens pour changer une valeur d'une tension VDD de la source d'alimentation et/ou changer une valeur d'une largeur d'impulsions des signaux de commande de lecture selon les valeurs des signaux de vérification de lecture de cellule RdOK destinés à être fournis en sortie par les amplificateurs de détection.
Le circuit de vérification de lecture de mémoire peut être connecté au circuit de commande, et le circuit de commande peut être configuré pour commander un commencement et une fin d'opérations de lecture d'une ligne de cellules selon au moins la valeur du signal de vérification de lecture de mémoire RdOKMEM et/ou les valeurs d'un signal d'activation d'amplificateur de détection SAEN et d'un signal d'activation ίο d'amplificateur de détection de lecture RDSAEN appliqué sur les circuits amplificateurs différentiels uniques des amplificateurs de détection.
Dans ce cas, le circuit de commande peut être configuré pour commander les valeurs du signal d'activation d'amplificateur de détection SAEN et du signal d'activation d'amplificateur de détection de lecture RDSA_EN selon la valeur du signal de vérification de lecture de mémoire RôOKmem.
La mémoire peut être du type SRAM.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise au vu des exemples de modes de réalisation fournis purement à titre d'indication et non de limitation, en référence aux dessins annexés sur lesquels :
- la figure 1 montre un amplificateur de détection, objet de l'invention, selon un premier mode de réalisation ;
- la figure 2 montre un exemple de réalisation d'une porte OU exclusif d'un amplificateur de détection, objet de l'invention ;
- la figure 3 montre schématiquement une mémoire, objet de l'invention, selon un premier mode de réalisation et incluant des amplificateurs de détection également selon l'invention ;
- la figure 4 montre des signaux obtenus dans une mémoire, objet de l'invention, pendant une opération de lecture correcte d'une cellule ;
- la figure 5 montre des signaux obtenus dans une mémoire, objet de l'invention, pendant une opération de lecture incorrecte d'une cellule ;
- la figure 6 montre schématiquement une mémoire, objet de l'invention, selon un second mode de réalisation et incluant des amplificateurs de détection également selon l'invention ;
- la figure 7 montre des signaux obtenus dans une mémoire, objet de l'invention, durant une opération de lecture correcte et dans laquelle la mémoire est configurée dans un schéma autoadaptatif ;
- la figure 8 montre un exemple de réalisation d'un circuit de vérification de lecture de cellule asynchrone d'un amplificateur de détection, objet de l'invention ;
les figures 9 et 10 montrent un amplificateur de détection, objet de l'invention, selon un second mode de réalisation ;
- la figure 11 montre un circuit de précharge utilisé en relation avec un amplificateur de détection, objet de l'invention.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-dessous présentent les mêmes références numériques pour des raisons de clarté entre les figures.
Les différentes parties montrées dans les figures ne sont pas nécessairement tracées à l'échelle, de manière à rendre les figures plus compréhensibles.
Les différentes possibilités (alternatives et modes de réalisation) ne doivent pas être comprises comme s'excluant mutuellement et peuvent, ainsi, être combinées les unes avec les autres.
DESCRIPTION DÉTAILLÉE DE MODES DE RÉALISATION PARTICULIERS
La figure 1 montre un amplificateur de détection 100 selon un premier mode de réalisation.
L'amplificateur de détection 100 est ici configuré pour réaliser une lecture de cellules agencées en une colonne d'un réseau de cellules de mémoire d'une
SRAM.
L'amplificateur de détection 100 comprend quatre transistors MOS 102.1 -102.4 formant des premier et deuxième inverseurs couplés transversalement qui utilisent une rétroaction positive pour entraîner un comportement de verrouillage. Un premier nœud SP1 et un second nœud SP2 correspondent aux nœuds dans lesquels la valeur de la cellule de lecture est écrite. Les sources des transistors 102.2 et 102.4 sont connectées à la masse GND de l'amplificateur de détection 100.
L'amplificateur de détection 100 comprend également des premier et second transistors MOS de passage 104.1 et 104.2. Le drain du premier transistor de passage 104.1 est connecté au premier nœud SP1, et la source du second transistor de passage 104.2 est connectée au second nœud SP2. La grille du premier transistor de passage 104.1 est connectée à une ligne de bits BL de la colonne de cellules de mémoire, et la grille du second transistor de passage 104.2 est connectée à une ligne de bits complémentaire BLB, ou ligne de bits inverse, de la colonne de cellules de mémoire qui sont lues par l'amplificateur de détection 100.
L'amplificateur de détection 100 comprend également des premier et second transistors MOS de commande 106.1 et 106.2. La source du premier transistor de commande 106.1 et le drain du second transistor de commande 106.2 sont connectés à la source d'alimentation VDD de la mémoire. Le drain du premier transistor de commande 106.1 est connecté à la source du premier transistor de passage 104.1 et la source du second transistor de commande 106.2 est connectée au drain du second transistor de passage 104.2.
L'amplificateur de détection 100 comprend un troisième transistor MOS de commande 108 ayant sa source connectée à la source d'alimentation VDD et son drain connecté à la source des transistors 102.1 et 102.3 des deux inverseurs couplés transversalement.
Un signal d'activation d'amplificateur de détection SAEN est appliqué sur la grille du troisième transistor de commande 108 et un signal d'activation d'amplificateur de détection de lecture RDSA_EN est appliqué sur les grilles des premier et second
0 transistors de commande 106.1 et 106.2 qui servent de sources de courant de polarisation de l'amplificateur de détection 100.
Les éléments 102.1-102.4, 104.1-104.2, 106.1-106.2 et 108 décrits précédemment forment ensemble un circuit amplificateur différentiel unique 109 de l'amplificateur de détection 100.
L'amplificateur de détection 100 comprend également un circuit de vérification de lecture de cellule asynchrone 113 ayant deux entrées connectées aux premier et second nœuds SP1 et SP2, et fournissant en sortie un signal de vérification de lecture de cellule, nommé signal RdOK, indiquant que le cycle de lecture est fini et correct lorsque sa valeur est à l'état haut (« 1 »).
Un exemple de réalisation du circuit de vérification de lecture de cellule asynchrone 113 est montré sur la figure 8. Dans cet exemple de réalisation, le circuit de vérification de lecture de cellule asynchrone 113 comprend deux inverseurs 110.1 et 110.2 ayant chacun son entrée connectée à l'un des premier et second nœuds SP1 et SP2. Le circuit de vérification de lecture de cellule asynchrone 113 comprend également une porte OU exclusif 112 ayant deux entrées connectées aux sorties des inverseurs 110.1 et 110.2 et fournissant en sortie le signal de vérification de lecture de cellule RdOK.
Dans la description suivante, la lecture d'une cellule appartenant à une ligne du réseau de cellules de mémoire et à la colonne qui est connectée à l'amplificateur de détection 100 est considérée.
Avant de réaliser une lecture de la cellule, les premier et second nœuds
SP1 et SP2 de l'amplificateur de détection 100 sont préchargés à GND. Une telle précharge est réalisée par un circuit de précharge avant chaque cycle de lecture pour s'assurer que la différence de tension qui sera lue entre les premier et second nœuds SP1 et SP2 est provoquée par la valeur qui est stockée dans la cellule lue.
Un exemple de réalisation du circuit de précharge est montré sur la figure 11. Sur cette figure, le circuit de précharge inclut trois transistors MOS 122.1-122.3 (du type NMOS sur l'exemple de la figure 11) recevant sur leurs grilles un signal de précharge PRE commandant la précharge des nœuds SP1 et SP2 de l'amplificateur de détection 100. Les deux transistors 122.1 et 122.2 sont utilisés pour connecter les nœuds SP1 et SP2 à GND (lorsque PRE est à l'état haut), et le troisième transistor 122.3 est connecté entre les deux nœuds SP1 et SP2 pour garantir la même tension sur les nœuds SP1 et SP2.
En parallèle, BL et BLB sont également préchargés à la tension d'alimentation VDD.
Pendant la précharge des nœuds SP1, SP2 et des lignes BL, BLB, la valeur du signal SAEN est à l'état haut (« 1 »), et la valeur du signal RDSA_EN est également à l'état haut, afin d'isoler la source d'alimentation VDD vis-à-vis des éléments de l'amplificateur de détection 100.
Lorsque le cycle de précharge est achevé, les potentiels électriques sur BL et BLB sont tous deux à la même valeur, ici à la valeur de l'état haut « 1 », et les potentiels électriques sur les nœuds SP1 et SP2 sont également tous deux à la même valeur, ici à la valeur d'état bas « 0 ».
Le cycle de lecture commence ensuite en sélectionnant la ligne de mots (non montrée sur la figure 1) qui active la ligne de cellules à laquelle la cellule à lire appartient. Cet instant auquel la ligne de mots est activée est nommé Tl.
Pendant une durée τ prédéterminée, la valeur stockée dans la cellule à lire est détectée. Pendant cette durée, selon la valeur stockée dans la cellule à lire, la valeur du potentiel électrique de BL ou BLB diminue.
Après la durée τ prédéterminée, à un instant T2, la valeur du signal d'amplificateur de détection de lecture RDSA_EN change de « 1 » à « 0 », connectant les transistors de passage 104.1 et 104.2 à VDD. L'amplificateur de détection 100 amplifie la première tension différentielle entre BL et BLB, nommée Vdiff. La seconde tension différentielle générée entre SP1 et SP2, nommée VdiffSP, est proportionnelle à la première tension différentielle Vdiff et correspond à la première tension différentielle amplifiée.
A l'instant T2, les nœuds SP1 et SP2 commencent à changer de GND selon Vdiff. En conséquence, l'amplificateur de détection devient métastable avec les nœuds SP1 et SP2 maintenant des valeurs similaires jusqu'à ce que Vdiff devienne suffisamment grande. Ensuite, durant une opération de lecture correcte, l'amplificateur de détection 100 sort de cet état et les valeurs aux nœuds SP1 et SP2 changent de telle sorte que l'un tend vers la valeur à l'état haut et l'autre tend vers la valeur à l'état bas.
Initialement, les valeurs des signaux Q.1 et Q2 obtenus aux sorties des inverseurs 110.1 et 110.2 sont à l'état haut (en raison de la précharge des premier et second nœuds SP1 et SP2 à GND). A partir de l'instant T2, l'un des signaux Q1 et Q2 (selon si BL ou BLB se décharge) commence à se décharger à zéro, et l'autre tentera de rester près de VDD.
La détection est ensuite déclenchée à un instant T3 en changeant la valeur de SAEN de « 1 » à « 0 » et la valeur de RDSA_EN de « 0 » à « 1 ». Ce déclenchement coupe les transistors de commande 106.1 et 106.2 et connecte le verrou (transistors 102.1-102.4) de l’amplificateur de détection 100 à VDD. Une valeur suffisante de Vdiff est détectée par la porte OU exclusif 112 qui fournira en sortie le signal RdOK ayant une valeur d'état haut uniquement lorsque 0.1 et Q2 seront suffisamment différents l'un de l'autre, c'est-à-dire l'un près de VDD et l'autre près de GND. En d'autres termes, le signal RdOK fourni en sortie par la porte OU exclusif 112 a une première valeur, ici « 1 », si Q1 et Q2 sont suffisamment différents l'un de l'autre, à savoir si VdiffSP est supérieure à une valeur seuil (ici par exemple égale à VDD/2) signifiant que l'opération de lecture est correcte. La valeur seuil peut être différente de VDD/2.
Si RdOK ne passe pas à l'état haut avant que la ligne de mots soit éteinte, c'est-à-dire si Q1 et Q2 ne sont pas suffisamment différents l'un de l'autre (à savoir si VdiffSP est inférieure ou égale) à la valeur seuil, cela signifie que la largeur d'impulsions de la ligne de mots, à savoir la durée pour lire une cellule, n'est pas suffisante pour lire correctement une cellule et la valeur de lecture obtenue n'est pas fiable.
La valeur du signal RdOK peut être stockée dans un verrou, à la fin du cycle de lecture, pour l'utiliser plus tard (lorsque SAEN devient « 0 »). Ainsi, la valeur correcte de RdOK est conservée au moment de la fin de la lecture de cellule de bit, en mémoire (par exemple après avoir éteint la ligne de mots). Un tel verrou a son entrée connectée à la sortie du circuit de vérification de lecture de cellule asynchrone 113.
La figure 2 montre un exemple de réalisation de la porte OU exclusif 112.
Dans ce mode de réalisation, la porte OU exclusif 112 comprend quatre transistors MOS 114.1-114.4. Les signaux Q1 et Q2, et également les signaux Qlb et Q2b obtenus à des sorties d'inverseurs 116.1 et 116.2 ayant Q1 et Q2 comme signaux d'entrées, sont appliqués sur les grilles de ces transistors 114.1 - 114.4.
La porte OU exclusif 112 comprend un autre transistor MOS 118 dans lequel un signal Prechg_retardé est appliqué sur sa grille et ayant son drain connecté au drain des transistors 114.1 et 114.2. Le signal Prechg_retardé a une valeur correspondant à la valeur inversée du signal RDSA_EN. Ainsi, lorsque la lecture dans l'amplificateur de détection 100 est activée, la précharge de la porte OU exclusif 112 est éteinte. La porte OU exclusif 112 est ainsi allumée à l'instant T2.
La sortie de la porte OU exclusif 112 est obtenue à une sortie d'un inverseur 120 ayant son entrée connectée au drain du transistor 118. Le signal fourni en sortie par l'inverseur 120 correspond au signal RdOK. Le signal obtenu au niveau du drain du transistor 118 est nommé RdnOK et est complémentaire du signal RdOK.
La porte OU exclusif 112 décrite en relation avec la figure 2 correspond à une porte dite « porte OU exclusif Domino » évitant des régimes transitoires dans l'amplificateur de détection 100.
L'amplificateur de détection 100 décrit précédemment en relation avec la figure 1 peut être conçu avec la porte OU exclusif 112 comme décrit précédemment avec la figure 2, ou avec une autre porte OU exclusif.
L'amplificateur de détection 100 décrit ci-dessus peut avantageusement être utilisé comme un amplificateur de détection autoadaptatif. Un tel amplificateur de détection 100, selon un second mode de réalisation, est montré sur la figure 9. En comparaison à l'amplificateur de détection 100 décrit précédemment en relation avec la figure 1, l'amplificateur de détection 100 selon ce second mode de réalisation inclut un circuit de vérification de lecture adaptatif 119. Ce circuit de vérification de lecture adaptatif 119 inclut le circuit de vérification de lecture de cellule asynchrone 113 pour obtenir les signaux RdOK et RdnOK. Le circuit 119 inclut également des entrées sur lesquelles les signaux RDSA_EN et SAEN, qui commandent le commencement de l'opération de lecture, sont appliqués. Le circuit 119 a une première sortie 121 connectée à la grille du troisième transistor de commande 108 et sur laquelle un premier signal de commande adaptatif SAENadap est fourni en sortie, et a une seconde sortie 123 connectée aux grilles des transistors de commande 106.1 et 106.2 et sur lesquelles un second signal de commande adaptatif RDSA_EN_adap est fourni en sortie.
En variante, il est possible que le circuit 119 puisse générer lui-même le signal SAEN_adap uniquement en utilisant RDSA_EN depuis l'extérieur (c'est-à-dire sans que le signal SAEN soit appliqué sur une entrée du circuit 119).
Avec les signaux RdOK, RdnOK, RDSA_EN et SAEN, le circuit de vérification de lecture adaptatif 119 génère des signaux de commande SAEN_adap et RDSA_EN_adap appliqués sur la grille des transistors de commande 106 et 108 de l'amplificateur de détection 100 afin de commander de manière adaptative la fin de l'opération de lecture par l'amplificateur de détection 100 et pour allumer le comportement de verrou de l'amplificateur de détection 100 afin de conserver la valeur lue par l'amplificateur de détection 100. En effet, dans ce second mode de réalisation, l'amplificateur de détection est dans une configuration autoadaptative avantageuse dans laquelle le commencement de l'opération de lecture est commandé par les signaux (SAEN et RDSAEN) reçus depuis l'extérieur de l'amplificateur de détection et dans lequel la fin de l'opération de lecture est commandée par l'amplificateur de détection lui-même par l'intermédiaire des signaux de commande SAEN_adap et RDSA_EN_adap. La fin de l'opération de lecture peut être déclenchée soit parce que l'opération de lecture est correcte, soit parce que la fin de la durée autorisée maximale pour l'opération de lecture a lieu avant que l'opération de lecture soit considérée comme étant correcte.
L'amplificateur de détection 100 selon le second mode de réalisation forme ainsi un amplificateur de lecture adaptatif autominuté.
Le signal RdOK peut également être utilisé pour notifier la fin d'une opération de lecture correcte.
La figure 10 montre l'amplificateur de détection 100 selon le second mode de réalisation, dans lequel un exemple de réalisation du circuit de vérification de lecture adaptatif 119 est montré. Dans cet exemple de réalisation, le signal RdOK signal et le signal RDSA_EN sont appliqués sur des entrées d'une porte OU logique 115 du circuit de vérification de lecture adaptatif 119 et la sortie de cette première porte OU logique 115 (sur laquelle le signal RDSA_EN_adap est obtenu) est appliquée sur les grilles des transistors de commande 106.1 et 106.2.
De surcroît, le signal RdnOK et le signal SAEN sont appliqués sur des entrées d'une porte ET logique 117 du circuit de vérification de lecture adaptatif 119 et la sortie de la porte ET logique 117 (sur laquelle le signal SAEN_adap est obtenu) est appliquée sur la grille du troisième transistor de commande 108.
Avec de telles portes logiques, la fin de l'opération de lecture est déclenchée soit par le signal RdOK, soit par les signaux RDSA_EN et SAEN si la fin de l'opération de lecture n'est pas déclenchée par le signal RdOK.
Selon une variante de réalisation, un autre type d'opération logique peut être appliqué entre les signaux RdOK et RDSA_EN, et entre les signaux RdnOK et SAEN, les résultats de ces opérations logiques étant appliqués sur les grilles des transistors de commande 106.1,106.2 et 108.
La figure 3 montre schématiquement une mémoire SRAM 1000 selon un premier mode de réalisation et incluant des amplificateurs de détection similaires à l'amplificateur de détection 100 décrit précédemment en relation avec la figure 1.
La mémoire 1000 inclut un réseau de cellules 1002 qui sont commandées par un circuit de commande 1004 incluant un décodeur d'adresse, des pilotes de ligne de mots, etc. Le circuit de commande 1004 est connecté aux lignes de mots (non montrées sur la figure 3) du réseau 1002. La mémoire 1000 comprend également un circuit logique E/S (Entrée/Sortie) 1006 incluant les amplificateurs de détection 100 et une logique d'écriture (technique type ou toute autre technique d'écriture adaptative). Le circuit logique E/S 1006 reçoit comme entrées les BL et BLB des différentes colonnes du réseau 1002.
Dans l'exemple de réalisation montré sur la figure 3, le circuit logique E/S 1006 fournit en sortie les signaux RdOK obtenus pour les différentes colonnes du réseau 1002. Ici, le réseau 1002 inclut n colonnes de cellules et le circuit logique E/S 1006 fournit en sortie n signaux RdOK nommés RdOK[l]-RdOK[n], La mémoire 1000 comprend également un circuit de vérification de lecture de mémoire 1008 recevant comme entrées les n signaux RdOK et appliquant une opération ET entre tous ces signaux. Le circuit de vérification de lecture de mémoire 1008 fournit en sortie un signal RdOKMEM, correspondant à un signal de vérification de lecture de mémoire, ayant une valeur d'état haut si tous les signaux RdOK fournis en sortie pendant une lecture d'une ligne de cellules ont une valeur d'état haut, à savoir si tous les amplificateurs de détection ont réalisé une opération de lecture correcte.
En variante, le signal RdOKMEM peut être utilisé par le circuit de vérification de lecture de mémoire 1008 pour adapter le système dans le cas d'une opération de lecture incorrecte. Par exemple, si au moins l'un des n signaux RdOK a une valeur d'état bas à la fin d'une opération de lecture, cette opération de lecture peut être répétée avec une tension de source d'alimentation accrue ou avec une largeur d'impulsions de signal de ligne de mots accrue. Cette commande peut être implémentée en matériel ou en logiciel s'exécutant sur le processeur système couplé à la mémoire 1000. Par exemple, cette commande peut être implémentée dans un élément de test intégré (BIST pour « Built-ln Self-Test ») tel que durant un fonctionnement normal de la mémoire 1000, si une lecture non fiable est détectée, un BIST de mémoire commencera et réglera la mémoire 1000.
A titre de variante, il est également possible que le signal RdOKMEM soit uniquement fourni pour informer l'utilisateur que l'opération de lecture qui a été réalisée est correcte ou non, sans aucune étape d'adaptation supplémentaire dans le cas d'une opération de lecture incorrecte.
La figure 4 montre des formes d'ondes des différents signaux obtenus dans la mémoire 1000 durant une opération de lecture correcte d’une cellule. Les références utilisées sur la figure 4 pour les différents signaux sont indiquées dans le tableau ci-dessous
| Signal | BL | BLB | SAE N | SP1 | SP2 | Q1 | Q2 | RdOK |
| Référence | 10 | 12 | 14 | 16 | 18 | 20 | 22 | 24 |
La figure 5 montre des formes d'ondes des différents signaux obtenus dans la mémoire 1000 durant une opération de lecture incorrecte. Les références utilisées sur cette figure sont les mêmes que celles utilisées sur la figure 4. De surcroît, la référence 26 désigne le signal RdnOK obtenu dans la porte OU exclusif 112, à l'entrée de l'inverseur 120. Sur cette figure, on peut voir que la durée entre T2 et T3 est trop courte pour que l'amplificateur de détection 100 entre dans un état équilibré. Ainsi, à l'instant T3, l'amplificateur de détection 100 est encore dans un état métastable, et la valeur de VdiffSP est trop basse pour obtenir un signal RdOK ayant une valeur d'état haut.
La figure 6 montre schématiquement une mémoire 1000 selon un second mode de réalisation et incluant des amplificateurs de détection similaires à l'amplificateur de détection 100 décrit précédemment en relation avec la figure 1.
En comparaison à la mémoire 1000 décrite précédemment en relation avec la figure 3, les amplificateurs de détection 100 sont ici utilisés selon un schéma adaptatif. Les signaux RdOK fournis en sortie par les portes OU exclusif 112 des amplificateurs de détection 100 sont appliqués sur les entrées du circuit de vérification de lecture de mémoire 1008 qui applique une opération ET entre tous ces signaux RdOK. Le signal RdOKMEM fourni en sortie par le circuit de vérification de lecture de mémoire 1008 est envoyé comme entrée à l'unité de commande 1004. Le circuit de commande 1004 est conçu pour utiliser le signal RdOKMEM pour décider d'une fin d'opération de lecture correcte et le signal de ligne de mots est abaissé en abaissant la source d'alimentation de dernier étage de pilotes de ligne de mots et en désactivant un décodeur de ligne dès que le signal RdOKMEM est à l'état haut.
Dans ce schéma adaptatif, les amplificateurs de détection 100 de la mémoire 1000 sont utilisés comme des amplificateurs de détection autoadaptatifs comme décrit précédemment en relation avec les figures 9 et 10. La fonction des circuits de vérification de lecture adaptatifs 119 des amplificateurs de détection 100 peut être réalisée par l'unité de commande 1004.
En variante, le circuit de vérification de lecture de mémoire 1008 peut être implémenté à l'extérieur de la mémoire 1000.
Le circuit de vérification de lecture de mémoire 1008 peut également être conçu pour consommer deux cycles d'horloge dans le cas d'une décharge insuffisante de BL ou BLB à la fin d'un premier cycle d'horloge. Par exemple, si l'un quelconque des n signaux RdOK est bas à la fin d'une première période d'horloge, le circuit de commande 1004, qui reçoit le signal de RôOKmem, peut garder à l'état haut la valeur du signal de commande envoyé sur la ligne de mots et la décharge de BL ou BLB continue plus avant jusqu'à ce que la valeur du signal RôOKmem soit celle de l'état haut. Un signal de sortie de bit unique peut être fourni pour notifier que la mémoire 1000 consomme plus d'un cycle pour l'opération de lecture en cours. Si la valeur de RôOKmem n'est pas encore assez haute à la fin du second cycle d'horloge, l'opération de lecture est terminée avec l'envoi d'un signal notifiant l'opération de lecture non fiable. Un autre élément de commande peut entreprendre une action de correction (par exemple en changeant la valeur de VDD et/ou en changeant une valeur d'une largeur d'impulsions des signaux de ligne de mots) et l'opération de lecture est répétée avec ce ou ces paramètres différents. Cela peut être avantageusement utilisé dans des systèmes implémentant AVS, notamment pour des mémoires embarquées dans des processeurs.
L'architecture de mémoire adaptative précédemment décrite en relation avec la figure 6 peut être appliquée à une mémoire asynchrone 1000, à savoir dans laquelle un minutage, ou synchronisation, d'amplificateur de détection (signaux SAEN et RDSA_EN) est généré en interne et le circuit fonctionne comme un amplificateur de détection adaptatif autominuté. En effet, puisque^des amplificateurs de détection 100 peuvent détecter une fin d'opération de lecture correcte, les opérations de lecture peuvent être réalisées sans le signal d'horloge pour générer des signaux SAEN_adap et RDSA_EN_adap. Le signal RdOKMEM peut être utilisé par le circuit de commande 1004 pour générer un minutage de « fin de l'opération de lecture » et envoyer les données de sortie.
La figure 7 montre des formes d'ondes des différents signaux obtenus durant une opération de lecture de l'amplificateur de détection autoadaptatif 100 décrit précédemment en relation avec les figures 9 et 10. Les références utilisées sur cette figure sont les mêmes que celles utilisées sur la figure 5. Sur cette figure, on peut voir que lorsque que la valeur de RdOK devient celle de l'état haut (instant T4), les valeurs des signaux SAEN_adapt et RDSA_EN_adap passent à l'état haut étant donné les opérations logiques ET et OU réalisées avec les signaux SAEN, RDSA_EN, RdOK et RdnOK. Après T4, le signal de ligne de mots est éteint, les lignes de bits sont préchargées et la valeur lue par l'amplificateur de détection 100 est verrouillée grâce aux signaux de commande envoyés par le circuit de commande 1004.
L'architecture décrite ci-dessus de l'amplificateur de détection 100 et de la mémoire 1000 peut être utilisée pour une détection unidirectionnelle avec précharge de ligne de bits de VDD/2 ou VDD.
La cellule est lue en n'utilisant que BL ou BLB, l'autre étant préchargé à VDD/2. Dans ce cas, des amplificateurs de détection similaires à l'amplificateur de détection 100 décrit précédemment en relation avec la figure 1 sont utilisés. Selon si la ligne de bits de lecture est chargée ou déchargée durant une opération de lecture, la valeur de lecture peut être soit « 1 » soit « 0 », respectivement.
Un schéma de détection unidirectionnelle autoadaptatif peut être utilisé pour une tension de précharge de ligne de bits de VDD. Dans ce cas, l'amplificateur de détection 100 est déséquilibré afin de réaliser une lecture unidirectionnelle sur BL ou BLB avec une telle tension de précharge de VDD. Par exemple, l'amplificateur de détection 100 peut être déséquilibré pour favoriser la décharge de BL ou BLB. Par exemple, si BL ne se décharge pas durant une lecture, l'amplificateur de détection lira « 1 ». Un déséquilibre dans l'amplificateur de détection 100 peut être introduit de diverses manières. Par exemple, il peut être introduit en dimensionnant de manière asymétrique la paire différentielle NMOS (transistors MOS 102.2 et 102.4) ou en changeant la tension de précharge de BLB. Une architecture de ligne de bits scindée peut également être utilisée avec la moitié des cellules de bit de colonne sur BL et l'autre moitié sur BLB avec l'amplificateur de détection 100 au milieu. D'autres solutions peuvent être utilisées pour déséquilibrer l'amplificateur de détection 100.
Claims (16)
- REVENDICATIONS1. Amplificateur de détection (100) apte à lire une valeur stockée dans au moins une cellule d'une mémoire (1000), comprenant au moins :- un circuit amplificateur différentiel unique (109) apte à amplifier une première tension différentielle destinée à être obtenue entre une ligne de bits BL et une ligne de bits complémentaire BLB auxquelles la cellule est connectée, et comprenant des premier et second noeuds SP1, SP2, entre lesquels une seconde tension différentielle correspondant à la première tension différentielle amplifiée est apte à être fournie en sortie ;- un circuit de vérification de lecture de cellule asynchrone (113) apte à comparer une valeur de premier potentiel électrique sur le premier nœud SP1 avec une valeur de second potentiel électrique sur le second nœud SP2, et à fournir en sortie un signal de vérification de lecture de cellule RdOK ayant une première valeur uniquement lorsque la valeur absolue de la seconde tension différentielle est supérieure à une valeur seuil au-dessus de laquelle l'opération de lecture est considérée comme étant correcte et ayant une seconde valeur, différente de la première valeur, uniquement lorsque la valeur absolue de la seconde tension différentielle est inférieure ou égale à ladite valeur seuil.
- 2. Amplificateur de détection (100) selon la revendication 1, dans lequel :- le circuit amplificateur différentiel unique (109) est apte à recevoir un signal d'activation d'amplificateur de détection SAEN et un signal d'activation d'amplificateur de détection de lecture RDSA_EN destinés à commander le commencement et la fin de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique (109), ou- l'amplificateur de détection (100) est apte à recevoir le signal d'activation d'amplificateur de détection SAEN et le signal d'activation d'amplificateur de détection de lecture RDSA_EN destinés à commander le commencement de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique (109), et le circuit de vérification de lecture de cellule asynchrone (113) est connecté au circuit amplificateur différentiel unique (109) de telle sorte que la fin de l'opération de lecture de la cellule par le circuit amplificateur différentiel unique (109) est commandée selon les valeurs d'au moins le signal de vérification de lecture de cellule RdOK, le signal d'activation5 d'amplificateur de détection SAEN et le signal d'activation d'amplificateur de détection de lecture RDSA_EN.
- 3. Amplificateur de détection (100) selon la revendication 2, comprenant en outre un circuit de vérification de lecture adaptatif (119) incluant le circuit10 de vérification de lecture de cellule asynchrone (113), apte à réaliser des opérations logiques (115, 117) entre le signal de vérification de lecture de cellule RdOK, le signal d'activation d'amplificateur de détection SAEN et le signal d'activation d'amplificateur de détection de lecture RDSA_EN, et ayant des sorties (121, 123) connectées au circuit amplificateur différentiel unique (109) de telle sorte que la fin de l'opération de lecture de15 la cellule par le circuit amplificateur différentiel unique (109) soit commandée selon les valeurs des opérations logiques.
- 4. Amplificateur de détection (100) selon la revendication 3, dans lequel les opérations logiques incluent un OU logique entre le signal de vérification de20 lecture de cellule RdOK et le signal d'activation d'amplificateur de détection de lecture RDSA_EN, et un ET logique entre un signal de vérification de lecture de cellule complémentaire RdnOK et le signal d'activation d'amplificateur de détection SAEN.
- 5. Amplificateur de détection (100) selon l'une des revendications25 précédentes, dans lequel le circuit amplificateur différentiel unique (109) est déséquilibré de telle sorte qu'une valeur dans l'une de la ligne de bits BL et de la ligne de bits complémentaire BLB est approximativement constante durant une opération de lecture de la cellule.
- 6. Amplificateur de détection (100) selon l'une des revendications précédentes, dans lequel :- le circuit amplificateur différentiel unique (109) comprend des premier et deuxième inverseurs (102.1-102.4) couplés transversalement l'un avec l'autre ;- le premier nœud SP1 correspond à un nœud de connexion d'une entrée du premier inverseur avec une sortie du deuxième inverseur ;- le second nœud SP2 correspond à un nœud de connexion d'une entrée du deuxième inverseur avec une sortie du premier inverseur.
- 7. Amplificateur de détection (100) selon l'une des revendications précédentes, dans lequel le circuit amplificateur différentiel unique comprend en outre :- un premier transistor de passage (104.1) ayant sa grille apte à être connectée à la ligne de bits BL, et sa source ou son drain connecté(e) au premier nœud SP1 ;- un second transistor de passage (104.2) ayant sa grille apte à être connectée à la ligne de bits complémentaire BLB, et sa source ou son drain connecté(e) au second nœud SP2.
- 8. Amplificateur de détection (100) selon les revendications 6 et 7, comprenant en outre :- un premier transistor de commande (106.1) ayant sa grille apte à recevoir un signal d'activation d'amplificateur de détection de lecture RDSA_EN, ou un signal d'activation d'amplificateur de détection de lecture adaptatif RDSA_EN_adap dont la valeur est calculée à partir des valeurs du signal d'activation d'amplificateur de détection de lecture RDSA_EN et du signal de vérification de lecture de cellule RdOK, l'un de sa source et de son drain étant connecté à une tension de source d'alimentation VDD de l'amplificateur de détection (100), et l'autre de sa source et de son drain étant connecté au premier transistor de passage (104.1) ;- un deuxième transistor de commande (106.2) ayant sa grille apte à recevoir le signal d'activation d'amplificateur de détection de lecture RDSA_EN, ou le signal d'activation d'amplificateur de détection de lecture adaptatif RDSA_EN_adap, l'un de sa source et de son drain étant connecté à la tension de source d'alimentation VDD de l'amplificateur de détection (100), et l'autre de sa source et de son drain étant connecté au second transistor de passage (104.2) ;- un troisième transistor de commande (108) ayant sa grille apte à recevoir un signal d'activation d'amplificateur de détection SAEN, ou un signal d'activation d'amplificateur de détection adaptatif SAEN_adap dont la valeur est calculée à partir des valeurs du signal d'activation d'amplificateur de détection SAEN et d'un signal de vérification de lecture de cellule complémentaire RdnOK ayant une valeur qui est complémentaire de celle du signal de vérification de lecture de cellule RdOK, l'un de sa source et de son drain étant connecté à la tension de source d'alimentation VDD de l'amplificateur de détection (100), et l'autre de sa source et de son drain étant connecté aux premier et deuxième inverseurs (102.1 - 102.4).
- 9. Amplificateur de détection (100) selon l'une des revendications précédentes, dans lequel le circuit de vérification de lecture de cellule asynchrone (113) comprend une porte OU exclusif (112) ayant une première entrée connectée au premier nœud SP1 et une seconde entrée connectée au second nœud SP2.
- 10. Amplificateur de détection (100) selon ia revendication 9, dans lequel la première entrée de la porte OU exclusif (112) est connectée au premier nœud SP1 via un troisième inverseur (110.1) ayant son entrée connectée au premier nœud SP1 et sa sortie connectée à la première entrée de la porte OU exclusif (112), et dans lequel la seconde entrée de la porte OU exclusif (112) est connectée au second nœud SP2 via un quatrième inverseur (110.2) ayant son entrée connectée au second nœud SP2 et sa sortie connectée à la seconde entrée de la porte OU exclusif (112).
- 11. Mémoire (1000) comprenant au moins :- un réseau de cellules (1002) comprenant plusieurs lignes et plusieurs colonnes, dans lequel des sorties de cellules de chaque colonne sont connectées à une ligne de bits BL et une ligne de bits complémentaire BLB ;- plusieurs amplificateurs de détection (100) selon l'une des revendications précédentes, chaque amplificateur de détection (100) étant connecté à la ligne de bits BL et à la ligne de bits complémentaire BLB d'une colonne de cellules.
- 12. Mémoire (1000) selon la revendication 11, comprenant en outre un circuit de vérification de lecture de mémoire (1008) apte à réaliser une opération ET logique entre les signaux de vérification de lecture de cellule RdOK destinés à être fournis en sortie par les amplificateurs de détection (100) et à fournir en sortie un signal de vérification de lecture de mémoire RdOKMEM correspondant au résultat de l'opération ET logique.
- 13. Mémoire (1000) selon l'une des revendications 11 ou 12, comprenant en outre :- une source d'alimentation ;- plusieurs lignes de mots, chacune étant connectée à une ligne de cellules ;- un circuit de commande (1004) connecté aux lignes de mots et apte à sortir, sur les lignes de mots, des signaux de commande de lecture destinés à commander un commencement et une fin d'une opération de lecture des lignes de cellules.
- 14. Mémoire (1000) selon les revendications 12 et 13, comprenant en outre des moyens pour changer une valeur d'une tension VDD de la source d'alimentation et/ou changer une valeur d'une largeur d'impulsions des signaux de commande de lecture selon les valeurs des signaux de vérification de lecture de cellule RdOK destinés à être fournis en sortie par les amplificateurs de détection (100).
- 15. Mémoire (1000) selon la revendication 12 ou l'une des revendications 13 ou 14, dans laquelle le circuit de vérification de lecture de mémoire (1008) est connecté au circuit de commande (1004), et le circuit de commande (1004) est configuré pour commander un commencement et une fin5 d'opérations de lecture d'une ligne de cellules selon au moins la valeur du signal de vérification de lecture de mémoire RdOKwiEM et/ou les valeurs du signal d'activation d'amplificateur de détection SAEN et d'un signal d'activation d'amplificateur de détection de lecture RDSA_EN appliqué sur les circuits amplificateurs différentiels uniques (109) des amplificateurs de détection (100).
- 16. Mémoire (1000) selon l'une des revendications 11 à 15, dans laquelle la mémoire est de type SRAM.S. 60114RDSA EN
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|---|---|---|---|---|
| US11775430B1 (en) * | 2018-03-12 | 2023-10-03 | Amazon Technologies, Inc. | Memory access for multiple circuit components |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09231771A (ja) * | 1996-02-28 | 1997-09-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| KR20040065584A (ko) * | 2003-01-15 | 2004-07-23 | 삼성전자주식회사 | 반도체 메모리의 데이터신호 증폭장치 및 그 증폭방법 |
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-
2016
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11775430B1 (en) * | 2018-03-12 | 2023-10-03 | Amazon Technologies, Inc. | Memory access for multiple circuit components |
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