FR3054929A1 - METHOD OF ENCAPSULATING AN INTEGRATED CIRCUIT WITH A HORIZONTAL HETEROJUNCTION TRANSISTOR CHIP - Google Patents

METHOD OF ENCAPSULATING AN INTEGRATED CIRCUIT WITH A HORIZONTAL HETEROJUNCTION TRANSISTOR CHIP Download PDF

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Abstract

L'invention concerne un procédé d'encapsulation d'un circuit intégré (1), comprenant : -la formation par impression tridimensionnelle d'un support isolant électriquement (100), avec une face présentant une première zone et une deuxième zone, ladite première zone étant surélevée par rapport à la deuxième zone ; -la formation d'un premier domaine conducteur (111) sur la première zone du support isolant ; -la fixation d'une puce (130) au support (100), ladite puce (130) incluant un transistor à hétérojonction à structure horizontale, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode du transistor à hétérojonction; -le positionnement et la connexion d'une première électrode d'un composant (140) à l'aplomb de ladite première électrode du transistor à hétérojonction, le positionnement et la connexion d'une deuxième électrode dudit composant à l'aplomb dudit premier domaine conducteur (111).The invention relates to a method of encapsulation of an integrated circuit (1), comprising: the formation by three-dimensional printing of an electrically insulating support (100), with a face having a first zone and a second zone, said first area raised above the second area; forming a first conductive domain (111) on the first zone of the insulating support; the fixing of a chip (130) to the support (100), said chip (130) including a heterojunction transistor with a horizontal structure, so as to make accessible an upper face of said chip, said upper face comprising a first electrode of the heterojunction transistor; positioning and connecting a first electrode of a component (140) directly above said first electrode of the heterojunction transistor, positioning and connecting a second electrode of said component to the said first domain driver (111).

Description

Titulaire(s) : COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES Etablissement public.Holder (s): COMMISSIONER OF ATOMIC ENERGY AND ALTERNATIVE ENERGIES Public establishment.

Demande(s) d’extensionExtension request (s)

Mandataire(s) : INNOVATION COMPETENCE GROUP.Agent (s): INNOVATION COMPETENCE GROUP.

FR 3 054 929 - A1FR 3 054 929 - A1

104/ PROCEDE D'ENCAPSULATION D'UN CIRCUIT HETEROJONCTION HORIZONTAL104 / METHOD OF ENCAPSULATING A HORIZONTAL HETEROJUNCTION CIRCUIT

©) L'invention concerne un procédé d'encapsulation d'un circuit intégré (1), comprenant:The invention relates to a method for encapsulating an integrated circuit (1), comprising:

-la formation par impression tridimensionnelle d'un support isolant électriquement (100), avec une face présentant une première zone et une deuxième zone, ladite première zone étant surélevée par rapport à la deuxième zone ;the formation by three-dimensional printing of an electrically insulating support (100), with a face having a first zone and a second zone, said first zone being raised relative to the second zone;

-la formation d'un premier domaine conducteur (111) sur la première zone du support isolant;the formation of a first conducting domain (111) on the first zone of the insulating support;

-la fixation d'une puce (130) au support (100), ladite puce (130) incluant un transistor à hétérojonction à structure horizontale, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode du transistor à hétérojonction;fixing a chip (130) to the support (100), said chip (130) including a heterojunction transistor with a horizontal structure, so as to make an upper face of said chip accessible, said upper face comprising a first electrode of the heterojunction transistor;

-le positionnement et la connexion d'une première électrode d'un composant (140) à l'aplomb de ladite première électrode du transistor à hétérojonction, le positionnement et la connexion d'une deuxième électrode dudit composant à l'aplomb dudit premier domaine conducteur (111).the positioning and connection of a first electrode of a component (140) plumb with said first electrode of the heterojunction transistor, the positioning and connection of a second electrode of said component plumb with said first domain conductor (111).

INTEGRE AVEC UNE PUCE A TRANSISTOR AINTEGRATED WITH A TRANSISTOR CHIP

Figure FR3054929A1_D0001
Figure FR3054929A1_D0002

PROCEDE D’ENCAPSULATION D’UN CIRCUIT INTEGRE AVEC UNE PUCE A TRANSISTOR A HETEROJONCTION HORIZONTALMETHOD OF ENCAPSULATING AN INTEGRATED CIRCUIT WITH A HORIZONTAL HETEROJUNCTION TRANSISTOR CHIP

L’invention concerne l’encapsulation de circuits intégrés, en particulier l’encapsulation d’une puce incluant un transistor à hétérojonction à structure horizontale avec d’autres composants.The invention relates to the encapsulation of integrated circuits, in particular the encapsulation of a chip including a heterojunction transistor with horizontal structure with other components.

Pour des applications haute tension et/ou haute fréquence, les transistors à hétérojonction, et en particulier les transistors à haute mobilité électronique à nitrure de type III, sont utilisés de façon croissante. Fréquemment, de tels transistors sont couplés à des transistors à effet de champ à substrat Silicium, formant par exemple un interrupteur cascode sur leur grille. Le transistor à haute mobilité électronique et le transistor à substrat Silicium sont réalisés sur des puces différentes. La connexion de ces transistors et leur encapsulation est cependant problématique. Des techniques conventionnelles d’encapsulation proposent de positionner côte à côte les transistors sous forme de composants discrets sur un substrat à base céramique à cuivre lié directement, puis de réaliser les connexions entre les transistors par des câblages filaires. Les câblages filaires entre les transistors induisent des inductances parasites et des résistances supplémentaires, altérant le fonctionnement du circuit intégré à haute fréquence notamment.For high voltage and / or high frequency applications, heterojunction transistors, and in particular high mobility electronic nitride type III transistors, are increasingly used. Frequently, such transistors are coupled to field effect transistors with a silicon substrate, for example forming a cascode switch on their gate. The high electronic mobility transistor and the silicon substrate transistor are produced on different chips. The connection of these transistors and their encapsulation is however problematic. Conventional encapsulation techniques propose positioning the transistors side by side as discrete components on a ceramic-based substrate with copper bonded directly, then making the connections between the transistors by wire cabling. The wired cables between the transistors induce parasitic inductances and additional resistances, altering the operation of the high frequency integrated circuit in particular.

Le document “A New Package of High-Voltage Cascode Gallium Nitride Device for Mégahertz Operation”, publié par Wenli Zhang et Al, dans IEEE Transactions on Power Electronics, pages 1344 à 1353, le 31 Mars 2015, décrit un procédé d’encapsulation d’un transistor Hemt avec un transistor cascode. Dans ce procédé d’encapsulation, après avoir mis en forme une couche de cuivre DBC sur un substrat en céramique plan, une cale est brasée sur un premier plot de cuivre. Une puce incluant le transistor Hemt est ensuite brasée sur un deuxième plan de cuivre. La puce incluant le transistor Hemt présente la même épaisseur que la cale. Une puce cascode est rapportée à cheval sur la cale et sur la puce du transistor Hemt. Le drain de la puce cascode est brasé sur la source de la puce du transistor Hemt. On peut ainsi éviter de former un câblage filaire entre le drain de la puce cascode et la source de la puce du transistor Hemt, afin de réduire inductances parasites et résistances de conduction.The document “A New Package of High-Voltage Cascode Gallium Nitride Device for Megahertz Operation”, published by Wenli Zhang et Al, in IEEE Transactions on Power Electronics, pages 1344 to 1353, March 31, 2015, describes a method of encapsulation of a Hemt transistor with a cascode transistor. In this encapsulation process, after having formed a layer of DBC copper on a flat ceramic substrate, a shim is brazed on a first copper pad. A chip including the Hemt transistor is then soldered on a second copper plane. The chip including the Hemt transistor has the same thickness as the shim. A cascode chip is attached astride the shim and on the Hemt transistor chip. The drain of the cascode chip is soldered to the source of the Hemt transistor chip. It is thus possible to avoid forming a wired wiring between the drain of the cascode chip and the source of the chip of the Hemt transistor, in order to reduce parasitic inductances and conduction resistances.

Les étapes de brasage sont problématiques pour l’industrialisation. Les étapes de brasage mettent en œuvre une sérigraphie nécessitant un alignement particulièrement précis de l’empreinte de sérigraphie et de l’élément à braser. Par ailleurs, chaque étape de brasage induit une montée en température importante, contribuant aux contraintes thermomécaniques de l’assemblage à encapsuler. En outre, il reste souhaitable de réduire encore davantage les résistances de conduction du transistor Hemt.The brazing steps are problematic for industrialization. The brazing steps use screen printing requiring particularly precise alignment of the screen print and the element to be brazed. Furthermore, each brazing step induces a significant rise in temperature, contributing to the thermomechanical constraints of the assembly to be encapsulated. In addition, it remains desirable to further reduce the conduction resistances of the Hemt transistor.

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L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un procédé d’encapsulation d’un circuit intégré, comprenant :The invention aims to solve one or more of these drawbacks. The invention thus relates to a method for encapsulating an integrated circuit, comprising:

-la formation par impression tridimensionnelle d’un support isolant électriquement, avec une face présentant une première zone et une deuxième zone, ladite première zone étant surélevée par rapport à la deuxième zone ; -la formation d’un premier domaine conducteur sur la première zone du support isolant ;-the formation by three-dimensional printing of an electrically insulating support, with a face having a first zone and a second zone, said first zone being raised relative to the second zone; -the formation of a first conductive area on the first zone of the insulating support;

-la fixation d’une puce au support, ladite puce incluant un transistor à h été rojo notion à structure horizontale, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode du transistor à hétérojonction;-the attachment of a chip to the support, said chip including a rojo transistor has been concept of horizontal structure, so as to make an upper face of said chip accessible, said upper face comprising a first electrode of the heterojunction transistor;

-le positionnement et la connexion d’une première électrode d’un composant à l’aplomb de ladite première électrode du transistor à hétérojonction, le positionnement et la connexion d’une deuxième électrode dudit composant à l’aplomb dudit premier domaine conducteur.the positioning and connection of a first electrode of a component plumb with said first electrode of the heterojunction transistor, the positioning and connection of a second electrode of said component plumb with said first conductive domain.

L’invention porte également sur les variantes suivantes. L’homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire.The invention also relates to the following variants. Those skilled in the art will understand that each of the characteristics of the following variants can be combined independently with the above characteristics, without however constituting an intermediate generalization.

Selon une variante, ladite première zone du support formé est surélevée par rapport à ladite deuxième zone d’une hauteur correspondant à l’épaisseur de ladite puce.Alternatively, said first zone of the support formed is raised relative to said second zone by a height corresponding to the thickness of said chip.

Selon une autre variante, ladite impression tridimensionnelle inclut l’impression d’une céramique sélectionnée dans le groupe constituée de AI2O3, AIN, BeOx.According to another variant, said three-dimensional printing includes the printing of a ceramic selected from the group consisting of AI2O3, AIN, BeOx.

Selon encore une variante, la formation du premier domaine conducteur est réalisée par liaison directe de cuivre sur ladite céramique.According to yet another variant, the first conductive domain is formed by direct bonding of copper on said ceramic.

Selon encore une autre variante :According to yet another variant:

-ledit composant inclut un transistor à effet de champ dont ladite première électrode est le drain et dont ladite deuxième électrode est la grille ;said component includes a field effect transistor of which said first electrode is the drain and of which said second electrode is the gate;

-ladite première électrode du transistor à hétérojonction étant sa source.said first electrode of the heterojunction transistor being its source.

Selon une variante, ledit composant est un connecteur de puissance et dans lequel ladite première électrode du transistor à hétérojonction est son drain.According to a variant, said component is a power connector and in which said first electrode of the heterojunction transistor is its drain.

Selon une autre variante, le procédé comprend en outre une étape de formation d’un deuxième domaine conducteur sur la deuxième zone du support isolant, le deuxième domaine conducteur étant disjoint du premier domaine conducteur, le procédé comprenant la connexion dudit deuxième domaine conducteur à une électrode de polarisation d’un substrat du transistor à hétérojonction positionnée sur une face inférieure de ladite puce.According to another variant, the method further comprises a step of forming a second conductive domain on the second zone of the insulating support, the second conductive domain being separated from the first conductive domain, the method comprising the connection of said second conductive domain to a polarization electrode of a substrate of the heterojunction transistor positioned on a lower face of said chip.

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Selon encore une variante, ladite puce est accolée à ladite première zone du support.According to yet another variant, said chip is attached to said first zone of the support.

Selon encore une autre variante, ladite première zone du support formé est surélevée par rapport à ladite deuxième zone d’une hauteur d’au moins égale à 300pm.According to yet another variant, said first zone of the support formed is raised relative to said second zone by a height of at least equal to 300 μm.

Selon une variante, la connexion de la première électrode du composant à la première électrode du transistor à hétérojonction et la connexion de la deuxième électrode dudit composant au premier domaine conducteur sont réalisées par brasage.According to a variant, the connection of the first electrode of the component to the first electrode of the heterojunction transistor and the connection of the second electrode of said component to the first conductive domain are made by soldering.

Selon encore une variante, ladite impression tridimensionnelle inclut la formation d’ailettes de refroidissement dans ledit support.According to yet another variant, said three-dimensional printing includes the formation of cooling fins in said support.

L’invention porte également sur un circuit intégré, comprenant :The invention also relates to an integrated circuit, comprising:

-un support isolant électriquement comportant une première zone et une deuxième zone, ladite première zone étant recouverte d’un premier domaine conducteur ;an electrically insulating support comprising a first zone and a second zone, said first zone being covered with a first conductive domain;

-une puce fixée sur le support et incluant un transistor à hétérojonction à structure horizontale, la puce comportant une face inférieure en contact avec ladite deuxième zone et comportant une face supérieure comportant une première électrode du transistor à hétérojonction ;a chip fixed on the support and including a heterojunction transistor with a horizontal structure, the chip comprising a lower face in contact with said second zone and comprising an upper face comprising a first electrode of the heterojunction transistor;

-un composant comportant :-a component comprising:

-une première électrode positionnée à l’aplomb et connectée à ladite première électrode du transistor à hétérojonction;a first electrode positioned vertically and connected to said first electrode of the heterojunction transistor;

-une deuxième électrode positionnée à l’aplomb et connectée audit premier domaine conducteur ;-a second electrode positioned vertically and connected to said first conductive area;

-la première zone est surélevée par rapport à la deuxième zone, lesdites première et deuxième zones étant formées d’un seul tenant.the first zone is raised relative to the second zone, said first and second zones being formed in one piece.

Selon une variante, ladite deuxième zone est recouverte d’un deuxième domaine conducteur, les premier et deuxième domaines conducteurs étant disjoints, et dans lequel ledit ladite puce comporte une électrode de polarisation d’un substrat du transistor à hétérojonction sur sa face inférieure, ladite électrode de polarisation étant connectée électriquement audit deuxième domaine conducteur.According to a variant, said second zone is covered with a second conductive domain, the first and second conductive domains being disjoint, and in which said said chip comprises a bias electrode of a substrate of the heterojunction transistor on its underside, said bias electrode being electrically connected to said second conductive domain.

D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels :Other characteristics and advantages of the invention will emerge clearly from the description given below, by way of indication and in no way limitative, with reference to the appended drawings, in which:

-la figure 1 est un schéma électrique d’un assemblage cascode à transistor HEMT pour lequel l’invention peut être mise en oeuvre ;FIG. 1 is an electrical diagram of a cascode assembly with an HEMT transistor for which the invention can be implemented;

-la figure 2 est une vue de dessus schématique de la face supérieure d’une puce incluant un transistor HEMT;FIG. 2 is a schematic top view of the upper face of a chip including an HEMT transistor;

ICGl 1086 FR Depot Texte.docxICGl 1086 EN Text Depot.docx

-les figures 3 à 8 sont des vues en coupe transversale d’un circuit intégré à différentes étapes d’un exemple de procédé d’encapsulation selon un mode de réalisation de l’invention ;FIGS. 3 to 8 are cross-sectional views of an integrated circuit at different stages of an example of an encapsulation method according to an embodiment of the invention;

-la figure 9 est une vue en coupe transversale d’un circuit intégré selon une variante ;FIG. 9 is a cross-sectional view of an integrated circuit according to a variant;

-la figure 10 est une vue en coupe transversale d’un circuit intégré selon une autre variante ;FIG. 10 is a cross-sectional view of an integrated circuit according to another variant;

-la figure 11 est une vue de dessous d’un transistor pour montage cascode avec la puce incluant le transistor HEMT ;FIG. 11 is a bottom view of a transistor for cascode mounting with the chip including the HEMT transistor;

-la figure 12 est une vue de dessus d’un exemple de circuit intégré à l’issue d’un procédé d’encapsulation selon un mode de réalisation de l’invention ;FIG. 12 is a top view of an example of an integrated circuit at the end of an encapsulation process according to an embodiment of the invention;

-les figures 13 et 14 sont respectivement des vues de dessus et en coupe transversale d’une variante de circuit intégré.FIGS. 13 and 14 are respectively views from above and in cross section of a variant of the integrated circuit.

La figure 1 illustre un schéma électrique d’un exemple d’un circuit intégré 1 à montage cascode. Le circuit intégré 1 inclut un transistor à hétérojonction, pour lequel l’invention peut avantageusement être mise en œuvre. Le circuit intégré 1 comporte ainsi un transistor 130 à hétérojonction (typiquement à haute mobilité électronique) et un transistor 140 à effet de champ à substrat silicium connectés selon un montage cascode. La source du transistor 140 est connectée à la grille du transistor 130. Le drain du transistor 140 est connecté à la source du transistor 130.FIG. 1 illustrates an electrical diagram of an example of an integrated circuit 1 with cascode mounting. The integrated circuit 1 includes a heterojunction transistor, for which the invention can advantageously be implemented. The integrated circuit 1 thus comprises a heterojunction transistor 130 (typically with high electronic mobility) and a field effect transistor 140 with silicon substrate connected in a cascode arrangement. The source of transistor 140 is connected to the gate of transistor 130. The drain of transistor 140 is connected to the source of transistor 130.

Le transistor 130 est utilisé comme transistor de puissance. Le transistor 130 est par exemple configuré pour présenter une tension de claquage de plusieurs centaines de volts. Le transistor 130 est par exemple basé sur un gaz d’électrons formé à l’interface d’un nitrure de type III, tel que le GaN, l’AIGaN, l’InN, ΓΑΙΝ, l’InGaN, ou l’InAIGaN.The transistor 130 is used as a power transistor. The transistor 130 is for example configured to have a breakdown voltage of several hundred volts. The transistor 130 is for example based on an electron gas formed at the interface of a type III nitride, such as GaN, AIGaN, InN, ΓΑΙΝ, InGaN, or InAIGaN.

Le transistor 140 est destiné à commander la commutation du transistor 130. Le transistor 130 et le transistor 140 se présentent chacun sous la forme d’un composant ou puce.The transistor 140 is intended to control the switching of the transistor 130. The transistor 130 and the transistor 140 are each in the form of a component or chip.

La figure 2 est une vue de dessus schématique de la face supérieure d’un exemple d’une puce 130 incluant un transistor à hétérojonction à structure horizontale. Dans un souci de simplification, la puce et le transistor seront désignés par une même référence 130. De façon connue en soi, sur la face supérieure de la puce 130, le drain 131, la grille 132 et la source 133 du transistor à hétérojonction à structure horizontale sont accessibles. La puce 130 comporte ici par ailleurs une électrode de polarisation du substrat du transistor à hétérojonction, accessible depuis une face opposée et non illustrée.FIG. 2 is a schematic top view of the upper face of an example of a chip 130 including a heterojunction transistor with a horizontal structure. For the sake of simplification, the chip and the transistor will be designated by the same reference 130. In a manner known per se, on the upper face of the chip 130, the drain 131, the gate 132 and the source 133 of the heterojunction transistor at horizontal structure are accessible. The chip 130 here also includes an electrode for biasing the substrate of the heterojunction transistor, accessible from an opposite face and not illustrated.

Une puce 130 de transistor à hétérojonction à structure horizontale présente généralement des dimensions relativement réduites par rapport à unA horizontally structured heterojunction transistor chip 130 generally has relatively small dimensions compared to a

ICG11086 FR Depot Texte.docx autre composant à rapporter, qui ne peut ainsi pas être logé intégralement à son aplomb. Etant donnés les niveaux de tension entre grille et drain du transistor à hétérojonction, il est également souhaitable d’espacer l’autre composant à rapporter de certaines électrodes du transistor à hétérojonction.ICG11086 EN Depot Texte.docx another component to be brought back, which cannot therefore be fully accommodated. Given the voltage levels between gate and drain of the heterojunction transistor, it is also desirable to space the other component to be added from certain electrodes of the heterojunction transistor.

Les figures 3 à 8 sont des vues en coupe transversale (selon une ligne brisée illustrée à la figure 2) d’un circuit intégré 1 à différentes étapes d’un exemple de procédé d’encapsulation selon un mode de réalisation de l’invention.Figures 3 to 8 are cross-sectional views (along a broken line illustrated in Figure 2) of an integrated circuit 1 at different stages of an exemplary encapsulation method according to an embodiment of the invention.

À la figure 3, on forme un support isolant électriquement 100 par impression tridimensionnelle. Sur une de ses faces, le support 100 comporte différentes zones planes 101,102 et 103. Les zones 101 et 103 sont surélevées par rapport à la zone 102, soit en formant un renfoncement pour la zone 102, soit en formant des saillies pour les zones 101 et 103 lors de l’impression tridimensionnelle. De par la formation des zones 101,102 et 103 par impression tridimensionnelle, ces zones sont formées d’un seul tenant.In FIG. 3, an electrically insulating support 100 is formed by three-dimensional printing. On one of its faces, the support 100 has different flat areas 101, 102 and 103. The areas 101 and 103 are raised relative to the area 102, either by forming a recess for the area 102, or by forming projections for the areas 101 and 103 during three-dimensional printing. By forming zones 101, 102 and 103 by three-dimensional printing, these zones are formed in one piece.

L’impression tridimensionnelle du support 100 est avantageusement réalisée avec une céramique sélectionnée dans le groupe constitué de :The three-dimensional printing of the support 100 is advantageously carried out with a ceramic selected from the group consisting of:

• le nitrure d’aluminium • Le nitrure de Bore • Le nitrure de Silicium • l'alumine (ou oxyde d'aluminium)• aluminum nitride • Boron nitride • Silicon nitride • alumina (or aluminum oxide)

On notera que ces céramiques peuvent être plus ou moins chargées afin de modifier leurs propriétés physiques.It will be noted that these ceramics can be more or less charged in order to modify their physical properties.

L’utilisation de tels matériaux permet avantageusement de réaliser une isolation électrique efficace entre les différentes zones 101 à 103.The use of such materials advantageously makes it possible to achieve effective electrical insulation between the different zones 101 to 103.

À la figure 4, on a procédé à une formation pleine plaque d’une couche conductrice 110 sur une face du support 100, de façon à recouvrir les zones 101,102 et 103. La couche conductrice 110 est par exemple réalisée par PVD sur le support 100 en céramique. Les dépôts couches-minces (PVD) appliqués sur la céramique peuvent être par exemple:In FIG. 4, a full plate formation of a conductive layer 110 has been carried out on one face of the support 100, so as to cover the areas 101, 102 and 103. The conductive layer 110 is for example produced by PVD on the support 100 ceramic. The thin-film deposits (PVD) applied to the ceramic can be for example:

• Ti/Pt/Au • Cr/Ni/Au • NiCr/Au • Argent, cuivre, ou AuSn.• Ti / Pt / Au • Cr / Ni / Au • NiCr / Au • Silver, copper, or AuSn.

À la figure 5, on sépare la couche conductrice 110 en différents domaines conducteurs disjoints 111, 112 et 113. Le domaine conducteur 111 est disposé sur la zone 101 du support 100, le domaine conducteur 112 est disposé sur la zone 102 du support 100, et le domaine conducteur 113 est disposé sur la zoneIn FIG. 5, the conductive layer 110 is separated into different disjoint conductive domains 111, 112 and 113. The conductive domain 111 is arranged on the region 101 of the support 100, the conductive domain 112 is disposed on the region 102 of the support 100, and the conducting domain 113 is arranged on the zone

ICGl 1086 FR Depot Texte.docxICGl 1086 EN Text Depot.docx

103 du support 100. La séparation de la couche conductrice 110 en les domaines conducteurs disjoints 111,112 et 113 est par exemple réalisée par un procédé de photolithographie et de gravure.103 of the support 100. The separation of the conductive layer 110 into the disjoint conductive domains 111, 112 and 113 is for example carried out by a photolithography and etching process.

À la figure 6, on fixe une puce 130 telle que détaillée précédemment au support 100. La puce 130 est positionnée à l’aplomb du domaine conducteur 112. Plus précisément, la puce 130 comporte une face en contact avec le domaine conducteur 112, pour par exemple connecter une électrode de polarisation de son substrat en contact avec le domaine conducteur 112. La face opposée de la puce 130 comporte le drain 133, la grille 132 et la source 131. Le drain 133, la grille 132 et la source 131 sont ainsi accessibles au niveau de cette face de la puce 130. La puce 130 est ici positionnée entre les domaines conducteurs 111 et 113. La puce 130 peut être fixée et connectée par brasage de son électrode de polarisation de substrat au domaine conducteur 112.In FIG. 6, a chip 130 is fixed as detailed above to the support 100. The chip 130 is positioned directly above the conductive domain 112. More specifically, the chip 130 has one face in contact with the conductive domain 112, for for example connecting a bias electrode of its substrate in contact with the conductive domain 112. The opposite face of the chip 130 comprises the drain 133, the grid 132 and the source 131. The drain 133, the grid 132 and the source 131 are thus accessible at this face of the chip 130. The chip 130 is here positioned between the conductive domains 111 and 113. The chip 130 can be fixed and connected by soldering its substrate bias electrode to the conductive domain 112.

Comme illustré à la figure 6, la face supérieure de la puce 130 est affleurante avec les domaines conducteurs 111 et 113. La hauteur des zones 101 et 103 formées par impression tridimensionnelle est ainsi avantageusement égale à l’épaisseur de la puce 130. Avantageusement, la hauteur des zones 101 et 103 formées par impression tridimensionnelle est au moins égale à l’épaisseur de la puce de puissance (par exemple 300 pm pour une puce GaN amincie à 300pm).As illustrated in FIG. 6, the upper face of the chip 130 is flush with the conductive areas 111 and 113. The height of the zones 101 and 103 formed by three-dimensional printing is thus advantageously equal to the thickness of the chip 130. Advantageously, the height of the areas 101 and 103 formed by three-dimensional printing is at least equal to the thickness of the power chip (for example 300 μm for a GaN chip thinned at 300 μm).

Comme illustré à la figure 7, on positionne la puce 140 à cheval entre la puce 130 et le domaine conducteur 111. En effet, d’une part une puce 140 peut difficilement tenir sur la puce 130 du fait de son encombrement. D’autre part, la puce 140 doit être positionnée le plus loin possible du potentiel du drain 133 du transistor 130. La figure 11 est une vue de dessous schématique de la puce 140. La puce 140 inclut un transistor à effet de champ. La puce 140 présente sur sa face inférieure des contacts 141, 142 et 143, respectivement pour la source, la grille, et le drain de son transistor à effet de champ.As illustrated in FIG. 7, the chip 140 is positioned astride the chip 130 and the conductive domain 111. Indeed, on the one hand a chip 140 can hardly hold on the chip 130 due to its size. On the other hand, the chip 140 must be positioned as far as possible from the potential of the drain 133 of the transistor 130. FIG. 11 is a schematic bottom view of the chip 140. The chip 140 includes a field effect transistor. Chip 140 has contacts 141, 142 and 143 on its underside, respectively for the source, the gate, and the drain of its field effect transistor.

Le contact de drain 143 est positionné à l’aplomb de la source 131 du transistor de la puce 130, et la grille 142 est positionnée à l’aplomb du domaine conducteur 111. On connecte électriquement le drain 143 du transistor de la puce 140 à la source 131 du transistor de la puce 130 (par exemple par brasage) et on connecte électriquement la grille 142 du transistor de la puce 140 au domaine conducteur 111 (par exemple par brasage également). En ayant positionné avantageusement la face supérieure de la puce 130 affleurant avec le domaine conducteur 111, la puce 140 peut être positionnée de sorte que le drain 143 de son transistor peut venir en contact avec la source 131 du transistor de la puce 130, et de sorte que la grille 142 du transistor de la puce 140 vient en contactThe drain contact 143 is positioned plumb with the source 131 of the transistor of the chip 130, and the gate 142 is positioned plumb with the conductive domain 111. The drain 143 of the transistor of the chip 140 is electrically connected to the source 131 of the transistor of the chip 130 (for example by soldering) and the gate 142 of the transistor of the chip 140 is electrically connected to the conductive domain 111 (for example also by soldering). Having advantageously positioned the upper face of the chip 130 flush with the conductive domain 111, the chip 140 can be positioned so that the drain 143 of its transistor can come into contact with the source 131 of the transistor of the chip 130, and so that the gate 142 of the transistor of the chip 140 comes into contact

ICG11086 FR Depot Texte.docx avec le domaine conducteur 111. Une connectique non illustrée peut interconnecter la source 141 et le domaine conducteur 112.ICG11086 EN Depot Texte.docx with the conductive domain 111. A connection not shown can interconnect the source 141 and the conductive domain 112.

À la figure 8, on positionne un connecteur de puissance 150 à cheval entre la puce 130 et le domaine conducteur 113. Le connecteur de puissance 150 peut être une pièce conductrice d’un seul tenant présentant des surfaces conductrices en contact respectivement avec un drain 133 du transistor de la puce 130 et avec le domaine conducteur 113. Ces surfaces conductrices sont ainsi des électrodes de ce connecteur de puissance 150. Les surfaces conductrices du connecteur de puissance 150 sont par exemple fixées et connectées électriquement par brasage respectivement au drain 133 du transistor de la puce 130 et au domaine conducteur 113. En ayant positionné avantageusement la face supérieure de la puce 130 affleurant avec le domaine conducteur 113, le connecteur de puissance 150 peut être positionné de façon à présenter une surface conductrice en contact avec le drain 133 du transistor de la puce 130, et de façon à présenter une surface conductrice en contact avec le domaine conducteur 113.In FIG. 8, a power connector 150 is positioned astride the chip 130 and the conductive domain 113. The power connector 150 can be a conductive piece in one piece having conductive surfaces in contact respectively with a drain 133 of the transistor of the chip 130 and with the conductive domain 113. These conductive surfaces are thus electrodes of this power connector 150. The conductive surfaces of the power connector 150 are for example fixed and electrically connected by soldering respectively to the drain 133 of the transistor of the chip 130 and to the conductive domain 113. Having advantageously positioned the upper face of the chip 130 flush with the conductive domain 113, the power connector 150 can be positioned so as to present a conductive surface in contact with the drain 133 of the transistor of the chip 130, and so as to present a conductive surface in contact with the domai driver 113.

Afin de réduire au maximum la longueur de conduction du connecteur de puissance 150, la puce 130 est avantageusement accolée à la zone surélevée 103. La résistance de conduction entre le drain 133 du transistor de la puce 130 et le domaine conducteur 113 est ainsi réduite au maximum, de même que les inductances parasites. Les performances du circuit intégré 1 peuvent ainsi être optimisées, en particulier pour un fonctionnement à forte puissance ou à haute fréquence. Par ailleurs, la compacité du circuit intégré 1 peut être accrue du fait du rapprochement entre le domaine conducteur 113 et la puce 130. Un tel rapprochement peut être réalisé sans altérer la tension de claquage entre le domaine conducteur 113 et le domaine conducteur 112, la surélévation de la zone 103 formée dans le support 100 constituant une isolation électrique entre les domaines conducteurs 112 et 113. En particulier, une telle isolation est favorisée par une surélévation de la zone 103 d’une hauteur d’au moins l’épaisseur de la puce de puissance (par exemple 300 pm pour une puce GaN amincie à 300pm). Une telle configuration permet également de réduire l’influence du vieillissement sur l’isolation entre les domaines conducteurs 112 et 113.In order to minimize the conduction length of the power connector 150, the chip 130 is advantageously attached to the raised area 103. The conduction resistance between the drain 133 of the transistor of the chip 130 and the conductive domain 113 is thus reduced to maximum, as well as the parasitic inductances. The performance of the integrated circuit 1 can thus be optimized, in particular for operation at high power or at high frequency. Furthermore, the compactness of the integrated circuit 1 can be increased due to the approximation between the conductive domain 113 and the chip 130. Such approximation can be achieved without altering the breakdown voltage between the conductive domain 113 and the conductive domain 112, the heightening of the area 103 formed in the support 100 constituting electrical insulation between the conductive domains 112 and 113. In particular, such insulation is favored by an elevation of the area 103 by a height of at least the thickness of the power chip (for example 300 μm for a GaN chip thinned at 300 μm). Such a configuration also makes it possible to reduce the influence of aging on the insulation between the conductive domains 112 and 113.

La figure 12 illustre l’assemblage de la puce 140 sur le circuit intégré 1 en cours d’encapsulation. Le contour de la puce 140 est ici illustré en pointillés. La figure 12 illustre également l’assemblage du connecteur de puissance 150 sur le circuit intégré 1 en cours d’encapsulation.FIG. 12 illustrates the assembly of the chip 140 on the integrated circuit 1 during encapsulation. The outline of the chip 140 is here illustrated in dotted lines. FIG. 12 also illustrates the assembly of the power connector 150 on the integrated circuit 1 during encapsulation.

Par rapport à un procédé d’encapsulation selon l’état de la technique, un procédé d’encapsulation selon l’invention permet d’éviter une étape de brasageCompared to an encapsulation method according to the prior art, an encapsulation method according to the invention makes it possible to avoid a brazing step

ICGl 1086 FR Depot Texte.docx pour surélever les domaines conducteurs 111 et 113 par rapport au domaine conducteur 112. Un tel procédé est ainsi à la fois simplifié et supprime une étape de brasage induisant de fortes contraintes thermiques sur le circuit intégré 1 en cours d’encapsulation. Par ailleurs, un tel procédé d’encapsulation utilisé pour un connecteur de puissance 150 permet de réduire la résistance de conduction et les inductances parasites sans altérer la résistance de claquage du circuit intégréICGl 1086 FR Depot Texte.docx to raise the conductive domains 111 and 113 with respect to the conductive domain 112. Such a method is thus both simplified and eliminates a soldering step inducing high thermal stresses on the integrated circuit 1 being 'encapsulation. Furthermore, such an encapsulation method used for a power connector 150 makes it possible to reduce the conduction resistance and the parasitic inductances without altering the breakdown resistance of the integrated circuit.

1.1.

La figure 9 est une vue en coupe d’une variante de circuit intégré 1 réalisé selon une variante d’un procédé d’encapsulation selon l’invention. Selon cette variante de procédé d’encapsulation, on forme un support isolant électriquement 100 par impression tridimensionnelle, en ménageant des ailettes de refroidissement dans ce support 100. En l’occurrence, des ailettes 104 de refroidissement sont formées sur une face opposée à la face comportant les zones 101 à 103. Les ailettes 104 s’étendent ici perpendiculairement à la face inférieure du support 100. Des étapes identiques à celle détaillées en référence aux figures 4 à 8 peuvent ensuite être mises en oeuvre sur ce support 100.FIG. 9 is a sectional view of a variant of the integrated circuit 1 produced according to a variant of an encapsulation method according to the invention. According to this variant of the encapsulation method, an electrically insulating support 100 is formed by three-dimensional printing, by providing cooling fins in this support 100. In this case, cooling fins 104 are formed on a face opposite the face comprising the zones 101 to 103. The fins 104 here extend perpendicular to the underside of the support 100. Steps identical to that detailed with reference to FIGS. 4 to 8 can then be implemented on this support 100.

La figure 10 est une vue en coupe d’une autre variante de circuit intégré réalisé selon une autre variante d’un procédé d’encapsulation selon l’invention. Selon cette variante de procédé d’encapsulation, on forme également un support isolant électriquement 100 par impression tridimensionnelle, en ménageant des ailettes de refroidissement dans ce support 100. En l’occurrence, des ailettes 105 de refroidissement sont formées sur le côté des zones 101 à 103, sur la même face que ces zones 101 à 103. Les ailettes 105 s’étendent ici perpendiculairement à la face supérieure du support 100. Des ailettes 104 comme détaillé à la figure 9 sont également ménagées sur la face inférieure du support 100. Les étapes identiques à celles détaillées en référence aux figures 4 à 8 peuvent ensuite être mises en oeuvre sur ce support 100.FIG. 10 is a sectional view of another variant of an integrated circuit produced according to another variant of an encapsulation method according to the invention. According to this variant of the encapsulation method, an electrically insulating support 100 is also formed by three-dimensional printing, by providing cooling fins in this support 100. In this case, cooling fins 105 are formed on the side of the zones 101 to 103, on the same face as these zones 101 to 103. The fins 105 here extend perpendicular to the upper face of the support 100. The fins 104 as detailed in FIG. 9 are also provided on the underside of the support 100. The steps identical to those detailed with reference to FIGS. 4 to 8 can then be implemented on this support 100.

Les figures 13 et 14 illustrent une autre variante du circuit intégré 1. Par rapport à la variante illustrée à la figure 12, celle-ci diffère par la présence d’une zone 106 surélevée par rapport à la zone 102. Cette zone 106 est ici positionnée du côté de la source 131. Cette zone 106 est recouverte d’un domaine conducteur 116, disjoint des domaines conducteurs 111 et 113. Le domaine conducteur 116 est par contre connecté au domaine conducteur 112. Le domaine conducteur 116 peut être formé à partir de la couche conductrice 110 détaillée en référence à la figure 4, formée par exemple par un dépôt PVD. La couche conductrice 110 peut être conservée sur un flanc joignant les zones 102 et 106, pour ainsi former une conduction continue entre les domaines conducteurs 112 et 116. Une prise deFigures 13 and 14 illustrate another variant of the integrated circuit 1. Compared to the variant illustrated in Figure 12, it differs by the presence of a raised zone 106 compared to zone 102. This zone 106 is here positioned on the source side 131. This area 106 is covered with a conductive domain 116, separated from the conductive domains 111 and 113. The conductive domain 116 is on the other hand connected to the conductive domain 112. The conductive domain 116 can be formed from of the conductive layer 110 detailed with reference to FIG. 4, formed for example by a PVD deposit. The conductive layer 110 can be kept on a flank joining the zones 102 and 106, so as to form a continuous conduction between the conductive domains 112 and 116.

ICG11086 FR Depot Texte.docx polarisation de substrat 134 de la puce 130 est ici connectée par brasure ou frittage au domaine conducteur 112. La prise de polarisation de substrat 134 peut ainsi être polarisée par l’intermédiaire d’un potentiel appliqué sur le domaine conducteur 116.ICG11086 FR Depot Texte.docx substrate polarization 134 of the chip 130 is here connected by soldering or sintering to the conductive domain 112. The substrate polarization socket 134 can thus be polarized via a potential applied to the conductive domain 116.

Dans l’exemple détaillé précédemment, la puce 130 est encapsulée avec deux autres composants, à savoir la puce 140 et le connecteur de puissance 150. L’invention s’applique bien entendu également à l’encapsulation de la puce 130 avec seulement un composant à cheval sur une partie surélevée et sur cette puce 130.In the example detailed above, the chip 130 is encapsulated with two other components, namely the chip 140 and the power connector 150. The invention naturally also applies to the encapsulation of the chip 130 with only one component straddling a raised part and on this chip 130.

Dans les exemples détaillés précédemment, les composants 140 et 150 mentionnés sont respectivement un transistor à effet de champ en montage cascode et un connecteur de puissance. D’autres composants peuvent également être encapsulés de façon similaire avec la puce incluant le transistor à hétérojonction: par exemple des pilotes de grille ou des puces de contrôle de composants de puissance. On peut également encapsuler une autre puce incluant un transistor à hétérojonction, à connecter en série avec le transistor à hétérojonction de la puce 130.In the examples detailed above, the components 140 and 150 mentioned are respectively a field effect transistor in cascode circuit and a power connector. Other components can also be encapsulated similarly with the chip including the heterojunction transistor: for example gate drivers or power component control chips. It is also possible to encapsulate another chip including a heterojunction transistor, to be connected in series with the heterojunction transistor of the chip 130.

L’objet d’une invention indépendante peut également être le suivant :The subject of an independent invention can also be the following:

Un procédé d’encapsulation d’un circuit intégré, comprenant :A process for encapsulating an integrated circuit, comprising:

-la formation par impression tridimensionnelle d’un support isolant électriquement, avec une face présentant une première zone et une deuxième zone, ladite première zone étant surélevée par rapport à la deuxième zone ;-the formation by three-dimensional printing of an electrically insulating support, with a face having a first zone and a second zone, said first zone being raised relative to the second zone;

-la formation d’un premier domaine conducteur sur la première zone du support isolant, la formation d’un deuxième domaine conducteur sur la deuxième zone du support isolant, lesdits premier et deuxième domaines conducteurs étant disjoints ;the formation of a first conductive domain on the first zone of the insulating support, the formation of a second conductive domain on the second zone of the insulating support, said first and second conductive domains being separated;

-la fixation d’une puce au support, ladite puce incluant un transistor à hétérojonction, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode du transistor à hétérojonction, la face inférieure de la puce comportant une électrode de ladite puce fixée audit deuxième domaine conducteur;fixing a chip to the support, said chip including a heterojunction transistor, so as to make an upper face of said chip accessible, said upper face comprising a first electrode of the heterojunction transistor, the lower face of the chip comprising a electrode of said chip fixed to said second conductive domain;

-le positionnement et la connexion d’une première électrode d’un composant à l’aplomb de ladite première électrode du transistor à hétérojonction, le positionnement et la connexion d’une deuxième électrode dudit composant à l’aplomb dudit premier domaine conducteur.the positioning and connection of a first electrode of a component plumb with said first electrode of the heterojunction transistor, the positioning and connection of a second electrode of said component plumb with said first conductive domain.

Une telle configuration permet de garantir l’isolation entre les premier et deuxième domaines conducteurs à travers le support, même avec d’importantesSuch a configuration makes it possible to guarantee the insulation between the first and second conductive areas through the support, even with significant

ICGl 1086 FR Depot Texte.docx différences de potentiel. Un tel aspect s’applique à différentes structures de transistors à hétérojonction : la puce peut ainsi inclure également un transistor à hétérojonction à structure verticale.ICGl 1086 EN Depot Texte.docx potential differences. Such an aspect applies to different structures of heterojunction transistors: the chip can thus also include a heterojunction transistor with vertical structure.

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Claims (13)

REVENDICATIONS 1. Procédé d’encapsulation d’un circuit intégré (1 ), comprenant :1. Method for encapsulating an integrated circuit (1), comprising: -la formation par impression tridimensionnelle d’un support isolant électriquement (100), avec une face présentant une première zone (101) et une deuxième zone (102), ladite première zone (101) étant surélevée par rapport à la deuxième zone ;-the formation by three-dimensional printing of an electrically insulating support (100), with a face having a first zone (101) and a second zone (102), said first zone (101) being raised relative to the second zone; -la formation d’un premier domaine conducteur (111) sur la première zone (101) du support isolant ;-the formation of a first conductive domain (111) on the first zone (101) of the insulating support; -la fixation d’une puce (130) au support (100), ladite puce (130) incluant un transistor à hétérojonction à structure horizontale, de façon à rendre accessible une face supérieure de ladite puce, ladite face supérieure comportant une première électrode (131) du transistor à hétérojonction;fixing a chip (130) to the support (100), said chip (130) including a heterojunction transistor with a horizontal structure, so as to make an upper face of said chip accessible, said upper face comprising a first electrode ( 131) of the heterojunction transistor; -le positionnement et la connexion d’une première électrode (143) d’un composant (140) à l’aplomb de ladite première électrode (131) du transistor à hétérojonction, le positionnement et la connexion d’une deuxième électrode (142) dudit composant à l’aplomb dudit premier domaine conducteur (111).the positioning and connection of a first electrode (143) of a component (140) directly above said first electrode (131) of the heterojunction transistor, the positioning and connection of a second electrode (142) of said component directly above said first conducting domain (111). 2. Procédé d’encapsulation selon la revendication 1, dans lequel ladite première zone (101 ) du support formé (100) est surélevée par rapport à ladite deuxième zone (102) d’une hauteur correspondant à l’épaisseur de ladite puce (130).2. The encapsulation method according to claim 1, in which said first zone (101) of the formed support (100) is raised with respect to said second zone (102) by a height corresponding to the thickness of said chip (130 ). 3. Procédé d’encapsulation selon la revendication 1 ou 2, dans lequel ladite impression tridimensionnelle inclut l’impression d’une céramique sélectionnée dans le groupe constituée de AI2O3, AIN, BeOx.3. The encapsulation method according to claim 1 or 2, wherein said three-dimensional printing includes the printing of a ceramic selected from the group consisting of AI2O3, AIN, BeOx. 4. Procédé d’encapsulation selon la revendication 3, dans lequel la formation du premier domaine conducteur (111) est réalisée par liaison directe de cuivre sur ladite céramique.4. The encapsulation method according to claim 3, wherein the formation of the first conductive domain (111) is carried out by direct bonding of copper on said ceramic. 5. Procédé d’encapsulation selon l’une quelconque des revendications précédentes, dans lequel :5. Encapsulation method according to any one of the preceding claims, in which: -ledit composant (140) inclut un transistor à effet de champ dont ladite première électrode (143) est le drain et dont ladite deuxième électrode (142) est la grille ; -ladite première électrode (131) du transistor à hétérojonction étant sa source.said component (140) includes a field effect transistor of which said first electrode (143) is the drain and of which said second electrode (142) is the gate; said first electrode (131) of the heterojunction transistor being its source. 6. Procédé d’encapsulation selon l’une quelconque des revendications 1 à 4, dans lequel ledit composant est un connecteur de puissance (150) et dans lequel ladite première électrode du transistor à hétérojonction est son drain (133).6. The encapsulation method according to any one of claims 1 to 4, in which said component is a power connector (150) and in which said first electrode of the heterojunction transistor is its drain (133). ICGl 1086 FR Depot Texte.docxICGl 1086 EN Text Depot.docx 7. Procédé d’encapsulation selon l’une quelconque des revendications précédentes, comprenant en outre une étape de formation d’un deuxième domaine conducteur (112) sur la deuxième zone (102) du support isolant (100), le deuxième domaine conducteur étant disjoint du premier domaine conducteur (113), le procédé comprenant la connexion dudit deuxième domaine conducteur (112) à une électrode de polarisation d’un substrat du transistor à hétérojonction positionnée sur une face inférieure de ladite puce (130).7. Encapsulation method according to any one of the preceding claims, further comprising a step of forming a second conductive domain (112) on the second zone (102) of the insulating support (100), the second conductive domain being disjoint from the first conductive domain (113), the method comprising connecting said second conductive domain (112) to a bias electrode of a substrate of the heterojunction transistor positioned on a lower face of said chip (130). 8. Procédé d’encapsulation selon les revendications 6 et 7, dans lequel ladite puce (130) est accolée à ladite première zone (103) du support.8. Encapsulation method according to claims 6 and 7, wherein said chip (130) is contiguous to said first area (103) of the support. 9. Procédé d’encapsulation selon la revendication 8, dans lequel ladite première zone (103) du support (100) formé est surélevée par rapport à ladite deuxième zone (102) d’une hauteur d’au moins égale à 300pm.9. The encapsulation method according to claim 8, wherein said first zone (103) of the support (100) formed is raised with respect to said second zone (102) by a height of at least equal to 300 μm. 10. Procédé d’encapsulation selon l’une quelconque des revendications précédentes, dans lequel la connexion de la première électrode (143) du composant (140) à la première électrode (131) du transistor à hétérojonction et la connexion de la deuxième électrode (142) dudit composant au premier domaine conducteur (111) sont réalisées par brasage.10. The encapsulation method according to claim 1, in which the connection of the first electrode (143) of the component (140) to the first electrode (131) of the heterojunction transistor and the connection of the second electrode ( 142) from said component to the first conducting domain (111) are produced by soldering. 11. Procédé d’encapsulation selon l’une quelconque des revendications précédentes, dans lequel ladite impression tridimensionnelle inclut la formation d’ailettes (104,105) de refroidissement dans ledit support (100).11. The encapsulation method according to any one of the preceding claims, in which said three-dimensional printing includes the formation of cooling fins (104, 105) in said support (100). 12. Circuit intégré (1), comprenant :12. Integrated circuit (1), comprising: -un support isolant électriquement (100) comportant une première zone (101) et une deuxième zone (102), ladite première zone étant recouverte d’un premier domaine conducteur (111);an electrically insulating support (100) comprising a first zone (101) and a second zone (102), said first zone being covered with a first conductive domain (111); -une puce (130) fixée sur le support (100) et incluant un transistor à hétérojonction à structure horizontale, la puce (130) comportant une face inférieure en contact avec ladite deuxième zone (102) et comportant une face supérieure comportant une première électrode (131) du transistor à hétérojonction ;a chip (130) fixed on the support (100) and including a heterojunction transistor with horizontal structure, the chip (130) comprising a lower face in contact with said second zone (102) and comprising an upper face comprising a first electrode (131) of the heterojunction transistor; -un composant (140) comportant :a component (140) comprising: -une première électrode (143) positionnée à l’aplomb et connectée à ladite première électrode (131) du transistor à hétérojonction;a first electrode (143) positioned vertically and connected to said first electrode (131) of the heterojunction transistor; -une deuxième électrode (141) positionnée à l’aplomb et connectée audit premier domaine conducteur (111);a second electrode (141) positioned vertically and connected to said first conductive area (111); -caractérisé en ce que la première zone (101) est surélevée par rapport à la deuxième zone (102), lesdites première et deuxième zones étant formées d’un seul tenant.-characterized in that the first zone (101) is raised relative to the second zone (102), said first and second zones being formed in one piece. ICGl 1086 FR Depot Texte.docxICGl 1086 EN Text Depot.docx 13. Circuit intégré (1) selon la revendication 12, dans lequel ladite deuxième zone (102) est recouverte d’un deuxième domaine conducteur (112), les premier et deuxième domaines conducteurs étant disjoints, et dans lequel ledit ladite puce (130) comporte une électrode de polarisation d’un substrat du transistor à13. The integrated circuit (1) according to claim 12, wherein said second zone (102) is covered with a second conductive domain (112), the first and second conductive domains being disjoint, and in which said said chip (130) includes a bias electrode of a substrate of the transistor 5 hétérojonction sur sa face inférieure, ladite électrode de polarisation étant connectée électriquement audit deuxième domaine conducteur (112).5 heterojunction on its underside, said bias electrode being electrically connected to said second conductive domain (112). ICG11086 FR Depot Texte.docxICG11086 EN Text Depot.docx 1/31/3
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