FR3051977A1 - Dispositif a haute mobilite electronique avec elements passifs integres - Google Patents

Dispositif a haute mobilite electronique avec elements passifs integres Download PDF

Info

Publication number
FR3051977A1
FR3051977A1 FR1654714A FR1654714A FR3051977A1 FR 3051977 A1 FR3051977 A1 FR 3051977A1 FR 1654714 A FR1654714 A FR 1654714A FR 1654714 A FR1654714 A FR 1654714A FR 3051977 A1 FR3051977 A1 FR 3051977A1
Authority
FR
France
Prior art keywords
passive element
electrode
layer
electrodes
terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1654714A
Other languages
English (en)
Other versions
FR3051977B1 (fr
Inventor
Pascal Guenard
Laurent Guillot
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics France SAS
Original Assignee
Exagan SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Exagan SAS filed Critical Exagan SAS
Priority to FR1654714A priority Critical patent/FR3051977B1/fr
Priority to PCT/FR2017/051314 priority patent/WO2017203185A1/fr
Publication of FR3051977A1 publication Critical patent/FR3051977A1/fr
Application granted granted Critical
Publication of FR3051977B1 publication Critical patent/FR3051977B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

L'invention concerne un dispositif (110) comprenant : • Une couche active comportant un empilement de couches (1a, 1b) apte à développer une couche de gaz d'électrons à deux dimensions (2) ; • Une première électrode de source et une première électrode de drain chacune en contact avec la couche active, une région active s'étendant entre la première électrode de source et la première électrode de drain ; • Une première électrode de grille entre les premières électrodes de source et de drain ; Le dispositif est remarquable en ce qu'il comprend au moins un élément passif (7) formé dans la couche active par un segment de la couche de gaz d'électrons à deux dimensions, en dehors de la région active, et présentant deux bornes (8,9).

Description

DISPOSITIF A HAUTE MOBILITE ELECTRONIQUE AVEC ELEMENTS PASSIFS
INTEGRES
DOMAINE DE L'INVENTION
La présente invention concerne les dispositifs à haute mobilité électronique (HEMT). Elle concerne en particulier des dispositifs HEMT comprenant des éléments passifs intégrés monolithiquement.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
Les vitesses de commutation des dispositifs HEMT (« High électron mobility transistor » selon la terminologie anglosaxonne) étant intrinsèquement élevées, les designs actuels intègrent des éléments passifs de manière à ralentir cette commutation pour éviter des effets oscillatoires néfastes. Ces éléments passifs se présentent souvent sous la forme de résistances discrètes implémentées à l'extérieur du dispositif, à l'intérieur ou à l'extérieur du boitier de packaging.
Pour des transistors simples, une résistance de quelques ohms est connectée en série avec l'électrode de grille.
Dans un montage cascode qui associe deux transistors de caractéristiques différentes (en particulier un MOS « Metal-Oxide-Semiconductor » et un HEMT) et permet de combiner les avantages de chacun dans un dispositif hybride, le nœud interne connectant l'électrode de drain du transistor MOS et l'électrode de source du transistor HEMT est rappelé vers le potentiel de source du transistor MOS par une résistance de quelques centaines de kilo-ohms.
Le recours à des éléments discrets externes complexifie l'assemblage et le packaging de ces dispositifs HEMT.
OBJET DE L'INVENTION
Un objet de l'invention est de proposer une solution alternative à l'état de la technique et remédiant aux inconvénients de celui-ci. Un objet de l'invention est en particulier un dispositif HEMT comportant au moins un élément passif intégré monolithiquement (sur la même puce).
BREVE DESCRIPTION DE L'INVENTION L'invention concerne un dispositif comprenant : • une couche active comportant un empilement de couches apte à développer une couche de gaz d'électrons à deux dimensions ; • une première électrode de source et une première électrode de drain chacune en contact avec la couche active, une région active s'étendant entre la première électrode de source et la première électrode de drain / • une première électrode de grille entre les premières électrodes de source et de drain ;
Le dispositif est remarquable en ce qu'il comprend au moins un élément passif formé dans la couche active par un segment de la couche de gaz d'électrons à deux dimensions, en dehors de la région active, et présentant deux bornes. L'élément passif, formé dans la couche active par un segment de la couche de gaz d'électrons à deux dimensions, est élaboré monolothiquement avec le dispositif, c'est-à-dire sur le même substrat support avant singularisation des puces. L'invention permet ainsi de simplifier les étapes, après singularisation de la puce du dispositif, d'assemblage et de packaging puisqu'il n'y a pas d'éléments passifs externes à connecter aux plots de connexion électrique sortant du dispositif. La couche de gaz d'électrons à deux dimensions est ainsi mise à profit pour la fabrication d'éléments passifs intégrés, en dehors de la région active, dans des zones où elle est habituellement inutile donc éliminée.
Selon des caractéristiques avantageuses du dispositif selon l'invention, prises seules ou en combinaison : • l'empilement de couches est formé en matériaux semi-conducteurs du groupe III-V ; • les matériaux semi-conducteurs du groupe III-V sont choisis parmi le GaN et ses alliages AlGaN, le GaAs et ses composés ; • l'élément passif est une résistance ; • l'élément passif se présente, dans le plan de la couche active, sous la forme d'un serpentin défini par isolation latérale ; • l'élément passif est relié à au moins une première électrode du dispositif par au moins une de ses bornes ; • l'élément passif est connecté en série avec la première électrode de grille ; • l'élément passif forme un capteur de température en ce qu'une mesure de résistance à ses bornes permet de déduire une valeur de température / • les premières électrodes font partie d'un transistor HEMT ; • le dispositif forme un montage cascode dans lequel des deuxièmes électrodes font partie d'un transistor MOS et les premières électrodes font partie d'un transistor HEMT, comprenant : O une deuxième électrode de drain connectée à la première électrode de source, formant un premier nœud, O une deuxième électrode de source connectée à la première électrode de grille, formant un deuxième nœud ; O une deuxième électrode de grille ; O et dans lequel les deux bornes de l'élément passif sont respectivement connectées au premier et au deuxième nœud ; • le dispositif forme un montage cascode dans lequel des deuxièmes électrodes font partie d'un transistor MOS et les premières électrodes font partie d'un transistor HEMT, comprenant : O une deuxième électrode de drain connectée à la première électrode de source, formant un premier nœud / O une deuxième électrode de source connectée à la première électrode de grille, formant un deuxième nœud / O une deuxième électrode de grille / O et dans lequel les deux bornes de l'élément passif sont respectivement connectées à la deuxième électrode de grille et au deuxième nœud.
BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée de l'invention qui va suivre en référence aux figures annexées sur lesquelles : la figure la et Ib présentent respectivement une vue en coupe et une vue de dessus d'un dispositif HEMT selon l'état de l'art ; la figure 2 présente une vue de dessus d'un dispositif HEMT conforme à l'invention ; les figures 3a à 3c présentent une vue de dessus (a) et des vues en coupe (b,c) d'un élément passif inclus dans un dispositif conforme à l'invention ; la figure 4 présente le schéma électrique d'un dispositif HEMT selon un premier mode de réalisation de l'invention ; la figure 5 présente le schéma électrique d'un dispositif Cascode selon un deuxième mode de réalisation de l'invention ; la figure 6 présente le schéma électrique d'un dispositif Cascode selon un troisième mode de réalisation de l'invention ;
DESCRIPTION DETAILLEE DE L'INVENTION
Les figures sont des représentations schématiques qui, dans un objectif de lisibilité, ne sont pas à l'échelle. En particulier, les épaisseurs de couches selon l'axe z ne sont pas à l'échelle par rapport aux dimensions latérales selon les axes X et y. Les épaisseurs de couches selon l'axe z peuvent également ne pas être à l'échelle relativement les unes par rapport aux autres. Par ailleurs, pour permettre une visualisation plus aisée de la localisation de l'élément passif selon l'invention, une vue de dessus pourra dans certains cas représenter des éléments compris dans plusieurs plans verticaux (selon l'axe z sur les figures) différents et non nécessairement en contact entre eux.
La figure la présente une vue en coupe d'un dispositif à haute mobilité électronique (HEMT) 100 selon l'état de l'art. Il comporte une couche active 1 au moins formée par l'empilement d'une couche barrière la sur une couche canal Ib. Cet empilement de couches est apte à développer une couche 2 de gaz d'électrons à deux dimensions (2DEG pour « 2-dimensional électron gaz » selon la terminologie anglo-saxonne), situé juste en-dessous de l'interface entre la couche barrière la et la couche canal Ib.
Un tel empilement de couches est habituellement formé en matériaux semi-conducteurs du groupe III-V qui pourront être choisi parmi le nitrure de gallium (GaN), le nitrure d'aluminium (AIN) et leurs alliages ternaires AlxGai-χΝ ou parmi l'arséniure de gallium (GaAs) et ses composés (AlGaAs, InGaAs) . A titre d'exemple, une couche barrière la pourra être élaborée à base d'AlGaN et la couche canal Ib, à base de GaN.
Le dispositif HEMT 100 comporte en outre des premières électrodes de source 3 et de drain 4 en contact électrique avec la couche active et en particulier avec la couche 2DEG 2. Cette dernière constitue le canal de conduction du courant entre la première électrode de source 3 et la première électrode de drain 4 lorsque le dispositif est en mode passant. La région entre la première électrode de source 3 et la première électrode de drain 4, contenant le canal de conduction, est appelée région active du dispositif 100.
Enfin, une première électrode de grille 5 est disposée entre les premières électrodes de source 3 et de drain 4. Dans l'exemple de la figure la, la première électrode de grille 4 est isolée de la couche active 1 par une couche isolante 6 ou un empilement de couches isolantes. Bien-sur d'autres configurations d'électrodes de grille existent et pourront indifféremment être mises en œuvre pour la fabrication du dispositif HEMT 100.
La figure Ib présente une vue de dessus d'un dispositif HEMT 100 présentant une géométrie planaire avec une pluralité de premières électrodes de source 3 et de drain 4 interdigitées. La figure la représente une vue selon le plan de coupe AA' . La pluralité de premières électrodes de source 3, de drain 4, et de grille 5 sont respectivement connectées à des premiers plots de connexion de source 30, de drain 40 (non représenté) et de grille 50. Dans le plan (x,y) de la figure Ib, la région 10 comprend la région active dans laquelle la couche 2DEG 2 forme le canal de conduction ; la région 11, notamment en dessous des plots de connexion des différentes électrodes, correspond à une zone dans laquelle la couche 2DEG 2 est habituellement éliminée. L'invention concerne un dispositif à haute mobilité électronique 110 dans lequel au moins un élément passif 7 est formé dans la couche active 1 par un segment de la couche 2DEG 2, en dehors de la région active 10 c'est-à-dire typiquement dans une région 11, située sous les plots de connexion de source 30, drain 40 ou grille 50 ou en périphérie de ceux-ci. La figure 2 illustre un exemple d'un élément passif 7 situé en-dessous du plot de connexion de grille 50 (représenté dans une fenêtre blanche traduisant la localisation de l'élément passif 7 dans un plan inférieur au plot 50) ; l'élément passif 7 n'est pas nécessairement connecté au plot de connexion sous lequel il est placé. Le segment de couche 2DEG composant l'élément passif 7 est défini par isolation latérale dans la couche active 1, comme décrit plus avant en référence aux figures 3a, 3b et 3c. L'élément passif 7 pourra avoir une fonction de résistance, d'inductance ou encore de capacité. Selon des modes de réalisation privilégiés décrits par la suite, l'élément passif 7 a une fonction résistive.
Comme illustré sur la figure 3a, l'élément passif 7 pourra notamment se présenter, dans le plan (x,y) de la couche active 1, sous la forme d'un serpentin comportant deux bornes 8,9 de connexion en ses extrémités. Ces bornes 8,9 pourront être formées par un matériau choisi de manière non limitative parmi des alliages de titane, d'aluminium, tungstène, nickel, palladium, or, et établissant un contact ohmlque avec le segment de couche 2DEG de l'élément passif 7. Ce dernier est élaboré par un procédé d'Isolation dont quelques exemples sont donnés sur les figures 3b et 3c.
Selon un premier exemple (figure 3b), la définition du segment de couche 2DEG 2 de l'élément passif 7 est réalisée par un procédé d'isolation consistant en l'implantation locale d'ions 20 (par exemple, des ions d'argon) dans la couche active 1, au niveau des zones 21 bordant l'élément passif 7. On pourra utiliser une oouohe de masquage (non représentée), déposée sur les zones correspondant à l'élément passif 7 dans le plan (x,y), préalablement à l'implantation, pour introduire les ions 20 uniquement localement. Les défauts générés par cette implantation vont empêcher la formation de la couche 2DEG 2.
Selon un deuxième exemple (figure 3c), le procédé d'isolation consiste à retirer localement au niveau des zones 21, tout ou partie de la couche barrière la. Selon une variante, une partie de la couche canal pourra également être retirée localement. L'empilement de couches de la couche active 1, apte à développer la couche 2DEG 2 n'étant plus présent, la couche 2DEG 2 n'existe plus dans la zone 21.
On réalise ainsi l'isolation latérale permettant de définir le segment de couche 2DEG 2 qui compose l'élément passif 7, dans la couche active 1.
Une couche 2DEG 2, par exemple formée dans une couche active 1 composée d'AlGaN (couche barrière la) et de GaN (couche canal Ib) présente une résistance de couche Rs (« sheet résistance » selon la terminologie anglo-saxonne) de l'ordre de SOOohms par carré. La largeur W et la longueur L (entre les deux bornes 8,9) du segment de l'élément passif 7 vont ainsi déterminer la résistance R entre les bornes 8,9 selon R = Rs^/^r· A titre d'exemple, la largeur de l'élément passif 7 pourra être comprise entre quelques dixièmes de microns et quelques centaines de microns, sa longueur pourra être comprise entre environ 1 micron et quelques dizaines de millimètres. Prenons l'exemple d'un élément passif 7 ayant la forme d'un rectangle de largeur W=100 microns et de longueur L=1 micron dans le plan (x,y), la résistance R aux bornes 8,9 sera de l'ordre de 5 ohms. Un élément passif 7 ayant une forme de serpentin de largeur 1 micron et de longueur 1mm (la longueur étant la somme des longueurs des différentes sections du serpentin entre les deux bornes 8,9) présentera une résistance R de l'ordre de 500 kohms.
Le dispositif 110 selon l'invention peut ainsi comprendre un élément passif 7 présentant une résistance comprise entre environ 1 ohm et plusieurs centaines de kilo-ohms, voire de l'ordre du méga-ohm. L'élément passif 7, formé dans la couche active 1 par un segment de la couche 2DEG 2, est élaboré monolothiquement avec le dispositif 101. Cette configuration permet de simplifier les étapes ultérieures, après singularisation de la puce du dispositif, d'assemblage et de packaging, puisqu'il n'y a plus d'éléments passifs externes à connecter à des plots de connexion du dispositif. La couche 2DEG 2 est ainsi mise à profit pour la fabrication d'éléments passifs intégrés, en-dehors de la région active 10, dans une région 11 où elle est habituellement inutile donc éliminée.
Selon un premier mode de réalisation de l'invention, le dispositif 110 comprend un transistor HEMT et un élément passif 7 (résistance) connecté à une première électrode de grille 5. Comme invoqué en partie introductive, les designs actuels intègrent des résistances de manière à ralentir la commutation du transistor HEMT pour éviter des effets oscillatoires néfastes. L'élément passif 7 présente alors avantageusement une résistance de quelques ohms et est connecté en série avec l'électrode de grille 5 (ce qui équivaut à être connecté en série avec le plot de connexion de grille 50) du transistor HEMT, comme illustré sur le schéma électrique de la figure 4. A titre d'exemple, l'élément passif 7, formé dans la couche active 1, pourra se présenter sous la forme d'un rectangle de l'ordre de 1 micron de longueur L (entre les bornes 8,9) et de l'ordre de 100 microns de largeur W. La connexion en série des bornes 8,9 et de la grille pourra être faite selon les procédés habituels de fabrication d'interconnexions métalliques.
Selon un deuxième mode de réalisation de l'invention, le dispositif 110 forme un montage cascode comprenant un transistor HEMT 120 et un transistor MOS 121. Des deuxièmes électrodes (de source 31, de drain 41 et de grille 51) font partie du transistor MOS 121 et les premières électrodes font partie du transistor HEMT 120. Comme illustré sur la figure 5, la deuxième électrode de drain 41 est connectée à la première électrode de source 3 (ou encore connectée au plot de connexion de source 30), formant un premier nœud 201. La deuxième électrode de source 31 est connectée à la première électrode de grille 5 (ou encore connecté au plot de connexion de grille 50), formant un deuxième nœud 202. Selon ce deuxième mode de réalisation, les deux bornes 8,9 de l'élément passif 7 sont respectivement connectées au premier 201 et au deuxième 202 nœuds. Les connexions des bornes 8,9 et des nœuds 201,202 pourront être faites selon les procédés habituels de fabrication d'interconnexions métalliques, au cours de l'élaboration du transistor HEMT 120.
Dans ce type de montage cascode, l'élément passif 7 présentera préférentiellement une résistance de l'ordre de quelques centaines de kilo-ohms à quelques méga-ohms. La configuration en serpentin de l'élément passif 7 pourra avantageusement être mise en œuvre.
Selon un troisième mode de réalisation de l'invention, le dispositif 110 forme également un montage cascode comprenant un transistor HEMT 120 et un transistor MOS 121 ; la configuration de connexion de l'élément passif 7 est néanmoins différente du mode de réalisation précédent.
Des deuxièmes électrodes (de source 31, de drain 41 et de grille 51) font partie du transistor MOS 121 et les premières électrodes font partie du transistor HEMT 120. Comme illustré sur la figure 6, la deuxième électrode de drain 41 est connectée à la première électrode de source 3 (ou encore connectée au plot de connexion de source 30), formant un premier nœud 201. La deuxième électrode de source 31 est connectée à la première électrode de grille 5 (ou encore connectée au plot de connexion de grille 50), formant un deuxième nœud 202. Selon ce quatrième mode de réalisation, les deux bornes 8,9 de l'élément passif 7 sont respectivement connectées à la deuxième électrode de grille 51 et au deuxième nœud 202.
En pratique, dans ce mode de réalisation, la connexion de la borne 9 et du nœud 202 pourra être faite au cours de l'élaboration du transistor HEMT 120 par des procédés classiques d'interconnexions métalliques. La borne 8 quant à elle sera connectée à un plot 203 au cours de l'élaboration du transistor HEMT 120, toujours par des procédés d'interconnexions métalliques ; ce plot 203 sera ensuite électriquement connecté à la deuxième électrode de grille 51 lors de l'assemblage du transistor HEMT 120 et du transistor MOS 121.
Dans ce troisième mode de réalisation, l'élément passif 7 a pour rôle de décharger la capacité de la grille 51 du transistor MOS 121 en cas de défaillance de celle-ci (par exemple, déconnexion de la grille 51 au niveau du boitier de packaging, entrainant une perte de contrôle de l'interrupteur du dispositif cascode). L'élément passif 7 présentera préférentiellement une résistance de l'ordre de quelques centaines de kilo-ohms à quelques méga-ohms. La configuration en serpentin de l'élément passif 7 pourra avantageusement être mise en œuvre.
Selon un quatrième mode de réalisation de l'invention, le dispositif 110 comprend un transistor HEMT et un élément passif 7 formant un capteur de température. L'élément passif 7 est, comme décrit précédemment, formé dans la couche active 1 par un segment de couche 2DEG 2, en dehors de la région active 10. Dans le dispositif final, les deux bornes 8,9 ne sont reliées à aucun plot de connexion des transistors, elles sont reliées à des plots de mesure sur lequel une prise de contact pourra être faite à l'extérieur du boitier de packaging. La résistance du l'élément passif 7 variant avec la température, une mesure de résistance entre les bornes 8,9, c'est-à-dire sur les plots de mesure externes, permet de déduire une valeur de température.
Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (11)

  1. REVENDICATIONS
    1. Dispositif (110) comprenant : • Une couche active (1) comportant un empilement de couches (la,lb) apte à développer une couche de gaz d'électrons à deux dimensions (2) / • Une première électrode de source (3) et une première électrode de drain (4) chacune en contact avec la couche active (1), une région active (10) s'étendant entre la première électrode de source (3) et la première électrode de drain (4) ; • Une première électrode de grille (5) entre les premières électrodes de source (3) et de drain (4) ; Le dispositif (110) étant caractérisé en ce qu'il comprend au moins un élément passif (7) formé dans la couche active (1) par un segment de la couche de gaz d'électrons à deux dimensions (2), en dehors de la région active (1), et présentant deux bornes (8,9) .
  2. 2. Dispositif (110) selon la revendication précédente, dans lequel l'empilement de couches (la,lb) est formé en matériaux semi-conducteurs du groupe III-V.
  3. 3. Dispositif (110) selon la revendication précédente, dans lequel les matériaux semi-conducteurs du groupe III-V sont choisis parmi le GaN et ses alliages AlGaN, le GaAs et ses composés.
  4. 4. Dispositif (110) selon l'une des revendications précédentes, dans lequel l'élément passif (7) est une résistance.
  5. 5. Dispositif (110) selon l'une des revendications précédentes, dans lequel l'élément passif (7) se présente, dans le plan de la couche active (1), sous la forme d'un serpentin défini par isolation latérale.
  6. 6. Dispositif (110) selon l'une des revendications précédentes, dans lequel l'élément passif (7) est relié à au moins une première électrode (3,4,5) du dispositif (110) par au moins une de ses bornes (8,9).
  7. 7. Dispositif (110) selon l'une des revendications précédentes, dans lequel l'élément passif (7) est connecté en série avec la première électrode de grille (5).
  8. 8. Dispositif (110) selon l'une des revendications 1 à 5, dans lequel l'élément passif (7) forme un capteur de température en ce qu'une mesure de résistance à ses bornes (8,9) permet de déduire une valeur de température.
  9. 9. Dispositif (110) selon l'une des revendications précédentes, dans lequel les premières électrodes (3,30 ; 4,40 ; 5,50) font partie d'un transistor HEMT.
  10. 10. Dispositif (110) selon l'une des revendications 1 à 5, formant un montage cascode dans lequel des deuxièmes électrodes (31,41,51) font partie d'un transistor MOS (121) et les premières électrodes (3,30 ;4,40 ;5,50) font partie d'un transistor HEMT (120), comprenant : • une deuxième électrode de drain (41) connectée à la première électrode de source (3,30), formant un premier nœud (201) ; • une deuxième électrode de source (31) connectée à la première électrode de grille (5,50), formant un deuxième nœud (202) ; • une deuxième électrode de grille (51) / • et dans lequel les deux bornes (8,9) de l'élément passif (7) sont respectivement connectées au premier (201) et au deuxième (202) nœud.
  11. 11. Dispositif (110) selon l'une des revendications 1 à 5, formant un montage cascode dans lequel des deuxièmes électrodes (31,41,51) font partie d'un transistor MOS (121) et les premières électrodes (3,30 ;4,40 ;5,50) font partie d'un transistor HEMT (120), comprenant : • une deuxième électrode de drain (41) connectée à la première électrode de source (3,30), formant un premier nœud (201) ; • une deuxième électrode de source (31) connectée à la première électrode de grille (5,50), formant un deuxième nœud (202) ; • une deuxième électrode de grille (51) ; • et dans lequel les deux bornes (8,9) de l'élément passif (7) sont respectivement connectées à la deuxième électrode de grille (51) et au deuxième nœud (202).
FR1654714A 2016-05-26 2016-05-26 Dispositif a haute mobilite electronique avec elements passifs integres Active FR3051977B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1654714A FR3051977B1 (fr) 2016-05-26 2016-05-26 Dispositif a haute mobilite electronique avec elements passifs integres
PCT/FR2017/051314 WO2017203185A1 (fr) 2016-05-26 2017-05-26 Dispositif a haute mobilite electronique avec elements passifs integres

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1654714 2016-05-26
FR1654714A FR3051977B1 (fr) 2016-05-26 2016-05-26 Dispositif a haute mobilite electronique avec elements passifs integres

Publications (2)

Publication Number Publication Date
FR3051977A1 true FR3051977A1 (fr) 2017-12-01
FR3051977B1 FR3051977B1 (fr) 2018-11-16

Family

ID=56943660

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1654714A Active FR3051977B1 (fr) 2016-05-26 2016-05-26 Dispositif a haute mobilite electronique avec elements passifs integres

Country Status (2)

Country Link
FR (1) FR3051977B1 (fr)
WO (1) WO2017203185A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038048B2 (en) * 2019-10-01 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gallium nitride-on-silicon devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060076585A1 (en) * 2004-09-27 2006-04-13 Matsushita Electric Industrial, Co., Ltd. Semiconductor resistor and method for manufacturing the same
US20100019279A1 (en) * 2008-04-02 2010-01-28 The Hong Kong University Of Science And Technology Integrated HEMT and Lateral Field-Effect Rectifier Combinations, Methods, and Systems
US20100226409A1 (en) * 2006-01-27 2010-09-09 Adarsh Sandhu Temperature sensor
US20110248769A1 (en) * 2009-02-06 2011-10-13 Aerospace Optics, Inc. Illuminated pushbutton switch with configurable electronic latching features
US20140091311A1 (en) * 2012-09-28 2014-04-03 Samsung Electronics Co., Ltd. Nitride semiconductor based power converting device
US20140098585A1 (en) * 2012-10-09 2014-04-10 Kabushiki Kaisha Toshiba Rectifying circuit and semiconductor device
EP2784816A1 (fr) * 2013-03-28 2014-10-01 Nxp B.V. Dispositif à semi-conducteurs en montage cascode
US20160079892A1 (en) * 2014-09-11 2016-03-17 GM Global Technology Operations LLC Inverter circuit for an electric machine

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8368121B2 (en) * 2010-06-21 2013-02-05 Power Integrations, Inc. Enhancement-mode HFET circuit arrangement having high power and high threshold voltage

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060076585A1 (en) * 2004-09-27 2006-04-13 Matsushita Electric Industrial, Co., Ltd. Semiconductor resistor and method for manufacturing the same
US20100226409A1 (en) * 2006-01-27 2010-09-09 Adarsh Sandhu Temperature sensor
US20100019279A1 (en) * 2008-04-02 2010-01-28 The Hong Kong University Of Science And Technology Integrated HEMT and Lateral Field-Effect Rectifier Combinations, Methods, and Systems
US20110248769A1 (en) * 2009-02-06 2011-10-13 Aerospace Optics, Inc. Illuminated pushbutton switch with configurable electronic latching features
US20140091311A1 (en) * 2012-09-28 2014-04-03 Samsung Electronics Co., Ltd. Nitride semiconductor based power converting device
US20140098585A1 (en) * 2012-10-09 2014-04-10 Kabushiki Kaisha Toshiba Rectifying circuit and semiconductor device
EP2784816A1 (fr) * 2013-03-28 2014-10-01 Nxp B.V. Dispositif à semi-conducteurs en montage cascode
US20160079892A1 (en) * 2014-09-11 2016-03-17 GM Global Technology Operations LLC Inverter circuit for an electric machine

Also Published As

Publication number Publication date
WO2017203185A1 (fr) 2017-11-30
FR3051977B1 (fr) 2018-11-16

Similar Documents

Publication Publication Date Title
US20090243016A1 (en) Semiconductor device
FR2744835A1 (fr) Circuit integre de puissance haute tension avec fonctionnement a decalage de niveau et sans traversee metallique
FR2986356A1 (fr) Dispositif de protection d'un circuit integre contre des attaques en face arriere
US20210175337A1 (en) Semiconductor device and production method therefor
EP3545551A1 (fr) Circuit integre forme d'un empilement de deux puces connectees en serie
EP3629380A1 (fr) Structure de diode
EP3240041A1 (fr) Transistor à heterojonction de type normalement ouvert a tension de seuil elevee
EP2290691A1 (fr) Structure de protection d'un circuit intégré contre des décharges électrostatiques
EP3262403B1 (fr) Capteur d'humidite avec module thermique
FR3055471A1 (fr) Puce protegee contre les attaques face arriere
EP1153435A1 (fr) Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor
WO2018091852A1 (fr) Circuit intégré forme de deux puces connectées en série
FR3043839A1 (fr) Diode a heterojonction ayant un courant de surcharge transitoire accru
EP0081414A1 (fr) Dispositif semi-conducteur à faible capacité parasite muni de connexions externes prises au moyen de poutres
WO2017203185A1 (fr) Dispositif a haute mobilite electronique avec elements passifs integres
EP1912259A1 (fr) Structure de thermistor à "quantum dots" et utilisation de celle-ci
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
EP1912260A1 (fr) Structure de thermistor à points quantiques et utilisation de celle-ci
FR2815472A1 (fr) Diac planar
EP3104402B1 (fr) Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d
FR3078198A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
FR3073977A1 (fr) Transistors de circuit 3d a grille retournee
FR2904473A1 (fr) Dispositif de protection d'un circuit integre contre les decharges electrostatiques
EP0081423B1 (fr) Dispositif semi-conducteur à faible capacité muni de connexions externes prises au moyen de poutres, et procédé de fabrication d'un tel dispositif
EP3834229A1 (fr) Transistor à effet de champ et procédé de fabrication associé

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20171201

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

TP Transmission of property

Owner name: STMICROELECTRONICS FRANCE, FR

Effective date: 20230830

CD Change of name or company name

Owner name: STMICROELECTRONICS FRANCE, FR

Effective date: 20230905

CJ Change in legal form

Effective date: 20230905

PLFP Fee payment

Year of fee payment: 9