FR3019366A1 - - Google Patents

Abstract

L'invention concerne un circuit d'adressage d'une matrice de pixels comprenant : un registre à décalage programmable (204) comportant une pluralité d'éléments de mémorisation (SEO à SE7) dont chacun est adapté à activer sélectivement une rangée ou une colonne correspondante de la matrice de pixels, les éléments de mémorisation étant couplés en série entre eux pour propager un signal de déclenchement (tk) ; et un dispositif mémoire (202) adapté à mémoriser un ou plusieurs bits de commande associés à un ou plusieurs des éléments de mémorisation, chacun desdits un ou plusieurs éléments de mémorisation étant adapté à : propager le signal de déclenchement vers un élément de mémorisation suivant de la série et activer la rangée ou la colonne correspondante lorsque son bit de commande associé est dans un premier état ; et propager le signal de déclenchement vers un élément de mémorisation suivant de la série sans activer la rangée ou la colonne correspondante lorsque son bit de commande associé est dans un deuxième état.A pixel matrix addressing circuit includes: a programmable shift register (204) having a plurality of storage elements (SEO to SE7) each adapted to selectively activate a row or a column corresponding pixel array, the storage elements being coupled in series with each other for propagating a trigger signal (tk); and a memory device (202) adapted to store one or more control bits associated with one or more of the storage elements, each of said one or more storage elements being adapted to: propagate the trigger signal to a next storage element of the series and activate the row or the corresponding column when its associated control bit is in a first state; and propagating the trigger signal to a next storage element of the series without activating the corresponding row or column when its associated control bit is in a second state.

Description

B12993FR - DD15008ST 1 CIRCUIT D'ADRESSAGE POUR UNE MATRICE DE PIXELS Domaine La présente description concerne le domaine des circuits destinés à l'adressage de matrices de pixels, comme des capteurs d'images ou des dispositifs d'affichage.B12993EN - DD15008ST 1 ADDRESSING CIRCUIT FOR A PIXEL MATRIX Domain This description relates to the field of circuits for addressing pixel arrays, such as image sensors or display devices.

Arrière-plan Les rangées et/ou les colonnes de matrices de pixels de capteurs d'images ou de dispositifs d'affichage sont en général adressées séquentiellement à partir d'un côté de la matrice jusqu'à l'autre côté. Le circuit d'adressage peut par conséquent souvent être mis en oeuvre de façon relativement simple par un registre à décalage. Dans certaines applications, il peut être souhaitable d'adresser des pixels individuels d'une matrice de pixels. Dans de tels cas, on peut utiliser un décodeur de colonne et/ou de rangée de telle sorte qu'une adresse de colonne et/ou une adresse de rangée peuvent être utilisées pour identifier de façon unique chaque pixel qui doit être adressé. Dans d'autres applications, il peut être souhaitable de n'adresser que certaines zones de la matrice de pixels, comme plusieurs colonnes et/ou plusieurs rangées. Bien qu'on puisse utiliser des décodeurs de colonne et/ou de rangée pour parvenir à un tel adressage, un inconvénient est que de tels décodeurs B12993FR - DD15008ST 2 occupent en général une surface relativement grande. En outre, pour une matrice de 2N éléments, l'entrée de tels décodeurs est un mot de N bits, qui doit être généré. Il existe donc un besoin dans la technique d'un 5 circuit d'adressage ayant une surface relativement faible et/ou un signal d'adresse à faible nombre d'entrées qui permette d'adresser des régions d'un ou plusieurs pixels. Résumé Un objet de modes de réalisation de la présente des-10 cription est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un circuit d'adressage d'une matrice de pixels comprenant : un registre à décalage programmable comportant une pluralité d'éléments de mémorisation 15 dont chacun est adapté à activer sélectivement une rangée ou une colonne correspondante de la matrice de pixels, les éléments de mémorisation étant couplés en série entre eux pour propager un signal de déclenchement reçu par un premier élément de mémorisation de la série vers un élément de mémorisation final 20 de la série ; et un dispositif mémoire adapté à mémoriser un ou plusieurs bits de commande associés à un ou plusieurs des éléments de mémorisation, chacun desdits un ou plusieurs éléments de mémorisation étant adapté à : propager le signal de déclenchement vers un élément de mémorisation suivant de la 25 série et activer la rangée ou la colonne correspondante lorsque son bit de commande associé est dans un premier état ; et propager le signal de déclenchement vers un élément de mémorisation suivant de la série sans activer la rangée ou la colonne correspondante lorsque son bit de commande associé est 30 dans un deuxième état. Selon un mode de réalisation, lorsque son bit de commande associé est dans le premier état, chacun desdits un ou plusieurs éléments de mémorisation est adapté à propager le signal de déclenchement vers l'élément de mémorisation suivant 35 avec un premier retard ; et lorsque son bit de commande associé B12993FR - DD15008ST 3 est dans le deuxième état, chacun desdits un ou plusieurs éléments de mémorisation est adapté à propager le signal de déclenchement vers l'élément de mémorisation suivant avec un deuxième retard plus court que le premier retard.Background Rows and / or columns of pixel arrays of image sensors or display devices are generally addressed sequentially from one side of the array to the other side. The addressing circuit can therefore often be implemented relatively simply by a shift register. In some applications, it may be desirable to address individual pixels of a pixel array. In such cases, a column and / or row decoder may be used so that a column address and / or row address may be used to uniquely identify each pixel to be addressed. In other applications, it may be desirable to address only certain areas of the pixel array, such as multiple columns and / or multiple rows. Although column and / or row decoders can be used to achieve such addressing, it is a disadvantage that such decoders generally occupy a relatively large area. In addition, for a matrix of 2N elements, the input of such decoders is an N-bit word, which must be generated. Thus, there is a need in the art for an address circuit having a relatively small area and / or a low number of address address signal for addressing regions of one or more pixels. SUMMARY An object of embodiments of the present invention is to at least partially solve one or more needs of the prior art. According to one aspect, there is provided a pixel matrix addressing circuit comprising: a programmable shift register having a plurality of storage elements each of which is adapted to selectively activate a corresponding row or column of the matrix of pixels, the storage elements being coupled in series with each other for propagating a trigger signal received by a first storage element of the series to a final storage element 20 of the series; and a memory device adapted to store one or more control bits associated with one or more of the storage elements, each of said one or more storage elements being adapted to: propagate the trigger signal to a next storage element of the series and activate the corresponding row or column when its associated control bit is in a first state; and propagating the trigger signal to a next storage element of the series without activating the corresponding row or column when its associated control bit is in a second state. According to one embodiment, when its associated control bit is in the first state, each of said one or more storage elements is adapted to propagate the trigger signal to the next storage element with a first delay; and when its associated control bit B12993EN - DD15008ST 3 is in the second state, each of said one or more storage elements is adapted to propagate the trigger signal to the next storage element with a second delay shorter than the first delay. .

Selon un autre mode de réalisation, pluralité d'éléments de mémorisation est adapté chacun de la à recevoir un signal d'horloge, et chacun desdits un ou plusieurs éléments de mémorisation est adapté, lorsque son bit de commande associé est dans le premier état, à propager le signal de déclenchement vers 10 l'élément de mémorisation suivant au niveau d'un front temporel ultérieur du signal d'horloge, et lorsque son bit de commande associé est dans le deuxième état, à propager le signal de déclenchement de façon asynchrone vers l'élément de mémorisation suivant. 15 Selon un autre mode de réalisation, chacun desdits un ou plusieurs éléments de mémorisation comprend un dispositif synchrone comprenant : une entrée d'horloge pour recevoir le signal d'horloge ; une entrée de données pour recevoir le signal de déclenchement ; une sortie de données pour contrôler la 20 rangée ou la colonne de la matrice de pixels ; et une entrée d'activation pour recevoir le bit de commande associé. Selon un autre mode de réalisation, chacun desdits un ou plusieurs éléments de mémorisation comprend en outre un circuit de contournement capable de faire en sorte que le 25 déclenchement contourne le dispositif de mémorisation synchrone lorsque le bit de commande associé est dans le deuxième état. Selon un autre mode de réalisation, le dispositif synchrone comprend une bascule maitre comportant un premier collumtateur d'entrée et une bascule esclave comportant un 30 deuxième commtateur d'entrée, et les premier et deuxième commutateurs d'entrée sont tous les deux activés lorsque le bit de commande associé est dans le deuxième état. Selon un autre mode de réalisation, le premier commutateur d'entrée est activé lorsque le signal d'horloge est 35 dans un premier état et pas lorsque le signal d'horloge est dans B12993FR - DD15008ST 4 un deuxième état ; et le deuxième conumtateur d'entrée est activé lorsque le signal d'horloge est dans le deuxième état et pas lorsque le signal d'horloge est dans le premier état. Selon un autre mode de réalisation, le circuit d'adressage comprend en outre un dispositif mémoire supplémentaire adapté à mémoriser un ou plusieurs bits de commande supplémentaires pour contrôler lesdits un ou plusieurs éléments de mémorisation Selon un autre mode de réalisation, le dispositif mémoire comprend une pluralité de cellules mémoires mémorisant un ou plusieurs bits de commande, chaque cellule mémoire comprenant une entrée pour recevoir l'un des bits de commande supplémentaires. Selon un autre mode de réalisation, le circuit 15 d'adressage comprend en outre un ou plusieurs multiplexeurs adaptés à sélectionner entre la fourniture des bits de commande ou celle des bits de commande supplémentaires audit un ou plusieurs éléments de mémorisation. Selon un autre aspect, on prévoit un capteur d'images 20 comprenant le circuit d'adressage susmentionné, dans lequel la matrice de pixels comprend une matrice de circuits de pixels comportant chacun une photodiode, le circuit d'adressage étant agencé pour activer séquentiellement les rangées ou colonnes de la matrice de pixels à lire. 25 Selon un autre aspect, on prévoit un dispositif d'affichage comprenant le circuit d'adressage susmentionné, dans lequel la matrice de pixels comprend une matrice de circuits de pixels comportant chacun une diode émettrice de lumière, le circuit d'adressage étant agencé pour activer séquentiellement 30 les rangées ou colonnes de la matrice de pixels à rafraîchir. Selon un autre aspect, on prévoit un procédé d'adressage d'une matrice de pixels comprenant : recevoir d'un dispo- sitif mémoire, par l'un ou plusieurs d'une pluralité d'éléments de mémorisation couplés en série d'un registre à décalage 35 programmable, un bit de commande associé à chaque élément de B12993FR - DD15008ST mémorisation ; propager un signal de déclenchement, reçu par un premier des éléments de mémorisation, à travers la pluralité d'éléments de mémorisation vers l'un final des éléments de mémorisation, dans lequel : chacun des desdits un ou plusieurs 5 éléments de mémorisation propage le signal de déclenchement vers un élément de mémorisation suivant de la série et active une rangée ou une colonne correspondante de la matrice de pixels lorsque son bit de commande associé est dans un premier état ; et chacun desdits un ou plusieurs éléments de mémorisation 10 propage le signal de déclenchement ver un élément de mémorisation suivant de la série sans activer la rangée ou colonne correspondante de la matrice de pixels lorsque son bit de commande associé est dans un deuxième état. Selon un mode de réalisation, lorsque son bit de 15 connande associé est dans le premier état, chacun desdits un ou plusieurs éléments de mémorisation propage le signal de déclenchement vers l'élément de mémorisation suivant avec un premier retard ; et lorsque son bit de commande associé est dans le deuxième état, chacun desdits un ou plusieurs éléments de 20 mémorisation propage le signal de déclenchement vers l'élément de mémorisation suivant avec un deuxième retard plus court que le premier retard. Brève description des dessins Les caractéristiques et avantages susmentionnés, et 25 d'autres, apparaitront clairement avec la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement un dispositif 30 comportant une matrice de pixels et un circuit d'adressage selon un exemple de réalisation de la présente description ; la figure 2 illustre schématiquement un circuit d'adressage selon un exemple de réalisation de la présente description ; B12993FR - DD15008ST 6 la figure 3 est un chronogramme illustrant des exemples de signaux dans le circuit de la figure 2 selon un exemple de réalisation ; la figure 4A illustre schématiquement un élément de 5 mémorisation d'un registre à décalage programmable de la figure 2 plus en détail selon un exemple de réalisation de la présente description ; la figure 4B illustre schématiquement un élément de mémorisation du registre à décalage programmable de la figure 2 10 plus en détail selon un autre exemple de réalisation de la présente description ; la figure 4C schématiquement un élément de mémorisation du registre à décalage programmable de la figure 2 plus en détail selon un autre exemple de réalisation de la 15 présente description ; la figure 4D illustre schématiquement un élément de mémorisation du registre à décalage programmable de la figure 2 plus en détail selon encore un autre exemple de réalisation de la présente description ; 20 la figure 5A illustre schématiquement un circuit d'adressage selon un autre exemple de réalisation de la présente description ; la figure 5B illustre schématiquement un circuit d'adressage selon encore un autre exemple de réalisation de la 25 présente description ; la figure 6 illustre schématiquement un capteur d'images selon un exemple de réalisation de la présente description ; et la figure 7 illustre schématiquement un dispositif 30 d'affichage selon un exemple de réalisation de la présente description. Description détaillée La figure 1 illustre un dispositif 100 comprenant une matrice de pixels 102, un circuit d'adressage de rangée 104 et 35 un circuit d'adressage de colonne 106.According to another embodiment, a plurality of storage elements is each adapted to receive a clock signal, and each of said one or more storage elements is adapted, when its associated control bit is in the first state, propagating the trigger signal to the next storage element at a subsequent time edge of the clock signal, and when its associated control bit is in the second state, propagating the trigger signal asynchronously to the next storage element. According to another embodiment, each of said one or more storage elements comprises a synchronous device comprising: a clock input for receiving the clock signal; a data input for receiving the trigger signal; a data output for controlling the row or column of the pixel array; and an activation input for receiving the associated control bit. According to another embodiment, each of said one or more storage elements further comprises a bypass circuit capable of causing the trip to bypass the synchronous storage device when the associated control bit is in the second state. According to another embodiment, the synchronous device comprises a master flip-flop comprising a first input collector and a slave flip-flop having a second input switch, and the first and second input switches are both activated when the associated control bit is in the second state. In another embodiment, the first input switch is activated when the clock signal is in a first state and not when the clock signal is in a second state; and the second input accumulator is activated when the clock signal is in the second state and not when the clock signal is in the first state. According to another embodiment, the addressing circuit further comprises an additional memory device adapted to store one or more additional control bits for controlling said one or more storage elements. According to another embodiment, the memory device comprises a memory device. plurality of memory cells storing one or more control bits, each memory cell comprising an input for receiving one of the additional control bits. According to another embodiment, the addressing circuit further comprises one or more multiplexers adapted to select between the provision of the control bits or that of the additional control bits to one or more storage elements. According to another aspect, there is provided an image sensor 20 comprising the aforementioned addressing circuit, wherein the pixel array comprises a matrix of pixel circuits each having a photodiode, the addressing circuit being arranged to sequentially activate the rows or columns of the matrix of pixels to read. According to another aspect, there is provided a display device comprising the abovementioned addressing circuit, in which the pixel matrix comprises a matrix of pixel circuits each comprising a light-emitting diode, the addressing circuit being arranged to sequentially activating the rows or columns of the pixel array to be refreshed. In another aspect, there is provided a method of addressing a pixel array comprising: receiving from a memory device, by one or more of a plurality of serially coupled storage elements of a memory array; programmable shift register 35, a control bit associated with each memory element B12993FR - DD15008ST; propagating a trigger signal, received by a first of the storage elements, through the plurality of storage elements to the final one of the storage elements, wherein: each of said one or more storage elements propagates the signal triggering to a next storage element of the series and activating a corresponding row or column of the pixel array when its associated control bit is in a first state; and each of said one or more storage elements propagates the trigger signal to a next storage element in the array without activating the corresponding row or column of the pixel array when its associated control bit is in a second state. According to one embodiment, when its associated known bit is in the first state, each of said one or more storage elements propagates the trigger signal to the next storage element with a first delay; and when its associated control bit is in the second state, each of said one or more storage elements propagates the trigger signal to the next storage element with a second delay shorter than the first delay. Brief Description of the Drawings The above-mentioned and other features and advantages will become apparent from the following detailed description of embodiments, given by way of illustration and not limitation, with reference to the accompanying drawings in which: FIG. 1 schematically illustrates a device 30 comprising a matrix of pixels and an addressing circuit according to an exemplary embodiment of the present description; FIG. 2 diagrammatically illustrates an addressing circuit according to an exemplary embodiment of the present description; FIG. 3 is a timing diagram illustrating examples of signals in the circuit of FIG. 2 according to an exemplary embodiment; Figure 4A schematically illustrates a storage element of a programmable shift register of Figure 2 in more detail according to an exemplary embodiment of the present description; Figure 4B schematically illustrates a storage element of the programmable shift register of Figure 2 in more detail according to another embodiment of the present description; Figure 4C schematically a storage element of the programmable shift register of Figure 2 in more detail according to another embodiment of the present description; Figure 4D schematically illustrates a storage element of the programmable shift register of Figure 2 in more detail according to yet another embodiment of the present description; Figure 5A schematically illustrates an addressing circuit according to another embodiment of the present description; FIG. 5B diagrammatically illustrates an addressing circuit according to yet another embodiment of the present description; FIG. 6 schematically illustrates an image sensor according to an exemplary embodiment of the present description; and Figure 7 schematically illustrates a display device 30 according to an exemplary embodiment of the present description. DETAILED DESCRIPTION FIG. 1 illustrates a device 100 comprising a pixel array 102, a row addressing circuit 104 and a column addressing circuit 106.

B12993FR - DD15008ST 7 Dans l'exemple de la figure 1, la matrice de pixels 102 comprend 144 pixels agencés selon douze colonnes et douze rangées, bien que dans des variantes de réalisation la matrice de pixels puisse avoir des dimensions quelconques. Le dispositif 5 100 est par exemple un capteur d'images, et chacun des pixels de la matrice de pixels 102 comprend par exemple une photodiode et des transistors de pilotage correspondants. Dans une variante, le dispositif 100 est par exemple un dispositif d'affichage, et chacun des pixels de la matrice de pixels 102 comprend par 10 exemple une diode électroluminescente (LED) et des transistors de pilotage correspondants. Le circuit d'adressage de rangée 104 reçoit des bits de commande Bx, indiquant des rangées du circuit de pixels qui doivent être sélectionnées. Le circuit d'adressage de colonne 15 106 reçoit des bits de commande By, indiquant des colonnes du circuit de pixels qui doivent être sélectionnées. Dans l'exemple de la figure 1, on suppose qu'il y a trois zones 108A, 108B et 108C de la matrice de pixels 102 qui doivent être adressées. 20 Dans le cas où la matrice de pixels 102 fait partie d'un capteur d'images, ces zones 108A, 108B, 108C correspondent par exemple aux seuls pixels qui doivent être lus pendant une opération de lecture de la matrice de pixels. Par exemple, seulement ces zones présentent un intérêt pour un utilisateur du 25 dispositif 100. En lisant seulement les pixels de ces zones plutôt que tous les pixels de la matrice, on peut économiser du temps et de l'énergie. Dans une variante, dans le cas où la matrice de pixels 102 fait partie d'un dispositif d'affichage, ces zones 108A, 30 108B et 108C correspondent par exemple aux seuls pixels qui doivent être mis à jour pendant des opérations de rafraichissement de la matrice de pixels. En rafraichissant seulement les pixels de ces zones plutôt que tous les pixels de la matrice, on peut économiser de l'énergie.B12993EN - DD15008ST 7 In the example of FIG. 1, the pixel array 102 comprises 144 pixels arranged in twelve columns and twelve rows, although in variant embodiments the matrix of pixels may have any dimensions. The device 100 is for example an image sensor, and each of the pixels of the pixel matrix 102 comprises, for example, a photodiode and corresponding driving transistors. In a variant, the device 100 is for example a display device, and each of the pixels of the pixel matrix 102 comprises, for example, a light emitting diode (LED) and corresponding driving transistors. The row addressing circuit 104 receives control bits Bx indicating rows of the pixel circuit to be selected. The column addressing circuit 106 receives By control bits, indicating columns of the pixel circuit to be selected. In the example of Figure 1, it is assumed that there are three areas 108A, 108B and 108C of the pixel array 102 to be addressed. In the case where the matrix of pixels 102 is part of an image sensor, these areas 108A, 108B, 108C correspond for example to the only pixels that must be read during a read operation of the pixel array. For example, only these areas are of interest to a user of the device 100. By only reading the pixels of these areas rather than all the pixels of the array, time and energy can be saved. In a variant, in the case where the pixel matrix 102 is part of a display device, these zones 108A, 108B and 108C correspond for example to the only pixels that must be updated during refreshing operations. pixel matrix. By refreshing only the pixels of these areas rather than all the pixels of the matrix, energy can be saved.

B12993FR - DD15008ST 8 Bien que dans l'exemple de la figure 1, il y ait trois zones 108A, 108B et 108C à adresser, dans des variantes de réalisation il pourrait y avoir une ou plusieurs zones à adresser, qui pourraient être positionnées n'importe où dans la matrice de pixels. En outre, bien que la zone 108A soit un bloc de quatre par quatre pixels, que la zone 108B soit un bloc de trois par un pixels et que la zone 108C soit un bloc de deux par deux pixels, la ou les zones à adresser pourraient avoir des dimensions quelconques plus petites que la matrice de pixels.B12993EN - DD15008ST 8 Although in the example of Figure 1, there are three areas 108A, 108B and 108C to address, in alternative embodiments there could be one or more areas to address, which could be positioned n ' anywhere in the pixel array. In addition, although the area 108A is a block of four by four pixels, the area 108B is a block of three by one pixel and the area 108C is a block of two by two pixels, the area or areas to be addressed could have any dimensions smaller than the pixel matrix.

Par exemple, une ou plusieurs zones à adresser pourraient avoir la même largeur que la matrice de pixels 102, mais avoir une hauteur inférieure, ou une ou plusieurs zones à adresser pourraient avoir la même hauteur que la matrice de pixel 102, mais une largeur inférieure. En outre, une ou plusieurs zones à adresser pourraient comprendre un seul pixel. Comme on va le décrire plus en détail ci-après, le circuit d'adressage 104 et/ou 106 est capable de sélectionner seulement la ou les zones de la matrice de pixels qui doivent être adressées.For example, one or more areas to be addressed could have the same width as the pixel matrix 102, but have a lower height, or one or more areas to be addressed could have the same height as the pixel matrix 102, but a smaller width . In addition, one or more areas to address could include a single pixel. As will be described in more detail below, the addressing circuit 104 and / or 106 is capable of selecting only the one or more areas of the array of pixels to be addressed.

La figure 2 illustre le circuit d'adressage de rangée 104 de la figure 2 plus en détail selon un exemple de réalisation dans lequel ce circuit est destiné à adresser une matrice de pixels comportant huit rangées. Il apparaitra clairement à l'homme de l'art que ce circuit pourrait être adapté pour adresser un nombre quelconque de rangées, par exemple les douze rangées de la matrice de pixels 102 de la figure 1. En outre, il sera clair pour l'homme de l'art que le circuit d'adressage de colonne 106 de la figure 1 pourrait être mis en oeuvre par un circuit similaire au circuit d'adressage de rangée 104. Le circuit d'adressage de rangée 104 comprend un dispositif mémoire 202 mémorisant les bits de commande Bx de données dans des cellules mémoires MCO à MC7, chaque cellule mémorisant un seul bit associé à une rangée correspondante de la matrice. Dans l'exemple de la figure 2, ces cellules mémoires B12993FR - DD15008ST 9 MCO à MC7 mémorisent les bits "01101110" respectivement, les bits "1" indiquant les rangées qui doivent être sélectionnées, et les bits "0" indiquant les rangées qui ne doivent pas être sélectionnées. Par exemple, le dispositif mémoire 202 est un 5 registre à décalage recevant les bits de commande Bx en série par intermédiaire d'une entrée en bas du registre. Dans des variantes de réalisation, le dispositif mémoire 202 pourrait être d'un autre type. Le circuit d'adressage de rangée 104 comprend en outre 10 un registre à décalage programmable 204 comprenant huit éléments de mémorisation SEO à SE7. Les éléments de mémorisation SEO à SE7 sont couplés en série afin qu'ils propagent un signal de déclenchement, par exemple sous la forme d'un jeton tk. Le jeton est reçu par l'élément SEO et est propagé vers un élément final 15 de la série, dans ce cas l'élément de mémorisation SE7. Chacun des éléments de mémorisation SEO à SE7 comprend une entrée I. Chacun des éléments de mémorisation SEO à SE6 comprend une sortie O couplée à l'entrée de l'élément de mémorisation suivant dans la série, ces sorties étant notées OPO à OP6 en figure 2. 20 Le signal de déclenchement est propagé par chaque élément de mémorisation à partir de son entrée I vers sa sortie O. en outre, chacun des éléments de mémorisation SEO à SE7 comprend une sortie S, ces sorties fournissant des signaux de commande SO à S7 pour sélectionner l'une correspondante des rangées de la 25 matrice de pixels. Comme le remarquera l'homme de l'art, la sélection d'une rangée ou d'une colonne de la matrice de pixels correspond à des signaux d'activation sur une ou plusieurs lignes de commande de la rangée ou colonne, comme un signal de réinitialisation de pixel, un signal de lecture de pixel, un 30 signal d'activation de pixel, etc. Le registre à décalage 204 est programmable de telle sorte qu'un ou plusieurs des éléments de mémorisation amènent le signal de déclenchement à prendre un chemin de contournement à travers celui-ci sans que la rangée correspondante soit 35 sélectionnée. En particulier, chaque élément de mémorisation SEO B12993FR - DD15008ST 10 à SE7 comprend une entrée d'activation EN recevant un bit de commande correspondant mémorisé par l'une des cellules mémoire MCO à MC7. Lorsque le bit de commande associé à l'élément de mémorisation est dans un premier état, comme un bit à "1", l'élément de mémorisation propage le signal de déclenchement tk vers l'élément de mémorisation suivant dans la série, et son signal de commande S est activé. Lorsque le bit de commande associé à l'élément de mémorisation est dans un deuxième état, comme un bit à "0", l'élément de mémorisation propage le signal 10 de déclenchement tk directement vers l'élément de mémorisation suivant dans la série ; et son signal de commandes n'est pas activé. La propagation du signal de déclenchement vers l'élément de mémorisation suivant dans la série est par exemple 15 réalisée dans un temps plus court lorsque le bit de commande est dans le deuxième état par rapport au cas où le bit de commande est dans le premier état. Par exemple, chacun des éléments de mémorisation SEO à SE7 reçoit en outre un signal d'horloge CLK. Lorsque le bit de commande est dans le premier état, le signal 20 de déclenchement est par exemple propagé de façon synchrone vers l'élément de mémorisation suivant sur un front de synchronisation ultérieur, comme le front montant suivant, du signal d'horloge CLK. Toutefois, lorsque le bit de commande est dans le deuxième état, le signal de déclenchement est propagé vers 25 l'élément de mémorisation suivant de façon asynchrone dans un temps relativement court. La figure 3 est un chronogramme illustrant des exemples du signal d'horloge CLK, du signal de déclenchement tk, des signaux de commande SO à S7, et des signaux de sorties OPO à 30 OP6 des éléments de mémorisation dans le circuit de la figure 2 selon un exemple de réalisation. Dans cet exemple on suppose que les bits de commande mémorisés par les cellules mémoires MCO à MC7 sont les bits "01101110" respectivement. On suppose aussi que les éléments de mémorisation sont cadencés par un front 35 montant du signal d'horloge CLK, bien qu'il soit clair pour B12993FR - DD15008ST 11 l'homme de l'art que dans des variantes de réalisation les éléments de mémorisation puissent être cadencés par des fronts descendants du signal d'horloge. Le signal de déclenchement tk a par exemple la forme 5 d'une impulsion haute 302 comportant un front montant 304 à un temps tl avant un premier front montant du signal d'horloge CLK. L'élément de mémorisation SEO reçoit un bit de commande "0" sur son entrée d'activation et ainsi le signal de commande SO provenant de l'élément SEO reste bas, et le signal 10 de déclenchement est propagé directement vers l'élément de mémorisation suivant SEl. En particulier, le signal OPO provenant de l'élément SEO passe à l'état haut dans un temps relativement court, t2, après le front montant 304 du signal de déclenchement tk. Le temps t2 est par exemple égal à seulement 15 un ou quelques retards de portes. L'élément de mémorisation SEl reçoit un bit de commande "1" sur son entrée d'activation, et ainsi le signal de commande S1 provenant de cet élément passe à l'état haut peu de temps après le front montant suivant du signal d'horloge CLK, 20 qui est situé à un temps t3 après le front montant du signal OPO. En outre, le signal de déclenchement est propagé vers l'élément de mémorisation suivant SE2 peu de temps après ce même front montant du signal d'horloge, et la figure 3 illustre un exemple dans lequel les signaux S1 et OP1 ont en fait la même 25 forme. De façon similaire, l'élément de mémorisation SE2 reçoit un bit de commande "1" sur son entrée d'activation, et ainsi le signal de commande S2 et le signal de sortie OP2 passent à l'état haut peu après le front d'horloge montant 30 suivant, à un temps t3 après que le signal OP1 est passé à l'état haut. L'élément de mémorisation SE3 reçoit cependant un bit de commande "0" bas sur son entrée d'activation, et par conséquent le signal de commande S3 reste bas après la réception 35 du signal de déclenchement, et le signal de sortie OP3 passe à B12993FR - DD15008ST 12 l'état haut après une durée relativement courte t2 à partir du montant du signal OP2. Les éléments de mémorisation SE4 à SE6 reçoivent tous un bit de commande "1" sur leurs entrées d'activation, et opèrent ainsi de façon similaire aux éléments de mémorisation SEl et SE2, en activant les signaux de commande S4, S5 et S,6 et en propageant le signal de déclenchement sur les fronts d'horloges montants suivants du signal d'horloge CLK. L'élément de mémorisation SE7 est l'élément final de la série, et ainsi il ne propage pas le signal de déclenchement. En outre, dans cet exemple, il reçoit un bit de commande "0" sur son entrée d'activation, et ainsi le signal de commande S7 reste bas après la réception du signal de déclenchement. Ainsi on peut voir d'après la figure 3 que seuls les 15 signaux de commande Si, S2, S4, S5 et S6 sont activés par le circuit d'adressage 104, et que les signaux sont activés sur des fronts montants consécutifs du signal d'horloge CLK, sans aucune période perdue. On notera que le temps t3 introduit par les éléments 20 de mémorisation, à partir de l'instant où la sortie d'un élément de mémorisation précédent est activée, peut varier, par exemple en fonction du fait que la sortie de l'élément de mémorisation précédent était synchronisée ou pas avec un front d'horloge. En outre, il sera clair pour l'homme de l'art que bien que dans 25 l'exemple de la figure 3 chaque rangée soit sélectionnée pendant une seule période d'horloge, dans d'autres modes de réalisation décrits plus en détail ci-après, des rangées peuvent être sélectionnées pendant plus qu'une seule période d'horloge, et le temps t3 peut ainsi être plus long qu'une seule période 30 d'horloge. Le circuit d'adressage 104 est par exemple capable d'adresser une combinaison quelconque de rangées de la matrice de pixels. Pour gérer le cas où il y a N rangées et donc N éléments de mémorisation dans le registre à décalage program- 35 mable 204, et où seulement la rangée finale de rang N doit être B12993FR - DD15008ST 13 adressée, le temps tl entre le début du signal de déclenchement tk et le front montant suivant du signal d'horloge CLK est par exemple choisi égal ou supérieur à N x t2. La figure 4A illustre schématiquement l'élément de 5 mémorisation SEO de la figure 2 plus en détail selon un exemple de réalisation. L'élément SEO comprend par exemple un dispositif synchrone 402, qui est par exemple une bascule D. Le dispositif 402 est cadencé par le signal d'horloge CLK, et comprend une 10 entrée de données D, une sortie de données Q, et une entrée de réinitialisation R, qui correspond à l'entrée d'activation du dispositif de mémorisation. La sortie de données Q fournit le signal de commande SO à l'élément de mémorisation SEO. L'élément de mémorisation SEO comprend aussi un commutateur à deux voies 15 404 ayant une entrée couplée à l'entrée I de l'élément de mémorisation, une sortie couplée à l'entrée de données D du dispositif 402, et une autre sortie couplée, par l'intermédiaire d'une ligne de contournement 406, à la sortie O de l'élément de mémorisation SEO. L'élément de mémorisation SEO comprend en 20 outre un commutateur 408 couplé entre la sortie Q du dispositif 402 et la sortie 0 de l'élément de mémorisation SEO. Le bit de commande provenant du dispositif mémoire 202, qui est le bit BO dans le cas de l'élément de mémorisation SEO, est fourni à l'entrée de réinitialisation fi, du dispositif synchrone 402 et 25 commande aussi les commutateurs 404 et 408. En fonctionnement, lorsque le bit de commande BO est haut, le commutateur 404 couple l'entrée I à l'entrée de données D du dispositif de synchrone 402, et la fonction de réinitialisation du dispositif est désactivée. Ainsi, le signal 30 de déclenchement au niveau de l'entrée I de l'élément de mémorisation SEO est verrouillé sur un front montant suivant du signal d'horloge CLK et est fourni à la sortie Q du dispositif 402. En outre, le commutateur 408 est rendu conducteur par le bit de commande BO, de sorte que la sortie Q du dispositif B12993FR - DD15008ST 14 synchrone 402 est aussi couplée à la sortie O de l'élément de mémorisation SEO. Lorsque le bit de commande BO est bas, le commutateur 404 couple la ligne d'entrée I à la ligne de contournement 406, 5 et le commutateur 408 est non conducteur. Le dispositif synchrone 402 est aussi réinitialisé par le bit de commande BO, ce qui assure que le signal de sortie SO reste bas. Le signal de déclenchement passe par conséquent rapidement de l'entrée I vers la sortie 0 de l'élément de mémorisation SEO, contournant le 10 dispositif synchrone 402. La figure 4B illustre schématiquement l'élément de mémorisation SEO selon une variante de mise en oeuvre qui est fonctionnellement très similaire au circuit de la figure 4A, et qui comprend le même dispositif synchrone 402, qui ne sera pas 15 décrit de nouveau en détail. Dans le circuit de la figure 4B, des dispositifs logiques 410, 412, 414 et 416 sont utilisés pour mettre en oeuvre les fonctions des commutateurs 404 et 408 de la figure 4A. En particulier, l'entrée I de l'élément de mémorisation SEO est 20 couplée à une entrée de chacune de deux portes ET 410, 412. L'autre entrée de la porte ET 410 reçoit le bit de commande BO, et l'autre entrée de la porte ET 412 reçoit le bit de commande BO après une inversion par un inverseur 412. La sortie de la porte ET 410 est couplée à l'entrée D du dispositif 402, et la 25 sortie de la porte ET 412 est fournie, par l'intermédiaire de la ligne de contournement 406, à une entrée d'une porte OU 416. L'autre entrée de la porte OU 416 est couplée à la sortie d'une porte ET 418, qui a l'une de ses entrées couplée à la sortie Q du dispositif 402 et son autre entrée couplée de façon à 30 recevoir le bit de commande BO. La figure 4C illustre schématiquement l'élément de mémorisation SEO plus en détail selon un autre exemple de réalisation. L'élément de mémorisation SEO de la figure 4C comprend 35 par exemple une bascule maitre (MASTER) et une bascule esclave B12993FR - DD15008ST 15 (SLAVE) contrôlées par des signaux d'horloges CLK1, CLK1', CLK2 et CLK2'. Un bloc 420 illustre un exemple de circuiterie pour générer ces signaux d'horloges, et comprend deux portes ET 421, 422. La porte ET 421 reçoit le signal d'activation EN et le 5 signal d'horloge CLK sur l'une de ses entrées, et génère le signal d'horloge CLK1 sur sa sortie. Ce signal est inversé par un inverseur pour obtenir le signal d'horloge CLK1'. La porte ET 422 reçoit le signal d'activation EN et l'inverse du signal d'horloge CLK sur ses entrées, et génère le signal d'horloge 10 CLK2 sur sa sortie. Ce signal est inversé par un inverseur pour obtenir le signal d'horloge CLK2'. La bascule maître comprend des inverseurs 423 et 424 couplés de façon croisés entre des noeuds de mémorisation 426 et 428. Un commutateur 429 est couplé entre la sortie de 15 l'inverseur 424 et le noeud de mémorisation 426. Le commutateur 429 est activé de manière complémentaire par une valeur haute du signal d'horloge CLK1 et une valeur basse du signal d'horloge CLK1'. Le noeud de mémorisation 426 est aussi couplé à l'entrée I de l'élément de mémorisation par intermédiaire d'un 20 commutateur 430 activé de manière complémentaire par une valeur haute du signal d'horloge CLK1' et une valeur basse du signal d'horloge CLK1. La bascule esclave comprend des inverseurs 433 et 434 couplés de façon croisée entre des noeuds de mémorisation 436 et 25 438. Un commutateur 439 est couplé entre la sortie de l'inverseur 434 et le noeud de mémorisation 436. Le commutateur 439 est activé de manière complémentaire par une valeur haute du signal d'horloge CLK2 et une valeur basse du signal d'horloge CLK2'. Le noeud de mémorisation 436 est aussi couplé au noeud de 30 mémorisation 428 de la bascule maitre par l'intermédiaire d'un commutateur 440 activé de façon complémentaire par une valeur haute du signal d'horloge CLK2' et une valeur basse du signal d'horloge CLK2. Le noeud de mémorisation 438 fournit la sortie O de 35 l'élément de mémorisation SEO. En outre, le noeud de B12993FR - DD15008ST 16 mémorisation 438 est couplé à une entrée d'une porte ET 442, qui reçoit sur son autre entrée le signal d'activation EN, et fournit sur sa sortie le signal de commande SO de l'élément de mémorisation SEO.FIG. 2 illustrates the row addressing circuit 104 of FIG. 2 in more detail according to an exemplary embodiment in which this circuit is intended to address a matrix of pixels comprising eight rows. It will be apparent to those skilled in the art that this circuit could be adapted to address any number of rows, for example the twelve rows of the pixel array 102 of FIG. 1. In addition, it will be clear to the Those skilled in the art that the column addressing circuit 106 of FIG. 1 could be implemented by a circuit similar to the row addressing circuit 104. The row addressing circuit 104 comprises a memory device 202 memorizing the control bits Bx of data in memory cells MCO to MC7, each cell storing a single bit associated with a corresponding row of the matrix. In the example of FIG. 2, these memory cells B12993EN - DD15008ST 9 MCO to MC7 store the bits "01101110" respectively, the bits "1" indicating the rows that must be selected, and the bits "0" indicating the rows that are to be selected. should not be selected. For example, the memory device 202 is a shift register receiving the control bits Bx in series through an input at the bottom of the register. In alternative embodiments, the memory device 202 could be of another type. The row addressing circuit 104 further comprises a programmable shift register 204 including eight SEO storage elements at SE7. The SEO storage elements SE7 are coupled in series so that they propagate a trigger signal, for example in the form of a tk token. The token is received by the SEO element and is propagated to an end item of the series, in this case the storage element SE7. Each of the SEO storage elements at SE7 comprises an input I. Each of the SEO storage elements at SE6 includes an output O coupled to the input of the next storage element in the series, these outputs being denoted OPO at OP6 in FIG. 2. The trigger signal is propagated by each storage element from its input I to its output O. In addition, each of the storage elements SE7 to SE7 includes an output S, these outputs providing control signals SO to S7 to select the corresponding one of the rows of the pixel array. As will be appreciated by those skilled in the art, the selection of a row or column of the pixel array corresponds to activation signals on one or more control lines of the row or column, such as a signal pixel reset, a pixel read signal, a pixel activation signal, etc. The shift register 204 is programmable such that one or more of the storage elements cause the trigger signal to take a bypass path therethrough without the corresponding row being selected. In particular, each SEO storage element B12993EN - DD15008ST 10 to SE7 comprises an activation input EN receiving a corresponding control bit stored by one of the memory cells MCO to MC7. When the control bit associated with the storage element is in a first state, such as a "1" bit, the storage element propagates the trigger signal tk to the next storage element in the series, and its control signal S is activated. When the control bit associated with the storage element is in a second state, such as a "0" bit, the storage element propagates the trigger signal tk directly to the next storage element in the series; and its command signal is not activated. The propagation of the trip signal to the next storage element in the series is for example performed in a shorter time when the control bit is in the second state with respect to the case where the control bit is in the first state. . For example, each of the SEO storage elements at SE7 further receives a clock signal CLK. When the control bit is in the first state, the trigger signal is for example propagated synchronously to the next storage element on a subsequent synchronization edge, such as the next rising edge, of the clock signal CLK. However, when the control bit is in the second state, the trigger signal is propagated to the next storage element asynchronously in a relatively short time. FIG. 3 is a timing diagram illustrating examples of the clock signal CLK, the trigger signal tk, the control signals SO at S7, and the output signals OPO at OP6 of the storage elements in the circuit of FIG. 2. according to an exemplary embodiment. In this example, it is assumed that the control bits stored by the memory cells MCO to MC7 are the bits "01101110" respectively. It is also assumed that the storage elements are clocked by a rising edge of the clock signal CLK, although it is clear to those skilled in the art that in alternative embodiments the storage elements can be clocked by falling edges of the clock signal. The trigger signal tk is, for example, in the form of a high pulse 302 having a rising edge 304 at a time t1 before a first rising edge of the clock signal CLK. The SEO storage element receives a control bit "0" on its activation input and thus the control signal SO from the SEO element remains low, and the trigger signal is propagated directly to the control element. storage according to SEl. In particular, the OPO signal from the SEO element goes high in a relatively short time, t2, after the rising edge 304 of the trigger signal tk. The time t2 is for example equal to only one or a few door delays. The storage element SE1 receives a control bit "1" on its activation input, and thus the control signal S1 from this element goes high a short time after the next rising edge of the signal. clock CLK, which is located at a time t3 after the rising edge of the signal OPO. In addition, the trigger signal is propagated to the next storage element SE2 shortly after the same rising edge of the clock signal, and FIG. 3 illustrates an example in which the signals S1 and OP1 are in fact the same. Form. Similarly, the storage element SE2 receives a control bit "1" on its activation input, and thus the control signal S2 and the output signal OP2 go high shortly after the front. next clock up 30, at a time t3 after the signal OP1 has gone high. The storage element SE3 however receives a control bit "0" low on its activation input, and therefore the control signal S3 remains low after the reception of the tripping signal, and the output signal OP3 proceeds to B12993EN - DD15008ST 12 high state after a relatively short time t2 from the signal amount OP2. The storage elements SE4 to SE6 all receive a control bit "1" on their activation inputs, and thus operate in a manner similar to the storage elements SE1 and SE2, by activating the control signals S4, S5 and S6. and propagating the trigger signal on the next rising clock fronts of the clock signal CLK. The storage element SE7 is the final element of the series, and thus it does not propagate the trigger signal. Further, in this example, it receives a control bit "0" on its activation input, and thus the control signal S7 remains low after receiving the trigger signal. Thus, it can be seen from FIG. 3 that only the control signals S1, S2, S4, S5 and S6 are activated by the addressing circuit 104, and that the signals are activated on consecutive rising edges of the signal d. CLK clock, without any lost period. Note that the time t3 introduced by the storage elements 20, from the moment when the output of a previous storage element is activated, may vary, for example depending on whether the output of the storage element previous memory was synchronized or not with a clock edge. In addition, it will be clear to one skilled in the art that although in the example of FIG. 3 each row is selected for a single clock period, in other embodiments described in more detail hereinafter. after, rows may be selected for more than one clock period, and time t3 may thus be longer than one clock period. The addressing circuit 104 is for example capable of addressing any combination of rows of the pixel array. To manage the case where there are N rows and thus N storage elements in the programmable shift register 204, and only the final rank row N must be addressed, the time t1 between the beginning the trigger signal tk and the next rising edge of the clock signal CLK is for example chosen equal to or greater than N x t2. Figure 4A schematically illustrates the SEO storage element of Figure 2 in more detail according to an exemplary embodiment. The SEO element comprises for example a synchronous device 402, which is for example a flip-flop D. The device 402 is clocked by the clock signal CLK, and comprises a data input D, a data output Q, and a reset input R, which corresponds to the activation input of the storage device. Data output Q provides the control signal SO to the SEO storage element. The SEO storage element also includes a two-way switch 404 having an input coupled to the I input of the storage element, an output coupled to the data input D of the device 402, and another coupled output through a bypass line 406 at the output O of the SEO storage element. The SEO storage element further comprises a switch 408 coupled between the Q output of the device 402 and the 0 output of the SEO storage element. The control bit from the memory device 202, which is the BO bit in the case of the SEO storage element, is supplied to the reset input F1, the synchronous device 402 and also controls the switches 404 and 408. In operation, when the control bit BO is high, the switch 404 couples the input I to the data input D of the synchronous device 402, and the reset function of the device is deactivated. Thus, the trigger signal at the input I of the storage element SEO is locked on a rising edge of the clock signal CLK and is supplied at the output Q of the device 402. In addition, the switch 408 is made conductive by the control bit BO, so that the Q output of the synchronous device 402 is also coupled to the output O of the SEO storage element. When the control bit BO is low, the switch 404 couples the input line I to the bypass line 406, and the switch 408 is non-conductive. The synchronous device 402 is also reset by the control bit BO, which ensures that the output signal SO remains low. The trigger signal therefore rapidly passes from the I input to the 0 output of the SEO storage element, bypassing the synchronous device 402. FIG. 4B schematically illustrates the SEO storage element according to an alternative embodiment. which is functionally very similar to the circuit of FIG. 4A, and which comprises the same synchronous device 402, which will not be described again in detail. In the circuit of Figure 4B, logic devices 410, 412, 414 and 416 are used to implement the functions of the switches 404 and 408 of Figure 4A. In particular, the I input of the SEO storage element is coupled to one input of each of two AND gates 410, 412. The other input of the AND gate 410 receives the control bit BO, and the other input of the AND gate 410 receives the control bit BO, and the other input of the AND gate 410 receives the control bit BO, and the other input of the AND gate 412 receives the control bit BO after a reversal by an inverter 412. The output of the AND gate 410 is coupled to the input D of the device 402, and the output of the AND gate 412 is provided, through the bypass line 406, to an input of an OR gate 416. The other input of the OR gate 416 is coupled to the output of an AND gate 418, which has one of its inputs coupled to the Q output of the device 402 and its other input coupled to receive the control bit BO. Figure 4C schematically illustrates the SEO storage element in more detail according to another exemplary embodiment. The SEO storage element of FIG. 4C comprises, for example, a master flip-flop (MASTER) and a slave flip-flop B12993FR-DD15008ST (SLAVE) controlled by clock signals CLK1, CLK1 ', CLK2 and CLK2'. Block 420 illustrates an exemplary circuitry for generating these clock signals, and includes two AND gates 421, 422. The AND gate 421 receives the enable signal EN and the clock signal CLK on one of its inputs, and generates the clock signal CLK1 on its output. This signal is inverted by an inverter to obtain the clock signal CLK1 '. The AND gate 422 receives the enable signal EN and the inverse of the clock signal CLK on its inputs, and generates the clock signal CLK2 on its output. This signal is inverted by an inverter to obtain the clock signal CLK2 '. The master flip-flop includes inverters 423 and 424 cross-coupled between storage nodes 426 and 428. A switch 429 is coupled between the output of the inverter 424 and the storage node 426. The switch 429 is activated in such a manner that complementary by a high value of the clock signal CLK1 and a low value of the clock signal CLK1 '. The storage node 426 is also coupled to the I input of the storage element via a switch 430 which is additionally activated by a high value of the clock signal CLK1 'and a low value of the signal. clock CLK1. The slave flip-flop includes inverters 433 and 434 cross-coupled between storage nodes 436 and 438. A switch 439 is coupled between the output of the inverter 434 and the storage node 436. The switch 439 is activated in such a manner that complementary by a high value of the clock signal CLK2 and a low value of the clock signal CLK2 '. The storage node 436 is also coupled to the storage node 428 of the master flip-flop via a switch 440 which is additionally activated by a high value of the clock signal CLK2 'and a low value of the signal. CLK2 clock. The storage node 438 provides the output O of the SEO storage element. Further, the storage node 438 is coupled to an input of an AND gate 442, which receives at its other input the enable signal EN, and outputs at its output the control signal SO of the SEO memorization element.

En fonctionnement, lorsque le signal d'activation EN est haut, les signaux d'horloges CLK1 et CLK2' vont correspondre au signal d'horloge CLK, et ainsi l'élément de mémorisation va fonctionner comme une bascule standard. Un signal de déclenchement arrivant sur l'entrée I va ainsi être mémorisé par la bascule maître pendant que le signal d'horloge CLK1 est bas, et transféré vers la bascule esclave pendant que le signal d'horloge CLK2 est bas. Le noeud de mémorisation 438 va fournir le signal de déclenchement sur le noeud de sortie O, et la porte ET 442 va activer le signal de commande SO.In operation, when the enable signal EN is high, the clock signals CLK1 and CLK2 'will correspond to the clock signal CLK, and thus the storage element will operate as a standard flip-flop. A trigger signal arriving at the input I will thus be memorized by the master flip-flop while the clock signal CLK1 is low, and transferred to the slave flip-flop while the clock signal CLK2 is low. The storage node 438 will provide the trip signal on the output node O, and the AND gate 442 will activate the control signal SO.

Lorsque le signal d'activation EN est bas, les signaux d'horloges CLK1 et CLK2 vont rester bas et un signal de déclenchement arrivant sur l'entrée I va passer directement à travers les commutateurs 430 et 440 vers le noeud de sortie O. Le signal de commande SO ne vas pas être activé.When the activation signal EN is low, the clock signals CLK1 and CLK2 will remain low and a trigger signal arriving at the input I will pass directly through the switches 430 and 440 to the output node O. The SO command signal will not be activated.

La figure 4D illustre schématiquement l'élément de mémorisation SEO selon une variante de mise en oeuvre similaire à celle de la figure 4A, mais dans laquelle le dispositif synchrone 402 est constitué de trois dispositifs synchrones 402A, 402B et 402C, couplés en série par l'intermédiaire de leurs entrées de données D et Q entre les commutateurs 404 et 408. Chaque dispositif synchrone 402A, 402B et 402C est cadencé par le signal d'horloge CLK et reçoit le bit de commande BO sur son entrée d'activation. Le signal de commande SO, qui est par exemple fourni 30 par le dernier dispositif synchrone 402C de la série, est fourni à un bloc logique de commande 444, qui génère par exemple un ou plusieurs signaux de commande de rangée de pixel sur la base du signal de commande SO. Dans l'exemple de la figure 4D, en réponse à l'activation du signal de commande SO, le bloc 444 35 génère un signal de réinitialisation RST, un signal de transfert B12993FR - DD15008ST 17 TX et/ou un signal de sélection SEL, qui sont destinés à contrôler des pixels d'un capteur d'image comme cela est décrit plus en détail ci-après. Le bloc de logique de commande 444 peut aussi recevoir un ou plusieurs signaux de commande globaux GC, indiquant par exemple le moment où une réinitialisation globale de la matrice doit être réalisée. Bien que les figures 4A à 4D illustrent l'élément de mémorisation SEO, les autres éléments de mémorisation SE1 à SE6 sont par exemple mis en oeuvre par le même circuit que l'élément de mémorisation SEO, le bit de commande BO étant remplacé par le bit de commande approprié provenant du dispositif mémoire 202. L'élément de mémorisation final dans la séquence, qui est l'élément SE7 dans l'exemple de la figure 2, comprend par exemple seulement le dispositif synchrone 402 et l'ensemble cominutateur 404/porte ET 442. En outre, bien que les figures 4A, 4B, 4C et 4D illustrent quelques exemples de la mise en oeuvre de chacun des éléments de mémorisation, il sera clair pour l'homme de l'art qu'il y a de nombreux autres agencements de circuits qui pourraient être utilisés. Afin d'adresser séquentiellement une ou plusieurs zones de la matrice de pixels ayant chacune la même largeur ou hauteur que la matrice de pixels, il est par exemple suffisant que soit le circuit d'adresse de rangée 104 soit le circuit d'adresse de colonne 106 de la figure 1 comprenne le circuit d'adressage 200 de la figure 2 comportant un registre à décalage programmable, et l'autre circuit d'adressage pourrait être mis en oeuvre par un registre à décalage standard. Toutefois, afin d'adresser séquentiellement une ou plusieurs zones de la matrice de pixels qui n'ont pas la même largeur ou la même hauteur que la matrice de pixels, les circuits d'adressage de colonne et de rangée 104, 106 de la figure 1 comprennent chacun par exemple le circuit d'adressage 200 de la figure 2 comportant un registre à décalage programmable. En outre, afin d'adresser certaines combinaisons de pixels, il peut être nécessaire de faire varier B12993FR - DD15008ST 18 les rangées et/ou les colonnes qui sont adressées pendant l'opération d'adressage de la matrice de pixels. Une solution pourrait être de mettre en pause le fonctionnement pendant que de nouveaux bits de commande sont chargés dans la mémoire 202 du circuit d'adressage de rangée ou de colonne. Cependant, cela pourrait conduire à la perte d'un ou plusieurs cycles d'horloge. Les figures 5A et 5B illustrent schématiquement des modes de réalisation de circuits d'adressage qui peuvent éviter les périodes perdues en permettant que les bits de commande 10 soient remplacés rapidement. Dans le mode de réalisation de la figure 5A, un circuit d'adressage 500 comprend le registre à décalage programmable 204, le dispositif mémoire 202, et un autre dispositif mémoire supplémentaire 502. Chacune des cellules 15 mémoires MCO à MC7 du dispositif mémoire 202 a une entrée couplée à une sortie d'une cellule mémoire correspondante MCO' à MC7' du dispositif mémoire supplémentaire 502, par l'intermédiaire d'un conmmtateur correspondant SWO à SW7. Des bits de commande sont par exemple chargés dans le dispositif 20 mémoire supplémentaire 502, puis sont transférés vers le dispositif mémoire 202 en une seule opération en activant les commutateurs SWO à SW7 en même temps, remplaçant ainsi rapidement les bits de commande dans le dispositif mémoire 202. Dans le mode de réalisation de la figure 5B, un 25 circuit d'adressage 510 comprend le registre à décalage programmable 204, le dispositif mémoire 202, et le dispositif mémoire supplémentaire 502, mais plutôt que d'être couplés en série, les dispositifs mémoires 202 et 502 sont couplés en parallèle. En particulier, les bits de commande BO à B7 sont 30 fournis au registre à décalage programmable 204 par l'intermédiaire des sorties de multiplexeurs MUXO à MUX7 correspondants. Chaque multiplexeur MUXO à MUX7 a une entrée couplée à la sortie d'une cellule mémoire MCO à MC7 correspon- dante du dispositif mémoire 202, et une autre entrée couplée à 35 la sortie d'une cellule mémoire MCO' à MC7' correspondante du B12993FR - DD15008ST 19 dispositif mémoire supplémentaire 502. De cette manière, les multiplexeurs MUXO à MUX7 peuvent être contrôlés pour changer rapidement les bits de commande qui sont utilisés pour contrôler le registre 204. En outre, cela permet aux données se trouvant dans l'un des dispositifs mémoires 202, 502 d'être mises à jour pendant que ce dispositif mémoire n'est pas utilisé pour commander le registre 204, en d'autres termes les dispositifs mémoires 202 et 502 sont utilisés dans une configuration en ping-pong.FIG. 4D schematically illustrates the storage element SEO according to an implementation variant similar to that of FIG. 4A, but in which the synchronous device 402 consists of three synchronous devices 402A, 402B and 402C, connected in series by the intermediate their data inputs D and Q between the switches 404 and 408. Each synchronous device 402A, 402B and 402C is clocked by the clock signal CLK and receives the control bit BO on its activation input. The control signal SO, which is for example supplied by the last synchronous device 402C of the series, is supplied to a control logic block 444, which for example generates one or more pixel row control signals on the basis of control signal SO. In the example of FIG. 4D, in response to the activation of the control signal SO, the block 444 generates a reset signal RST, a transfer signal B12993EN - DD15008ST 17 TX and / or a selection signal SEL, which are intended to control pixels of an image sensor as described in more detail below. The control logic block 444 may also receive one or more GC global control signals, indicating for example when a global reset of the matrix is to be performed. Although FIGS. 4A to 4D illustrate the storage element SEO, the other storage elements SE1 to SE6 are for example implemented by the same circuit as the storage element SEO, the control bit BO being replaced by the appropriate control bit from the memory device 202. The final storage element in the sequence, which is the element SE7 in the example of FIG. 2, comprises for example only the synchronous device 402 and the cominuter assembly 404 / AND gate 442. In addition, although FIGS. 4A, 4B, 4C and 4D illustrate some examples of the implementation of each of the storage elements, it will be clear to those skilled in the art that there are many other circuit arrangements that could be used. In order to sequentially address one or more areas of the pixel array each having the same width or height as the pixel array, it is for example sufficient that either the row address circuit 104 is the column address circuit. 106 of FIG. 1 comprises the addressing circuit 200 of FIG. 2 comprising a programmable shift register, and the other addressing circuit could be implemented by a standard shift register. However, in order to sequentially address one or more areas of the pixel array that do not have the same width or height as the pixel array, the column and row addressing circuitry 104, 106 of FIG. 1 each comprise, for example, the addressing circuit 200 of FIG. 2 comprising a programmable shift register. In addition, in order to address certain combinations of pixels, it may be necessary to vary the rows and / or columns that are addressed during the addressing operation of the pixel array. One solution could be to pause the operation while new control bits are loaded into the memory 202 of the row or column addressing circuit. However, this could lead to the loss of one or more clock cycles. Figs. 5A and 5B schematically illustrate embodiments of addressing circuits that can avoid lost periods by allowing control bits 10 to be replaced quickly. In the embodiment of FIG. 5A, an addressing circuit 500 comprises the programmable shift register 204, the memory device 202, and another additional memory device 502. Each of the memory cells MCO to MC7 of the memory device 202 has an input coupled to an output of a corresponding memory cell MCO 'to MC7' of the additional memory device 502, via a corresponding driver SWO to SW7. For example, control bits are loaded into the supplementary memory device 502 and are then transferred to the memory device 202 in a single operation by activating the switches SWO to SW7 at the same time, thus rapidly replacing the control bits in the memory device 202. In the embodiment of Figure 5B, an addressing circuit 510 includes the programmable shift register 204, the memory device 202, and the additional memory device 502, but rather than being coupled in series, the memory devices 202 and 502 are coupled in parallel. In particular, the control bits BO to B7 are supplied to the programmable shift register 204 via the corresponding MUXO to MUX7 multiplexer outputs. Each MUXO to MUX7 multiplexer has an input coupled to the output of a corresponding MC7 to MC7 memory cell of the memory device 202, and another input coupled to the output of a corresponding memory cell MCO 'to MC7' of the B12993FR. In this way, the MUXO multiplexers MUX7 can be controlled to quickly change the control bits that are used to control the register 204. In addition, this allows data in one of the memory devices 202, 502 to be updated while this memory device is not used to control the register 204, in other words the memory devices 202 and 502 are used in a ping-pong configuration.

La figure 6 illustre schématiquement un capteur d'images 600 comprenant le circuit d'adressage de rangée 104 et le circuit d'adressage de colonne 106 de la figure 1, dont l'un ou les deux comprennent le circuit d'adressage des figures 2, 5A ou 5B. Dans cet exemple, la matrice de pixels est une matrice de circuits de pixels 602 comprenant chacun une photodiode PD. Un tel circuit de pixels 602 est illustré en figure 6. La photodiode PD a son anode couplée à la masse, et sa cathode couplée, par l'intermédiaire d'un transistor de transfert MTG, à un noeud de détection SN. Le transistor de transfert MTG est contrôlé par un signal de transfert Tx. Le noeud de détection SN est couplé à la masse par un condensateur C, et à une tension de réinitialisation VRST par un transistor de réinitialisation MRST contrôlé au niveau de sa grille par un signal de réinitialisation RST. Le noeud de détection SN est aussi couplé à la grille d'un transistor en source suiveuse MSF, qui a sa source couplée à une tension d'alimentation VDD et son drain couplé, par l'intermédiaire d'un transistor de lecture MRD, à une ligne de colonne 604. Le transistor de lecture MRD est contrôlé au niveau de sa grille par un signal de sélection SEL.FIG. 6 schematically illustrates an image sensor 600 comprising the row addressing circuit 104 and the column addressing circuit 106 of FIG. 1, one or both of which comprise the addressing circuit of FIG. , 5A or 5B. In this example, the pixel array is a matrix of pixel circuits 602 each comprising a PD photodiode. Such a pixel circuit 602 is illustrated in FIG. 6. The PD photodiode has its anode coupled to ground, and its coupled cathode, via a transfer transistor MTG, to a detection node SN. The transfer transistor MTG is controlled by a transfer signal Tx. The detection node SN is coupled to ground by a capacitor C, and a reset voltage VRST by a reset transistor MRST controlled at its gate by a reset signal RST. The detection node SN is also coupled to the gate of a transistor MSF source follower, which has its source coupled to a supply voltage VDD and its drain coupled, via a read transistor MRD, to a column line 604. The read transistor MRD is controlled at its gate by a selection signal SEL.

Le signal de réinitialisation RST, le signal de transfert Tx, et le signal de sélection SEL sont chacun fournis par le circuit d'adressage de rangée 104, et ces signaux sont par exemple communs pour une rangée entière de circuits de pixels.The reset signal RST, the transfer signal Tx, and the selection signal SEL are each provided by the row addressing circuit 104, and these signals are for example common for an entire row of pixel circuits.

B12993FR - DD15008ST 20 La ligne de colonne 604 est couplée à la masse par l'intermédiaire d'une source de courant 606, et aussi à un circuit échantillonneur bloqueur (S&H) et/ou à un bloc ADC (convertisseur analogique-numérique) 608. Le bloc 608 fournit des données de sortie (DATA) par l'intermédiaire d'un commutateur 610 contrôlé par un signal de sélection de colonne CS. Dans certains modes de réalisation, le commutateur 610 pourrait être positionné entre le bloc 608 et la ligne de colonne 604.The column line 604 is coupled to ground via a current source 606, and also to a sample-and-hold circuit (S & H) and / or an ADC block (analog-to-digital converter) 608. Block 608 provides output data (DATA) via a switch 610 controlled by a column select signal CS. In some embodiments, switch 610 could be positioned between block 608 and column line 604.

En fonctionnement, dans un mode d'obturateur instan- tané ou global, les signaux RST et TX sont par exemple des signaux globaux pour le capteur d'images entier. Pour lire la matrice, le signal de sélection SEL pour chaque rangée de circuits de pixels est par exemple généré sur la base du signal de commande S fourni par le circuit d'adressage 200 du circuit d'adressage de rangée 104, de telle sorte que le transistor de lecture soit activé seulement pour les rangées qui doivent être adressées. En outre, le signal de sélection de colonne CS pour chaque colonne de circuits de pixels correspond par exemple au signal de commande S fourni par le circuit d'adressage 200 du circuit d'adressage de colonne 106, de sorte que les données de sortie sont seulement activées pour les colonnes qui doivent être adressées. Dans un mode d'obturateur en rouleau, les signaux RST, 25 TX et SEL sont tous par exemple générés sur la base du signal de commande S. Dans un exemple, les éléments de mémorisation du registre à décalage programmable 202 sont mis en oeuvre en utilisant le circuit de la figure 4D, et plus qu'un seul signal de déclenchement est injecté dans le registre à décalage 30 programmable 202, chacun étant associé à un signal différent parmi les signaux RST, TX et SEL, de sorte que des rangées différentes de la matrice peuvent être réinitialisées et lues en même temps. Dans certains modes de réalisation, les mêmes bits de 35 commande que ceux mémorisés par la mémoire 202 sont utilisés B12993FR - DD15008ST 21 dans le circuit d'adressage de rangée dans une opération de lecture de la matrice de pixels, tandis que les bits de commande utilisés par le circuit d'adressage de colonne 106 peuvent être changés une fois ou plus pendant l'opération de lecture afin que des zones comme celles représentées en figure 1 puissent être adressées. La figure 7 illustre schématiquement un dispositif d'affichage 700 comprenant le circuit d'adressage de rangées 104 de la figure 1 comprenant le circuit d'adressage de la figure 2, 10 5A ou 5B, et un circuit d'adressage de colonne 106. Dans cet exemple, la matrice de pixels est une matrice de circuits de pixels 702 comprenant chacun une LED (diode émettrice de lumière). Un tel circuit de pixel 702 est illustré en figure 7. La LED a son anode couplée à la tension d'alimentation VDD et sa 15 cathode couplée à la masse par l'intermédiaire d'un transistor en source suiveuse MSF. Le transistor en source suiveuse MSF à sa grille couplée à une mémoire MEM. Cette mémoire est par exemple une DRAM (mémoire dynamique à accès aléatoire) ou une bascule verrouillée, à un seul bit, et est programmée par un 20 signal de données DATA reçu par l'intermédiaire d'un transistor de lecture MRD couplé entre une entrée de la mémoire MEM et une ligne de colonne 704. Le transistor de lecture MRD est contrôlé au niveau de sa grille par un signal de sélection SEL. La colonne 704 reçoit le signal de données DATA par l'intermédiaire 25 d'un commutateur d'entrée 706, qui est contrôlé par un signal de sélection de colonne CS. Dans certains cas, le signal de données DATA pourrait être un signal analogique, et la mémoire MEM pourrait être une mémoire analogique, comme un condensateur, adaptée à mémoriser ce signal. 30 Dans l'afficheur de la figure 7, plutôt que d'être activés en séquence, les signaux de sélection de colonne CS pour les colonnes de la matrice de pixels de la figure 7 sont par exemple activés en parallèle. Cependant, un registre à décalage est par exemple utilisé pour mémoriser cette donnée jusqu'à ce 35 qu'elle soit appliquée à la matrice, et en utilisant le circuit B12993FR - DD15008ST 22 de la figure 2, 5A ou 5B pour mettre en oeuvre le registre à décalage, la donnée peut être chargée dans ce registre à décalage de façon rapide. En outre, les signaux de sélection SEL pour les rangées de la matrice de pixels sont activés en séquence. Ainsi, en mettant en oeuvre le circuit d'adressage de rangée utilisant le circuit de la figure 2, 5A ou 5B, seulement un sous-ensemble des rangées de la matrice de pixels peut être rafraichi pendant chaque opération de rafraichissement de la matrice de pixels.In operation, in an instantaneous or global shutter mode, the signals RST and TX are for example global signals for the entire image sensor. For reading the matrix, the selection signal SEL for each row of pixel circuits is for example generated on the basis of the control signal S supplied by the addressing circuit 200 of the row addressing circuit 104, so that the read transistor is activated only for the rows that need to be addressed. In addition, the column selection signal CS for each pixel circuit column corresponds, for example, to the control signal S supplied by the addressing circuit 200 of the column addressing circuit 106, so that the output data is only enabled for columns that need to be addressed. In a roll-shutter mode, the signals RST, TX and SEL are all generated, for example, on the basis of the control signal S. In one example, the storage elements of the programmable shift register 202 are implemented in accordance with FIG. using the circuit of FIG. 4D, and more than one trigger signal is injected into the programmable shift register 202, each being associated with a different one of the signals RST, TX and SEL, so that different rows of the matrix can be reset and read at the same time. In some embodiments, the same control bits as those stored by the memory 202 are used in the row addressing circuit in a read operation of the pixel array, while the control bits used by the column addressing circuit 106 may be changed once or more during the read operation so that areas like those shown in Fig. 1 can be addressed. FIG. 7 schematically illustrates a display device 700 comprising the row addressing circuit 104 of FIG. 1 including the addressing circuit of FIG. 2, 5A or 5B, and a column addressing circuit 106. In this example, the pixel array is a pixel array array 702 each having a LED (light emitting diode). Such a pixel circuit 702 is illustrated in FIG. 7. The LED has its anode coupled to the supply voltage VDD and its cathode coupled to ground via an MSF follower transistor. The transistor MSF follower source at its gate coupled to a memory MEM. This memory is for example a DRAM (dynamic random access memory) or a latch latch, a single bit, and is programmed by a data signal DATA received via a read transistor MRD coupled between an input MEM memory and a column line 704. The read transistor MRD is controlled at its gate by a selection signal SEL. Column 704 receives the DATA data signal through an input switch 706, which is controlled by a column select signal CS. In some cases, the data signal DATA could be an analog signal, and the memory MEM could be an analog memory, like a capacitor, adapted to memorize this signal. In the display of FIG. 7, rather than being activated in sequence, the column selection signals CS for the columns of the pixel array of FIG. 7 are, for example, activated in parallel. However, a shift register is for example used to store this data until it is applied to the matrix, and using the circuit B12993EN - DD15008ST 22 of FIG. 2, 5A or 5B to implement the shift register, the data can be loaded into this shift register quickly. In addition, the selection signals SEL for the rows of the pixel array are activated in sequence. Thus, by implementing the row addressing circuit using the circuit of FIG. 2, 5A or 5B, only a subset of the rows of the pixel array can be refreshed during each refreshing operation of the pixel matrix. .

Un avantage des modes de réalisation du circuit d'adressage décrit ici est que seules certaines rangées ou colonnes de la matrice de pixels peuvent être adressées de façon simple et temporellement efficace. En outre, un avantage des modes de réalisation des figures 5A et 5B est que des bits de commande utilisés pour indiquer les rangées ou les colonnes à adresser peuvent être mis à jour rapidement, permettant d'éviter des pertes de cycles dans l'adressage de la matrice de pixels. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et 20 améliorations apparaitront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des exemples dans lesquels des dispositifs synchrones sont cadencés sur des fronts montants d'un signal d'horloge, il sera clair pour l'homme de l'art que l'on pourrait utiliser des fronts montants ou 25 descendants. En outre, il sera clair pour l'homme de l'art que, dans la présente description, les niveaux logiques décrits et leurs significations ne sont que des exemples, et que l'opposé pourrait être vrai. Par exemple, dans le circuit de la figure 2, des bits à "0" mémorisés dans la mémoire 202 pourraient indiquer 30 des rangées à sélectionner, et des bits à "1" pourraient indiquer les rangées à ne pas sélectionner. En outre, il sera clair pour l'homme de l'art que, bien qu'on ait représenté des transistors MOS dans les modes de réalisation des figures 6 et 7, dans des variantes de B12993FR - DD15008ST 23 réalisation on pourrait utiliser d'autres technologies de transistors. En outre, il sera clair pour l'homme de l'art que bien qu'on ait décrit un registre à décalage programmable dans lequel 5 tous les éléments de mémorisation sont programmables, dans certains modes de réalisation un ou plusieurs des éléments de mémorisation pourraient opérer de façon standard sans la possibilité d'être contournés. Par exemple, si certaines rangées ou colonnes d'une matrice de pixels doivent toujours être 10 adressées, les éléments de mémorisation correspondants peuvent être mis en oeuvre par une bascule standard pour activer toujours la rangée/colonne correspondante. De plus, il sera clair pour l'homme de l'art que les éléments décrits en relation avec les diverses figures 15 pourraient être combinés, dans des variantes de réalisation, selon des combinaisons quelconques.An advantage of the addressing circuit embodiments described herein is that only certain rows or columns of the pixel array can be addressed simply and temporally efficiently. In addition, an advantage of the embodiments of FIGS. 5A and 5B is that control bits used to indicate the rows or columns to be addressed can be updated rapidly, making it possible to avoid loss of cycles in the addressing of the pixel matrix. With the description thus made of at least one illustrative embodiment, various alterations, modifications and improvements will readily occur to those skilled in the art. For example, although examples have been described in which synchronous devices are clocked on rising edges of a clock signal, it will be clear to those skilled in the art that rising edges could be used. or 25 descendants. In addition, it will be clear to those skilled in the art that, in the present description, the described logic levels and their meanings are only examples, and that the opposite might be true. For example, in the circuit of FIG. 2, "0" bits stored in the memory 202 could indicate rows to be selected, and "1" bits could indicate the rows not to be selected. In addition, it will be clear to those skilled in the art that, although MOS transistors have been shown in the embodiments of FIGS. 6 and 7, in B12993EN - DD15008ST 23 variants one could use other transistor technologies. In addition, it will be clear to those skilled in the art that although a programmable shift register has been described in which all the storage elements are programmable, in some embodiments one or more of the storage elements could be operate in a standard way without the possibility of being bypassed. For example, if some rows or columns of a pixel array are still to be addressed, the corresponding storage elements may be implemented by a standard flip-flop to always activate the corresponding row / column. In addition, it will be clear to those skilled in the art that the elements described in connection with the various figures could be combined, in alternative embodiments, in any combination.

Claims (14)

REVENDICATIONS1. Circuit d'adressage d'une matrice de pixels comprenant : un registre à décalage programmable (204) comportant une pluralité d'éléments de mémorisation (SE0 à SE7) dont chacun 5 est adapté à activer sélectivement une rangée ou une colonne correspondante de la matrice de pixels, les éléments de mémorisation étant couplés en série entre eux pour propager un signal de déclenchement (tk) reçu par un premier élément de mémorisation de la série vers un élément de mémorisation final 10 de la série ; et un dispositif mémoire (202) adapté à mémoriser un ou plusieurs bits de commande associés à un ou plusieurs des éléments de mémorisation, chacun desdits un ou plusieurs éléments de mémorisation étant adapté à : 15 propager le signal de déclenchement vers un élément de mémorisation suivant de la série et activer la rangée ou la colonne correspondante lorsque son bit de commande associé est dans un premier état ; et propager le signal de déclenchement vers un 20 élément de mémorisation suivant de la série sans activer la rangée ou la colonne correspondante lorsque son bit de commande associé est dans un deuxième état.REVENDICATIONS1. A pixel matrix addressing circuit comprising: a programmable shift register (204) having a plurality of storage elements (SE0-SE7) each of which is adapted to selectively activate a corresponding row or column of the matrix pixels, the storage elements being coupled in series with each other for propagating a trigger signal (tk) received by a first storage element of the series to a final storage element 10 of the series; and a memory device (202) adapted to store one or more control bits associated with one or more of the storage elements, each of said one or more storage elements adapted to: propagate the trigger signal to a next storage element of the series and activate the row or the corresponding column when its associated control bit is in a first state; and propagating the trigger signal to a next storage element of the series without activating the corresponding row or column when its associated control bit is in a second state. 2. Circuit d'adressage selon la revendication 1, dans lequel : 25 lorsque son bit de commande associé est dans le premier état, chacun desdits un ou plusieurs éléments de mémorisation est adapté à propager le signal de déclenchement vers l'élément de mémorisation suivant avec un premier retard ; et 30 lorsque son bit de commande associé est dans le deu- xième état, chacun desdits un ou plusieurs éléments de mémorisation est adapté à propager le signal de déclenchement vers l'élément de mémorisation suivant avec un deuxième retard plus court que le premier retard.B12993FR - DD15008ST 25An addressing circuit according to claim 1, wherein: when its associated control bit is in the first state, each of said one or more storage elements is adapted to propagate the trigger signal to the next storage element with a first delay; and when its associated control bit is in the second state, each of said one or more storage elements is adapted to propagate the trigger signal to the next storage element with a second delay shorter than the first delay. B12993EN - DD15008ST 25 3. Circuit d'adressage selon la revendication 1 ou 2, dans lequel chacun de la pluralité d'éléments de mémorisation est adapté à recevoir un signal d'horloge (CLK), et chacun desdits un ou plusieurs éléments de mémorisation est adapté, 5 lorsque son bit de commande associé est dans le premier état, à propager le signal de déclenchement vers l'élément de mémorisation suivant au niveau d'un front temporel ultérieur du signal d'horloge, et lorsque son bit de commande associé est dans le deuxième état, à propager le signal de déclenchement de façon 10 asynchrone vers l'élément de mémorisation suivant.An addressing circuit according to claim 1 or 2, wherein each of the plurality of storage elements is adapted to receive a clock signal (CLK), and each of said one or more storage elements is adapted, when its associated control bit is in the first state, propagating the trigger signal to the next storage element at a subsequent time edge of the clock signal, and when its associated control bit is in the second state, propagating the trigger signal asynchronously to the next storage element. 4. Circuit d'adressage selon la revendication 3, dans lequel chacun desdits un ou plusieurs éléments de mémorisation comprend un dispositif synchrone (402) comprenant : une entrée d'horloge pour recevoir le signal d'horloge 15 (CLK) ; une entrée de données (D) pour recevoir le signal de déclenchement une sortie de données (Q) pour contrôler la rangée ou la colonne de la matrice de pixels ; et 20 une entrée d'activation (ht,EN) pour recevoir le bit de commande asso cié.An addressing circuit according to claim 3, wherein each of said one or more storage elements comprises a synchronous device (402) comprising: a clock input for receiving the clock signal (CLK); a data input (D) for receiving the trigger signal a data output (Q) for controlling the row or the column of the pixel array; and an activation input (ht, EN) to receive the associated control bit. 5. Circuit d'adressage selon la revendication 4, dans lequel chacun desdits un ou plusieurs éléments de mémorisation (SEO à SE7) comprend en outre un circuit de 25 contournement (404, 406) capable de faire en sorte que le déclenchement contourne le dispositif de mémorisation synchrone (402) lorsque le bit de commande associé est dans le deuxième état.An addressing circuit according to claim 4, wherein each of said one or more storage elements (SEO to SE7) further comprises a bypass circuit (404, 406) capable of causing the trip to bypass the device. synchronous storage (402) when the associated control bit is in the second state. 6. Circuit d'adressage selon la revendication 4, 30 dans lequel le dispositif synchrone comprend une bascule maitre comportant un premier commutateur d'entrée (430) et une bascule esclave comportant un deuxième commutateur d'entrée (440), dans lequel les premier et deuxième commutateurs d'entrée sont tous les deux activés lorsque le bit de commande associé est dans le 35 deuxième état.B12993FR - DD15008ST 26An addressing circuit according to claim 4, wherein the synchronous device comprises a master flip-flop having a first input switch (430) and a slave flip-flop having a second input switch (440), wherein the first and second input switches are both turned on when the associated control bit is in the second state.B12993EN - DD15008ST 26 7. Circuit d'adressage selon la revendication 6, dans lequel : le premier commutateur d'entrée (430) est activé lorsque le signal d'horloge est dans un premier état et pas 5 lorsque le signal d'horloge est dans un deuxième état ; et le deuxième commutateur d'entrée (440) est activé lorsque le signal d'horloge est dans le deuxième état et pas lorsque le signal d'horloge est dans le premier état.The addressing circuit of claim 6, wherein: the first input switch (430) is activated when the clock signal is in a first state and not when the clock signal is in a second state ; and the second input switch (440) is activated when the clock signal is in the second state and not when the clock signal is in the first state. 8. Circuit d'adressage selon l'une quelconque des 10 revendications 1 à 7, comprenant en outre un dispositif mémoire supplémentaire (502) adapté à mémoriser un ou plusieurs bits de commande supplémentaires pour contrôler lesdits un ou plusieurs éléments de mémorisation.An addressing circuit as claimed in any one of claims 1 to 7, further comprising an additional memory device (502) adapted to store one or more additional control bits for controlling said one or more storage elements. 9. Circuit d'adressage selon la revendication 8, 15 dans lequel le dispositif mémoire comprend une pluralité de cellules mémoire (MCO à MC7) mémorisant un ou plusieurs bits de commande, chaque cellule mémoire comprenant une entrée pour recevoir l'un des bits de commande supplémentaires.An addressing circuit according to claim 8, wherein the memory device comprises a plurality of memory cells (MCO-MC7) storing one or more control bits, each memory cell including an input for receiving one of the plurality of memory bits. additional order. 10. Circuit d'adressage selon la revendication 8, 20 comprenant en outre un ou plusieurs multiplexeurs (MUXO à MUX7) adaptés à sélectionner entre la fourniture des bits de commande ou celle des bits de commande supplémentaires audit un ou plusieurs éléments de mémorisation.The addressing circuit of claim 8, further comprising one or more multiplexers (MUX0 to MUX7) adapted to select between providing the control bits or additional control bits to said one or more storage elements. 11. Capteur d'images comprenant le circuit d'adres25 sage de l'une quelconque des revendications 1 à 10, dans lequel la matrice de pixels comprend une matrice de circuits de pixels (602) comportant chacun une photodiode (PD), le circuit d'adressage (104, 106) étant agencé pour activer séquentiellement les rangées ou colonnes de la matrice de pixels à lire. 30An image sensor comprising the dither circuit of any one of claims 1 to 10, wherein the pixel array comprises a pixel circuit array (602) each having a photodiode (PD), the circuit addressing (104, 106) being arranged to sequentially activate the rows or columns of the pixel array to be read. 30 12. Dispositif d'affichage comprenant le circuit d'adressage de l'une quelconque des revendications 1 à 10, dans lequel la matrice de pixels comprend une matrice de circuits de pixels (702) comportant chacun une diode émettrice de lumière (LED), le circuit d'adressage (104, 106) étant agencé pourB12993FR - DD15008ST 27 activer séquentiellement les rangées ou colonnes de la matrice de pixels à rafraichir.A display device comprising the addressing circuit of any one of claims 1 to 10, wherein the pixel array comprises a pixel circuit array (702) each having a light emitting diode (LED), the addressing circuit (104, 106) being arranged to sequentially activate the rows or columns of the pixel array to be refreshed. 13. Procédé d'adressage d'une matrice de pixels comprenant : recevoir d'un dispositif mémoire (202), par un ou plusieurs d'une pluralité d'éléments de mémorisation couplés en série (SEO à SE7) d'un registre à décalage programmable (204), un bit de commande associé à chaque élément de mémorisation ; propager un signal de déclenchement (tk), reçu par un 10 premier des éléments de mémorisation, à travers la pluralité d'éléments de mémorisation vers l'un final des éléments de mémorisation, dans lequel : chacun des desdits un ou plusieurs éléments de mémorisation propage le signal de déclenchement vers un élément 15 de mémorisation suivant de la série et active une rangée ou une colonne correspondante de la matrice de pixels lorsque son bit de commande associé est dans un premier état ; et chacun desdits un ou plusieurs éléments de mémorisation propage le signal de déclenchement ver un élément 20 de mémorisation suivant de la série sans activer la rangée ou colonne correspondante de la matrice de pixels lorsque son bit de commande associé est dans un deuxième état.A method of addressing a pixel array comprising: receiving from a memory device (202), by one or more of a plurality of serially coupled storage elements (SEO to SE7) a programmable offset (204), a control bit associated with each storage element; propagating a trigger signal (tk), received by a first one of the storage elements, through the plurality of storage elements to the final one of the storage elements, wherein: each of said one or more storage elements propagates the trigger signal to a next storage element in the array and activates a corresponding row or column of the pixel array when its associated control bit is in a first state; and each of said one or more storage elements propagates the trigger signal to a next storage element of the series without activating the corresponding row or column of the pixel array when its associated control bit is in a second state. 14. Procédé selon la revendication 13, dans lequel : lorsque son bit de commande associé est dans le 25 premier état, chacun desdits un ou plusieurs éléments de mémorisation propage le signal de déclenchement vers l'élément de mémorisation suivant avec un premier retard ; et lorsque son bit de commande associé est dans le deuxième état, chacun desdits un ou plusieurs éléments de 30 mémorisation propage le signal de déclenchement vers l'élément de mémorisation suivant avec un deuxième retard plus court que le premier retard.The method of claim 13, wherein: when its associated control bit is in the first state, each of said one or more storage elements propagates the trigger signal to the next storage element with a first delay; and when its associated control bit is in the second state, each of said one or more storage elements propagates the trigger signal to the next storage element with a second delay shorter than the first delay.