FR3006491A1 - Procede d’ecriture dans une memoire de type eeprom incluant un rafraichissement de cellules memoire - Google Patents

Abstract

L'invention concerne un procédé d'écriture dans une mémoire EEPROM, le procédé comprenant des étapes de : mémorisation des bits d'un mot à écrire (DT) dans des premières unités de mémoire (BLT<j,k>), effacer un mot à modifier, formé de premières cellules mémoires connectées à une ligne de mot (WL<i>) et des premières lignes de bit (BL<j,k>), lecture de bits mémorisés dans les cellules mémoire d'une ligne de mot WL<i>, dans un premier mode de lecture (N) et mémorisation des bits lus dans des secondes unités de mémoire (BLT<j,n≠k>), lecture dans un second mode de lecture (ER, PG) des bits mémorisés dans les cellules mémoire de la ligne de mot, et programmation de chaque cellule mémoire de la ligne de mot, connectée à une unité de mémoire mémorisant un bit à l'état programmé du mot à écrire, d'un mot effacé ou d'un mot comprenant un bit ayant des états différents dans les premier et second modes de lecture.

Description

PROCEDE D'ECRITURE DANS UNE MEMOIRE DE TYPE EEPROM INCLUANT UN RAFRAICHISSEMENT DE CELLULES MEMOIRE La présente invention concerne les mémoires effaçables et programmables électriquement EEPROM (Electrically Erasable Programmable Read Only Memory). La présente invention concerne plus particulièrement une mémoire effaçable et programmable, comprenant des cellules mémoire comportant chacune un transistor à grille flottante connecté en série avec un transistor d'accès de type MOS. Le fonctionnement d'une telle cellule-mémoire est basé sur l'effet tunnel (ou effet Fowler-Nordheim) et consiste à induire des déplacements de la tension de seuil du transistor à grille flottante en injectant ou en retirant des charges de la grille flottante au travers d'une fine couche d'oxyde séparant une région dopée et la grille flottante. Une opération d'effacement ou de programmation de la cellule mémoire consiste dans l'injection ou l'extraction de charges électriques par effet Fowler-Nordheim dans la grille flottante. Le transistor à grille flottante présente une première tension de seuil à l'état programmé et une seconde tension de seuil à l'état effacé, supérieure à la tension de seuil à l'état programmé. Lorsqu'une tension de lecture comprise entre les tensions de seuil à l'état programmé et effacé est appliquée sur la grille de contrôle du transistor à grille flottante, ce dernier reste bloqué s'il est à l'état effacé, ce qui correspond par convention à un "0" logique, et est passant s'il est à l'état programmé, ce qui correspond à un "1" logique. Bien entendu, une convention inverse peut être retenue. Un cycle d'écriture d'un mot dans une mémoire EEPROM comprend classiquement une étape d'effacement de l'ensemble des cellules mémoire du mot à écrire et une étape de programmation sélective des cellules mémoire selon l'état de chaque bit du mot à écrire. Il est souhaitable de réaliser une mémoire EEPROM ayant une faible granularité en effacement par exemple de la taille d'un mot, soit un ou plusieurs octets. Il s'avère que plus la granularité d'une mémoire EEPROM ou Flash est réduite, plus l'encombrement et le coût d'une telle mémoire augmente. Généralement, les mémoires Flash présentent une granularité en effacement de la taille d'un secteur complet de plusieurs pages, typiquement de 4 kilo-octets. Certaines mémoires Flash sont conçues pour émuler une mémoire EEPROM ayant une granularité en effacement de la taille d'un mot. A cet effet, une mémoire RAM est mise en oeuvre pour stocker les données d'un secteur complet. L'écriture d'une donnée est réalisée en chargeant le secteur contenant la donnée à écrire dans la mémoire RAM, en écrivant la nouvelle valeur de la donnée dans la mémoire RAM, en effaçant le secteur, et en transférant le secteur mis à jour de la mémoire RAM vers la mémoire Flash. Outre qu'il nécessite des circuits supplémentaires relativement encombrants, de gestion et de mémoire RAM, ce procédé entraine des cycles d'effacement et de programmation non seulement des cellules mémoire de la donnée à mettre à jour, mais également de toutes les autres cellules mémoire du secteur accédé. Sachant qu'une cellule mémoire ne peut supporter qu'un nombre limité de tels cycles, typiquement une centaine de milliers de cycles, ce procédé a pour effet de réduire considérablement la durée de vie d'une telle mémoire. Un tel mécanisme a également été adapté aux mémoires EEPROM effaçables par page correspondant à une ligne de cellules mémoire de la mémoire. Adapté aux mémoires EEPROM, ce mécanisme permet d'effacer quelques cellules mémoire d'une page, par exemple un seul mot. Cette adaptation contribue également à réduire la durée d'utilisation d'une telle mémoire et à augmenter l'encombrement de cette dernière. Il est également souhaitable de pouvoir miniaturiser davantage les cellules mémoire d'une mémoire EEPROM, et de réduire l'encombrement des circuits assurant la gestion de la mémoire. A cet effet, la taille des transistors peut être réduite, ce qui implique de diminuer certaines tensions de commande du plan mémoire, avec pour conséquence des risques de programmation ou d'effacement partiels de certaines cellules mémoire. Des modes de réalisation concernent un procédé d'écriture dans une mémoire EEPROM, le procédé comprenant des étapes consistant à: recevoir par la mémoire une commande d'écriture indiquant la valeur d'une donnée à écrire et une adresse d'écriture dans la mémoire, mémoriser dans des premières unités de mémoire, la valeur de la donnée à écrire, sélectionner un mot à modifier, formé de premières cellules mémoires appartenant à une ligne de mot et une colonne de mot de la mémoire, correspondant à l'adresse d'écriture, la colonne de mot comprenant plusieurs premières lignes de bit transversales à la ligne de mot et connectées aux premières cellules mémoire, effacer les cellules mémoire formant le mot à modifier, mémoriser dans des secondes unités de mémoire des bits lus selon un premier mode de lecture normal dans des secondes cellules mémoire de la ligne de mot, reliées à des secondes lignes de bit, distinctes des premières lignes de bit, lire dans un second mode de lecture les bits mémorisés dans les secondes cellules mémoire, sélectionner chaque mot mémorisé par les secondes cellules mémoire, et comprenant au moins un bit ayant des états différents dans les premier et second modes de lecture, et programmer chacune des premières et secondes cellules mémoire appartenant à un mot sélectionné et correspondant à un bit à l'état programmé dans les première et secondes unités de mémoire. Selon un mode de réalisation, le second mode de lecture est un mode de contrôle d'un état effacé des cellules mémoire de la mémoire, l'effacement du mot à modifier en mémoire étant effectué en effaçant toutes les cellules mémoire de la ligne de mot appartenant à un mot sélectionné, et avant la programmation des premières et secondes cellules mémoire. Selon un mode de réalisation, le second mode de lecture est un mode de contrôle d'un état programmé des cellules mémoire de la mémoire.

Selon un mode de réalisation, le procédé comprend des étapes consistant à: lire les bits mémorisés dans les secondes cellules mémoire de la ligne de mot, dans un troisième mode de lecture pour contrôler l'état effacé des cellules mémoire, sélectionner chaque mot mémorisé par les secondes cellules mémoire, et comprenant au moins un bit ayant des états différents dans les premier et troisième modes de lecture, et effacer toutes les cellules mémoire de chaque mot sélectionné dans la ligne de mot, en même temps que le mot à modifier, et avant la programmation des premières et secondes cellules mémoire. Selon un mode de réalisation, les secondes cellules mémoire comprennent toutes les cellules mémoire de la ligne de mot n'appartenant pas au mot à modifier. Selon chacun des premier, second et troisième modes de lecture est mis en oeuvre en appliquant une tension de lecture spécifique à une ligne de contrôle de grille de la ligne de mot, la ligne de contrôle de grille étant connectée à des grilles de transistors à grille flottante de cellules mémoire appartenant à la ligne de mot, les tensions appliquées dans les second et troisième modes de lecture comprenant une tension de contrôle d'effacement supérieure à la tension normale de lecture, et une tension de contrôle de programmation inférieure à la tension normale de lecture.

Selon un mode de réalisation, chacun des premier, second et troisième modes de lecture est mis en oeuvre en appliquant aux lignes de bit connectées aux cellules mémoire à lire un courant de lecture spécifique, les courants de lecture appliqués dans les second et troisièmes modes de lecture comprenant un courant de contrôle d'effacement inférieur au courant normal de lecture, et un courant de contrôle de programmation supérieur au courant normal de lecture. Selon un mode de réalisation, l'effacement des cellules mémoire de chaque mot sélectionné de la ligne de mot est effectué en soumettant les grilles de transistors à grille flottante de la ligne de mot à une première haute tension positive, les sources de transistors à grille flottante de colonnes de mot de la mémoire incluant les cellules mémoire à effacer à une tension nulle, et les sources de transistors à grille flottante de chaque colonne de mot de la mémoire n'incluant pas de cellules mémoire à effacer à une basse tension d'inhibition positive.

Selon un mode de réalisation, la tension d'inhibition d'effacement est fixée à une valeur insuffisante pour empêcher un effacement progressif sur plusieurs cycles d'effacement, des cellules mémoire à l'état programmé appartenant à la ligne de mot et la colonne de mot. Selon un mode de réalisation, la programmation des cellules mémoire des mots sélectionnés de la ligne de mot est effectuée en soumettant les grilles de transistors à grille flottante de la ligne de mot à une seconde haute tension négative et les drains des transistors à grille flottante des cellules mémoire à programmer à une basse tension. Selon un mode de réalisation, les drains des transistors à grille flottante des cellules mémoire non à programmer et appartenant à la ligne de mot, sont soumis à une tension telle que la différence de potentiel entre le drain et la grille des transistors à grille flottante est trop élevée en valeur absolue pour empêcher une programmation progressive sur plusieurs cycles de programmation des cellules mémoire à l'état effacé et non à programmer appartenant à la ligne de mot.

Selon un mode de réalisation, la donnée à écrire présente une taille correspondant à celle de plusieurs mots de la mémoire. Des modes de réalisation concernent également une mémoire EEPROM configurée pour mettre en oeuvre le procédé défini précédemment.

Selon un mode de réalisation, la mémoire comprend un plan mémoire comportant des cellules mémoire comprenant chacune un transistor à grille flottante connecté en série avec un transistor de sélection, chaque cellule mémoire étant connectée à une ligne de bit et appartenant à une ligne de mot transversale aux lignes de bit, les lignes de bit étant regroupées en colonnes de mot, chaque ligne de mot comprenant une ligne de sélection connectée à une borne de grille de chacun des transistors de sélection de la ligne de mot, et une ligne de contrôle de grille connectée à une borne de grille de chacun des transistors à grille flottante de la ligne de mot, chaque colonne de mot comprenant une ligne de contrôle de source connectée à une borne de source de chacun des transistors à grille flottante des cellules mémoire de la colonne de mot. Selon un mode de réalisation, chaque ligne de bit est connectée à un verrou de ligne de bit comprenant un circuit à deux états pour mémoriser la valeur de la donnée à écrire et les bits lus dans le premier mode de lecture. Selon un mode de réalisation, chaque ligne de contrôle de source est connectée à un verrou de ligne de source comprenant un circuit à deux états pour mémoriser qu'un mot de la colonne de mot est sélectionné.

Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente des étapes exécutées à la réception d'une commande d'écriture dans une mémoire EEPROM, selon un mode de réalisation, la figure 2 représente schématiquement des circuits d'un plan mémoire dans lequel le traitement d'écriture peut être mis en oeuvre, selon un mode de réalisation, les figures 3 et 4 représentent schématiquement des circuits du plan mémoire de la figure 2, pour illustrer des opérations d'effacement et de programmation, selon un mode de réalisation, la figure 5 représente schématiquement des circuits d'une mémoire selon un mode de réalisation, la figure 6 représente schématiquement un mode de réalisation d'un circuit de verrou de ligne de bit de la mémoire de la figure 5, la figure 7 représente schématiquement un mode de réalisation d'un circuit de verrou de colonne de la mémoire de la figure 5, les figures 8A à 8C représentent des chronogrammes de signaux reçus ou fournis par les verrous de colonnes, la figure 9 représente des courbes de variation d'un nombre de cellules mémoire, respectivement à l'état programmé, vierge et effacé, en fonction de la tension de seuil du transistor à grille flottante des cellules mémoire. La figure 1 représente des étapes Si à S10 exécutées à la réception d'une commande d'écriture dans une mémoire EEPROM selon un mode de réalisation. La mémoire EEPROM est du type effaçable par mot. Une commande d'écriture est accompagnée d'une adresse d'écriture ADD dans la mémoire et d'un mot à écrire DT. Dans une phase I correspondant à l'étape Si, les bits du mot à écrire sont chargés dans des verrous de ligne de bit BLT<j,k> connectés à des lignes de bit reliées aux cellules mémoire devant recevoir le mot à écrire. Ainsi, à l'étape Si, l'adresse d'écriture ADD est chargée dans un registre d'adresse ADRG de la mémoire. Ce chargement déclenche la sélection d'une ligne de mot WL<i> de la mémoire et d'une colonne de mot k transversale à la ligne de mot. Le mot DT est à écrire dans des cellules mémoire appartenant à la fois à la colonne de mot k et à la ligne de mot WL<i>. Les bits du mot DT sont chargés dans les verrous de ligne bit BLT<j,k> de la colonne k sélectionnée. Un verrou SLT<k> de la colonne k est également mis dans un état haut pour indiquer que les bits mémorisés par les verrous BLT<j,k> de la colonne k devront être transférés dans les cellules mémoire de la colonne k et de la ligne WL<i>.

Dans une phase II correspondant à l'étape S2, les cellules mémoire CL<i,j,n#k> de la ligne de mot WL<i> et n'appartenant pas à la colonne k (à laquelle appartiennent les cellules mémoire devant recevoir le mot à écrire), sont lues et les bits lus mémorisés dans les verrous de ligne de bit BLT<j,n> reliés aux cellules mémoire lues. Ainsi, à l'étape S2, la mémoire est configurée dans un mode de lecture RDM normal N. Les cellules mémoire de la ligne de mot WL<i> à l'exception des cellules mémoire de la colonne k dont le verrou SLT<k> est à l'état haut, sont lues dans le mode de lecture sélectionné et les bits ainsi lus sont transférés dans les verrous de ligne de bit BLT<j,n#k> correspondants pour y être mémorisés.

Selon une variante de réalisation, toutes les cellules mémoire de la ligne WL<i> sont lues, mais seuls les verrous BLT<j,n#k> des colonnes n dont le verrou SLT<n> est à l'état bas peuvent être changés d'état pour mémoriser le contenu d'une cellule mémoire lue appartenant à la ligne de mot WL<i> et à la ligne de bit BL<j,n>.

Dans une phase III correspondant aux étapes S3 à S5, l'état effacé des cellules mémoire lues à l'étape S2 est vérifié, et les mots de la ligne de mot WL<i> comprenant des cellules mémoire mal effacées sont sélectionnés pour être effacés, puis reprogrammés. A l'étape S3, la mémoire est 5 configurée dans un mode de lecture RDM (=ER) prévu pour détecter des cellules mémoire mal effacées. Les cellules mémoire de la ligne de mot WL<i>sont lues dans le mode de lecture sélectionné. Les cellules mémoire appartenant à la colonne k devant recevoir le mot à écrire peuvent ne pas être lues. A l'étape S4, les bits lus dans le mode ER (à l'étape S3) sont 10 comparés aux bits correspondants, mémorisés par les verrous BLT<j,n#k> à l'étape S2. A chaque fois que la comparaison révèle une différence, un verrou SLT<n> de la colonne n à laquelle appartient le bit lu et comparé, est également mis à l'état haut, à l'étape S5. Les bits éventuellement lus dans la colonne k du mot à écrire peuvent ne pas être comparés, mais cela n'est pas 15 nécessaire. En effet, une telle comparaison ne pourra avoir d'autre effet que de commander le passage à l'état haut du verrou SLT<k> de la colonne k, déjà à l'état haut (depuis la phase I). Dans une phase IV correspondant à l'étape S6, les cellules mémoire devant recevoir le mot à écrire et celles sélectionnées durant la phase III sont 20 effacées. Ainsi, à l'étape S6, la mémoire est commandée pour effacer toutes les cellules mémoire appartenant à une colonne de mot k dont le verrou de colonne SLT<k>, SLT<n> est à l'état haut. Dans une phase V correspondant aux étapes S7 à S9, l'état programmé des cellules mémoire lues à l'étape S2 est vérifié, et les mots de 25 la ligne de mot WL<i> comprenant des cellules mémoire mal programmées sont sélectionnés pour être reprogrammés. A l'étape S7, la mémoire est configurée dans un mode de lecture RDM (=PG) prévu pour détecter des cellules mémoire mal programmées. Les cellules mémoire de la ligne de mot WL<i> sont lues dans le mode de lecture PG. Les cellules mémoire 30 appartenant aux colonnes k, n précédemment sélectionnées peuvent ne pas être lues. A l'étape S8, les bits lus dans le mode PG (à l'étape S7) sont comparés aux bits correspondants, mémorisés par les verrous BLT<j,n#k> (à l'étape S2). A chaque fois que la comparaison révèle une différence, un verrou SLT<n> de la colonne n à laquelle appartient le bit lu et comparé, est 35 également mis à l'état haut, à l'étape S9. Les bits éventuellement lus dans la colonne k du mot à écrire peuvent ne pas être comparés, mais cela n'est pas nécessaire. En effet, une telle comparaison ne pourra avoir d'autre effet que de commander le passage à l'état haut du verrou SLT<k> de la colonne k, déjà à l'état haut (depuis la phase I ou III).

Dans une dernière phase VI correspondant à l'étape S10, toutes les cellules mémoire devant être programmées pour le mot à écrire DT et celles appartenant aux mots sélectionnés durant les phases III et V sont programmées. A l'étape S10, tous les bits à l'état programmé mémorisés dans les verrous de ligne de bit BLT<j,n> appartenant à des colonnes dont le verrou SLT<n> est à l'état haut, sont transférés dans les cellules mémoire correspondantes de la ligne de mot WL<i>. Le traitement d'une commande d'écriture effectué durant les phases I à VI inclut des opérations de rafraichissement de cellules mémoire dont l'état, programmé ou effacé, pourrait être altéré lors des opérations d'effacement et de programmation effectuées précédemment pour écrire un mot dans d'autres cellules mémoire de la mémoire. Ce traitement est effectué en effaçant et en programmant seulement le mot à écrire et éventuellement d'autres mots présentant une altération, de sorte que le nombre de cycles effectifs d'effacement et de programmation susceptibles d'être supportés par la mémoire n'est que très peu affecté. Il est à noter que plusieurs mots peuvent être chargés dans des verrous de ligne de bit durant la phase I. Dans ce cas, tous les verrous de colonne des mots à charger sont mis à l'état haut. A noter également que les phases I à VI peuvent être exécutées dans le temps généralement imparti pour réaliser une opération d'écriture complète dans une mémoire EEPROM. En effet, le traitement de d'écriture d'un ou plusieurs mots dans une page (ou ligne de mot) comporte trois lectures de la page, effectuées aux phases II, III et V. La lecture d'un octet dans une page dure typiquement 200 ns. La lecture séquentielle, octet par octet, d'une page complète de 512 octets, est donc effectuée en environ 100 ps. Ces trois lectures de page peuvent donc être effectuées en environ 300 ps, ce qui est négligeable par rapport à la durée normale d'un cycle d'écriture qui est typiquement de 3 à 5 ms. Il est à noter également que les phases IV et V peuvent être exécutées dans un ordre inverse. Cependant, l'ordre d'exécution des phases IV et V présenté sur la figure 1 présente l'avantage de permettre de détecter immédiatement des perturbations de l'état programmé des cellules mémoire de la ligne de mot WL<i>, résultant de l'effacement des cellules mémoire réalisé durant la phase IV. Par ailleurs, les seconde et troisième lectures de la ligne de mot peuvent porter sur l'ensemble des cellules de la ligne de mot ou seulement sur les cellules mémoire n'appartenant pas à des mots préalablement sélectionnés en écriture, à l'étape Si et éventuellement à l'étape S5. En effet, les mots préalablement sélectionnés en écriture aux étapes Si et S5 sont effacés et reprogrammés aux étapes S6 et S10. Le test de l'état effacé ou programmé des cellules mémoire de ces mots peut être effectué par commodité, puisqu'il entrainera simplement la sélection pour les étapes S6 et S10 de mots déjà sélectionnés. Selon une variante de réalisation, toutes les cellules mémoire de la ligne WL<i> sont lues dans les modes de lecture RDM=ER et PG (phases III et V), mais seuls les bits lus dans les colonnes non sélectionnées (dont le verrou SLT<n> est à l'état bas) sont comparés aux bits correspondants, mémorisés par les verrous BLT<j,n>. Selon une autre variante de réalisation, toutes les cellules mémoire de la ligne WL<i> sont lues dans les modes de lecture RDM=ER et PG (phases III et V), et tous les bits lus sont comparés aux bits correspondants, mémorisés par les verrous BLT<j,n>, ce qui a pour effet de commander le basculement à l'état haut de verrous SLT<k> déjà à l'état haut, correspondant aux colonnes devant recevoir les mots à écrire, et les colonnes des mots devant être reprogrammés, détectés durant la phase III. La figure 2 représente un plan mémoire MA et des décodeurs de ligne YDEC et de colonne XDC1 d'une mémoire EEPROM effaçable par mot. Le plan mémoire MA comprend des cellules mémoire CL agencées en lignes de mot WL<i> et en lignes de bit BL<j,k> transversales aux lignes de mot, plusieurs lignes de bit formant une colonne de mot C<k>, C<k+1>. Par souci de clarté, seules quatre lignes de mot et deux colonnes de mot ont été représentées. Chaque cellule mémoire CL comporte de façon classique un transistor à grille flottante FGT en série avec un transistor d'accès AT, ici de type MOS. Les transistors d'accès AT des cellules mémoire sont reliés par leur drain aux lignes de bit BL<j,k> (j étant un indice compris entre 0 à 7 dans l'exemple de la figure 2). Les cellules mémoire à l'intersection d'une ligne de mot et d'une colonne de mot forment un groupe de cellules mémoire comprenant M cellules mémoire et permettant de mémoriser un mot binaire de M bits (M=8 dans l'exemple de la figure 2). Le décodeur de colonne XDC1 comprend des verrous de ligne de bit BLT1<j,k> qui sont connectés aux lignes de bit BL<j,k> et qui sont pilotés par des signaux de sélection de colonne SLC<k> fournis par un circuit de décodage CDC1. Plus particulièrement, les verrous de ligne de bit BLT1<j,k> des lignes de bit BL<j,k> d'une même colonne C<k> sont pilotés par le même signal de sélection de colonne SLC<k>. Les verrous BLT1<j,k> sont par ailleurs reliés à un bus de donnée DB de la mémoire, et fournissent en phase de programmation de cellules mémoire, une haute tension de programmation par exemple fournie par une pompe de charge. Cette tension de programmation n'est fournie que si le bit correspondant reçu via le bus DB présente la valeur logique de programmation (par exemple la valeur 1), car dans le cas contraire (valeur 0) la cellule mémoire visée doit rester dans l'état effacé. Les grilles des transistors d'accès AT des cellules mémoire d'une même ligne de mot WL<i> sont reliées à une ligne de sélection SEL<i> commune, qui est pilotée par le décodeur de ligne YDEC. Les grilles des transistors FGT des cellules mémoire d'une même ligne de mot WL<i> sont reliées à une ligne de contrôle de grille CGL<i>, qui est également pilotée par le décodeur de ligne YDEC. Le décodeur YDEC comporte ainsi, pour chaque ligne de mot WL<i>, deux sorties distinctes contrôlant respectivement la ligne de sélection SEL<i> et la ligne CGL<i>. Les lignes de source des transistors FGT des cellules mémoire d'une même colonne C(k) sont connectées à une ligne de source commune SL<k>. Chaque ligne de source SL<k> est pilotée par un verrou de colonne SLT1<k> du décodeur XDC1, le décodeur XDC1 comprenant autant de verrous de colonne SLT1<k> que de colonnes C<k> à sélectionner individuellement. Ainsi, la répartition des cellules mémoire en colonnes pour obtenir des groupes de cellules mémoire est obtenue ici par la prévision de lignes de source SL<k> communes à toutes les cellules mémoire d'une même colonne C<k>. Il s'ensuit que la ligne de contrôle CGL<i> d'une ligne de mot WL<i> peut être utilisée pour contrôler tous les transistors FGT des cellules mémoire de la ligne de mot.

Les verrous de ligne de source SLT1<k> sont pilotés par les signaux de sélection de colonne SLC<k> fournis par le circuit de décodage CDC1, et appliquent aux lignes de source des tensions différentes selon que les colonnes correspondantes sont sélectionnées ou non par le circuit CDC1. Ainsi, en phase d'effacement de cellules mémoire, les verrous de ligne de source SLT1<k> appliquent une tension de référence Vref (par exemple nulle) aux lignes de source des cellules mémoire à effacer, et une tension d'inhibition Vsinh aux lignes de source des cellules mémoire à ne pas effacer. Le décodeur de ligne YDEC et le circuit CDC1 reçoivent respectivement les bits de poids fort et les bits de poids faible d'une adresse circulant sur un bus d'adresse AD relié à un registre d'adresse ADRG. Le décodeur YDEC applique des signaux de commande aux lignes CGL<i> et aux lignes SEL<i>. Le circuit CDC1 fournit les signaux de sélection de colonne SLC<k> aux verrous de ligne de source SLT1<k> et aux verrous de ligne de bit BLT1<j,k>. Ces divers signaux sont fonction de l'adresse présente sur le bus AD. Comme les verrous BLT1<j,k> reçoivent les signaux de sélection de colonne SLC<k>, tous les verrous BLT1<j,k> d'une même colonne C<k> sont activés simultanément lors de l'activation du verrou de colonne SLT1<k> correspondant, ce qui permet de programmer simultanément les cellules mémoire d'un même groupe. Le mot à écrire dans les cellules mémoire d'un groupe sélectionné est fourni par un bus de donnée DB comportant plusieurs lignes de transmission, chaque ligne étant connectée à tous les verrous de ligne de bit BLT1<j,k> d'un même rang j. Par ailleurs, tous les verrous de ligne de bit BLT1<j,k> sont reliés à des amplificateurs de lecture RDA par l'intermédiaire d'un bus de lecture RDB. Pour chaque colonne C<k> et chaque ligne de mot WL<i>, les 25 opérations d'effacement et de programmation des cellules mémoire sont réalisées à l'aide : des verrous de ligne de bit BLT1<j,k> qui pilotent les lignes de bit BL<j,k> de la colonne sélectionnée, du décodeur YDEC de lignes de mot WL<i> qui pilote la ligne de contrôle 30 de grille CGL<i> et la ligne de sélection SEL<i> de la ligne de mot sélectionnée, et des verrous de ligne de source SLT1<k>. La figure 3 représente un ensemble de cellules mémoire du plan mémoire MA et illustre une opération d'effacement d'un groupe M de cellules 35 mémoire. L'effacement des cellules mémoire du groupe M dans une ligne de mot WL<i> est effectué en appliquant à la ligne CGL<i> de contrôle de grille correspondante une tension positive Vpp1, par exemple fournie par une pompe de charge. La tension Vpp1 est par exemple comprise entre 12 et 18V (par exemple 17 V). Simultanément, les autres lignes de contrôle de grille CGL<I> (avec I i), par exemple les lignes CGL<i-1> et CGL<i+1>, la ligne de source SL<k> et toutes les lignes de sélection SEL<i> sont portées à un potentiel de référence Vref, par exemple égal à 0 volt (reliées à la masse). En outre, toutes les lignes de bit BL<j,k> sont simultanément portées à un potentiel flottant FL ou à haute impédance, ou bien au potentiel Vref. Pour n'effacer que les cellules mémoire du groupe M (c'est-à-dire un mot) appartenant à la colonne C<k> et la ligne de mot WL<i>, seule la ligne de source SL<k> de la colonne C<k> reçoit la tension de référence Vref, pendant que toutes les autres lignes de sources SL<n> (avec n k), par exemple la ligne de source SL<k+1>, reçoivent une tension d'inhibition Vsinh. De cette manière, la chute de tension entre la grille de contrôle et le drain des transistors FGT est égale à Vpp1 - Vsinh, la tension Vsinh étant choisie suffisamment élevée pour inhiber l'effacement des cellules mémoire recevant cette tension. Selon un mode de réalisation, la tension Vsinh est choisie suffisamment basse pour que les transistors de sélection AT et les transistors dans les amplificateurs de lecture puissent être réalisés avec une architecture basse tension, donc plus réduite en surface de circuit intégré qu'une architecture haute tension. Ainsi, la tension Vsinh est fixée à une valeur de l'ordre de 3 à 6 V typiquement. Une tension d'inhibition plus faible pourrait ne pas inhiber correctement l'effacement, et une tension d'inhibition plus élevée pourrait ne pas être compatible avec les contraintes de fuite ou de claquage des transistors du plan mémoire MA. La chute de tension entre la grille de contrôle et le drain des transistors FGT peut donc atteindre une valeur trop élevée pour éviter une extraction d'électrons par effet tunnel à travers la couche d'oxyde tunnel des transistors à grille flottante FGT. Il en résulte qu'une cellule mémoire à l'état programmé, non sélectionnée de la ligne de mot WL<i> sélectionnée peut subir un effacement progressif très lent pouvant s'étendre sur plusieurs dizaines, centaines ou milliers de cycles d'effacement appliqués à la ligne de mot sélectionnée, avant qu'elle soit lue comme mal effacée lors de la lecture en mode RDM=ER.

La figure 4 montre le même ensemble de cellules mémoire que celui représenté sur la figure 3, et illustre une opération de programmation de cellules mémoire CL1, CL2 appartenant au groupe M préalablement effacé situé dans une colonne C<k> et appartenant à la ligne de mot WL<i>. Selon un mode de réalisation, cette opération comprend les opérations suivantes : appliquer une tension Vd1 aux lignes de bits BL<j,k> des cellules mémoire CL1, CL2 à programmer, tout en portant toutes les autres lignes de bits au potentiel de référence Vref ou à un potentiel flottant, appliquer la tension Vd1 (par exemple égale à 5 V) à la ligne SEL<i> de la ligne de mot WL<i>, tandis que les lignes de sélection des autres lignes de mot sont portées au potentiel de référence Vref, appliquer une haute tension Vpp2 négative (par exemple égale à -10 V), par exemple fournie par une pompe de charge, à la ligne de contrôle de grille CGL<i> de la ligne de mot WL<i>, et porter toutes les lignes de source SL<k> à la tension Vref. Les transistors FGT des cellules mémoire non sélectionnées de la ligne de mot WL<i> sélectionnée reçoivent donc sur leur grille la tension Vpp2 et sur leur drain la tension Vref, soit une tension de perturbation en programmation égale à la différence de potentiel entre le drain et la grille des transistors à grille flottante, soit Vpp2 - Vref. La tension de perturbation Vpp2 - Vref peut atteindre une valeur suffisante en valeur absolue (IVpp2 - Vref) pour injecter des électrons par effet tunnel à travers la couche d'oxyde tunnel des transistors à grille flottante FGT. Les cellules mémoire à l'état effacé, non sélectionnées de la ligne de mot sélectionnée peuvent donc subir une programmation progressive très lente sur plusieurs dizaines, voire plusieurs centaines ou milliers de cycles de programmation de la ligne de mot sélectionnée.

Les valeurs des signaux de contrôle pendant des opérations d'effacement et de programmation, ainsi que de pendant une opération de lecture, sont résumées dans le tableau 1 suivant. Tableau 1 Opération EFFACEMENT PROGRAMMATION LECTURE Signal de contrôle SEL<i> X Vd1 Vdd SEL<I> (H) X Vref Vref CG<i> Vpp1 Vpp2 Vrd CG<I> (H) Vref Vref Vrd BL<j,k> Flottant Vd1 Vsns BL<j,n> (rik) Flottant Vref X SL<k> Vref Vref Vref SL<n> (rik) Vsinh Vref Vref Dans ce tableau, "X" signifie indifférent. A titre d'exemple, la tension Vref est égale à 0 V (masse), les tensions Vdd, Vd1 et Vsinh sont comprises entre 3 et 6 V, par exemple égales à 4 V, la tension Vpp1 est comprise entre 13 et 18 V, par exemple égale à 17 V, la 5 tension Vpp2 est comprise entre -8 et -15 V, par exemple égale à -13 V. La tension Vsns est de l'ordre de 1 V et la tension Vrd est ajustée entre 0 et 2 V en fonction du mode de lecture RDM. La tension Vdd peut être la tension d'alimentation de la mémoire. La tension Vd1 doit être régulée à une valeur fixe pour contrôler le courant tunnel dans les transistors FGT. A cet effet, la 10 tension Vd1 peut être fournie par une pompe de charge de la mémoire. Les tensions de commande de la mémoire présentées dans le tableau 1 font apparaître que les transistors de sélection AT des cellules mémoire n'ont à supporter que de basses tensions comprises entre 0 et 4 V. Les transistors à grille flottante FGT ne reçoivent sur leur drain également que 15 des basses tensions. La taille des cellules mémoire et les distances entre les cellules mémoire peuvent donc être réduites, par rapport à des cellules mémoire devant recevoir des tensions plus élevées. De telles tensions permettent de réduire la surface du plan mémoire MA typiquement d'un facteur 4. Par ailleurs, le plan mémoire MA est effaçable par mot sans mettre 20 en oeuvre des transistors de contrôle de grille par colonne comme dans une architecture de mémoire EEPROM classique effaçable par mot. La suppression des transistors de contrôle de grille permet également un gain de place important du fait que ces transistors occupent une surface relativement importante pour pouvoir commuter des hautes tensions. 25 La figure 5 représente une mémoire MEM de type EEPROM effaçable par mot, adaptée selon un mode de réalisation pour pouvoir mettre en oeuvre le traitement d'écriture de la figure 1. La mémoire MEM comprend le plan mémoire MA de la figure 2, le registre d'adresse ADRG, un registre de donnée DTRG, et des décodeurs XDEC et YDEC. La mémoire MEM 30 comprend également des amplificateurs de lecture RDA connectés à un bus de lecture RDB, un comparateur CMP et un circuit logique de contrôle LCT. Le circuit LCT peut être réalisé à l'aide d'une simple machine d'état à états finis. Le registre d'adresse ADRG est chargé avec une adresse de lecture ou d'écriture de la mémoire par le circuit LCT à la réception d'une commande de lecture ou d'écriture. Le registre de donnée DTRG est chargé avec une donnée à écrire par le circuit LCT à la réception d'une commande d'écriture. A la réception d'une commande de lecture, le registre de donnée DTRG reçoit une donnée lue, fournie par les amplificateurs RDA par l'intermédiaire du bus DB. La donnée lue figurant dans le registre DTRG est transmise en sortie de la mémoire par le circuit LCT. Le décodeur XDEC comprend des verrous de ligne de bit BLT<j,k> et de colonne SLT<k> et un circuit de décodage CDEC. Le bus de lecture RDB est connecté à chacun des verrous de ligne de bits BLT<j,k>. Le circuit LCT commande les verrous de ligne de bit BLT<j,k> et de colonne SLT<k>. Le circuit LCT commande également les amplificateurs de lecture RDA pour sélectionner l'un des modes de lecture N, ER et PG précédemment décrits. Le circuit de décodage CDC1 montré sur la figure 2 est remplacé par le circuit de décodage CDEC. Le circuit CDEC fournit aux verrous SLT<k> et BLT<j,k> de chaque colonne k le signal de sélection de colonne SLC<k>. Le circuit LCT fournit également un signal d'activation SCA à chacun des verrous de ligne de source SLT<k>. Le circuit CDEC fournit également des signaux de contrôle OCS<k> et NOCS<k> aux verrous de ligne de bit BLT<j,k> de chaque colonne k en fonction de la phase de traitement d'écriture en cours. Chacun des verrous SLT<k> fournit un signal de sélection de colonne CA<k> aux verrous BLT<j,k> de la même colonne k. Chacun des verrous BLT<j,k> est connecté à une ligne LTB<j> respective de rang j d'un bus de sortie LTB transmettant au comparateur CMP l'état des verrous BLT<j,k> d'une colonne k. Le comparateur CMP est également connecté à un multiplexeur de bus BMX qui est connecté au bus de donnée DB et à un bus de sortie des amplificateurs de lecture RDA. Le multiplexeur BMX est commandé par un signal de commande CX fourni par le circuit LCT, pour transmettre un mot lu par les amplificateurs de lecture RDA soit vers le bus DB, soit vers le comparateur CMP, en fonction de la phase de traitement d'écriture en cours. Le comparateur CMP fournit au circuit logique LCT un signal de comparaison CS dont l'état dépend du résultat de la comparaison d'un mot lu dans des verrous BLT<j,k> d'une colonne k sélectionnée et fourni par le bus LTB, et d'un mot lu dans les cellules mémoire de la colonne k et de la ligne de mot WL<i> dans le mode ER ou PG et fourni en sortie des amplificateurs RDA.

La figure 6 représente des circuits d'un verrou de ligne de bit BLT<j,k>, selon un exemple de réalisation. Le verrou BLT<j,k> comprend deux inverseurs1N1,1N2 montés tête-bêche et assurant la fonction de verrou proprement-dite, une porte logique AG1 de type ET, des transistors Ni à N6 de type MOS à canal n, et un transistor P1 de type MOS à canal p. L'entrée de l'inverseur 1N1 et la sortie de l'inverseur 1N2 sont connectées à une entrée de la porte AG1 et au drain du transistor Ni. Le transistor Ni comprend une borne de source reliée à la masse et une borne de grille recevant un signal d'initialisation RST. La sortie 101 de l'inverseur 1N1 et l'entrée de l'inverseur 1N2 sont connectées à une borne de drain du transistor N2. Le transistor N2 comprend une borne de grille recevant du verrou SLT<k> de la colonne k correspondante un signal SLC'<k>, et une borne de source connectée à une borne de drain du transistor N3. Le transistor N3 comprend une borne de grille connectée à une ligne DB<j> de rang j du bus de donnée DB, et une borne de source connectée à la masse. La sortie de l'inverseur 1N2 est connectée à des bornes de drains du transistor P1 et du transistor N4. Les transistors P1 et N4 comprennent des bornes de source connectées à une ligne LTB<j> de rang j du bus LTB. Les transistors N4 et P1 comprennent des bornes de grille recevant respectivement les signaux OCS<k> et NOCS<k> qui sont en permanence dans des états logiques opposés. De cette manière, la tension fournie au bus LTB n'est pas réduite par la tension de seuil de l'un ou l'autre des transistors P1 et N4, et peut atteindre 0 et la tension d'alimentation du circuit, selon l'état du bit mémorisé par le verrou 1N1-1N2.

La porte AG1 comprend une autre entrée recevant le signal CA<k>. La sortie de la porte AG1 est connectée à une borne de drain du transistor N5. Le transistor N5 comprend une borne de grille recevant un signal de commande de programmation PGM, et une borne de source connectée à une borne de drain du transistor N6 et à la ligne de bit BL<j,k>. Le transistor N6 comprend une borne de grille recevant le signal de sélection de colonne SLC<k>, et une borne de source connectée à la ligne RDB<j> de rang j du bus de lecture RDB. Le basculement à l'état bas du verrou 1N1-1N2 est déclenché par une impulsion fournie par le signal RST pendant laquelle le transistor Ni est passant. Dans cet état, la sortie 101 de l'inverseur 1N1 est maintenue à l'état haut et la sortie de l'inverseur 1N2 est maintenue à l'état bas. Le basculement à l'état haut du verrou 1N1-1N2 est déclenché par le passage à l'état haut du signal SLC'<k> et le passage à l'état haut du signal DB<j>, rendant les transistors N2, N3 passants. Dans cet état, la sortie 101 de l'inverseur 1N1 est maintenue à l'état bas et la sortie de l'inverseur 1N2 est maintenue à l'état haut. La figure 7 représente des circuits d'un verrou de ligne de source SLT<k>, selon un exemple de réalisation. Le verrou SLT<k> comprend deux inverseurs 1N11, 1N12 montés tête-bêche et assurant la fonction de verrou proprement-dite, deux portes logiques AG11, AG12 de type ET, et des transistors N11 à N13 de type MOS à canal n. L'entrée de l'inverseur 1N11 et la sortie de l'inverseur 1N12 sont connectées à une borne de drain du transistor N11. Le transistor N11 comprend une borne de source reliée à la masse et une borne de grille recevant le signal d'initialisation RST. La sortie 1011 de l'inverseur 1N11 et l'entrée de l'inverseur 1N12 sont connectées à une entrée de la porte AG11, à une entrée de la porte AG12 et à une borne de drain du transistor N12. Une autre entrée de la porte AG11 reçoit un signal de commande d'effacement ERS. La sortie de la porte AG11 est connectée à la ligne de source SL<k>. La porte AG12 reçoit en entrée le signal SLC<k> et un signal de validation EN fourni par le circuit LCT. La sortie de la porte AG12 fournit le signal SLC'<k> aux verrous de ligne de bit BLT<j,k> de la même colonne k. Le transistor N12 comprend une borne de grille recevant le signal de sélection de colonne SLC<k>, et une borne de source connectée à une borne de drain du transistor N13. Le transistor N13 comprend une borne de grille recevant le signal SCA du circuit LCT, et une borne de source connectée à la masse. La sortie de l'inverseur 1N12 fournit le signal CA<k> en sortie du verrou SLT<k> aux verrous de ligne de bit BLT<j,k> de la même colonne k. Comme le verrou 1N1-1N2 de la figure 6, le verrou 1N11-1N12 est à l'état bas lorsque la sortie 1011 de l'inverseur 1N11 est à l'état haut et la sortie de l'inverseur 1N12 est à l'état bas. Le basculement du verrou dans l'état bas est déclenché par une impulsion fournie par le signal RST. Le basculement à l'état haut du verrou 1N11-1N12 est déclenché lorsque les signaux SLC<k> et SCA débloquent les transistors N12, N13. Dans cet état, la sortie 1011 de l'inverseur IN11 est maintenue à l'état bas et la sortie de l'inverseur IN12 est maintenue à l'état haut. D'après le tableau 1, les verrous de ligne de bit BLT<j,k> et de colonne SLT<k> n'ont pas à commuter des hautes tensions. Il en résulte que les verrous BLT<j,k> peuvent être plus compacts car ils n'ont pas besoin de composant haute tension. Les quelques transistors devant être ajoutés dans ces circuits par rapport à des verrous classiques de ligne de bit et de colonne occupent peu de surface de circuit intégré. Les signaux RST, PGM, EN et ERS sont fournis aux verrous BLT<j,k> et SLT<k> par le circuit LCT. Avant d'exécuter phases 1 à VI, le circuit LCT commande l'initialisation de tous les verrous BLT<j,k> et SLT<k> en activant le signal RST. En effet, l'activation du signal RST a pour effet de rendre passant les transistors Ni et N11, et donc de forcer à l'état bas les verrous IN1-1N2 et IN11-1N12 des circuits BLT<j,k> et SLT<k>.

Les figures 8A à 8C sont des chronogrammes des signaux SLC<k>, EN, SCA, SLC'<k>, CA<k>, CA<k> et 101, illustrant le fonctionnement d'un des verrous de colonne SLT<k> durant les phases I, Il, III et V (figure I). La figure 8A correspond à la phase I. Durant cette phase, un mot DT à écrire dans la mémoire est transmis par le bus DB. Le décodage de l'adresse d'écriture ADD par le circuit CDEC permet d'activer l'un des signaux SLC<k> permettant de sélectionner une colonne k. Durant celle phase, le signal EN est mis à l'état haut par le circuit LCT. L'activation à un instant tO du signal SLC<k> de la colonne k sélectionnée, déclenche le passage à l'état haut du signal SLC'<k> à un instant t1. Les transistors N2, N3 de tous les verrous BLT<j,k> de la colonne k ayant un rang j correspondant à un bit à l'état haut du mot DT sur le bus DB (DB<j> à l'état haut), deviennent alors passants. Il en résulte que ces verrous de ligne de bit basculent à l'état haut, à un instant t2, et les autres verrous de ligne de bit restent à l'état bas. Les verrous BLT<j,k> de la colonne k mémorisent donc la valeur du mot DT. Le circuit LCT active ensuite le signal SCA à un instant t3. Comme le signal SLC<k> est également actif pour la colonne k, les transistors N12 et N13 deviennent passants, ce qui a pour effet de faire basculer à l'état haut le verrou IN11-IN12 du circuit SLT<k> de la colonne k, à un instant t4. Le basculement du verrou SLT<k> entraine le passage à l'état bas du signal SLC'<k> à un instant t5. A la fin de la phase I, à un instant t6, le circuit SLT met les signaux SLC<k> et SCA à l'état bas. Les verrous SLT<k> et BLT<j,k> de la colonne k et de rangs j correspondant à un bit à l'état haut du mot DT sont donc à l'état haut. A noter que la phase I peut être exécutée pour charger plusieurs mots contigus dans la ligne de mot WL<i>. Dans ce cas, les instants tO à t6 se produisent pour chaque mot à écrire. Ainsi, à l'issue de la phase I, plusieurs mots peuvent être mémorisés par les verrous BLT<j,k>. Le verrou SLT<k> de chaque colonne k comportant un mot à écrire est donc à l'état haut. La figure 8B correspond au traitement de chaque colonne de mot n durant la phase II. Au début de cette phase, le circuit LCT active le signal EN et maintient à l'état bas le signal SCA. Durant cette phase, le circuit LCT commande les amplificateurs de lecture RDA pour effectuer des lectures de cellules mémoire dans le mode normal N. Ensuite le circuit LCT commande la lecture successive de chacun des mots mémorisés dans la ligne de mot WL<i> sélectionnée par le décodeur YDEC en fonction de l'adresse du mot à lire. A cet effet, le signal SLC<n> est activé successivement pour chaque colonne n pour sélectionner cette dernière. Pour chaque colonne n, le signal SLC<n> est activé à un instant t10. Il en résulte que le signal SLC'<n> passe à l'état haut à un instant t11, seulement si le verrou SLT<n> n'a pas été basculé à l'état haut (lors de la phase I). Si la colonne n est sélectionnée par le signal SLC'<n> à l'état haut, les bits du mot lu sont transférés des cellules mémoires accédées à l'entrée DB<j> des verrous BLT<j,n>, par l'intermédiaire du transistor N6, du bus RDB, des amplificateurs RDA et du bus DB. Le basculement à l'état haut de chaque verrou BLT<j,n>, à un instant t12, est conditionné par l'état haut du signal SLC'<n> et du signal sur la ligne DB<j>. A un instant t13, le circuit LCT met à l'état bas le signal SLC<n>, ce qui fait passer le signal SLC'<n> à l'état bas à un instant t14. Le circuit LCT déclenche ensuite ces opérations pour une colonne suivante jusqu'à ce que toutes les colonnes de la mémoire soient ainsi traitées. Ainsi, le basculement à l'état haut de chaque verrou BLT<j,n> est bloqué dans chaque colonne où un mot doit être écrit (lorsque le verrou SLT<n> de la colonne correspondante n est à l'état haut). Comme précédemment, un bit de rang j, lu dans la ligne i et dans la colonne n, à l'état haut (DB<j>=1) rend passant le transistor N3, le transistor N2 étant passant si le signal SLC<n> est à l'état haut (si le signal SLC<n> est à l'état haut et si le verrou SLT<n> est à l'état bas). Il en résulte qu'à l'issue de la phase II, tous les verrous BLT<j,n#k> mémorisent les mots présents dans les cellules mémoire de la ligne WL<i>, à l'exception des verrous BLT<j,k> appartenant à la colonne k du mot à écrire, ou appartenant aux colonnes des mots à écrire.

Durant la phase III illustrée par la figure 8C correspondant au traitement de chaque colonne de mot n, le circuit LCT maintient le signal EN à l'état bas et commande les amplificateurs de lecture RDA en vue d'effectuer une lecture de cellules mémoire dans le mode de contrôle d'effacement ER, et maintient le signal EN à l'état bas. Ensuite le circuit LCT 10 commande la lecture de chacun des mots mémorisés dans la ligne de mot WL<i> sélectionnée par le décodeur YDEC en fonction de l'adresse à écrire. A chaque lecture des cellules mémoire d'un mot dans une colonne n, le circuit LCT active les signaux SLC, OCS et NOCS à un instant t20, ce qui a pour effet d'activer les signaux SLC<n>, OCS<n> et NOCS<n> de la 15 colonne n par le circuit CDEC. Les transistors P1 et N4 deviennent alors passants, ce qui a pour effet de transmettre l'état de chacun des verrous BLT<j,n> de rang j et de la colonne n à une ligne LTB<j> de rang j du bus LTB. Par ailleurs, comme le signal SLC<n> est à l'état haut le transistor N6 est passant. Les amplificateurs RDA sont donc reliés aux lignes de bit 20 BL<j,n> de la colonne n. Le comparateur CMP reçoit alors par le bus LTB l'état des verrous BLT<j,n> de la colonne n, et par le bus DB (en sortie des amplificateurs RDA) les bits du mot mémorisé dans la ligne de mot WL<i> et dans la colonne n. Le comparateur CMP fournit au circuit LCT le signal CS indiquant si les mots ainsi comparés, reçus par les bus LTB et DB, sont 25 identiques ou différents. Si les mots comparés sont différents, le circuit LCT active le signal SCA à un instant t21, ce qui a pour effet de faire basculer à l'état haut le verrou SLT<n> sélectionné par le signal SLC<n>, et donc de faire passer à l'état haut le signal CA<n> à un instant t22. A un instant t23, le signal SLC<n> est désactivé, pour passer au traitement de la colonne 30 suivante (instant t20). A l'issue de la phase III, lorsque toutes les colonnes de la mémoire sont ainsi traitées, tous les verrous SLT<n> correspondant dans la mémoire à des mots ayant des bits détectés dans un état mal effacé, sont donc à l'état haut, pour indiquer que les cellules mémoire correspondantes devront être effacées et reprogrammées.

Selon une variante de réalisation, le circuit LCT peut commander une lecture systématique et une comparaison pour toutes les colonnes. Comme certaines des cellules mémoire de chaque colonne de mot à écrire peuvent être dans des états différents des verrous BLT<j,k>, la comparaison révélera une différence et donc entrainera une commande de basculement à l'état haut du verrou de la colonne de mot à écrire qui est déjà à l'état haut. Selon une autre variante de réalisation, le circuit LCT teste l'état du verrou SLT<k> de chaque colonne de mot k avant de commander la lecture et la comparaison, et passe directement à la colonne de mot suivante si le verrou SLT<k> est à l'état haut. Durant la phase IV, le circuit LCT active le signal ERS, ce qui a pour effet d'appliquer une tension nulle aux lignes de source SL<n> des verrous SLT<n> à l'état haut (sortie de la porte AG11 à l'état bas), et la tension d'alimentation (=Vsinh) du circuit SLT<n> aux lignes de source SL<n> des verrous SLT<n> à l'état bas (sortie de la porte AG11 à l'état haut). En pratique certaines des tensions appliquées au plan mémoire doivent être régulées à des valeurs fixes bien définies. A cet effet, les circuits des verrous SLT sont alimentés par une pompe de charge de la mémoire qui fournit des tensions régulées adéquates. Le circuit LCT maintient également les signaux PGM, EN et les signaux SLC<k> de toutes les colonnes à l'état bas. Les transistors N5, N6 sont donc bloqués, ce qui a pour effet de maintenir toutes les lignes de bit BL<j,k> à un potentiel flottant. Il en résulte que toutes et seulement les cellules mémoire de la ligne WL<i> appartenant à une colonne n dont le verrou SLT est à l'état haut sont complètement effacées. En revanche, les cellules mémoire dont la source est reliée à un verrou SLT<k> à l'état bas reçoivent sur leur source la tension Vsinh et donc ne sont pas effacées. En réalité, la tension Vsinh est insuffisante pour garantir qu'une extraction d'une quantité infime de charges électriques dans les grilles flottantes des transistors FGT ne peut pas se produire.

Durant la phase V également illustrée par la figure 8C, le circuit LCT maintient le signal EN à l'état bas et commande les amplificateurs de lecture RDA en vue d'effectuer une lecture de cellules mémoire dans le mode de contrôle de programmation PG, et maintient le signal EN à l'état bas. Ensuite le circuit LCT commande la lecture successive de chacun des mots mémorisés dans la ligne de mot WL<i> sélectionnée.

A chaque lecture d'un mot dans une colonne n, le circuit LCT active les signaux SLC, OCS et NOCS, ce qui a pour effet d'activer les signaux SLC<n>, OCS<n> et NOCS<n> par le circuit CDEC, à l'instant t20. Les transistors P1 et N4 deviennent alors passants, ce qui a pour effet de 5 transmettre l'état de chacun des verrous BLT<j,n> de la colonne n au bus LTB. Par ailleurs, comme le signal SLC<n> est à l'état haut le transistor N6 est passant. Les amplificateurs RDA sont donc reliés aux lignes de bit BL<j,n> de la colonne n. Le comparateur CMP reçoit alors par le bus LTB l'état des verrous BLT<j,n> de la colonne n, et par le bus DB (en sortie des 10 amplificateurs RDA) les bits du mot mémorisé dans la ligne de mot WL<i> et dans la colonne n. Le comparateur CMP fournit alors au circuit LCT un signal CS indiquant si les mots ainsi comparés sont identiques ou différents. Si les mots comparés sont différents, le circuit LCT active le signal SCA, à l'instant t21, ce qui a pour effet de faire basculer à l'état haut le verrou SLT<n> 15 sélectionné par le signal SLC<n>, et donc de faire passer à l'état haut le signal CA<n> à l'instant t22. A l'issue de la phase V, tous les verrous SLT<n> correspondant dans la mémoire à des mots ayant des bits détectés dans un état mal programmé, sont à l'état haut. Selon une variante de réalisation, le circuit LCT peut commander une 20 lecture systématique et une comparaison pour toutes les colonnes. Comme les cellules mémoire de chaque colonne de mot k sélectionnée par un verrou de colonne SLT<k> à l'état haut, peuvent être dans des états différents des verrous BLT<j,k>, la comparaison révélera une différence (signal CS activé) et donc entrainera une commande de basculement à l'état haut du verrou 25 SLT<k> qui est déjà à l'état haut. Selon une autre variante de réalisation, le circuit LCT teste l'état du verrou SLT<k> de chaque colonne de mot k avant de commander la lecture et la comparaison, et passe directement à la colonne de mot suivante si le verrou SLT<k> est à l'état haut. 30 Durant la phase VI, le circuit LCT active le signal PGM, et maintient le signal EN à l'état bas. Il en résulte que le transistor N5 devient passant. Par ailleurs, la sortie de la porte AG1 est à l'état haut dans tous les verrous de ligne de bit BLT<j,n> à l'état haut des colonnes n dont le signal CA<n> est à l'état haut. Il est à noter que comme le signal SLC<k> (et donc le signal 35 SLC'<k>) est inactif pour toutes les colonnes, le transistor N6 reste bloqué dans tous les verrous BLT<j,k>. Les lignes de bit BL<j,n> reçoivent par l'intermédiaire du transistor N5 soit une tension nulle pour les lignes de bit connectées à un verrou BLT<j,n> à l'état bas et n'appartenant pas à une colonne n dont le signal CA<n> est à l'état haut, soit une tension égale à la tension Vd1, pour les lignes de bit connectées à un verrou BLT<j,n> à l'état haut et appartenant à une colonne n sélectionnée par l'activation du signal CA<n>. A cet effet, la tension Vd1 peut être fournie en tant que tension d'alimentation aux verrous BLT<j,k>. Les cellules mémoire de la ligne WL<i> accédée, détectées mal 10 effacées ou mal programmées sont donc effacées et/ou programmées. En outre, seules ces cellules mémoire avec celles devant recevoir les mots DT à écrire sont accédées en effacement et programmation. Dans le cas où un verrou SLT<n> doit être basculé à l'état haut à la suite d'une comparaison révélant une cellule mal effacée ou mal 15 programmée, le signal EN est maintenu à l'état bas. Par conséquent, le signal SLC'<n> reste à l'état bas. Il en résulte qu'un verrou de ligne de bit BLT<j,n> ne peut pas basculer à l'état haut entre les instants t3 et t5, sachant qu'une donnée lue peut être présente sur le bus DB à ce moment là. La figure 9 représente des courbes Cl, C2, C3 de variation d'un 20 nombre N de cellules mémoire, respectivement à l'état programmé, vierge et effacé, en fonction de la tension de seuil Vt de leur transistor à grille flottante FGT. Les courbes Cl, C2, C3 présentent la forme de courbes de Gauss centrées sur des tensions de seuil Vtp pour les cellules mémoire à l'état programmé, Vtv pour les cellules mémoire à l'état vierge et Vte pour les 25 cellules mémoire à l'état effacé. Dans l'exemple de la figure 9, Vtp est égale à -0,5 V, Vtv est égale à 1 V et Vte égale à 2,5 V. La tension de lecture normale Vn (=Vrd) appliquée par le décodeur YDEC à la grille de contrôle d'un transistor FGT d'une cellule à lire (à la ligne CGL<i>), peut être choisie égale ou voisine de la tension Vtv. 30 Selon un mode de réalisation, les modes de lecture RDM de contrôle de programmation PG et d'effacement ER sont définis en ajustant la tension de grille de contrôle CGL<i> appliquée aux transistors FGT à une tension de lecture Vpg pour le mode de contrôle de programmation PG et à une tension de lecture Ver pour le mode de contrôle d'effacement ER. La sélection d'un 35 mode de lecture RDM est commandée par le circuit LCT en ajustant la tension d'alimentation du décodeur YDEC fournie par une pompe de charge de la mémoire. Selon un mode de réalisation, la tension Vpg est fixée à une valeur intermédiaire entre les tensions Vtp et Vn, à une valeur la plus petite possible correspondant à un nombre N de transistors FGT nul sur la courbe Cl. En d'autres termes, la tension Vpg est choisie de manière à ce que 100% des cellules mémoire correctement programmées soient détectées comme tel vis-à-vis de la distribution gaussienne de la courbe Cl. Ainsi, on évite que des cellules mémoire soient détectées mal programmées et programmées à chaque test effectué durant la phase V. Dans l'exemple de la figure 9, la tension Vpg est choisie égale à 0,2 V. Selon un mode de réalisation, la tension de lecture Ver pour le mode de contrôle d'effacement ER est fixée à une valeur intermédiaire entre les tensions Vn et Vte, à une valeur la plus grande possible correspondant à un nombre N de transistors FGT nul sur la courbe C3. En d'autres termes, la tension Ver est choisie de manière à ce que 100% des cellules mémoire correctement effacées soient détectées comme tel vis-à-vis de la distribution gaussienne de la courbe C3. Ainsi, on évite que des cellules mémoire soient détectées mal effacées et effacées à chaque test effectué durant la phase III. Dans l'exemple de la figure 9, la tension Ver est choisie égale à 1,8 V. Selon un autre mode de réalisation, la sélection d'un mode de lecture RDM est commandée par le circuit LCT en ajustant un courant de lecture fourni par les amplificateurs de lecture RDA. Ainsi, le courant de lecture dans le mode de contrôle d'effacement ER peut être fixé à une valeur inférieure au courant de lecture dans le mode de lecture normal N, et le courant de lecture dans le mode de contrôle de programmation PG peut être fixé à une valeur supérieure au courant de lecture dans le mode normal N. A titre d'exemple, si le courant de lecture dans le mode normal est à 2 pA, le courant de lecture dans les modes ER et PG peuvent être fixés respectivement à environ 1 pA et à environ 3 pA. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention ne s'applique pas nécessairement à des mémoires correspondant à l'architecture de la figure 2, mais peut s'appliquer à d'autres architectures de mémoire à base de transistors à grille flottante dans lesquelles les tensions de commande peuvent être réduites moyennant un rafraichissement de l'état de certaines cellules mémoire. En effet, la présente invention réside dans le fait qu'en intégrant dans un cycle d'écriture des opérations de rafraichissement de cellules mémoire, il est possible de réduire les tensions de commande mises en oeuvre notamment lors de l'effacement et la programmation de cellules mémoire. Ainsi, les différentes tensions de commande de la mémoire, fournies précédemment, sont spécifiques de l'architecture de mémoire présentée, et donc n'ont été présentées qu'à titre d'exemple. L'adaptation de ces tensions de commande à une autre architecture de mémoire peut être effectuée aisément sans sortir du cadre de la présente invention. La présente invention s'applique plus généralement aux mémoires EEPROM ayant une granularité en effacement inférieure ou égale à une page ou ligne de mot. Les tensions appliquées aux cellules mémoire de la mémoire en effacement et programmation ne conduisent pas nécessairement à la fois à un effacement progressif des cellules mémoire programmées de la ligne de mot et à une programmation progressive des cellules mémoire effacées de la ligne de mot. Ainsi, seul un rafraichissement en effacement ou en programmation peut être nécessaire. En outre, la présente invention peut également s'appliquer à l'effacement seul d'un ou plusieurs mots dans une ligne de mot de la mémoire, sachant qu'un tel effacement peut nécessiter un rafraichissement en programmation des autres cellules mémoire de la même ligne de mot, ou peut être mis à profit pour effectuer un rafraichissement en effacement de ces autres cellules mémoire.

En outre, les opérations de vérification de l'état effacé et programmé des cellules mémoire de la page où doivent être écrites les données à écrire ne portent pas nécessairement sur toute une page ou ligne de mot, mais peuvent porter seulement sur une fraction de la page, par exemple la moitié de la page. Les opérations de contrôle des états effacé et programmé des cellules mémoire de la page peuvent être également effectuées dans n'importe quel ordre. Il importe simplement que l'opération de contrôle de l'état effacé soit effectuée avant l'opération d'effacement, que l'opération de contrôle de l'état programmé soit effectuée avant l'opération de programmation, et que l'opération d'effacement soit effectuée avant l'opération de programmation.

Par ailleurs, d'autres moyens que les verrous de ligne de bit, peuvent être mis en oeuvre pour mémoriser des bits mémorisés dans une ligne de mot sélectionnée et des bits de mot à écrire. De même, d'autres moyens peuvent être mis en oeuvre pour sélectionner des mots de la ligne de mot sélectionnée à programmer et éventuellement à effacer. Ces moyens peuvent par exemple comprendre des cellules de registre.

Claims (16)

1. REVENDICATIONS1. Procédé d'écriture dans une mémoire EEPROM, le procédé comprenant des étapes consistant à: recevoir par la mémoire une commande d'écriture indiquant la valeur (DT) d'une donnée à écrire et une adresse d'écriture (ADD) dans la mémoire, mémoriser dans des premières unités de mémoire (BLT<j,k>), la valeur de la donnée à écrire, sélectionner un mot à modifier, formé de premières cellules mémoires appartenant à une ligne de mot (WL<i>) et une colonne de mot (C<k>) de la mémoire, correspondant à l'adresse d'écriture, la colonne de mot comprenant plusieurs premières lignes de bit (BL<j,k>) transversales à la ligne de mot et connectées aux premières cellules mémoire, effacer les cellules mémoire formant le mot à modifier, mémoriser dans des secondes unités de mémoire (BLT<j,n#k>) des bits lus selon un premier mode de lecture normal (N) dans des secondes cellules mémoire de la ligne de mot, reliées à des secondes lignes de bit (BL<j,n#k>), distinctes des premières lignes de bit, lire dans un second mode de lecture (ER, PG) les bits mémorisés dans les secondes cellules mémoire, sélectionner chaque mot mémorisé par les secondes cellules mémoire, et comprenant au moins un bit ayant des états différents dans les premier et second modes de lecture, et programmer chacune des premières et secondes cellules mémoire appartenant à un mot sélectionné et correspondant à un bit à l'état programmé dans les première et secondes unités de mémoire.
2. 2. Procédé selon la revendication 1, dans lequel le second mode de lecture (ER) est un mode de contrôle d'un état effacé des cellules mémoire de la mémoire, l'effacement du mot à modifier en mémoire étant effectué en effaçant toutes les cellules mémoire de la ligne de mot appartenant à un mot sélectionné, et avant la programmation des premières et secondes cellules mémoire.
3. 3. Procédé selon la revendication 1, dans lequel le second mode de lecture (PG) est un mode de contrôle d'un état programmé des cellules mémoire de la mémoire.
4. 4. Procédé selon la revendication 3, comprenant des étapes consistant à : lire les bits mémorisés dans les secondes cellules mémoire de la ligne de mot, dans un troisième mode de lecture (ER) pour contrôler l'état effacé des cellules mémoire, sélectionner chaque mot mémorisé par les secondes cellules mémoire, et comprenant au moins un bit ayant des états différents dans les premier et troisième modes de lecture, et effacer toutes les cellules mémoire de chaque mot sélectionné dans la ligne de mot, en même temps que le mot à modifier, et avant la programmation des premières et secondes cellules mémoire.
5. 5. Procédé selon l'une des revendications 1 à 4, dans lequel les secondes cellules mémoire comprennent toutes les cellules mémoire de la ligne de mot (WL<i>) n'appartenant pas au mot à modifier.
6. 6. Procédé selon l'une des revendications 1 à 5, dans lequel chacun des premier (N), second (PG) et troisième (ER) modes de lecture est mis en oeuvre en appliquant une tension de lecture spécifique à une ligne de contrôle de grille (CGL<i>) de la ligne de mot (WL<i>), la ligne de contrôle de grille étant connectée à des grilles de transistors à grille flottante (FGT) de cellules mémoire appartenant à la ligne de mot, les tensions appliquées dans les second et troisième modes de lecture comprenant une tension de contrôle d'effacement (Ver) supérieure à la tension normale de lecture (Vn), et une tension de contrôle de programmation (Vpg) inférieure à la tension normale de lecture.
7. 7. Procédé selon l'une des revendications 1 à 6, dans lequel chacun des premier (N), second (PG) et troisième (ER) modes de lecture est mis en oeuvre en appliquant aux lignes de bit connectées aux cellules mémoire à lire un courant de lecture spécifique, les courants de lecture appliqués dans lessecond et troisièmes modes de lecture comprenant un courant de contrôle d'effacement inférieur au courant normal de lecture, et un courant de contrôle de programmation supérieur au courant normal de lecture.
8. 8. Procédé selon l'une des revendications 1 à 7, dans lequel l'effacement des cellules mémoire de chaque mot sélectionné de la ligne de mot (WL<i>) est effectué en soumettant les grilles de transistors à grille flottante (FGT) de la ligne de mot à une première haute tension positive (Vppl ), les sources de transistors à grille flottante de colonnes de mot de la mémoire incluant les cellules mémoire à effacer à une tension nulle, et les sources de transistors à grille flottante de chaque colonne de mot (C<n>) de la mémoire n'incluant pas de cellules mémoire à effacer à une basse tension d'inhibition (Vsinh) positive.
9. 9. Procédé selon la revendication 8, dans lequel la tension d'inhibition d'effacement (Vsinh) est fixée à une valeur insuffisante pour empêcher un effacement progressif sur plusieurs cycles d'effacement, des cellules mémoire à l'état programmé appartenant à la ligne de mot et la colonne de mot.
10. 10. Procédé selon l'une des revendications 1 à 9, dans lequel la programmation des cellules mémoire des mots sélectionnés de la ligne de mot (WL<i>) est effectuée en soumettant les grilles de transistors à grille flottante (FGT) de la ligne de mot à une seconde haute tension négative (Vpp2) et les drains des transistors à grille flottante des cellules mémoire à programmer à une basse tension (Vd1).
11. 11. Procédé selon la revendication 10, dans lequel les drains des transistors à grille flottante des cellules mémoire non à programmer et appartenant à la ligne de mot (WL<i>), sont soumis à une tension (Vref) telle que la différence de potentiel (entre le drain et la grille des transistors à grille flottante est trop élevée en valeur absolue pour empêcher une programmation progressive sur plusieurs cycles de programmation des cellules mémoire à l'état effacé et non à programmer appartenant à la ligne de mot.
12. 12. Procédé selon l'une des revendications 1 à 11, dans lequel la donnée à écrire présente une taille correspondant à celle de plusieurs mots de la mémoire.
13. 13. Mémoire EEPROM configurée pour mettre en oeuvre le procédé selon l'une des revendications 1 à 12.
14. 14. Mémoire selon la revendication 13, comprenant un plan mémoire (MA) comportant des cellules mémoire comprenant chacune un transistor à grille flottante (FGT) connecté en série avec un transistor de sélection (AT), chaque cellule mémoire étant connectée à une ligne de bit (BL<j,k>) et appartenant à une ligne de mot (WL<i>) transversale aux lignes de bit, les lignes de bit étant regroupées en colonnes de mot (C<k>), chaque ligne de mot comprenant une ligne de sélection (SEL<i>) connectée à une borne de grille de chacun des transistors de sélection de la ligne de mot, et une ligne de contrôle de grille (CGL<i>) connectée à une borne de grille de chacun des transistors à grille flottante de la ligne de mot, chaque colonne de mot comprenant une ligne de contrôle de source (SL<k>) connectée à une borne de source de chacun des transistors à grille flottante des cellules mémoire de la colonne de mot.
15. 15. Mémoire selon la revendication 13 ou 14, dans laquelle chaque ligne de bit (BL<j,k>) est connectée à un verrou de ligne de bit (BLT<j,k>) comprenant un circuit à deux états (IN1-1N2) pour mémoriser la valeur de la donnée à écrire et les bits lus dans le premier mode de lecture.
16. 16. Mémoire selon l'une des revendications 13 à 15, dans laquelle chaque ligne de contrôle de source (SL<k>) est connectée à un verrou de ligne de source (SLT<k>) comprenant un circuit à deux états (IN11-1N12) pour mémoriser qu'un mot de la colonne de mot (C<k>) est sélectionné.