FR2998741A1

FR2998741A1 - Clamping circuit for clamping clock signal in low state in electronic installation, has output logic gate including input connected to charging capacitors for receiving information representative of voltage at its terminals

Info

Publication number: FR2998741A1
Application number: FR1203219A
Authority: FR
Inventors: Laurent Pubert; Benjamin Grimonprez; Thierry Collange
Original assignee: Thales SA
Current assignee: Thales SA
Priority date: 2012-11-28
Filing date: 2012-11-28
Publication date: 2014-05-30
Anticipated expiration: 2032-11-28
Also published as: FR2998741B1

Abstract

The circuit (14) has an inlet (16) for receiving a clock signal from a clock (12), and an outlet (18) for supplying the clock signal. Charge circuits (44, 46) include capacitors (48, 50) connected to the inlet through charge branches (52, 54) for charging the capacitors and discharge branches (56, 58) for discharging the capacitors, where discharging of the capacitors is slower than charging. An output logic gate (20) includes an output connected to the outlet, and an input connected to the charging capacitors for receiving information representative of the voltage at its terminals.

Description

Circuit de verrouillage à un état bas d'un signal de sortie d'une horloge inactive La présente invention concerne un circuit de verrouillage à un état bas d'un signal d'horloge en cas d'inactivité de l'horloge.The present invention relates to a latch circuit at a low state of a clock signal in case of inactivity of the clock.

Dans un environnement sensible en terme de sécurité de fonctionnement, tel que celui de la défense, des communications tactiques et civiles ou bien d'un système de transport, il peut être demandé de pouvoir assurer la sûreté de l'information par le contrôle de certains signaux d'horloge des cartes numériques. En particulier, il peut être utile de pouvoir inhiber une horloge en plaçant sa sortie à un état logique bas lorsque l'horloge est inactive et figée à un état logique haut. Dans ce cas, l'horloge permet d'activer un circuit électrique de manière répétée. L'état haut permet d'amorcer le circuit en fermant le relais, l'état bas étant inactif. Si l'état bas est long alors le circuit est inactivé, le relais restant ouvert. Tel est le cas par exemple lorsque l'horloge pilote un circuit de type « pompe de charge » qui active un relais, ce dernier devant être relâché lorsqu'il n'y a plus d'activité de l'horloge. Les moyens connus actuellement pour détecter l'activité d'une horloge et assurer que sa sortie soit à un état bas en cas d'inactivité de l'horloge reposent, dans l'état de la technique, sur l'utilisation de fonctions logicielles assurant la supervision et le contrôle de l'horloge. Ces fonctions logicielles sont mises en oeuvre par un composant programmable et il existe donc des risques de bug, diminuant ainsi la sûreté de l'installation. On connaît également des montages électroniques assurant la détection d'activité et pouvant couper une horloge. Ces mécanismes sont prévus pour des faibles atténuations, plus particulièrement pour des horloges dites « sensibles ». Ils reposent sur des composants spécifiques, tels que des comparateurs faible bruit ou des amplificateurs opérationnels. Le recours à de tels mécanismes nécessitent l'usage de composants très spécifiques qui augmentent le nombre de composants différents sur la carte électronique et augmentent le coût de fabrication et de maintenance des cartes électroniques, par un allongement de la nomenclature des références de composants utilisés sur la carte.In a sensitive environment in terms of operational security, such as defense, tactical and civilian communications or a transportation system, it may be required to be able to ensure the security of information by the control of certain clock signals of digital cards. In particular, it may be useful to be able to inhibit a clock by placing its output in a low logic state when the clock is inactive and frozen in a logic high state. In this case, the clock makes it possible to activate an electric circuit repeatedly. The high state makes it possible to start the circuit by closing the relay, the low state being inactive. If the low state is long then the circuit is inactivated, the relay remaining open. This is the case, for example, when the clock drives a "charge pump" type circuit that activates a relay, the latter having to be released when there is no more activity of the clock. The currently known means for detecting the activity of a clock and ensuring that its output is at a low state in case of inactivity of the clock are based, in the state of the art, on the use of software functions ensuring supervision and control of the clock. These software functions are implemented by a programmable component and there are therefore risks of bug, thus reducing the safety of the installation. There are also known electronic assemblies ensuring the detection of activity and can cut a clock. These mechanisms are provided for weak attenuations, more particularly for so-called "sensitive" clocks. They rely on specific components, such as low-noise comparators or operational amplifiers. The use of such mechanisms requires the use of very specific components that increase the number of different components on the electronic board and increase the cost of manufacturing and maintenance of the electronic boards, by lengthening the nomenclature of component references used on the map.

L'invention a pour but de proposer une solution sûre et peu coûteuse permettant d'assurer le maintien à l'état bas de la sortie d'une horloge inactive. A cet effet, l'invention a pour objet un circuit caractérisé en ce qu'il comporte : - une entrée de réception d'un signal issu d'une horloge, - une sortie de fourniture du signal d'horloge lorsque celle-ci est active et d'un état bas si l'horloge est inactive, - un premier circuit de charge dont une entrée est connectée à l'entrée de fourniture du signal d'horloge, lequel premier circuit de charge comporte un condensateur relié à l'entrée de fourniture du signal d'horloge au travers d'une branche de charge pour la charge du condensateur par le signal d'horloge et une branche de décharge pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge et de décharge étant telles que la décharge du condensateur est plus lente que sa charge, et - une porte logique de sortie dont la sortie est reliée à la sortie et à l'entrée de réception du signal d'horloge et l'autre entrée est reliée au condensateur de charge pour recevoir une information représentative de la tension à ses bornes. Suivant des modes particuliers de réalisation, le circuit comporte une ou plusieurs des caractéristiques suivantes : - ledit circuit comporte un second circuit de charge dont une entrée est connectée à l'entrée de fourniture du signal d'horloge, lequel second circuit de charge comporte un condensateur relié à l'entrée de fourniture du signal d'horloge au travers d'une branche de charge pour la charge du condensateur par le signal d'horloge et une branche de décharge pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge et de décharge étant telles que la décharge du condensateur est plus lente que sa charge, les premier et deuxième circuits de charge étant tels que l'un d'eux a son condensateur chargé lors des états hauts du signal d'horloge et l'autre a son condensateur chargé lors des états du signal d'horloge, et le condensateur du second circuit de charge étant relié à l'autre entrée de la porte logique de sortie pour fournir une information représentative de la tension à ses bornes ; - ledit circuit comporte une porte ET dont les entrées sont reliées aux condensateurs des premier et deuxième circuits de charge respectivement et dont la sortie est reliée à l'autre entrée de la porte logique de sortie ; - les premier et second circuits de charge sont reliés à l'entrée par un buffer à sortie inverseuse et à sortie non inverseuse ; - la ou chaque branche de charge et la ou chaque branche de décharge comportent une résistance ; - les branches de charge et de décharge sont montées en parallèle ; - la ou chaque branche de charge comporte une diode ; L'invention concerne en outre une installation électronique comportant une horloge et un circuit tel que défini ci-dessus dans lequel l'horloge a une fréquence inférieure à environ 10kHz.The object of the invention is to propose a safe and inexpensive solution for maintaining the output of an inactive clock low. For this purpose, the subject of the invention is a circuit characterized in that it comprises: an input for receiving a signal coming from a clock; an output for supplying the clock signal when it is active and of a low state if the clock is inactive, - a first charging circuit having an input connected to the supply input of the clock signal, which first charging circuit comprises a capacitor connected to the input supplying the clock signal through a charging branch for charging the capacitor by the clock signal and a discharging branch for discharging the capacitor in the absence of variation of the clock signal, the impedances charging and discharging branches being such that the discharge of the capacitor is slower than its load, and - an output logic gate whose output is connected to the output and to the reception input of the clock signal and the other input is connected to the charge capacitor to receive information representative of the voltage at its terminals. According to particular embodiments, the circuit comprises one or more of the following characteristics: said circuit comprises a second load circuit, an input of which is connected to the supply input of the clock signal, which second load circuit comprises a capacitor connected to the input supplying the clock signal through a charging branch for charging the capacitor by the clock signal and a discharge branch for discharging the capacitor in the absence of signal variation clock, the impedances of the charging and discharging branches being such that the discharge of the capacitor is slower than its load, the first and second charging circuits being such that one of them has its capacitor charged during the states of the clock signal and the other has its capacitor charged during the states of the clock signal, and the capacitor of the second load circuit being connected to the other input of the gate output logic for providing information representative of the voltage at its terminals; said circuit comprises an AND gate whose inputs are connected to the capacitors of the first and second load circuits respectively and whose output is connected to the other input of the logic output gate; the first and second load circuits are connected to the input by an inverting output buffer and a non-inverting output buffer; the or each load branch and the or each discharge branch comprise a resistor; the charging and discharging branches are connected in parallel; the or each load branch comprises a diode; The invention furthermore relates to an electronic installation comprising a clock and a circuit as defined above in which the clock has a frequency of less than approximately 10 kHz.

L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en référence aux dessins sur lesquels : la figure 1 est une vue du schéma électrique du circuit selon l'invention associé à une horloge ; et la figure 2 est un chronogramme des signaux en différents points du circuit. L'installation 10 illustrée sur la figure 1 comporte une horloge 12 et un circuit 14 de verrouillage de la sortie de l'horloge 12 à un état bas en l'absence de signal d'horloge. Le circuit 14 a son entrée 16 reliée à la sortie de l'horloge 12. Il présente une sortie 18 pour le signal d'horloge de l'horloge 12 lorsque l'horloge est active et pour un signal de sortie à l'état logique bas lorsque l'horloge est inactive quel que soit le signal de sortie de l'horloge. L'horloge 12 est propre à fournir alternativement des états bas et des états hauts à une fréquence déterminée, comme illustré sur la figure 2 dans la première partie de la courbe 12A. Elle fournit ainsi un signal créneau. Les états bas correspondent à une tension de 0 volt alors que les états hauts correspondent à une tension de 3,3 volts par exemple. L'horloge présente une basse fréquence, c'est-à-dire une fréquence inférieure à 10kHz par exemple. Elle est non sensible, c'est-à-dire que sa fréquence ou la tension fournie en sortie de l'horloge est invariante quelque soit la charge placée en sortie de l'horloge.The invention will be better understood on reading the description which follows, given solely by way of example and with reference to the drawings in which: FIG. 1 is a view of the circuit diagram of the circuit according to the invention associated with a clock ; and Figure 2 is a timing diagram of the signals at different points of the circuit. The installation 10 illustrated in FIG. 1 comprises a clock 12 and a circuit 14 for locking the output of the clock 12 to a low state in the absence of a clock signal. The circuit 14 has its input 16 connected to the output of the clock 12. It has an output 18 for the clock signal of the clock 12 when the clock is active and for an output signal in the logic state down when the clock is inactive regardless of the output signal of the clock. The clock 12 is adapted to alternately supply low states and high states at a determined frequency, as illustrated in FIG. 2 in the first part of the curve 12A. It thus provides a niche signal. The low states correspond to a voltage of 0 volts while the high states correspond to a voltage of 3.3 volts for example. The clock has a low frequency, that is to say a frequency less than 10kHz, for example. It is non-sensitive, that is to say that its frequency or the voltage supplied at the output of the clock is invariant regardless of the load placed at the output of the clock.

Le circuit 14 comporte une porte logique 20, constituée ici d'une porte ET et un circuit 22 de détection d'activité de l'horloge 12. La sortie de la porte ET 20 constitue la sortie 18 du circuit. L'une des entrées de la porte ET est reliée directement à la sortie de l'horloge 12 au travers de l'entrée 16. L'autre entrée, notée 24, de la porte ET 20 est reliée à la sortie du circuit de détection d'activité 22. L'entrée du circuit de détection d'activité 22 est reliée directement à l'entrée 16. Le circuit 22 comporte deux modules complémentaires 30 et 32 de détection respectivement des états hauts et des états bas de l'horloge 12. L'entrée des deux circuits est reliée directement à la sortie de l'horloge 12 au travers de l'entrée 16 du circuit. Leur sortie constitue chacune une entrée d'une porte logique ET 34 dont la sortie est reliée à l'entrée 24 de la porte ET 20. La porte ET 34 présente un hystérésis en entrée défini par un seuil haut et un seuil bas. Le seuil haut imposant en sortie un état logique haut minimum garanti est défini par une tension d'entrée notée V11-1 alors que l'état logique bas maximum garanti est défini par une tension d'entrée notée VIL avec V1L<VIH.The circuit 14 comprises a logic gate 20, here constituted by an AND gate and a circuit 22 for detecting the activity of the clock 12. The output of the AND gate 20 constitutes the output 18 of the circuit. One of the inputs of the AND gate is connected directly to the output of the clock 12 through the input 16. The other input, denoted 24, of the AND gate 20 is connected to the output of the detection circuit 22. The input of the activity detection circuit 22 is connected directly to the input 16. The circuit 22 comprises two complementary modules 30 and 32 respectively for detecting high states and low states of the clock 12. The input of the two circuits is connected directly to the output of the clock 12 through the input 16 of the circuit. Their output is each an input of an AND logic gate 34 whose output is connected to the input 24 of the AND gate 20. The AND gate 34 has an input hysteresis defined by a high threshold and a low threshold. The high threshold imposing at the output a guaranteed high minimum logic state is defined by an input voltage denoted V11-1 while the guaranteed maximum low logic state is defined by an input voltage denoted VIL with V1L <HIV.

Chaque module de détection 30, 32 comporte en entrée un buffer respectivement 40,42 et un circuit de charge montée en sortie du buffer, noté respectivement 44, 46. Les buffers 40, 42 sont identiques, à l'exception de leur sortie, le buffer 42 présentant une sortie inverseuse de manière à fournir un signal à un état logique haut lors de l'introduction en entrée d'un signal à un état logique bas. Les buffers sont choisis pour fournir en sortie un courant suffisant pour la charge des circuits 44, 46. De même, ils sont tels qu'ils acceptent, depuis leur sortie, un courant entrant suffisant pour la décharge des circuits 44, 46. Chaque circuit de charge 44, 46 comporte un condensateur de stockage d'énergie 48,50 relié entre l'entrée correspondante de la porte ET 34 et une tension de référence telle que la masse. La borne du condensateur 48, 50 reliée à l'entrée de la borne ET est reliée à la sortie du buffer correspondant 40, 42 par une branche de charge 52, 54 et une branche de décharge 56,58. Les branches de charge et de décharge sont montées en parallèle entre la sortie du buffer 40, 42 correspondant et le condensateur 48, 50.Each detection module 30, 32 comprises at the input a buffer 40.42 respectively and a load circuit mounted at the output of the buffer, noted respectively 44, 46. The buffers 40, 42 are identical, with the exception of their output, the buffer 42 having an inverting output so as to provide a high logic state signal upon inputting a signal to a low logic state. The buffers are chosen to provide a current sufficient for the load circuits 44, 46. Similarly, they are such that they accept, since their output, an incoming current sufficient for the discharge circuits 44, 46. Each circuit load 44, 46 comprises a 48.50 energy storage capacitor connected between the corresponding input of the AND gate 34 and a reference voltage such as ground. The terminal of the capacitor 48, 50 connected to the input of the AND terminal is connected to the output of the corresponding buffer 40, 42 by a load branch 52, 54 and a discharge branch 56, 58. The charging and discharging branches are connected in parallel between the output of the corresponding buffer 40, 42 and the capacitor 48, 50.

Le circuit de charge comporte en série une diode 60, 62 et une résistance 64, 66. La diode est passante du buffer vers le condensateur 46, et bloquante en sens opposé. La branche de décharge 56, 58 comporte une unique résistance 68, 70. La valeur des résistances de charge 64, 66 est très inférieure à la valeur des résistances de décharge 68, 70. Par exemple, le rapport de la valeur d'une résistance de charge sur une résistance de décharge est supérieur à 100. L'installation 10 de la figure 1 fonctionne de la manière suivante. Sur la figure 2 est illustrée par la courbe 12A l'évolution de la tension à la sortie de l'horloge 12. Les courbes 44A, 46A illustrent la tension en sortie des circuits de charge 44 et 46. Les courbes 24A et 18A illustrent les tensions respectivement à l'entrée 24 de la porte 20 et à la sortie 18 du circuit de détection d'activité. Lors du fonctionnement normal de l'horloge 12, comme illustré entre les instants 0 ms et 30 ms, les condensateurs 48, 50 sont chargés à une tension égale à 3,3 volts, assurant ainsi un état haut à la sortie de la porte ET 34. Dans ces conditions, le signal d'horloge fourni par l'horloge 12 est transmis en sortie de la porte 20 à l'identique, comme illustré sur la première partie de la courbe 18A. La charge des condensateurs 48, 50 est assurée par te courant fourni par l'horloge aux buffers 40 et 42. Les états hauts du signal d'horloge assurent une charge du condensateur 48 au travers de la résistance de charge 64 de très faible valeur alors que les états bas du signal d'horloge, transformés en états hauts en sortie du buffer 42, assurent une charge du condensateur 50 au travers de la résistance 66.The charging circuit comprises in series a diode 60, 62 and a resistor 64, 66. The diode is passing from the buffer to the capacitor 46, and blocking in the opposite direction. The discharge branch 56, 58 has a single resistor 68, 70. The value of the load resistors 64, 66 is much smaller than the value of the discharge resistors 68, 70. For example, the ratio of the value of a resistor The load on a discharge resistor is greater than 100. The plant 10 of FIG. 1 operates in the following manner. In FIG. 2 is illustrated by the curve 12A the evolution of the voltage at the output of the clock 12. The curves 44A, 46A illustrate the output voltage of the charging circuits 44 and 46. The curves 24A and 18A illustrate the voltages respectively at the input 24 of the gate 20 and the output 18 of the activity detection circuit. During normal operation of the clock 12, as illustrated between the times 0 ms and 30 ms, the capacitors 48, 50 are loaded at a voltage equal to 3.3 volts, thus ensuring a high state at the output of the AND gate 34. Under these conditions, the clock signal supplied by the clock 12 is transmitted at the output of the door 20 identically, as illustrated on the first part of the curve 18A. The charge of the capacitors 48, 50 is ensured by the current supplied by the clock to the buffers 40 and 42. The high states of the clock signal ensure a charge of the capacitor 48 through the very low-load resistor 64 then that the low states of the clock signal, transformed into high states at the output of the buffer 42, ensure a charge of the capacitor 50 through the resistor 66.

Les valeurs de résistances 64 et 66 étant très faibles, la charge de chaque condensateur est assurée en moins d'une demi-période d'horloge, comme illustré au début de la courbe 46A. On constate sur les courbes 44A, 46A une très légère décharge des condensateurs 48 et 46 lorsque ceux-ci ne sont pas alimentés depuis la sortie des buffers 40, 42 pendant une demi-période d'horloge. Cette décharge est très faible du fait des résistances 68-70 qui présentent des valeurs élevées. En revanche, la recharge du condensateur lors de la demi-période suivante de l'horloge est très rapide. Ainsi, pendant le fonctionnement de l'horloge, les condensateurs 48, 50 ont à leurs bornes une tension très supérieure au seuil bas noté VIL de la porte 34. Lorsque l'horloge est désactivée et sa sortie maintenue à un état logique haut, comme illustré sur la figure 2 à compter de l'instant 30 ms, le condensateur 50 n'est plus alimenté, le buffer 42 ayant sa sortie à l'état bas. Ainsi, le condensateur 50 se décharge progressivement au travers de la résistance 70, conduisant à une baisse de tension à ses bornes, comme illustré par la courbe 46A sur la figure 2. Cette décharge est lente et en particulier, la tension du condensateur 46 n'atteint une valeur inférieure au seuil d'état bas VIL seulement après un grand nombre de périodes d'horloge, et dans le cas présent après plus de vingt périodes d'horloge. Pendant cette durée, le signal en sortie de la porte ET reste à un état haut, de sorte que la sortie 18 du circuit de détection d'activité reste temporairement à un état haut, comme illustré sur la figure 2 entre les instants 30 ms et 42 ms. A l'instant 42 ms, la tension aux bornes du condensateur 50 est inférieure au seuil bas de tension VIL de sorte que la sortie de la porte ET 34 passe à l'état bas, conduisant à un basculement de la sortie de la porte ET 20, également à un état bas.Since the resistance values 64 and 66 are very small, the charge of each capacitor is ensured in less than half a clock period, as illustrated at the beginning of the curve 46A. On the curves 44A, 46A, there is a very slight discharge of the capacitors 48 and 46 when they are not powered from the output of the buffers 40, 42 for half a clock period. This discharge is very low because of the resistors 68-70 which have high values. On the other hand, the recharge of the capacitor during the next half-period of the clock is very fast. Thus, during the operation of the clock, the capacitors 48, 50 have at their terminals a voltage much higher than the low threshold noted VIL of the gate 34. When the clock is deactivated and its output kept at a logic high, as illustrated in Figure 2 from the instant 30 ms, the capacitor 50 is no longer supplied, the buffer 42 having its output in the low state. Thus, the capacitor 50 gradually discharges through the resistor 70, leading to a voltage drop across its terminals, as illustrated by the curve 46A in FIG. 2. This discharge is slow and in particular, the voltage of the capacitor 46 n It reaches a value below the low state threshold VIL only after a large number of clock periods, and in this case after more than twenty clock periods. During this time, the signal at the output of the AND gate remains at a high state, so that the output 18 of the activity detection circuit remains temporarily at a high state, as illustrated in FIG. 2 between the times 30 ms and 42 ms. At the instant 42 ms, the voltage across the capacitor 50 is lower than the low voltage threshold VIL so that the output of the AND gate 34 goes low, leading to a tilting of the output of the AND gate 20, also in a low state.

Le condensateur 50 poursuit sa décharge, assurant ainsi un maintien de la sortie 18 à un état bas. Le module de détection 30 a le rôle inverse du module 32. Il permet d'assurer que la sortie reste à l'état bas même si la sortie de l'horloge 12 passe furtivement à l'état haut. Si l'horloge 12 est à l'état bas alors le condensateur 48 se décharge en dessous de la tension VH.La sortie de la porte ET 34 est donc positionnée à l'état bas. S'il y a un état haut furtif en sortie de l'horloge 12, notamment un pulse bien plus court qu'un cycle de l'horloge, alors celui-ci sera filtré par le circuit 44, puisque le condensateur n'a pas le temps de se charger suffisamment pour changer l'état à l'entrée de la porte ET 34 (état VH). Donc il y a maintien du signal 34 à l'état bas. Le module 30 est là pour palier des modes de fonctionnement dégradés de l'horloge 12 (parasitage du signal par exemple).The capacitor 50 continues its discharge, thus ensuring a maintenance of the output 18 to a low state. The detection module 30 has the inverse role of the module 32. It ensures that the output remains low even if the output of the clock 12 sneaks high. If the clock 12 is in the low state then the capacitor 48 discharges below the voltage VH. The output of the AND gate 34 is therefore set low. If there is a high stealth state at the output of the clock 12, in particular a pulse much shorter than a cycle of the clock, then it will be filtered by the circuit 44, since the capacitor has not the time to charge enough to change the state at the input of the AND gate 34 (state VH). So there is maintenance of the signal 34 in the low state. The module 30 is there to compensate for degraded operating modes of the clock 12 (interference of the signal for example).

En théorie, le module 30 n'est pas utile (et donc la porte ET 34) car si l'horloge 12 est à l'état bas alors la sortie 18 l'est également. Ainsi, en variante le module 30 est absent ainsi que la porte ET 34. Le condensateur 50 est alors relié directement en entrée 24 de la porte ET 20.In theory, the module 30 is not useful (and therefore the AND gate 34) because if the clock 12 is in the low state then the output 18 is also. Thus, in a variant, the module 30 is absent as well as the AND gate 34. The capacitor 50 is then connected directly to the input 24 of the AND gate 20.

Toutefois, la fiabilité du circuit est améliorée avec le module 30 et la porte ET 34. On conçoit qu'avec un tel montage, on peut assurer le maintien à un état bas de la sortie 18, sans recourir à des composants programmables ou des circuits complexes, dont la fiabilité est parfois incertaine et/ou le coût élevé.10However, the reliability of the circuit is improved with the module 30 and the AND gate 34. It is conceivable that with such an assembly, it is possible to maintain the output 18 at a low state, without resorting to programmable components or circuits. complex, whose reliability is sometimes uncertain and / or the high cost.

Claims

REVENDICATIONS1.- Circuit de verrouillage à un état bas d'un signal d'horloge en cas d'inactivité de l'horloge (12), comportant : - une entrée (16) de réception d'un signal issu d'une horloge (12), - une sortie (18) de fourniture du signal d'horloge lorsque celle-ci est active et d'un état bas si l'horloge est inactive, - un premier circuit de charge (44, 46) dont une entrée est connectée à l'entrée (16) de fourniture du signal d'horloge, lequel premier circuit de charge (44, 46) comporte un condensateur (48, 50) relié à l'entrée (16) de fourniture du signal d'horloge au travers d'une branche de charge (52, 54) pour la charge du condensateur par le signal d'horloge et une branche de décharge (56, 58) pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge (52, 54) et de décharge (56, 58) étant telles que la décharge du condensateur (48, 50) est plus lente que sa charge, et - une porte logique de sortie (20) dont la sortie est reliée à la sortie (18) et à l'entrée (16) de réception du signal d'horloge (12) et l'autre entrée est reliée au condensateur de charge (48, 50) pour recevoir une information représentative de la tension à ses bornes.CLAIMS1.- Locking circuit at a low state of a clock signal in case of inactivity of the clock (12), comprising: - an input (16) for receiving a signal from a clock ( 12), - an output (18) for supplying the clock signal when it is active and a low state if the clock is inactive, - a first charging circuit (44, 46) whose input is connected to the input (16) for supplying the clock signal, which first load circuit (44, 46) comprises a capacitor (48, 50) connected to the input (16) for supplying the clock signal to the through a charging branch (52, 54) for charging the capacitor by the clock signal and a discharging branch (56, 58) for discharging the capacitor in the absence of variation of the clock signal, the impedances of the charging (52, 54) and discharging (56, 58) branches being such that the discharge of the capacitor (48, 50) is slower than its load, and - an output logic gate (20 ) whose output is connected to the output (18) and to the input (16) for receiving the clock signal (12) and the other input is connected to the charge capacitor (48, 50) for receiving information representative of the voltage at its terminals.

2.- Circuit selon la revendication 1, caractérisé en ce qu'il comporte un second circuit de charge (44, 46) dont une entrée est connectée à l'entrée (16) de fourniture du signal d'horloge, lequel second circuit de charge (44, 46) comporte un condensateur (48, 50) relié à l'entrée de fourniture du signal d'horloge au travers d'une branche de charge (52, 54) pour la charge du condensateur par le signal d'horloge et une branche de décharge (56, 58) pour la décharge du condensateur en l'absence de variation du signal d'horloge, les impédances des branches de charge (52, 54) et de décharge (56, 58) étant telles que la décharge du condensateur est plus lente que sa charge, les premier et deuxième circuits de charge étant tels que l'un d'eux a son condensateur chargé lors des états hauts du signal d'horloge et l'autre a son condensateur chargé lors des états du signal d'horloge, et le condensateur (48, 50) du second circuit de charge (44, 46) étant relié à l'autre entrée de la porte logique de sortie (20) pour fournir une information représentative de la tension à ses bornes.2. Circuit according to claim 1, characterized in that it comprises a second charging circuit (44, 46) having an input connected to the input (16) for supplying the clock signal, which second circuit of load (44, 46) comprises a capacitor (48, 50) connected to the clock signal supply input through a load branch (52, 54) for charging the capacitor by the clock signal and a discharge branch (56,58) for discharging the capacitor in the absence of variation of the clock signal, the impedances of the charging (52,54) and discharging (56,58) branches being such that the capacitor discharge is slower than its load, the first and second load circuits being such that one of them has its capacitor charged during high states of the clock signal and the other has its capacitor charged during states of the clock signal, and the capacitor (48, 50) of the second load circuit (44, 46) being connected to the other input ee of the logic output gate (20) to provide information representative of the voltage across its terminals.

3.- Circuit selon la revendication 2, caractérisé en ce qu'il comporte une porte ET (34) dont les entrées sont reliées aux condensateurs (48, 50) des premier et deuxièmecircuits de charge respectivement et dont la sortie est reliée à l'autre entrée de la porte logique de sortie (20).3.- Circuit according to claim 2, characterized in that it comprises an AND gate (34) whose inputs are connected to the capacitors (48, 50) of the first and second loadcircuits respectively and whose output is connected to the another input of the logic output gate (20).

4.- Circuit selon la revendication 3, caractérisé en ce que les premier et second circuits de charge (44, 46) sont reliés à l'entrée (16) par un buffer à sortie inverseuse (42) et à sortie non inverseuse (40).4. Circuit according to claim 3, characterized in that the first and second charging circuits (44, 46) are connected to the input (16) by an inverting output buffer (42) and non-inverting output (40). ).

5.- Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que la ou chaque branche de charge (52, 54) et la ou chaque branche de décharge (56, 58) comportent une résistance (64, 66, 68, 70).5. Circuit according to any one of the preceding claims, characterized in that the or each load branch (52, 54) and the or each discharge branch (56, 58) comprise a resistor (64, 66, 68, 70).

6.- Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que les branches de charge (52, 54) et de décharge (56, 58) sont montées en parallèle.6. Circuit according to any one of the preceding claims, characterized in that the load branches (52, 54) and discharge (56, 58) are connected in parallel.

7.- Circuit selon l'une quelconque des revendications précédentes, caractérisé en ce que la ou chaque branche de charge (52, 54) comporte une diode (60, 62).7. Circuit according to any one of the preceding claims, characterized in that the or each load branch (52, 54) comprises a diode (60, 62).

8.- Installation électronique (10) comportant une horloge (12) et un circuit selon l'une quelconque des revendications dans lequel l'horloge a une fréquence inférieure à environ 10kHz.208. Electronic installation (10) comprising a clock (12) and a circuit according to any one of the claims wherein the clock has a frequency less than about 10kHz.