FR2998408A1 - Static RAM cell matrix, has read transistor comprising source connected to line of reading words, and second read transistor comprising gate connected to second line of reading words and source connected to line of reading bits - Google Patents

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Abstract

The matrix has RAM cells comprising pass gate transistors (2) whose drains are connected with reversers (1). First and second read transistors (6, 7) are connected in series. A source of the second read transistor and a gate of the first transistor are connected to a drain of the first read transistor and a junction point of the reversers. A source of the first read transistor is connected to a first line (208) of read words, and a gate of the second read transistor is connected to a second line (210) of read words. The source of the second read transistor is connected to line of read bits.

Description

MATRICE DE CELLULES MEMOIRE STATIQUE A ACCES ALEATOIRE DOMAINE DE L'INVENTION La présente invention se rapporte à des cellules mémoire statique à accès aléatoire, autrement appelées SRAM (Static Random Access Memory), reposant sur une architecture de type 8T ou 10T, c'est-à-dire une cellule mémoire comprenant 8 ou 10 transistors à effet de champ, permettant de réduire considérablement les courants de fuite dans une cellule et éventuellement de réduire la consommation d'une matrice de telles cellules mémoire. L'invention trouve notamment application dans les systèmes nécessitant une longue durée de vie et une faible consommation électrique, comme par exemple les implants médicaux, l'électronique des dispositifs portables et les capteurs sans fil ou de façon générale les dispositifs autonomes en énergie. ARRIERE-PLAN TECHNOLOGIQUE Le stockage de l'information dans les cellules mémoire statiques à accès aléatoire (autrement dit les SRAM) est de plus en plus confronté au problème d'économies d'énergie qui suscite de nombreux développements dans l'industrie informatique. Par ailleurs, une diminution de la consommation doit aller de pair avec une conservation des performances des cellules mémoire, en garantissant une excellente stabilité en lecture et en écriture, et une durée de vie et une vitesse adaptées aux besoins de l'utilisateur.FIELD OF THE INVENTION The present invention relates to static random access memory cells, otherwise known as SRAMs (Static Random Access Memory), based on an 8T or 10T type architecture; that is to say a memory cell comprising 8 or 10 field effect transistors, making it possible to considerably reduce the leakage currents in a cell and possibly to reduce the consumption of a matrix of such memory cells. The invention is particularly applicable in systems requiring a long life and low power consumption, such as medical implants, the electronics of portable devices and wireless sensors or generally autonomous energy devices. TECHNOLOGICAL BACKGROUND The storage of information in static random access memory cells (SRAMs) is increasingly confronted with the problem of energy savings which is causing many developments in the computer industry. Furthermore, a decrease in consumption must go hand in hand with memory cell performance conservation, guaranteeing excellent read and write stability, and a lifetime and speed adapted to the needs of the user.

Depuis les premiers modèles de cellules SRAM s'appuyant sur des architectures de type 6T (c'est-à-dire constituées de 6 transistors), les cellules ayant un port de lecture séparé ont permis de faire des progrès en matière de réduction de la consommation électrique. C'est sur cette séparation entre chemin de lecture et chemin d'écriture que repose le concept des cellules SRAM de type 8T et 10T. La figure 1 représente une cellule SRAM de type 8T connue. Dans cette cellule, l'information binaire 0 ou 1 est stockée dans le coeur de la cellule SRAM constituée de deux inverseurs montés en tête-bêche 1, 1001 qui peuvent être accédés en écriture grâce à deux transistors d'activation dits pass gate 2. Ces transistors pass gate sont connectés par leurs drains de part et d'autre des deux inverseurs 1, 1001, tandis que leurs sources sont reliées respectivement à une ligne de bits en écriture 4 (communément référencée comme WBL pour « write bit line ») et une ligne de bits en écriture inverse 5 (communément référencée comme WBL pour « inverse write bit line »). L'activation des transistors pass gate 2 se fait à l'aide d'une ligne de mots en écriture 3 (communément référencée comme WWL pour « write word line »), reliée aux grilles des deux transistors pass gate 2. La lecture de l'information stockée dans les deux inverseurs 1, 1001 se fait par l'intermédiaire de deux transistors supplémentaires. Le premier transistor 6 est relié par sa grille à l'un des points de jonction des deux inverseurs 1, 1001. Le drain de ce premier transistor est connecté à une masse, pouvant être une masse virtuelle ou bien même une borne portée à un potentiel haut selon les cas, tandis que sa source est reliée au drain d'un second transistor 7. Ce second transistor est relié via sa source à une ligne de bits en lecture 9 (communément référencée comme RBL pour « read bit line »). La grille de ce second transistor est quant à elle reliée à une ligne de mots en lecture 8 (communément référencée comme RWL pour « read word line »). Ainsi, pour lire le contenu de la cellule SRAM, il suffit d'activer la grille du second transistor 7 via la ligne de mots en lecture 8 et recueillir l'information qui passe dans la ligne de bits en lecture 9. Des perfectionnements sont souhaitables afin de diminuer d'avantage les tensions d'alimentation nécessaires au fonctionnement d'une matrice de cellules SRAM, tout en conservant de bonnes performances en écriture et lecture. Notamment, deux caractéristiques doivent être optimisées : la stabilité en écriture, aussi communément référencée comme WM pour « Write Margin » et la stabilité en lecture, aussi communément référencée comme SNM pour « Static Noise Margin ». La SNM et le WM sont deux composantes essentielles qui définissent la stabilité de la cellule mémoire. Les courbes caractéristiques de WM et SNM en fonction de la tension d'alimentation VDD indiquent généralement une dégradation de la valeur de ces deux paramètres à mesure que la tension VDD diminue. Ainsi, pour une cellule SRAM 6T gravée selon une technologie 32 nm, les valeurs de WM et SNM dans la cellule (ou plutôt dans le volume de ladite cellule aussi appelé « bulk ») sont nulles à partir d'une tension VDD inférieure à 0,6 V.Since the first models of SRAM cells based on 6T architectures (that is to say composed of 6 transistors), the cells having a separate reading port made it possible to make progress in reducing the power consumption. It is on this separation between read path and write path that the concept of 8T and 10T SRAM cells rests. FIG. 1 represents a known 8T type SRAM cell. In this cell, the binary information 0 or 1 is stored in the heart of the SRAM cell consisting of two inverters mounted on the back-to-back 1, 1001 which can be accessed in writing by two so-called pass gate 2 activation transistors. These pass gate transistors are connected by their drains on either side of the two inverters 1, 1001, while their sources are respectively connected to a write bit line 4 (commonly referred to as WBL for "write bit line") and a reverse write bit line 5 (commonly referred to as WBL for "reverse write bit line"). Pass gate 2 transistors are activated by means of a write word line 3 (commonly referred to as WWL for "write word line"), connected to the gates of the two pass gate 2 transistors. information stored in the two inverters 1, 1001 is via two additional transistors. The first transistor 6 is connected by its gate to one of the junction points of the two inverters 1, 1001. The drain of this first transistor is connected to a ground, which may be a virtual ground or even a terminal carried to a potential high depending on the case, while its source is connected to the drain of a second transistor 7. This second transistor is connected via its source to a read bit line 9 (commonly referred to as RBL for "read bit line"). The gate of this second transistor is connected to a read word line 8 (commonly referred to as RWL for "read word line"). Thus, in order to read the contents of the SRAM cell, it suffices to activate the gate of the second transistor 7 via the read word line 8 and to collect the information which passes in the reading bit line 9. Improvements are desirable. in order to further reduce the supply voltages necessary for the operation of an array of SRAM cells, while maintaining good performance in writing and reading. In particular, two features must be optimized: write stability, also commonly referred to as WM for "Write Margin" and readability, also commonly referred to as SNM for "Static Noise Margin". SNM and WM are two essential components that define the stability of the memory cell. The characteristic curves of WM and SNM as a function of the supply voltage VDD generally indicate a degradation of the value of these two parameters as the voltage VDD decreases. Thus, for a SRAM 6T cell etched according to a 32 nm technology, the values of WM and SNM in the cell (or rather in the volume of said cell also called "bulk") are zero from a VDD voltage of less than 0 , 6 V.

Or la réduction de la tension VDD, dont le carré est lié à l'énergie dynamique consommée par la cellule, est l'un des leviers qui permet de réduire la consommation électrique d'une matrice de cellules SRAM. En effet, l'équation de l'énergie totale consommée par une mémoire SRAM s'écrit E=Edyn + Estat. En diminuant VDD, on réduit donc quadratiquement l'énergie dynamique consommée par la cellule. Lorsque la tension VDD est réduite, le courant de lecture ION devient très faible et par conséquent le rapport de ce courant de lecture sur le courant de fuite IOFF (rapport noté IoN/IoFF) diminue considérablement. Or ce rapport détermine le nombre de cellules que l'on peut empiler par colonne, puisqu'au-delà d'un certain nombre de cellules le rapport IoNiloFF devient inférieur à 1, ce qui noie le courant de lecture dans le courant de fuite et empêche la lecture de l'information contenue dans la matrice. Pour cette raison, il est avantageux de trouver une solution permettant d'avoir une cellule SRAM à faible courant de fuite et fonctionnant à très basse tension afin d'éviter une limitation du nombre de cellules par colonne. L'utilisation d'un port de lecture séparé du port d'écriture permet d'obtenir une bonne stabilité en lecture à très basse tension. Ainsi la SNM reste supérieure à 0 jusqu'à des tensions d'alimentation VDD supérieures à 0,3 V. D'autre part, l'utilisation de transistors à très faible tension de seuil (également appelés « low threshold voltage » ou low VT transistors) pour les transistors pass gate permet d'obtenir une bonne stabilité en écriture à très basse tension. De cette manière, la WM reste supérieure à 0 pour des tensions d'alimentation VDD supérieures à 0,3 V. Il apparaît donc que la séparation du port de lecture a permis de réduire la tension minimale VDD jusqu'à 0,3 V contre 0,6 V dans le cas des cellules SRAM de type 6T gravées à l'aide d'une technologie CMOS 32 nm. Cependant, la réduction de la tension d'alimentation minimale s'est accompagnée d'une diminution du courant de lecture ainsi que d'une variation globale et locale des courants de lecture plus importante.Now the reduction of the voltage VDD, whose square is linked to the dynamic energy consumed by the cell, is one of the levers that can reduce the power consumption of a matrix of SRAM cells. Indeed, the equation of the total energy consumed by an SRAM memory is written E = Edyn + Estat. By decreasing VDD, the dynamic energy consumed by the cell is quadratically reduced. When the voltage VDD is reduced, the read current ION becomes very low and therefore the ratio of this read current to the leakage current IOFF (ratio noted IoN / IoFF) decreases considerably. Now this ratio determines the number of cells that can be stacked per column, since beyond a number of cells the ratio IoNiloFF becomes less than 1, which impedes the reading current in the leakage current and prevents the reading of the information contained in the matrix. For this reason, it is advantageous to find a solution making it possible to have a SRAM cell with a low leakage current and operating at very low voltage in order to avoid a limitation of the number of cells per column. The use of a read port separate from the write port makes it possible to obtain good stability in reading at very low voltage. Thus, the SNM remains greater than 0 up to VDD supply voltages greater than 0.3 V. On the other hand, the use of very low threshold voltage transistors (also called "low threshold voltage" or low VT transistors) for pass gate transistors provides good write stability at very low voltage. In this way, the WM remains greater than 0 for VDD supply voltages greater than 0.3 V. It therefore appears that the separation of the reading port has made it possible to reduce the minimum voltage VDD to 0.3 V against 0.6 V for SRAM 6T cells etched using 32 nm CMOS technology. However, the reduction of the minimum supply voltage was accompanied by a decrease in the reading current as well as a larger overall and local variation of the reading currents.

L'un des obstacles à la réalisation de cellules SRAM performantes à basse tension est la présence de courants de fuite. Il existe deux sources principales de courants de fuite dans les cellules SRAM de type 8T et 10T lorsque les cellules sont en mode rétention d'information également appelé mode « hold ». D'une part, il y a un courant de fuite entre la ligne de bits pré-chargée à VDD et le noeud interne de la cellule SRAM, qui est à la masse. Cette première source de courant de fuite est considérablement réduite en utilisant deux transistors de chaque côté des transistors pass gate. Ceci est par exemple le cas dans les transistors de type 10T, et permet d'avoir un chemin résistif diminuant ce courant de fuite. D'autre part, il existe un courant de fuite dans le port de lecture, qui correspond au courant IOFF responsable de la limitation IoN/I0FF. Ce courant est par exemple représenté par une flèche allant du transistor depuis la RBL au voisinage du transistor 7 vers la masse du transistor 6 sur les figures 2, 3, et 4. Il est possible de réduire ce second courant de fuite en reliant les transistors de lecture d'une ligne de la matrice de cellules SRAM à une masse virtuelle pouvant être connectée soit à la masse, soit à une tension d'alimentation haute. Ceci a notamment pour effet de réduire légèrement les courants de fuite sur les lignes de mots non-sélectionnées, en mode « hold ».One of the obstacles to producing high performance SRAM cells at low voltage is the presence of leakage currents. There are two main sources of leakage currents in 8T and 10T SRAM cells when the cells are in information hold mode also called hold mode. On the one hand, there is a leakage current between the preloaded bit line at VDD and the internal node of the SRAM cell, which is grounded. This first source of leakage current is considerably reduced by using two transistors on each side of the pass gate transistors. This is for example the case in 10T type transistors, and allows to have a resistive path decreasing this leakage current. On the other hand, there is a leakage current in the read port, which corresponds to the current IOFF responsible for the limitation IoN / I0FF. This current is for example represented by an arrow going from the transistor from the RBL in the vicinity of the transistor 7 to the ground of the transistor 6 in FIGS. 2, 3, and 4. It is possible to reduce this second leakage current by connecting the transistors reading a line of the array of SRAM cells to a virtual ground that can be connected to either ground or a high supply voltage. This has the effect of slightly reducing leakage currents on lines of unselected words in "hold" mode.

La figure 2, représentation schématique simplifiée d'une portion de colonne d'une matrice de cellules SRAM, illustre un problème qui survient lors de la lecture via la ligne de bits en lecture 9 de l'information contenue dans une cellule mémoire sélectionnée via une ligne de mots en lecture 8. Les fuites de courant via les transistors de lecture 6, 7 peuvent être limitées en connectant entre eux les drains des premiers transistors 6 d'une ligne de la matrice de cellules SRAM, formant une ligne de masse virtuelle 10 (référencée dans les figures sous la dénomination XRWL). La terminaison d'une telle ligne 10 formant une masse virtuelle est composée d'un inverseur permettant de porter la masse virtuelle à une tension d'alimentation haute (représentée sous l'appellation VDD sur les figures 3 à 10) lorsque la ligne ne contient pas de cellules SRAM sélectionnées en lecture et de porter la masse virtuelle à la masse dans le cas contraire. Ceci est illustré sur la figure 3, qui représente de manière simplifiée une portion de colonne de cellule SRAM lue via la ligne de bits en lecture 9, alors que seules les cellules de la première ligne représentée sont sélectionnées en lecture.FIG. 2, simplified schematic representation of a column portion of a matrix of SRAM cells, illustrates a problem that occurs during reading via the read bit line 9 of the information contained in a selected memory cell via a line of read words 8. The current leaks through the read transistors 6, 7 can be limited by connecting together the drains of the first transistors 6 of a row of the SRAM cell array, forming a virtual ground line 10 (referenced in the figures under the name XRWL). The termination of such a line 10 forming a virtual mass is composed of an inverter for carrying the virtual mass to a high supply voltage (represented as VDD in FIGS. 3 to 10) when the line contains no SRAM cells selected for reading and carry the virtual mass to the ground otherwise. This is illustrated in FIG. 3, which schematically represents an SRAM cell column portion read via the read bit line 9, while only the cells of the first represented line are selected for reading.

Ces améliorations imposent néanmoins d'absorber des courants sur la ligne de la masse virtuelle 10 pouvant être élevés, notamment lorsque la matrice est composée d'un nombre important de colonnes. La figure 4, représentant de manière simplifiée une portion de matrice de cellules SRAM connue, illustre ce problème. Les courants évacués sur les lignes non sélectionnées sont négligeables, du fait de la connexion des lignes de masse virtuelle 10 à une tension d'alimentation haute. Cependant, sur les lignes sélectionnées, l'addition des courants issus de toutes les cellules SRAM peut donner lieu à des courants élevés. L'une des solutions envisageables connue pour permettre d'absorber des courants importants dans le cadre de ce type d'architecture SRAM connu, proposée par Naveen Verma et Anantha P. Chandrakasan ("A 256 kb 65 nm 8T Subthreshold SRAM Employing Sense-Amplifier Redundancy," IEEE Journal of Solid-State Circuits, pp. 141-149, January 2008), consiste à placer en série avec l'inverseur de la ligne de masse virtuelle 10 un amplificateur formant un « booster ».These improvements nevertheless require the absorption of currents on the line of the virtual mass that can be high, especially when the matrix is composed of a large number of columns. Figure 4, schematically showing a known SRAM cell matrix portion, illustrates this problem. The currents discharged on the unselected lines are negligible, because of the connection of the virtual ground lines 10 to a high supply voltage. However, on the selected lines, the addition of currents from all SRAM cells can give rise to high currents. One of the possible solutions known to allow to absorb large currents in the framework of this type of known SRAM architecture, proposed by Naveen Verma and Anantha P. Chandrakasan ("A 256kb 65nm 8T Subthreshold SRAM Employing Sense-Amplifier Redundancy, "IEEE Journal of Solid-State Circuits, pp. 141-149, January 2008), consists in placing in series with the inverter of the virtual ground line 10 an amplifier forming a" booster ".

Malgré tous ces perfectionnements, les performances en terme de tension d'alimentation requises pour faire fonctionner une telle matrice de cellules SRAM, ainsi que la durée de vie d'une telle matrice sont perfectibles au regard d'applications nécessitant une forte longévité et une grande autonomie, et ce sans agrandir ou alourdir considérablement l'architecture d'une matrice de cellules SRAM. D'autre part, des perfectionnements visant à réduire d'avantage les courants de fuite, permettant ainsi d'augmenter le nombre de cellules présentes dans une matrice, sont souhaitables.Despite all these improvements, the performance in terms of supply voltage required to operate such a matrix of SRAM cells, as well as the lifetime of such a matrix are perfectible with regard to applications requiring a long life and great autonomy, without significantly increasing or significantly increasing the architecture of an array of SRAM cells. On the other hand, improvements to further reduce leakage currents, thereby increasing the number of cells present in a matrix, are desirable.

RESUME DE L'INVENTION Le but de la présente invention est de proposer une architecture pour une matrice de cellules mémoire statique à accès aléatoire fonctionnant à très basse tension à partir d'architectures de type 8T et 10T qui diminue les fuites de courant résolvant ainsi les limitations en terme de consommation d'énergie pour les cellules moitié-sélectionnées (half-selected). L'invention propose notamment une architecture de cellules mémoire de type 8T et 10T qui permet de travailler à très basse tension, comprise entre 0,28 V et 0,3 V, tout en permettant : - d'avoir un nombre important de cellules par colonne, - d'éviter les problèmes dus à une consommation dynamique dans les cellules moitié-sélectionnées, - d'avoir un courant de fuite total de la cellule très faible par rapport aux cellules de l'arrière-plan technologique. Pour y parvenir, la présente invention a pour objet une matrice de cellules mémoire statique à accès aléatoire, chaque cellule mémoire comprenant au moins huit transistors 20 agencés de manière à former : ^ deux inverseurs montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation, dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs, les sources desdits deux transistors pass gate étant connectées respectivement à une ligne de bits en 25 écriture et une ligne de bits en écriture inverse, et les grilles desdits deux transistors pass gate étant connectées à une ligne de mots en écriture ; ^ deux transistors de lecture reliés en série, à savoir un premier transistor de lecture et un second transistor de lecture, la source du second transistor de lecture étant reliée au drain du premier transistor de lecture, la grille du premier 30 transistor de lecture étant reliée à l'un des points de jonction desdits inverseurs, la source du premier transistor de lecture étant reliée à une première ligne de mots en lecture, la grille du second transistor de lecture étant reliée à une seconde ligne de mots en lecture de ladite matrice, la source du second transistor de lecture étant reliée à une ligne de bits en lecture. 35 Selon un autre mode de réalisation il est proposé une matrice de cellules mémoire statique à accès aléatoire, dans laquelle chaque cellule mémoire statique à accès aléatoire est constituée de dix transistors, agencés de manière à former : ^ deux inverseurs montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation, dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs, les sources desdits deux transistors pass gate étant connectées à deux transistors d'écriture, et les grilles desdits deux transistors pass gate étant connectées à une première ou seconde ligne de mots ; ^ lesdits deux transistors d'écriture dont les drains sont connectés de part et d'autre desdits transistors d'activation, les sources sont connectées respectivement à une ligne de bits en écriture et une ligne de bits en écriture inverse, et les grilles sont connectées à une seconde ou première ligne de mots; ^ deux transistors de lecture reliés en série, à savoir un premier transistor de lecture et un second transistor de lecture, la source du second transistor de lecture étant reliée au drain du premier transistor de lecture, la grille du premier transistor de lecture étant reliée à l'un des points de jonction desdits inverseurs, la source du premier transistor de lecture étant reliée à une première ligne de mots en lecture, la grille du second transistor de lecture étant reliée à une seconde ligne de mot en lecture de ladite matrice, la source du second transistor de lecture étant reliée à une ligne de bits en lecture.SUMMARY OF THE INVENTION The object of the present invention is to propose an architecture for a static random access memory cell array operating at very low voltage from 8T and 10T type architectures which reduces current leakage thus solving the problems. limitations in terms of energy consumption for half-selected cells. The invention proposes in particular an architecture of memory cells of the 8T and 10T type which makes it possible to work at very low voltage, between 0.28 V and 0.3 V, while allowing: - to have a large number of cells by column, - to avoid problems due to dynamic consumption in the half-selected cells, - to have a total leakage current of the cell very low compared to the cells of the technological background. To achieve this, the subject of the present invention is a matrix of static random access memory cells, each memory cell comprising at least eight transistors arranged to form: two inverters mounted upside down, comprising four transistors; two activating transistors, called gate gate transistors, the drains of which are connected on either side of said inverters, the sources of said two pass gate transistors being respectively connected to a line of bits in writing and a line of bits in inverse writing, and the grids of said two pass gate transistors being connected to a write word line; two read transistors connected in series, namely a first read transistor and a second read transistor, the source of the second read transistor being connected to the drain of the first read transistor, the gate of the first read transistor being connected. at one of the junction points of said inverters, the source of the first read transistor being connected to a first read word line, the gate of the second read transistor being connected to a second read word line of said matrix, the source of the second read transistor being connected to a read bit line. According to another embodiment there is provided a matrix of static random access memory cells, in which each static random access memory cell consists of ten transistors, arranged so as to form: two inverters mounted upside down, comprising four transistors; two activating transistors, called pass gate transistors, whose drains are connected on either side of said inverters, the sources of said two pass gate transistors being connected to two write transistors, and the gates of said two pass gate transistors; being connected to a first or second line of words; said two write transistors whose drains are connected on either side of said activation transistors, the sources are respectively connected to a write bit line and a reverse write bit line, and the gates are connected to a second or first line of words; two read transistors connected in series, namely a first read transistor and a second read transistor, the source of the second read transistor being connected to the drain of the first read transistor, the gate of the first read transistor being connected to one of the junction points of said inverters, the source of the first read transistor being connected to a first line of read words, the gate of the second read transistor being connected to a second read word line of said matrix, the source of the second read transistor being connected to a read bit line.

Notamment, la matrice de cellules mémoire statique à accès aléatoire est telle que les premières lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice, et les secondes lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice.In particular, the matrix of static random access memory cells is such that the first lines of read words of said matrix of memory cells connect the memory cells to each other along the lines of said matrix, and the second lines of words read from said matrix of memory cells connect the memory cells together according to the columns of said matrix.

Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que les premières lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice, et les secondes lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que la première ligne de mots relie les grilles des transistors d'activation dits transistors pass gate et relie entre elles ces grilles dans les cellules mémoire de la matrice selon une ligne de la matrice, et la seconde ligne de mots relie les grilles des transistors d'écriture, et relie entre elles ces grilles des transistors d'écriture dans les cellules mémoire de la matrice selon une colonne de la matrice.According to another embodiment, the static random access memory cell matrix is such that the first read word lines of said memory cell array connect the memory cells together according to the columns of said matrix, and the second lines of memory read words of said matrix of memory cells connect the memory cells to each other along the lines of said matrix. According to another embodiment, the matrix of static random access memory cells is such that the first word line connects the gates of the activation transistors called pass gate transistors and interconnects these gates in the memory cells of the matrix according to a line of the matrix, and the second line of words connects the gates of the write transistors, and interconnects these gates of the write transistors in the memory cells of the matrix in a column of the matrix.

Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que la seconde ligne de mots relie les grilles des transistors d'activation dits transistors pass gate et relie entre elles ces grilles dans les cellules mémoire de la matrice selon une colonne de la matrice, et la première ligne de mots relie les grilles des transistors d'écriture, et relie entre elles ces grilles des transistors d'écriture dans les cellules mémoire de la matrice selon une ligne de la matrice. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire comporte sur chacune des secondes lignes de mot en lecture de la matrice un générateur de tension apte à générer une tension d'alimentation prenant les valeurs +VDD ou -VDD, ledit générateur de tension étant apte à porter la ligne de mots en lecture secondaire à une tension égale à +VDD ou égale à -VDD. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que chacune des premières lignes de mots en lecture relie les sources des premiers transistors de l'ensemble de deux transistors de lecture entre eux ainsi qu'à une porte de transmission formant un interrupteur, commandée par une tension portée au potentiel de la masse ou bien à une tension d'alimentation haute.According to another embodiment, the matrix of static random access memory cells is such that the second word line connects the gates of the activation transistors called pass gate transistors and interconnects these gates in the memory cells of the matrix according to a column of the matrix, and the first line of words connects the gates of the write transistors, and interconnects these gates of the write transistors in the memory cells of the matrix along a line of the matrix. According to another embodiment, the matrix of static random access memory cells comprises on each of the second read word lines of the matrix a voltage generator capable of generating a supply voltage taking the values + VDD or -VDD, said voltage generator being adapted to carry the line of words in secondary reading at a voltage equal to + VDD or equal to -VDD. According to another embodiment, the static random access memory cell array is such that each of the first lines of read words connects the sources of the first transistors of the set of two read transistors to each other and to a gate transmission forming a switch, controlled by a voltage at the ground potential or at a high supply voltage.

Notamment, la matrice de cellules mémoire statique à accès aléatoire comporte sur chacune des premières lignes de mot en lecture de la matrice un inverseur relié en série à la porte de transmission, l'inverseur étant apte à porter la première ligne de mots en lecture à la masse ou bien à une tension d'alimentation haute.In particular, the matrix of static random access memory cells comprises on each of the first read word lines of the matrix an inverter connected in series with the transmission gate, the inverter being able to carry the first line of read words to the ground or at a high supply voltage.

DESCRIPTION SOMMAIRE DES FIGURES L'invention sera mieux comprise à la lecture de la description qui suit, donnée uniquement à titre d'exemple, et réalisée en relation avec les dessins annexés, dans lesquels les mêmes références désignent des éléments identiques ou analogues et dans lesquels : la figure 1 est un schéma électrique d'une cellule mémoire SRAM de type 8T connue; et La figure 2 est un schéma électrique d'une portion de colonne de matrice de cellules SRAM de type 8T connue; et - La figure 3 est un autre schéma électrique d'une portion de colonne de matrice de cellules SRAM de type 8T connue; et La figure 4 est un schéma électrique d'une portion de matrice de cellules SRAM de type 8T connue; et - La figure 5 est un schéma électrique d'une cellule SRAM de type 8T, selon un premier mode de réalisation; et - La figure 6 est un schéma électrique d'une cellule SRAM de type 10T, selon un second mode de réalisation ; et La figure 7 est un schéma électrique d'une portion de matrice de cellules SRAM de type 10T, selon un troisième mode de réalisation ; et - La figure 8 est un schéma électrique d'une cellule SRAM de type 8T, selon un quatrième mode de réalisation ; et - La figure 9 est un schéma électrique d'une portion de matrice de cellules SRAM de type 8T, selon un cinquième mode de réalisation ; et - La figure 10 est un schéma électrique d'une portion de matrice de cellules SRAM de type 8T, selon le quatrième mode de réalisation ; et - La figure 11 est un schéma électrique d'une cellule SRAM de type 10T, selon un sixième mode de réalisation ; et - La figure 12 est un schéma électrique d'une portion de matrice de cellules SRAM de type 10T, selon un septième mode de réalisation. Certains éléments de ces figures ont été agrandis pour faciliter leur compréhension et peuvent par conséquent ne pas être à l'échelle.SUMMARY DESCRIPTION OF THE FIGURES The invention will be better understood on reading the description which follows, given solely by way of example, and made with reference to the appended drawings, in which the same references designate identical or similar elements and in which Figure 1 is a circuit diagram of a known 8T SRAM memory cell; and Fig. 2 is a circuit diagram of a known 8T type SRAM cell matrix column portion; and - Figure 3 is another electrical schematic of a known 8T type SRAM cell matrix column portion; and Fig. 4 is a circuit diagram of a known 8T type SRAM cell matrix portion; and - Figure 5 is an electrical diagram of an SRAM type 8T cell, according to a first embodiment; and - Figure 6 is an electrical diagram of a SRAM type 10T cell, according to a second embodiment; and Fig. 7 is a circuit diagram of a matrix portion of SRAM cells of type 10T, according to a third embodiment; and FIG. 8 is a circuit diagram of a type 8T SRAM cell, according to a fourth embodiment; and - Figure 9 is an electrical schematic of a matrix portion of 8T SRAM cells, according to a fifth embodiment; and Fig. 10 is an electrical schematic of a matrix portion of 8T SRAM cells according to the fourth embodiment; and - Figure 11 is a circuit diagram of a SRAM type 10T cell, according to a sixth embodiment; and Fig. 12 is a circuit diagram of a matrix portion of SRAM cells of type 10T, according to a seventh embodiment. Some elements of these figures have been enlarged to facilitate understanding and may not be scaled.

DESCRIPTION DETAILLEE DE L'INVENTION Il va à présent être décrit une architecture pour matrices de cellules mémoire statique à accès aléatoire (SRAM, soit « Static Random Access Memory »), reposant en grande partie sur une architecture de type 8T ou 10T, c'est-à-dire comprenant respectivement 8 ou 10 transistors. Pour permettre une diminution supplémentaire significative des courants de fuite dans les matrices de cellules SRAM non sélectionnées, et pour diminuer d'avantage les tensions d'alimentation des cellules SRAM, la présente invention propose de procéder à une sélection croisée en ligne et colonne pour bloquer les courants de fuite depuis les cellules que l'on ne souhaite pas lire. La figure 5 représente une cellule mémoire SRAM s'appuyant sur une architecture de type 8T. Dans une matrice de cellules mémoire SRAM selon ce mode de réalisation privilégié, la sélection croisée s'opère grâce à une première ligne de mots en lecture 208 et une seconde ligne de mots en lecture 210. La première ligne de mots en lecture 208 relie toutes les sources des premiers transistors de lecture 6 d'une matrice de cellules mémoire selon les colonnes de la matrice de cellules SRAM. D'autre part la seconde ligne de mots en lecture 210 relie les grilles des seconds transistors de lecture 7 entre elles suivant les lignes de la matrice de cellules mémoire SRAM. La ligne de mots en lecture 210 peut être alimentée à une tension +VDD ou une tension -VDD. La tension +VDD alimente les lignes comprenant des cellules auxquelles on souhaite accéder en écriture ou bien des cellules en mode rétention d'information (aussi appelé mode « hold »). La tension -VDD alimente les lignes ne comprenant pas de telles cellules, c'est-à-dire des lignes comprenant des cellules non sélectionnées.DETAILED DESCRIPTION OF THE INVENTION There will now be described an architecture for Static Random Access Memory (SRAM) matrices, relying largely on an 8T or 10T type architecture, ie that is to say comprising respectively 8 or 10 transistors. To allow a significant additional decrease of the leakage currents in the unselected SRAM cell matrices, and to further reduce the supply voltages of the SRAM cells, the present invention proposes to cross-select in line and column to block the leakage currents from the cells that we do not want to read. FIG. 5 represents an SRAM memory cell based on an 8T type architecture. In an array of SRAM memory cells according to this preferred embodiment, the cross selection is performed by means of a first line of read words 208 and a second line of read words 210. The first line of read words 208 connects all the sources of the first read transistors 6 of a matrix of memory cells according to the columns of the matrix of SRAM cells. On the other hand, the second line of read words 210 connects the gates of the second read transistors 7 to each other along the lines of the array of SRAM memory cells. The read word line 210 may be powered at + VDD voltage or -VDD voltage. The voltage + VDD supplies the lines comprising cells to which write access is desired or cells in information retention mode (also called "hold" mode). The -VDD voltage feeds lines not including such cells, i.e., lines including non-selected cells.

En affectant la valeur +VDD à une ligne 210, on porte les transistors 7 à l'état passant. Pour sélectionner dans la matrice de cellules mémoire SRAM, une cellule située sur la ligne ainsi portée à +VDD, il suffit d'activer la colonne sur laquelle se situe la cellule en question. Cette colonne correspond à une première ligne de bits 208.By assigning the value + VDD to a line 210, the transistors 7 are turned on. To select in the array of SRAM memory cells, a cell located on the line thus brought to + VDD, simply activate the column on which the cell in question is located. This column corresponds to a first bit line 208.

Dans la pratique, la ligne de bits 210 est portée à +VDD ou -VDD à l'aide d'un élément, par exemple un générateur de tension 211. En portant la ligne de bits 210 à la tension +VDD, ce générateur de tension 211 rend passant tous les transistors 7 des cellules SRAM situées sur cette ligne. Cependant, seule la cellule située à l'intersection de cette première 208 et seconde 210 lignes de mots en lecture sera lue.In practice, the bit line 210 is brought to + VDD or -VDD by means of an element, for example a voltage generator 211. By carrying the bit line 210 at the voltage + VDD, this generator of voltage 211 turns on all transistors 7 SRAM cells located on this line. However, only the cell located at the intersection of this first 208 and second 210 lines of words in read will be read.

Sur les lignes 210 contenant uniquement des cellules non-sélectionnées, une tension de valeur -VDD est appliquée. Ceci permet de réduire considérablement le courant de fuite IOFF à très basse tension s'échappant autrement via le transistor 7. En diminuant ainsi ce courant de fuite Iorr, la limitation du nombre de cellules par colonne, liée à une diminution du rapport IoN/I0FF, est évitée, et il devient possible d'augmenter le nombre de cellules dans la matrice. Le principe de cette sélection est illustré à la figure 7, sur une variante de réalisation présentée ci-après. Cette architecture présente l'avantage de ne pas avoir recours à une porte de transmission, et de ne sélectionner qu'un seul mot au niveau de chaque ligne. D'autre part, elle permet de réduire le courant de fuite 'OFF au niveau du port de lecture et donc d'assurer un nombre de cellules suffisamment élevé par colonne, compris entre 64 et 128 cellules et avantageusement encore plus. Le courant de fuite total d'une cellule non sélectionnée, construite selon cette architecture, est réduit globalement d'un rapport 10 par rapport à celui observé dans une cellule 8T classique. Une autre variante de la présente invention consiste à remplacer l'architecture de type 8T pour chacune des cellules SRAM par une architecture de type 10T, comme représenté sur les figures 6, 7, 11 et 12. En utilisant deux transistors pass gate de chaque côté de la cellule mémoire le chemin résistif entre les lignes de bits et la cellule mémoire augmente. Ceci permet de réduire d'avantage le courant de fuite entre la ligne de bits et le noeud interne de la cellule mémoire, et constitue le principal avantage conféré par l'utilisation d'une cellule mémoire SRAM de type 10T par rapport à une cellule mémoire de type 8T. D'autre part, les cellules mémoire SRAM de type 10T permettent d'utiliser la technique d'entrelacement de bits de données (aussi appelée bit interleaving), augmentant la résistance des paquets de données aux éventuelles pertes.On lines 210 containing only non-selected cells, a voltage of value -VDD is applied. This makes it possible to considerably reduce the leakage current IOFF at very low voltage otherwise escaping via the transistor 7. By thus reducing this leakage current Iorr, the limitation of the number of cells per column, linked to a decrease in the ratio IoN / I0FF is avoided, and it becomes possible to increase the number of cells in the matrix. The principle of this selection is illustrated in Figure 7, on an alternative embodiment presented below. This architecture has the advantage of not having to use a transmission gate, and to select only one word at each line. On the other hand, it reduces the leakage current OFF at the reading port and thus ensure a sufficiently high number of cells per column, between 64 and 128 cells and advantageously even more. The total leakage current of an unselected cell, constructed according to this architecture, is reduced overall by a ratio to that observed in a conventional 8T cell. Another variation of the present invention is to replace the 8T architecture for each of the SRAM cells with a 10T architecture, as shown in FIGS. 6, 7, 11 and 12. Using two pass gate transistors on each side of the memory cell the resistive path between the bit lines and the memory cell increases. This makes it possible to further reduce the leakage current between the bit line and the internal node of the memory cell, and constitutes the main advantage conferred by the use of a SRAM memory cell of type 10T with respect to a memory cell. type 8T. On the other hand, 10T SRAM memory cells make it possible to use the data bit interleaving technique (also called interleaving bit), increasing the resistance of the data packets to possible losses.

La figure 6 est une représentation schématique d'une cellule mémoire SRAM de type 10T selon un mode de réalisation de l'invention. On y voit des éléments similaires à ceux de la cellule mémoire issue d'une architecture de type 8T. En particulier, cette cellule comprend deux inverseurs reliés tête-bêche 1, 1001, formant le coeur de la cellule mémoire dans lequel l'information binaire 0 ou 1 est stockée. Elle comprend également deux transistors pass gate 2, dont les grilles sont reliées à une seconde ligne de mots 104 (référencée YWL). Les drains de ces transistors pass gate sont reliés aux points de jonction des inverseurs 1, 1001. Les sources de ces transistors pass gate sont reliées à deux transistors d'écriture 221, 222.Figure 6 is a schematic representation of a SRAM type 10T memory cell according to one embodiment of the invention. One sees there elements similar to those of the memory cell resulting from an architecture of type 8T. In particular, this cell comprises two inverters connected head to tail 1, 1001, forming the heart of the memory cell in which the binary information 0 or 1 is stored. It also comprises two pass gate transistors 2, whose gates are connected to a second word line 104 (referenced YWL). The drains of these pass gate transistors are connected to the junction points of the inverters 1, 1001. The sources of these pass gate transistors are connected to two write transistors 221, 222.

La seconde ligne de mots 104 connecte toutes les cellules SRAM d'une même colonne de la matrice. Les transistors d'écriture 221, 222 ont leurs grilles reliées à une première ligne de mots 3 (référencée XWL). Les drains des deux transistors d'écriture 221, 222 sont reliés aux sources des deux transistors pass gate 2 tandis que les sources des deux transistors d'écriture 221, 222 sont reliées respectivement à une ligne de bits 204 et une ligne de bits inverse 105. Cette architecture peut présenter une variante dans laquelle la seconde ligne de mots 104 (YWL) et la première ligne de mots 3 (XWL) sont inversées. Ainsi la seconde ligne de mots 104 relie les grilles des transistors d'écriture 221 et 222, tandis que la première ligne de mots 3 relie les grilles des transistors pass gate 2. Cette seconde variante est représentée sur les figures 7 et 12.The second word line 104 connects all the SRAM cells of the same column of the matrix. The write transistors 221, 222 have their gates connected to a first word line 3 (referenced XWL). The drains of the two write transistors 221, 222 are connected to the sources of the two pass gate transistors 2 while the sources of the two write transistors 221, 222 are respectively connected to a bit line 204 and an inverse bit line 105 This architecture may have a variant in which the second word line 104 (YWL) and the first word line 3 (XWL) are inverted. Thus, the second word line 104 connects the gates of the write transistors 221 and 222, while the first word line 3 connects the gates of the pass gate transistors 2. This second variant is shown in FIGS. 7 and 12.

Le circuit de lecture des cellules mémoire SRAM des figures 7 et 12 est identique à celui de la cellule SRAM décrite précédemment, à savoir qu'il comprend deux transistors de lecture 6, 7, dont la source du premier 6 est reliée au drain du second 7. Le drain du premier transistor de lecture 6 est relié à une première ligne de mots en lecture 208 (référencée YRWL), agencée suivant une colonne de la matrice de cellules SRAM. La grille du premier transistor de lecture 6 est reliée à l'un des points de jonction des deux transistors, tandis que le second transistor de lecture 7 a sa grille reliée à une seconde ligne de mots en lecture 210 (référencée XRWL). La source du second transistor de lecture 7 est reliée à la ligne de bits en lecture 9. La figure 7 illustre, sur une portion de matrice de cellules SRAM, le principe d'une sélection de cellule dont on veut lire le contenu. Sur cette figure, l'architecture choisie pour les cellules de type 10T est sensiblement identique à celle de la figure 6 précédemment décrite. À titre illustratif, dans les cellules SRAM représentées dans cette portion de matrice, les premières lignes de mots 3 (XWL) reliant les transistors pass gate 2, ont été permutées avec les secondes lignes de mots 104 (YWL) reliant les grilles des transistors 221, 222 de chaque cellule entre elles. Cette permutation est sans conséquence sur le fonctionnement et les performances de la matrice de cellules mémoire SRAM. Ainsi, les premières lignes de mots en lecture 2080, 2081 relient les sources des premiers transistors de lecture 6, 600, 601, 602 entre elles suivant les colonnes de la matrice ; tandis que les secondes lignes de mots en lecture 210, 2101 relient les grilles des seconds transistors de lecture 7, 700, 701, 702 entre elles suivant les lignes de ladite matrice. Lorsqu'une première ligne de mots en lecture 2081 sélectionne une colonne sur laquelle se situe une cellule SRAM dont l'utilisateur souhaite lire le contenu, il suffit de porter le potentiel des grilles desdits seconds transistors de lecture 7 à la tension +VDD. Ceci rend passants les seconds transistors de lecture 7, 702 de la ligne sur laquelle se situe la cellule SRAM en question. Les autres lignes, celles ne contenant pas de cellules SRAM devant être lues, sont portées à la tension -VDD, ce qui permet de réduire considérablement les courants de fuite comme expliqué précédemment.The reading circuit of the SRAM memory cells of FIGS. 7 and 12 is identical to that of the SRAM cell described above, namely that it comprises two read transistors 6, 7 whose source of the first 6 is connected to the drain of the second 7. The drain of the first read transistor 6 is connected to a first read word line 208 (referenced YRWL), arranged in a column of the SRAM cell array. The gate of the first read transistor 6 is connected to one of the junction points of the two transistors, while the second read transistor 7 has its gate connected to a second line of read words 210 (referenced XRWL). The source of the second reading transistor 7 is connected to the reading bit line 9. FIG. 7 illustrates, on a matrix portion of SRAM cells, the principle of a cell selection whose content is to be read. In this figure, the architecture chosen for the type 10T cells is substantially identical to that of Figure 6 previously described. As an illustration, in the SRAM cells represented in this matrix portion, the first word lines 3 (XWL) connecting the pass gate 2 transistors have been permuted with the second word lines 104 (YWL) connecting the gates of the transistors 221. , 222 of each cell between them. This permutation has no effect on the operation and performance of the SRAM memory cell array. Thus, the first lines of read words 2080, 2081 connect the sources of the first read transistors 6, 600, 601, 602 to each other along the columns of the matrix; while the second lines of read words 210, 2101 connect the gates of the second reading transistors 7, 700, 701, 702 between them along the lines of said matrix. When a first line of read words 2081 selects a column on which there is an SRAM cell whose user wants to read the contents, it suffices to bring the potential of the gates of said second reading transistors 7 to the voltage + VDD. This makes passing the second reading transistors 7, 702 of the line on which the SRAM cell in question is located. The other lines, those containing no SRAM cells to be read, are brought to the voltage -VDD, which allows to significantly reduce the leakage currents as explained above.

D'autres modes de réalisation de l'invention sont envisageables. L'un des modes envisageables consiste à permuter les premières et secondes lignes de bits en lecture. Ainsi, comme représenté sur la figure 8, la ligne de mots en lecture 108 (référencée YRWL sur la figure 8) relie les cellules SRAM selon des colonnes et non selon des lignes de la matrice. La figure 8 représente une cellule mémoire SRAM s'appuyant sur une architecture de type 8T comprenant une ligne de masse virtuelle 10, une porte de transmission 12 et une seconde ligne de mots en lecture 108. La ligne de masse virtuelle 10 forme une première ligne de mots en lecture. La porte de transmission 12 est reliée en série avec un inverseur 11. La seconde ligne de mots en lecture 108 relie les cellules de la matrice suivant une colonne de la matrice de cellules SRAM. La sélection par les colonnes des cellules SRAM permet d'avoir un faible courant généré sur la ligne de masse virtuelle 10, 100 et donc de ne pas avoir recours à des moyens nécessitant un apport d'énergie supplémentaire pour absorber ce courant. Dans la mesure où une ligne de masse virtuelle 10, 100 est présente sur chaque ligne de la matrice, on ne porte au potentiel de la masse que les lignes de masse virtuelle 10 sur lesquelles des cellules SRAM sont sélectionnées. Ainsi, le croisement d'une seconde ligne de mots en lecture 1081, par laquelle un ensemble de cellules SRAM est sélectionné, avec une ligne de masse virtuelle 10 portée au potentiel de la masse, permet d'optimiser la répartition du courant dans une matrice de cellules SRAM et donc limiter partiellement les pertes électriques rencontrées dans certaines solutions existantes.Other embodiments of the invention are conceivable. One of the possible modes is to swap the first and second bit lines read. Thus, as shown in FIG. 8, the read word line 108 (referenced YRWL in FIG. 8) connects the SRAM cells in columns and not along lines of the array. FIG. 8 shows an SRAM memory cell based on an 8T type architecture comprising a virtual ground line 10, a transmission gate 12 and a second line of read words 108. The virtual ground line 10 forms a first line of words in reading. The transmission gate 12 is connected in series with an inverter 11. The second line of read words 108 connects the cells of the array in a column of the SRAM cell array. The selection by the columns of the SRAM cells makes it possible to have a low current generated on the virtual ground line 10, 100 and thus not to resort to means requiring an additional energy input to absorb this current. Insofar as a virtual ground line 10, 100 is present on each line of the array, only the virtual ground lines 10 on which SRAM cells are selected are taken to the potential of the ground. Thus, the crossing of a second line of read words 1081, by which a set of SRAM cells is selected, with a virtual ground line 10 brought to the potential of the mass, makes it possible to optimize the current distribution in a matrix. SRAM cells and thus partially limit the electrical losses encountered in some existing solutions.

Cependant, comme illustré sur la figure 9, représentant de manière simplifiée une portion de matrice de cellules SRAM selon un mode de réalisation particulier, la sélection des cellules SRAM par les colonnes peut permettre à des charges parasites IoFF d'être injectées dans la ligne de bits en lecture 9. Sur cette figure 9, la ligne de masse virtuelle 10, représentée en trait gras, est mise au potentiel de la masse, tandis que les autres lignes de masse virtuelle 100 sont portées au potentiel VDD. La ligne de mots en lecture 1081, représentée en trait gras sélectionne la colonne sur laquelle se situe la cellule mémoire SRAM dont on souhaite lire le contenu. Les autres lignes de mots en lecture 1080 ne sont pas activées.However, as illustrated in FIG. 9, schematically representing a matrix portion of SRAM cells according to a particular embodiment, the selection of the SRAM cells by the columns can allow parasitic loads IoFF to be injected into the line of read bits 9. In this Figure 9, the virtual ground line 10, shown in bold lines, is set to ground potential, while the other lines of virtual ground 100 are brought to the potential VDD. The line of read words 1081, shown in bold lines, selects the column on which the SRAM memory cell is located, the contents of which are to be read. Other word lines in 1080 playback are not enabled.

La figure 10 représente une variante de réalisation dans laquelle des portes de transmission 12, 120 sont placées sur chaque ligne de masse virtuelle 10, 100. Sur cette figure 10, la ligne de masse virtuelle 10, représentée en trait gras, est portée au potentiel de la masse grâce à une porte de transmission 12 en position ouverte (représentée avec un encadré figurant l'inscription « ON »). Les autres lignes de masse virtuelle 100, ne contiennent pas de cellules dont on souhaite lire le contenu. La ligne de mots en lecture 1081, représentée en trait gras, est active car elle correspond à une colonne contenant une cellule mémoire SRAM dont on veut lire le contenu. Les autres lignes de mots en lecture 1080 ne sont pas actives et ne contiennent pas de cellules mémoire dont on souhaiterait lire le contenu. Dans ce mode de réalisation, la porte de transmission 12, 120 peut permettre un blocage du courant de fuite plus efficace encore sur les lignes de masse virtuelle 100 vers les secondes lignes de mots en lecture 1081, 1080. Cette porte de transmission 12, 120 est commandée par une tension reliée soit à une tension d'alimentation haute, en mode passant, soit à la masse en mode bloqué.FIG. 10 represents an embodiment variant in which transmission gates 12, 120 are placed on each virtual ground line 10, 100. In this FIG. 10, the virtual ground line 10, shown in bold lines, is brought to potential. of the mass through a transmission door 12 in the open position (shown with a box marked "ON"). The other lines of virtual mass 100, do not contain cells whose contents one wishes to read. The line of read words 1081, shown in bold lines, is active because it corresponds to a column containing an SRAM memory cell whose content is to be read. The other lines of words read 1080 are not active and do not contain memory cells whose contents one would like to read. In this embodiment, the transmission gate 12, 120 may allow even more effective leakage current blocking on the virtual ground lines 100 to the second read word lines 1081, 1080. This transmission gate 12, 120 is controlled by a voltage connected to either a high supply voltage, in the on mode, or to the ground in the off mode.

La figure 11 représente l'équivalent de ce mode de réalisation alternatif dans une cellule mémoire SRAM de type 10T. Dans une telle configuration, comme précédemment, la ligne de masse virtuelle 10 relie les sources des premiers transistors de lecture 6 entre elles suivant les lignes de la matrice de cellules SRAM, tandis que la seconde ligne de mots en lecture 108 relie les grilles des seconds transistors de lecture 7 entre elles suivant les colonnes de la matrice de cellules SRAM. La figure 12 représente une portion de matrice de cellules mémoire SRAM selon un mode de réalisation de l'invention, dans laquelle les connexions entre les différentes cellules permettent de mettre en évidence le fonctionnement de la matrice. En effet, comme représenté sur la figure 12, la première colonne 1080 n'est pas sélectionnée, ce qui est indiqué par un carré contenant le chiffre 0. La seconde colonne 1081 est, elle, sélectionnée comme l'indique le carré correspondant contenant le chiffre 1, entouré en pointillés pour indiquer clairement sa fonction de sélection. Ainsi pour lire l'information contenue dans la cellule à l'intersection entre la première ligne et la seconde colonne de la portion de matrice représentée, on met la porte de transmission 12 de la première ligne dans l'état passant, comme indiqué par l'encadré figurant l'inscription « ON », entouré en pointillés. Concomitamment on met la porte de transmission 120 de la seconde ligne dans l'état bloqué, comme indiqué par l'encadré figurant l'inscription « OFF ». De cette manière, les fuites de courant sont limitées, et il est possible d'accéder de façon optimisée au contenu d'une cellule mémoire de la matrice. Dans ce cas de figure, il s'agit de la cellule mémoire entourée en pointillés sur la figure 12.Figure 11 shows the equivalent of this alternative embodiment in a SRAM type 10T memory cell. In such a configuration, as above, the virtual ground line 10 connects the sources of the first read transistors 6 to each other along the lines of the array of SRAM cells, while the second line of read words 108 connects the grids of the second reading transistors 7 between them according to the columns of the matrix of SRAM cells. FIG. 12 represents a matrix portion of SRAM memory cells according to one embodiment of the invention, in which the connections between the different cells make it possible to highlight the operation of the matrix. Indeed, as shown in Figure 12, the first column 1080 is not selected, which is indicated by a square containing the number 0. The second column 1081 is selected as indicated by the corresponding square containing the number 1, surrounded by a dotted line to clearly indicate its selection function. Thus, in order to read the information contained in the cell at the intersection between the first line and the second column of the represented matrix portion, the transmission gate 12 of the first line is put in the on state, as indicated by FIG. 'box marked "ON", surrounded by dashed lines. At the same time, the transmission gate 120 of the second line is put in the off state, as indicated by the box marked "OFF". In this way, current leakage is limited, and it is possible to optimally access the contents of a memory cell of the matrix. In this case, it is the memory cell surrounded by dashed lines in FIG.

Le principe d'une sélection croisée du port de lecture telle que décrite dans les différents modes de réalisation ci-avant peut s'appliquer à d'autres architectures de cellules mémoire SRAM. Par exemple, il est possible d'adapter une cellule mémoire SRAM dite de K. Roy, telle que décrite dans l'article de Ik Joon Chang et al., « A 32 kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read Scheme in 90 nm CMOS », Solid-State Circuits, IEEE Journal of, vol.44, n°2, pp.650-658, Feb. 2009. Pour y appliquer le principe de la sélection croisée, il suffit de connecter les sources des transistors notés NL et NR dans cette publication, initialement portés à la masse, à une ligne de mots reliant les drains de ces transistors selon les colonnes de la matrice de cellules mémoire SRAM. Grâce à ces perfectionnements, les cellules mémoires SRAM permettent d'aboutir à des performances acceptables à des tensions d'alimentation pouvant descendre jusqu'à 0,3 V, ce qui correspond à un progrès non négligeable par rapport à l'art antérieur. La stabilité en lecture (Sound Noise Margin) ainsi que la stabilité en écriture (Write Margin), sont ainsi assurées jusqu'à 0,3 V. L'invention permet donc d'apporter les principaux avantages suivants : - réduire considérablement les courants de fuite dans les cellules moitié-sélectionnées d'une matrice de cellules mémoire SRAM ; et - permettre grâce à cette réduction des courants de fuite, d'augmenter le rapport IoN/IoFF, et donc permettre d'augmenter le nombre de cellules SRAM présentes dans une matrice sans être autant limité par la faiblesse du rapport IoN/I0FF que dans les cellules existantes, - assurer une WM et une SNM suffisante pour des tensions d'alimentation VDD pouvant descendre jusqu'à 0,3 V.The principle of a cross-selection of the reading port as described in the various embodiments above can be applied to other architectures of SRAM memory cells. For example, it is possible to adapt a SRAM memory cell known as K. Roy, as described in the article by Ik Joon Chang et al., "A 32 kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read Scheme in 90 nm CMOS, "Solid-State Circuits, IEEE Journal of Vol.44, No. 2, pp. 650-658, Feb. 2009. To apply the principle of cross-selection, it is sufficient to connect the sources of the transistors denoted NL and NR in this publication, initially grounded, to a line of words connecting the drains of these transistors according to the columns of the matrix of SRAM memory cells. Thanks to these improvements, the SRAM memory cells make it possible to achieve acceptable performance at supply voltages down to 0.3 V, which corresponds to a significant progress compared to the prior art. The stability in reading (Sound Noise Margin) as well as the writing stability (Write Margin), are thus ensured up to 0.3 V. The invention thus makes it possible to bring the following main advantages: - to reduce considerably the currents of leakage in the half-selected cells of an array of SRAM memory cells; and allow, thanks to this reduction of the leakage currents, to increase the IoN / IoFF ratio, and thus make it possible to increase the number of SRAM cells present in a matrix without being so limited by the weakness of the IoN / IOFF ratio as in existing cells, - ensure sufficient WM and SNM for VDD supply voltages up to 0.3 V.

Claims (9)

REVENDICATIONS1. Matrice de cellules mémoire statique à accès aléatoire, chaque cellule mémoire comprenant au moins huit transistors agencés de manière à former : ^ deux inverseurs (1, 1001) montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation (2), dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs (1, 1001), les sources desdits deux transistors pass gate étant connectées respectivement à une ligne de bits en écriture (4) et une ligne de bits en écriture inverse (5), et les grilles desdits deux transistors pass gate étant connectées à une ligne de mots en écriture (3) ; ^ deux transistors de lecture (6, 7) reliés en série, à savoir un premier transistor de lecture (6) et un second transistor de lecture (7), la source du second transistor de lecture (7) étant reliée au drain du premier transistor de lecture (6), la grille du premier transistor de lecture (6) étant reliée à l'un des points de jonction desdits inverseurs (1, 1001), la source du premier transistor de lecture (6) étant reliée à une première ligne de mots en lecture (10, 208), la grille du second transistor de lecture (7) étant reliée à une seconde ligne de mots en lecture (108, 210) de ladite matrice, la source du second transistor de lecture (7) étant reliée à une ligne de bits en lecture (9).REVENDICATIONS1. Random access static memory cell matrix, each memory cell comprising at least eight transistors arranged to form: two invertors (1, 1001) mounted upside down, comprising four transistors; two activating transistors (2), said pass gate transistors, whose drains are connected on either side of said inverters (1, 1001), the sources of said two pass gate transistors being respectively connected to a bit line in writing (4) and a reverse write bit line (5), and the grids of said two pass gate transistors being connected to a write word line (3); two read transistors (6, 7) connected in series, namely a first read transistor (6) and a second read transistor (7), the source of the second read transistor (7) being connected to the drain of the first read transistor (6), the gate of the first read transistor (6) being connected to one of the junction points of said inverters (1, 1001), the source of the first read transistor (6) being connected to a first line of read words (10, 208), the gate of the second read transistor (7) being connected to a second line of read words (108, 210) of said matrix, the source of the second read transistor (7) being connected to a read bit line (9). 2. Matrice de cellules mémoire statique à accès aléatoire, dans laquelle chaque cellule mémoire statique à accès aléatoire est constituée de dix transistors, agencés de manière à former : ^ deux inverseurs (1, 1001) montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation (2), dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs (1, 1001), les sources desdits deux transistors pass gate (2) étant connectées à deux transistors d'écriture (221, 222), et les grilles desdits deux transistors pass gate (2) étant connectées à une première ou seconde ligne de mots (3, 104); ^ lesdits deux transistors d'écriture (221, 222) dont les drains sont connectés de part et d'autre desdits transistors d'activation (2), les sources sont connectées respectivement à une ligne de bits en écriture (204) et une ligne de bits en écriture inverse (105), et les grilles sont connectées à une seconde ou première ligne de mots (104,2. Random access static memory cell matrix, wherein each static random access memory cell is constituted by ten transistors, arranged to form: two inverters (1, 1001) mounted upside down, comprising four transistors; two activating transistors (2), called pass gate transistors, whose drains are connected on either side of said inverters (1, 1001), the sources of said two pass gate transistors (2) being connected to two transistors writing (221, 222), and the grids of said two pass gate transistors (2) being connected to a first or second word line (3, 104); said two write transistors (221, 222) whose drains are connected on either side of said activation transistors (2), the sources are respectively connected to a write bit line (204) and a line reverse write bits (105), and the grids are connected to a second or first word line (104, 3); 10 3. 153); 10 3. 15 4. 20 254. 20 25 5. 305. 30 6. 35 ^ deux transistors de lecture (6,6. 35 ^ two read transistors (6, 7) reliés en série, à savoir un premier transistor de lecture (6) et un second transistor de lecture (7), la source du second transistor de lecture (7) étant reliée au drain du premier transistor de lecture (6), la grille du premier transistor de lecture (6) étant reliée à l'un des points de jonction desdits inverseurs (1, 1001), la source du premier transistor de lecture (6) étant reliée à une première ligne de mots en lecture (10, 208), la grille du second transistor de lecture (7) étant reliée à une seconde ligne de mots en lecture (108, 210) de ladite matrice, la source du second transistor de lecture (7) étant reliée à une ligne de bits en lecture (9). Matrice de cellules mémoire statique à accès aléatoire selon la revendication 1 ou 2, dans laquelle les premières lignes de mots en lecture (10) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice, et les secondes lignes de mots en lecture (108) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 1 ou 2, dans laquelle les premières lignes de mots en lecture (208) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice, et les secondes lignes de mots en lecture (210) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 2, dans laquelle la première ligne de mots (3) relie les grilles des transistors d'activation dits transistors pass gate (2) et relie entre elles lesdites grilles dans les cellules mémoire de la matrice selon une ligne de la matrice, et la seconde ligne de mots (104) relie les grilles des transistors d'écriture (221, 222), et relie entre elles lesdites grilles desdits transistors d'écriture (221, 222) dans les cellules mémoire de la matrice selon une colonne de la matrice. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 2, dans laquelle la seconde ligne de mots (104) relie les grilles des transistors d'activation dits transistors pass gate (2) et relie entre elles lesdites grilles dans les cellules mémoire de la matrice selon une colonne de la matrice, et la première ligne de mots (3) relie les grilles des transistors d'écriture (221, 222), et relie entreelles lesdites grilles desdits transistors d'écriture (221, 222) dans les cellules mémoire de la matrice selon une ligne de la matrice. 7. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 4, comportant sur chacune des secondes lignes de mot en lecture (210) de ladite matrice un générateur de tension (211) apte à générer une tension d'alimentation prenant les valeurs +VDD ou -VIDE), ledit générateur de tension (211) étant apte à porter la ligne de mots en lecture secondaire à une tension égale à +VDD ou égale à -VDD.7) connected in series, namely a first read transistor (6) and a second read transistor (7), the source of the second read transistor (7) being connected to the drain of the first read transistor (6), the gate of the first read transistor (6) being connected to one of the junction points of said inverters (1, 1001), the source of the first read transistor (6) being connected to a first line of read words (10, 208), the gate of the second read transistor (7) being connected to a second line of read words (108, 210) of said matrix, the source of the second read transistor (7) being connected to a bit line by reading (9). Random access static memory cell array according to claim 1 or 2, wherein the first read word lines (10) of said memory cell array connect the memory cells to each other along the lines of said array, and the second lines reading words (108) of said matrix of memory cells connect the memory cells together according to the columns of said matrix. A static random access memory cell array as claimed in claim 1 or 2, wherein the first read word lines (208) of said memory cell array connect the memory cells to each other along the columns of said array, and the second lines reading words (210) of said matrix of memory cells connect the memory cells to each other along the lines of said matrix. Random access static memory cell matrix according to claim 2, in which the first word line (3) connects the gates of the activation transistors known as pass gate transistors (2) and interconnects said gates in the memory cells of the gate. matrix according to one line of the matrix, and the second word line (104) links the gates of the write transistors (221, 222), and interconnects said gates of said write transistors (221, 222) in the cells memory of the matrix according to a column of the matrix. Random access static memory cell matrix according to claim 2, in which the second word line (104) connects the gates of the activation transistors known as pass gate transistors (2) and interconnects said gates in the memory cells of the gate. matrix according to a column of the matrix, and the first word line (3) connects the gates of the write transistors (221, 222), and interconnects said gates of said write transistors (221, 222) in the memory cells of the matrix along a line of the matrix. 7. Random access static memory cell matrix according to claim 4, comprising on each of the second read word lines (210) of said matrix a voltage generator (211) able to generate a supply voltage taking the values + VDD or -VIDE), said voltage generator (211) being able to carry the line of words in secondary reading at a voltage equal to + VDD or equal to -VDD. 8. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 3, dans laquelle chacune des premières lignes de mots en lecture (10) relie les sources des premiers transistors (6) de l'ensemble de deux transistors de lecture (6, 7) entre eux ainsi qu'à une porte de transmission (12) formant un interrupteur, commandée par une tension portée au potentiel de la masse ou bien à une tension d'alimentation haute.Random access static memory cell matrix according to claim 3, wherein each of the first read word lines (10) connects the sources of the first transistors (6) of the set of two read transistors (6, 7). ) between them and a transmission gate (12) forming a switch, controlled by a voltage at the ground potential or at a high supply voltage. 9. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 8, comportant sur chacune des premières lignes de mot en lecture (10) de ladite matrice un inverseur (11) relié en série à la porte de transmission (12), ledit inverseur (11) étant apte à porter la première ligne de mots en lecture (10) à la masse ou bien à une tension d'alimentation haute.25Random access static memory cell matrix according to claim 8, comprising on each of the first read word lines (10) of said matrix an inverter (11) connected in series with the transmission gate (12), said inverter (11) being adapted to carry the first line of read words (10) to ground or to a high supply voltage.
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