FR2995722A1 - Finfet en silicium sur isolant avec une dependance reduite vis-a-vis de la largeur du fin - Google Patents

Finfet en silicium sur isolant avec une dependance reduite vis-a-vis de la largeur du fin Download PDF

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Abstract

La présente invention se rapporte à un procédé de polarisation d'au moins un premier transistor FinFET (1000) et un deuxième transistor FinFET (1000), dans lequel le premier transistor FinFET a une largeur d'aileron supérieure à la largeur d'aileron (W1) du deuxième transistor FinFET, et le premier transistor FinFET et le deuxième transistor FinFET ont tous deux une grille arrière (1600), le procédé comprenant l'application de la même première tension à la grille arrière du premier transistor FinFET et à la grille arrière du deuxième transistor FinFET, de manière à réduire l'écart entre la valeur de courant à l'état bloqué du premier transistor FinFET et la valeur de courant à l'état bloqué du deuxième transistor FinFET.

Description

FINFET EN SILICIUM SUR ISOLANT AVEC UNE DÉPENDANCE RÉDUITE VIS- À-VIS DE LA LARGEUR DU FIN La présente invention se rapporte au domaine de la technologie des semiconducteurs. Plus spécifiquement, elle se rapporte au domaine des transistors FinFET.
Encore plus spécifiquement, elle se rapporte à un procédé de polarisation de transistors FinFET et à une structure correspondante. La technologie des semi-conducteurs a suivi une tendance constante de diminution des dimensions des composants intégrés tels que les lignes métalliques, les résistances, les diodes, les transistors, etc. La diminution des dimensions permet d'avoir plus de dispositifs au sein d'un même circuit intégré, fournissant ainsi davantage de fonctionnalités avancées à l'utilisateur. Cependant, les dimensions minimales de la technologie moderne des semi-conducteurs sont telles qu'il devient de plus en plus difficile non seulement de les réduire davantage, mais aussi de les contrôler de manière précise.
En particulier, dans le domaine des transistors FinFET, soit des transistors à effet de champ double grille, lors du traitement de transistors avec des largeurs de fin, soit des largeurs d'aileron, par exemple en dessous de 20 nanomètres, il est technologiquement plutôt complexe d'obtenir une seule valeur exacte pour la largeur d'aileron au sein de toute une plaquette, voire même au sein d'une seule puce ou microplaquette. En particulier, pour des technologies utilisant de si petites dimensions, la largeur de l'aileron est définie par une structuration double, et cette technologie résulte en une plage de valeurs pour la largeur d'aileron sur l'ensemble de la plaquette. Dans le cas présent, on entend par FinFET des FinFET à parois latérales perpendiculaires, ou bien à parois latérales inclinées, ou bien des FinFET à double grille.
La tension seuil VT du FinFET est cependant dépendante de la largeur du FinFET. Le courant à l'état bloqué du transistor est également dépendant de la tension seuil VT. Par conséquent, si la largeur d'aileron n'est pas une valeur unique commune sur l'ensemble de la plaquette, mais plutôt une plage de valeurs, le courant à l'état bloqué va changer de manière significative d'un transistor à l'autre en fonction de la variation de la largeur d'aileron, créant ainsi un écart entre les valeurs de courant à l'état bloqué. La présente invention a été réalisée en vue de ce problème, et l'un de ses objectifs est de fournir une technologie qui permette le contrôle de la tension seuil VT du transistor, et par conséquent une diminution de l'écart entre les courants à l'état bloqué, y compris en présence d'une distribution de valeurs pour la largeur d'aileron. La présente invention peut se rapporter à un procédé de polarisation d'au moins un premier transistor FinFET et un deuxième transistor FinFET, dans lequel le premier transistor FinFET peut avoir une largeur d'aileron supérieure à la largeur d'aileron du deuxième transistor FinFET, et le premier transistor FinFET et le deuxième transistor FinFET peuvent tous deux avoir une grille arrière, et le procédé peut comprendre l'application de la même première tension à la grille arrière du premier transistor FinFET et à la grille arrière du deuxième transistor FinFET de manière à réduire l'écart entre la valeur de courant à l'état bloqué du premier transistor FinFET et la valeur de courant à l'état bloqué du deuxième transistor FinFET. De plus, la présente invention peut se rapporter à une structure semi-conductrice correspondante comprenant un premier transistor FinFET et un deuxième transistor FinFET, dans laquelle le premier transistor FinFET peut avoir une largeur d'aileron supérieure à la largeur d'aileron du deuxième transistor FinFET, et le premier transistor FinFET et le deuxième transistor FinFET peuvent tous deux avoir une grille arrière, et dans laquelle la grille arrière du premier transistor FinFET et la grille arrière du deuxième transistor FinFET peuvent être reliées à une source d'une seule première tension de manière à réduire l'écart entre la valeur de courant à l'état bloqué du premier transistor FinFET et la valeur de courant à l'état bloqué du deuxième transistor FinFET. Ceci fournit l'avantage bénéfique que l'écart entre les courants à l'état bloqué peut être réduit avec un design simple et robuste. Dans certains modes de réalisation, le procédé peut comprendre en outre la polarisation d'au moins un troisième transistor FinFET et un quatrième transistor FinFET, dans lequel le troisième transistor FinFET peut avoir une largeur d'aileron supérieure à la largeur d'aileron du quatrième transistor FinFET, et le troisième transistor FinFET et le quatrième transistor FinFET peuvent tous deux avoir une grille arrière, et le procédé peut comprendre l'application de la même deuxième tension à la grille arrière du troisième transistor FinFET et à la grille arrière du quatrième transistor FinFET de manière à réduire l'écart entre la valeur de courant à l'état bloqué du troisième transistor FinFET et la valeur de courant à l'état bloqué du quatrième transistor FinFET. De la même façon, la structure semi-conductrice correspondante peut comprendre en outre au moins un troisième transistor FinFET et un quatrième transistor FinFET, dans laquelle le troisième transistor FinFET peut avoir une largeur d'aileron supérieure à la largeur d'aileron du quatrième transistor FinFET, et le troisième transistor FinFET et le quatrième transistor FinFET peuvent tous deux avoir une grille arrière, et dans laquelle la grille arrière du troisième transistor FinFET et la grille arrière du quatrième transistor FinFET peuvent être reliées à une source d'une seule deuxième tension de manière à réduire l'écart entre la valeur de courant à l'état bloqué du troisième transistor FinFET et la valeur de courant à l'état bloqué du quatrième transistor FinFET. Dans certains modes de réalisation, les premier et deuxième transistors FinFET peuvent être des transistors de type NMOS. De plus, dans certains modes de réalisation, les troisième et quatrième transistors FinFET peuvent être des transistors de type PMOS.
De plus, dans certains modes de réalisation, la première tension et la deuxième tension peuvent être de polarités opposées. Ceci fournit l'avantage bénéfique que la réduction de l'écart entre les courants à l'état bloqué peut être réalisée à la fois pour des transistors de type NMOS et PMOS avec un design simple et robuste. De plus, la réduction peut être réalisée sur toute une plaquette, comprenant à la fois des transistors NMOS et PMOS, en utilisant seulement deux valeurs de tension pour la correction. Dans certains modes de réalisation, l'un quelconque parmi les transistors FinFET peut être l'un quelconque parmi un FinFET à parois latérales verticales, ou un FinFET à parois latérales inclinées, ou un FinFET à double grille.
L'invention va maintenant être décrite plus en détail de manière exemplaire dans ce qui suit en utilisant des modes de réalisation avantageux et en référence aux dessins. Les modes de réalisation décrits ne sont que des configurations possibles dans lesquelles les caractéristiques individuelles peuvent cependant être implémentées indépendamment l'une de l'autre, comme décrit plus haut, ou bien peuvent être omises, ou bien peuvent être combinées entre différents modes de réalisation. Des éléments identiques illustrés dans les dessins sont pourvus des mêmes signes de référence. Des parties de la description se rapportant à des éléments identiques illustrés dans les différents dessins peuvent être omises. Dans les dessins : - les Figures 1A, 2A et 3A illustrent schématiquement une vue tridimensionnelle d'un FinFET conformément à un mode de réalisation de la présente invention ; - les Figures 1B, 2B et 3B illustrent schématiquement des vues en coupe du FinFET des Figures 1A, 2A et 3A, respectivement ; les Figures 4A-4B illustrent schématiquement le comportement d'un FinFET de largeur inférieure par rapport à une tension appliquée à sa grille arrière, conformément à un mode de réalisation de la présente invention ; les Figures 5A-5B illustrent schématiquement le comportement d'un FinFET de largeur supérieure par rapport à une tension appliquée à sa grille arrière, conformément à un mode de réalisation de la présente invention ; les Figures 6A et 6B illustrent schématiquement les caractéristiques du courant à l'état bloqué d'un FinFET en fonction de la tension, par rapport à la présence ou à l'absence d'une tension appliquée à sa grille arrière, conformément à un mode de réalisation de la présente invention. Un FinFET 1000 conforme à un mode de réalisation de la présente invention va être décrit à présent en référence à la Figure 1A. Comme on le voit à la Figure 1A, le FinFET 1000 comprend une grille 1100, un drain 1200, une source 1300 et une région de silicium et de canal 1400 sous la grille. La région de silicium et de canal 1400 est séparée de la grille par la couche isolante 1700. Au sein de la région de silicium et de canal 1400, une couche proche de la couche isolante 1700 agit en tant que canal pour la conduction des porteurs de canal. Comme décrit plus haut, l'épaisseur W1 de la région de silicium et de canal, soit du fin ou de l'aileron, peut être de l'ordre de 20 nm, ou moins. Le FinFET 1000 est réalisé sur une couche isolante 1500 séparant au moins la région de silicium et de canal 1400 d'une couche semi-conductrice 1600 sous-jacente. En particulier, la couche semiconductrice 1600 peut être utilisée en tant que grille arrière 1600 pour la région de silicium et de canal 1400, tandis que la grille 1100 peut être utilisée en tant que grille avant 1100 pour la région de silicium et de canal 1400.
La couche semi-conductrice 1600 pourrait être par exemple du silicium, tandis que la couche isolante 1500 ou 1700 pourrait être par exemple du SiO2, ou bien 1700 pourrait être particulièrement une couche diélectrique à k élevé. Dans ce cas, le FinFET 1000 pourrait être réalisé sur ce qui est connu en tant que plaquette de silicium sur isolant (soit SOI, de l'anglais « Silicon On Insulator »). La présente invention ne s'y limite cependant pas, et le FinFET peut être réalisé avec toute technologie qui permettra au FinFET 1000 d'avoir une région de silicium et de canal 1400 qui est soumise à l'influence d'au moins deux grilles. De plus, à la Figure 1A, le drain 1200, la source 1300 et la région de silicium et de canal 1400 sont représentés comme étant des blocs de matériau isolés par-dessus la couche isolante 1500. Il sera clair à l'homme de l'art que ceci a été fait uniquement en vue de simplifier la représentation, et que ces composants pourraient plutôt être réalisés sur une couche semi-conductrice (non illustrée) par-dessus la couche isolante 1500, en dopant de manière appropriée les régions correspondantes. De même, la grille 1100 a été représentée avec une forme spécifique. L'invention ne s'y limite cependant pas, et toute forme pourrait être réalisée pour la grille 1100, du moment que la grille avant 1100 réalise un FinFET en chevauchant la région de silicium et de canal 1400 sur au moins deux faces.
La Figure 1B illustre schématiquement plusieurs vues en coupe alternatives de la région de silicium et de canal 1400 sous la grille 1100. En particulier, le FinFET 1000 correspond au FinFET 1000 de la Figure 1A, où la grille 1100 entoure la région de silicium et de canal 1400 et présente des parois perpendiculaires autour de celle-ci. Le FinFET 1000A est une réalisation alternative pour le FinFET 1000 de la Figure 1A, où les parois de la grille 1100 entourent la région de silicium et de canal 1400 mais sont inclinées. Le FinFET 1000B est encore une autre réalisation alternative, où la grille 1100 présente deux parois indépendantes, 1100A et 1100B, chacune d'un côté de la région de silicium et de canal 1400, réalisant ainsi un FinFET à double grille. Les Figures 2A et 3A correspondent à la Figure 1A, dans laquelle les plans de coupe A-A' et B-B' ont en outre été illustrés. Les Figures 2B et 3B sont des vues en coupe bidimensionnelles des vues tridimensionnelles des Figures 2A et 3A, respectivement. En particulier, la Figure 2B illustre une vue en coupe de la Figure 2A prise le long du plan A-A'. De même, la Figure 3B illustre une vue en coupe de la Figure 3A prise le long du plan B-B'.
Comme on peut le voir aux Figures 2B et 3B, le FinFET 1000 comprend en outre une couche isolante 1700 séparant la région de silicium et de canal 1400 de la grille avant 1100. De cette manière, la grille avant 1100 et la grille arrière 1600 sont toutes deux séparées de la région de silicium et de canal 1400, respectivement par la couche isolante 1700 et par la couche isolante 1500. Les matériaux et épaisseurs de la couche isolante 1700 et de la couche isolante 1500 ne sont pas nécessairement les mêmes. Par exemple, en ce qui concerne les dimensions, la couche isolante 1700 pourrait être dans la plage de l'ordre de quelques nanomètres en épaisseur physique, tandis que la couche isolante 1500 pourrait être plus épaisse, par exemple 10 nm ou plus. Dans certains modes de réalisation, la région de silicium et de canal 1400 peut aussi comprendre des régions dopées 1401. Les régions dopées 1401 peuvent par exemple être des régions dopées n+ pour un transistor nMOS. Comme décrit plus haut, lors de la réalisation d'une pluralité de FinFET 1000 sur une plaquette, ou bien dans une puce ou microplaquette, comme sur la couche semi- conductrice 1600, le problème se présente que l'épaisseur du fin, soit l'épaisseur d'aileron Wl, est difficile à contrôler à une valeur unique et précise. Ceci résulte en la présence de plusieurs valeurs pour l'épaisseur d'aileron W1, résultant ainsi en plusieurs tensions seuil VT différentes, chaque valeur étant associée à une largeur d'aileron W1 différente et résultant à son tour en plusieurs valeurs de courant à l'état bloqué, chaque valeur étant à nouveau associée à une largeur d'aileron W1 différente. En particulier, lorsque la largeur W1 augmente, le courant à l'état bloqué tend aussi à augmenter pour la même tension de grille appliquée à la grille 1100. Ceci résulte en des circuits peu fiables et/ou complexes étant donné que la variation du courant à l'état bloqué peut être dans la plage d'un à deux ordres de grandeur, voire potentiellement plus, pour des changements de largeur de seulement quelques nanomètres. La présente invention résout ce problème par l'application d'une tension à la grille arrière du FinFET. En particulier, l'effet de l'application de la tension à la grille arrière 1600 va être expliqué à présent en référence aux Figures 4A-4B, 5A-5B et 6A-6B. La Figure 4A correspond à la Figure 2B et fournit une vue en coupe du FinFET 1000 ayant une largeur d'aileron W1 et une valeur de tension nulle ou basse appliquée à la grille arrière 1600. La Figure 4B correspond à la Figure 4A, dans laquelle une tension V1 est toutefois appliquée à la grille arrière 1600, la valeur de V1 étant supérieure à la valeur de tension appliquée au FinFET 1000 à la Figure 4A. En particulier, la tension V1 pourrait être dans la plage de 0 V à -5 V pour un FinFET de type NMOS avec une largeur d'aileron W1 dans la plage de 10 nm à 20 nm et une épaisseur T1 dans la plage de 20 nm à 40 nm. À la Figure 4B, la ligne 4800 représente une ligne de tension équipotentielle 4800, ou une ligne de tension constante, s'étendant dans la région de silicium et de canal 1400 en raison de l'effet de la tension V1 appliquée à la grille arrière 1600. Comme on peut le voir, la ligne équipotentielle 4800 s'étend dans la région de silicium et de canal jusqu'à une profondeur maximale D1, dans la plage de 0 à 25 nm pour une épaisseur de silicium dans la plage de 10 nm à 40 nm et une épaisseur de la couche isolante 1500 dans la plage de 10 nm à 25 nm lorsque la tension V1 est appliquée à la grille arrière.
L'extension de la ligne équipotentielle 4800 au sein de la région de silicium et de canal 1400 illustre graphiquement l'effet de la tension V1 sur le FinFET 1000. En des termes d'électricité, l'application de la tension V1 résulte en une tension seuil accrue du FinFET 1000. Plus la ligne équipotentielle 4800 s'étend dans la région de silicium et de canal 1400, plus la tension seuil du FinFET 1000 est accrue par rapport au cas où aucune tension V1 n'est appliquée à la grille arrière 1600, comme à la Figure 4A. Par conséquent, la tension seuil dans le cas de la Figure 4B est accrue en comparaison à la Figure 4A grâce à l'application de la tension V1. Les Figures 5A-5B correspondent aux 4A-4B, mis à part que la largeur de la 10 région de silicium et de canal 1400 est accrue d'une valeur W1 à une valeur W2, W2 étant supérieure à W1. Comme décrit plus haut, ceci pourrait résulter d'une distribution des valeurs de largeur d'aileron due au processus de fabrication du FinFET. Par conséquent, le FinFET 1000 des Figures 4A-4B et le FinFET 1000 des Figures 5A-5B pourraient tous deux être présents, au même moment, sur une seule puce ou microplaquette ou sur une 15 seule plaquette. À la Figure 5A, comme pour la Figure 4A, aucune tension n'est appliquée, ou bien une faible valeur de tension est appliquée, à la grille arrière 1600. Ensuite, comme pour la Figure 4A, aucune ligne équipotentielle dans la région de silicium et de canal 1400 ne résulte de l'effet de la grille arrière 1600. De façon symétrique, dans le cas de la Figure 20 5B, la même valeur de tension V1 que pour la Figure 4B est appliquée à la grille arrière 1600. Dans ce cas aussi, l'application de la tension V1 résulte en l'apparition d'une ligne équipotentielle 5800 s'étendant au sein de la région de silicium et de canal 1400. Cependant, étant donné que la largeur W2 du FinFET 1000 de la Figure 5B est supérieure à la largeur W1 du FinFET 1000 de la Figure 4B, l'effet de la même tension V1 25 sur la grille arrière 1600 est amplifié. En d'autres termes, comme on peut le voir à la Figure 5B, la ligne équipotentielle 5800 s'étend davantage dans la région de silicium et de canal 1400, jusqu'à une profondeur D2 inférieure à la profondeur D1 de la ligne équipotentielle 4800. Comme décrit plus haut, l'extension de la ligne équipotentielle 5800 représente graphiquement l'effet de la tension V1 appliquée à la grille arrière 1600 sur la 30 tension seuil VT du FinFET 1000. Par conséquent, quand la ligne équipotentielle 5800 se propage davantage dans la région de silicium et de canal 1400, l'effet de la tension V1 sur la tension seuil VT du FinFET 1000 de la Figure 5B est supérieur à l'effet de la même tension V1 sur le FinFET 1000 de la Figure 4B. En d'autres termes, la tension seuil VT du FinFET 1000 de la Figure 5B est accrue davantage par rapport à la tension seuil VT du FinFET 1000 de la Figure 4B, même si la même tension V1 est appliquée à la grille arrière 1600 dans les deux cas. En d'autres termes encore, lorsque la largeur du fin, soit la largeur de l'aileron, augmente d'une valeur W1 à une valeur W2, la même tension V1 sur la grille arrière 1600 parvient à un effet plus prononcé sur la tension seuil VT. Ceci est bénéfique étant donné que la tension seuil VT de FinFET 1000 ayant des largeurs d'aileron supérieures, telles que W2, est inférieure à la tension seuil VT de FinFET 1000 ayant des largeurs d'aileron inférieures, telles que W1. Par conséquent, la tension seuil est accrue davantage pour les transistors ayant une tension seuil VT naturelle inférieure, comme celui décrit aux Figures 5A-5B, et augmente moins pour les transistors ayant une tension seuil VT naturelle supérieure, comme celui décrit aux Figures 4A-4B. Par conséquent, l'impact supérieur de la même tension de grille arrière V1 sur des transistors à largeur supérieure corrige davantage leur tension seuil VT en comparaison avec l'effet de la même tension V1 sur des transistors de largeur inférieure. Ceci résulte en une VT auto-réglable pour différentes largeurs d'aileron.
Les Figures 6A, où V1 est basse, par exemple zéro Volts, et 6B illustrent schématiquement l'effet de l'application de la tension V1 à la grille arrière 1600 du FinFET 1000. En particulier, les Figures 6A et 6B représentent toutes deux le courant sur l'axe logarithmique Y en fonction de la tension de grille avant, comme elle est appliquée à la grille 1100, sur l'axe linéaire X.
Comme on peut le voir, le courant augmente globalement avec l'augmentation de la tension de grille avant, conformément aux attentes. De plus, comme on peut le voir à la Figure 6A, plusieurs courbes 6901-6903 sont tracées, correspondant à des FinFET 1000 ayant différentes largeurs d'aileron. En particulier, la largeur de la région de silicium et de canal 1400 du FinFET 1000 correspondant à la courbe 6901 est supérieure à la largeur correspondant à la courbe 6902, qui est toutefois supérieure à la largeur correspondant à la courbe 6903. Ceci peut être vu étant donné que, à une valeur constante de tension de grille, par exemple de 0 V, correspondant à l'intersection des axes X et Y, la courbe 6901 présente un courant à l'état bloqué 11 qui est supérieur à 12, lui-même supérieur à 13. Ceci implique que la tension seuil VT du transistor correspondant à la courbe 6901, ayant la plus grande largeur parmi les trois courbes, est la plus petite des trois. Inversement, la tension seuil VT du transistor correspondant à la courbe 6903, ayant la plus petite largeur parmi les trois courbes, est la plus grande des trois. En particulier, la tension seuil VT pour les courbes 6901-6903 est représentée schématiquement par VT6901, VT6902, et VT6903, respectivement. L'écart entre les différences en VT à la Figure 6A peut donc être défini comme deltaVT(6A) et est donné par VT6903-VT6901 lorsque la tension V1 appliquée à la grille arrière est basse, par exemple 0 Volts. Comme décrit plus haut, les différences DIFF1, DIFF2, entre les valeurs du courant à l'état bloqué pour les courbes 6901-6903 compliquent, voire rendent impossible, l'utilisation du FinFET 1000 dans des circuits ayant une plage de valeurs pour la largeur du fin, soit la largeur de l'aileron. Cependant, comme décrit plus haut, ceci peut être résolu par l'application de de la tension V1 à la grille arrière 1600. En particulier, la Figure 6B illustre les mêmes caractéristiques électriques des trois FinFET utilisés pour obtenir les courbes 6901-6903 lorsqu'une tension V1 est appliquée à leur grille arrière. Comme on peut le voir à la Figure 6B, les courbes 6904-6906 réalisées sur base du FinFET final utilisé pour les courbes 6901-6903, respectivement, présentent une différence DIFF3 entre les valeurs 15 et 16 inférieure à la différence DIFF1 entre les valeurs 12 et 13 correspondantes. De même, les courbes 6904-6906 présentent une différence DIFF4 entre les valeurs 14 et 16 inférieure à la différence DIFF2 entre les valeurs correspondantes 11 et 13. En d'autres mots, l'application de la tension V1 à la grille arrière 1600 réduit l'écart entre les valeurs de courant à l'état bloqué causé par la plage de valeurs représentant les différentes largeurs des FinFET utilisés pour les courbes 6901-6903 et 6904-6906. Ceci est dû au fait que la correction de la tension seuil VT est plus efficace là où elle est le plus nécessaire, à savoir sur le transistor de plus grande largeur, alors qu'elle est moins importante là où elle est le moins nécessaire, à savoir sur les transistors de faible largeur. C'est-à-dire que, grâce à l'application de la tension V1, les différences entre les courants à l'état bloqué causées par les différentes largeurs des transistors sont réduites.
En particulier, la tension seuil VT pour les courbes 6904-6906 est représentée schématiquement par VT6904, VT6905, et VT6906, respectivement. L'écart entre les différences en VT à la Figure 6B peut donc être défini comme deltaVT(6B) et est donné par VT6906-VT6904. En utilisant une tension avec une valeur V1 comme décrit plus haut, l'écart en tension seuil VT à la Figure 6B est donc inférieur par rapport à la Figure 6A. En d'autres termes, deltaVT(6B) < deltaVT(6A). L'application d'une tension V1 comme décrit précédemment aide par conséquent à obtenir une distribution de VT plus petite sur la plaquette ainsi qu'un courant de fuite inférieur.
En particulier, l'application de la tension V1 résulte en un courant à l'état bloqué 14, 15 et 16, chacun desquels étant inférieur au courant à l'état bloqué correspondant 11, 12 et 13, respectivement. En même temps, étant donné que la correction en tension de seuil VT réalisée par la tension V1 est plus efficace sur le transistor à plus grande largeur, correspondant à la courbe 6901, la réduction en courant à l'état bloqué sera plus importante entre la valeur 11 et la valeur 14 correspondante, en comparaison à la réduction entre 13 et la valeur 16 correspondante. Par conséquent, comme décrit plus haut, la présente invention réalise une réduction de l'écart entre les courants à l'état bloqué pour des transistors FinFET 1000 avec un procédé simple et efficace, consistant en l'application d'une tension V1 à la grille arrière 1600 du transistor FinFET. Étant donné que l'effet de la tension V1 est plus prononcé là où il est le plus nécessaire, à savoir sur des transistors de plus grande largeur, le procédé peut être utilisé avantageusement pour réduire l'écart entre les courants à l'état bloqué sur toute une puce ou microplaquette, ou sur toute une plaquette, tout en utilisant une seule valeur de tension V1, ou un nombre réduit de valeurs de la tension V1 dans différentes zones, ce qui simplifie considérablement le design de la puce ou microplaquette étant donné qu'il n'est pas nécessaire d'effectuer de correction spécifique, éventuellement avec une tension spécifique, pour chaque transistor FinFET individuel.
Bien que, dans les modes de réalisation décrits plus haut, le FinFET 1000 ait été décrit en référence à l'utilisation d'une couche semi-conductrice 1600 pour l'implémentation de la grille arrière, la présente invention ne s'y limite pas. En alternative, ou en complément, la grille arrière pourrait être réalisée par une couche conductrice, par exemple un métal.
De plus, même si plus haut il a été fait référence à des transistors de type NMOS, il sera apprécié par l'homme du métier qu'une technique correspondante peut être également appliquée à des transistors PMOS, en particulier en même temps. En présence des deux types de transistors, si nécessaire, deux valeurs de tension peuvent être utilisées pour la correction de l'écart entre les courants à l'état bloqué, une valeur de tension V1 pour les FinFET de type NMOS et une valeur de tension V2 pour les FinFET de type PMOS. Par exemple, alors que V1 peut être une tension négative, V2 peut être une tension positive. Encore plus spécifiquement, V1 et V2 pourraient être symétriques l'une par rapport à l'autre de manière à diminuer la complexité du design.
Il sera en outre clair à l'homme de l'art que les valeurs numériques décrites plus haut ne sont qu'une parmi les nombreuses combinaisons possibles de valeurs qui aboutissent aux effets avantageux de l'invention. En particulier, la valeur de tension appliquée à la grille arrière 1600 du FinFET 1000 va dépendre par exemple de la distribution des largeurs de fin, soit largeurs d'aileron, W1, W2, sur la plaquette, ainsi que de la valeur de l'épaisseur de la couche isolante 1500, entre autre, et du fait qu'une valeur de tension V1 idéale pour la correction désirée de l'écart entre les courants à l'état bloqué peut être calculée en utilisant des logiciels standards de simulation électrique de semiconducteurs , ou bien par une approche heuristique.
De plus, il sera clair que bien qu'un exemple avec trois FinFET ait été discuté en référence aux Figures 6A et 6B, la présente invention n'y est pas limitée et peut être appliquée à n'importe quel nombre de FinFET. Avantageusement, l'invention peut être appliquée à plusieurs milliers de FinFET, voire même plus, en même temps, avec un circuit simple en raison du nombre réduit de valeurs de tensions de correction à appliquer à la grille arrière des FinFET. De plus, l'application de la tension n'a pas besoin d'être constante pendant l'exploitation de la puce ou microplaquette. Par exemple, si besoin, la tension de correction V1 et/ou V2 peuvent être appliquées à la grille arrière 1600 seulement à des intervalles spécifiques, comme pendant la veille de la puce, ou à des sous-composants de la puce pendant la veille de ces sous-composants. Encore plus spécifiquement, des valeurs différentes des tensions V1 et/ou V2 peuvent être appliquées pendant l'exploitation du circuit. Par exemple, une valeur de tension V1 ayant un effet de correction majeur peut être appliquée pendant la veille du circuit, à la fois afin de maximiser la correction de l'écart entre les courants à l'état bloqué, et afin de réduire la valeur totale de courants à l'état bloqué, alors qu'une valeur de tension V1 ayant un effet de correction moindre peut être appliquée pendant l'exploitation du circuit, afin de résulter en un calcul plus rapide.

Claims (12)

  1. REVENDICATIONS1. Procédé de polarisation d'au moins un premier transistor FinFET (1000) et un deuxième transistor FinFET (1000), dans lequel le premier transistor FinFET a une largeur d'aileron (W2) supérieure à la largeur d'aileron (W1) du deuxième transistor FinFET, et le premier transistor FinFET et le deuxième transistor FinFET ont tous deux une grille arrière (1600), et le procédé comprenant l'application de la même première tension (V1) à la grille arrière du premier transistor FinFET et à la grille arrière du deuxième transistor FinFET, de manière à réduire l'écart (DIFF2) entre la valeur de courant à l'état bloqué (11) du premier transistor FinFET et la valeur de courant à l'état bloqué (12) du deuxième transistor FinFET.
  2. 2. Procédé selon la revendication 1, dans lequel les premier et deuxième transistors FinFET sont tous deux des transistors de type NMOS.
  3. 3. Procédé selon la revendication 2, comprenant en outre la polarisation d'au moins un troisième transistor FinFET (1000) et un quatrième transistor FinFET (1000), dans lequel le troisième transistor FinFET a une largeur d'aileron (W2) supérieure à largeur d'aileron (W1) du quatrième transistor FinFET, et le troisième transistor FinFET et le quatrième transistor FinFET ont tous deux une grille arrière (1600), et le procédé comprenant l'application de la même deuxième tension (V2) sur la grille arrière du troisième transistor FinFET et sur la grille arrière du quatrième transistor FinFET, de manière à réduire l'écart (DIFF2) entre la valeur de courant à l'état bloqué (11) du troisième transistor FinFET et la valeur de courant à l'état bloqué (12) du quatrième transistor FinFET.
  4. 4. Procédé selon la revendication 3, dans lequel les troisième et quatrième transistors FinFET sont tous deux des transistors de type PMOS.
  5. 5. Procédé selon la revendication 4, dans lequel la première tension et la deuxième tension sont de polarités opposées.
  6. 6. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'un quelconque parmi les transistors FinFET est l'un quelconque parmi un FinFET àparois latérales verticales, ou un FinFET à parois latérales inclinées, ou un FinFET à double grille.
  7. 7. Structure semi-conductrice comprenant un premier transistor FinFET (1000) et un deuxième transistor FinFET et un deuxième transistor FinFET (1000), dans laquelle le premier transistor FinFET a une largeur d'aileron (W2) supérieure à la largeur d'aileron (W1) du deuxième transistor FinFET, et le premier transistor FinFET et le deuxième transistor FinFET ont tous deux une grille arrière (1600), et dans laquelle la grille arrière du premier transistor FinFET et la grille arrière du deuxième transistor FinFET sont reliées à une source d'une seule première tension (V1), de manière à réduire l'écart (DIFF2) entre la valeur de courant à l'état bloqué (11) du premier transistor FinFET et la valeur de courant à l'état bloqué (12) du deuxième transistor FinFET.
  8. 8. Structure semi-conductrice selon la revendication 7, dans laquelle les premier et deuxième transistors FinFET sont tous deux des transistors de type NMOS.
  9. 9. Structure semi-conductrice selon la revendication 8, comprenant en outre au moins un troisième transistor FinFET (1000) et un quatrième transistor FinFET (1000), dans laquelle le troisième transistor FinFET a une largeur d'aileron (W2) supérieure à la largeur d'aileron (W1) du quatrième transistor FinFET, et le troisième transistor FinFET et le quatrième transistor FinFET ont tous deux une grille arrière (1600), et dans laquelle la grille arrière du troisième transistor FinFET et la grille arrière du quatrième transistor FinFET sont reliées à une source d'une seule deuxième tension (V2), de manière à réduire l'écart (DIFF2) entre la valeur de courant à l'état bloqué (11) du troisième transistor FinFET et la valeur de courant à l'état bloqué (12) du quatrième transistor FinFET.
  10. 10. Structure semi-conductrice selon la revendication 9, dans laquelle les troisième et quatrième transistors FinFET sont tous deux des transistors de type PMOS.
  11. 11. Structure semi-conductrice selon la revendication 10, dans laquelle la source de première tension et la source de deuxième tension sont configurées pour fournir des tensions de polarités opposées l'une à l'autre.
  12. 12. Structure semi-conductrice selon l'une quelconque des revendications 7 à 11, dans laquelle l'un quelconque parmi les transistors FinFET est l'un quelconque parmi un FinFET à parois latérales verticales, ou un FinFET à parois latérales inclinées, ou un FinFET à double grille.
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