FR2976114A1 - Double port RAM for use in integrated circuit, has memory cell associated with four bit lines, and connection units connecting first line with second line and third line with fourth line, respectively during reading and writing in cell - Google Patents

Abstract

The RAM has an elementary memory cell associated with four bit lines (BLFa, BLFb, BLTa, BLTb) and two word lines (WLa, WLb). Connection units connect the first line with the second line and the third line with the fourth line, respectively during reading and writing in the memory cell. The connection unit comprises a metal oxide semiconductor (MOS) transistor (34) placed between the third and fourth lines, and a second MOS transistor (36) placed between the first and second lines. Gates of the transistors are connected to simultaneous read/write signal generating unit (40). An independent claim is also included for a method for performing a step of simultaneously writing and reading in an elementary memory cell of a dual port RAM.

Description

B10800 - 07-GR1-237 1 MEMOIRE DOUBLE PORT PERMETTANT UNE LECTURE-ECRITURE SIMULTANEE B10800 - 07-GR1-237 1 DOUBLE PORT MEMORY FOR SIMULTANEOUS READ-WRITE

Domaine de l'invention La présente invention concerne de façon générale des mémoires vives en circuit intégré. Plus particulièrement, la présente invention concerne des mémoires vives de type à double port, connues sous l'acronyme DPRAM (Dual Port Random Access Memory). Exposé de l'art antérieur Les mémoires vives (RAM) sont généralement basées sur l'utilisation de circuits bistables en technologie CMOS. Ces mémoires sont constituées de nombreux points mémoires ou cellules élémentaires agencés sous forme matricielle, chaque cellule mémoire élémentaire étant associée à des lignes de bits et des lignes de mots. La figure 1 illustre une cellule élémentaire d'une 15 mémoire de type SRAM à six transistors. Cette cellule est associée à une ligne de mots WL et a deux lignes de bits complémentaires BLT et BLF. La cellule élémentaire comprend un circuit bistable 10 constitué d'un premier inverseur 12 et d'un deuxième inverseur 14, l'entrée de 20 l'un étant connectée en sortie de l'autre. L'entrée de l'inverseur 12 est connectée à la ligne de bits BLT par l'intermédiaire d'un transistor MOS 16 dont la grille est connectée à la ligne B10800 - 07-GR1-237 Field of the Invention The present invention generally relates to integrated circuit flash memories. More particularly, the present invention relates to RAMs of the double port type, known by the acronym DPRAM (Dual Port Random Access Memory). BACKGROUND OF THE PRIOR ART Random access memories (RAM) are generally based on the use of bistable circuits in CMOS technology. These memories consist of numerous memory points or elementary cells arranged in matrix form, each elementary memory cell being associated with lines of bits and lines of words. Figure 1 illustrates an elementary cell of a SRAM type memory with six transistors. This cell is associated with a word line WL and has two complementary bit lines BLT and BLF. The elementary cell comprises a bistable circuit 10 consisting of a first inverter 12 and a second inverter 14, the input of one being connected at the output of the other. The input of the inverter 12 is connected to the bit line BLT via a MOS transistor 16 whose gate is connected to the line B10800 - 07-GR1-237

2 de mots WL et l'entrée de l'inverseur 14 est connectée à la ligne de bits BLF par l'intermédiaire d'un transistor 18 dont la grille est également connectée à la ligne de mots WL. Dans la cellule élémentaire de la figure 1, les données sont stockées de façon complémentaire sur un noeud G connecté à l'entrée de l'inverseur 12 et sur un noeud D connecté à l'entrée de l'inverseur 14. Lors d'une phase de rétention de l'information, la ligne de mots WL est prévue de façon que les transistors MOS 16 et 18 soient bloqués. Par exemple, si les transistors 16 et 18 sont les transistors de type N, la ligne de mots WL est à zéro. Dans ce cas, les inverseurs 12 et 14 assurent le maintien de l'information sur les noeuds G et D. Lors d'une phase d'écriture d'une donnée dans la cellule élémentaire, par exemple d'une écriture d'un "1" logique sur le noeud G et d'un "0" logique sur le noeud D, la ligne de bits BLT est maintenue à un potentiel d'alimentation Vdd, tandis que la ligne de bits BLF est tirée à la masse. La ligne de mots WL est commandée de façon à rendre passants les transistors 16 et 18. Ainsi, le "1" logique imposé par la ligne de bits BLT se retrouve sur le noeud G et le "0" logique imposé par la ligne de bits BLF se retrouve sur le noeud D. Une fois l'écriture finie, la ligne de mots WL est commandée pour bloquer les transistors 16 et 18, et l'information est maintenue dans le circuit bistable 10. Lors d'une phase de lecture d'une donnée contenue dans le circuit bistable 10, les lignes de bits BLT et BLF sont pré- chargées à une tension d'alimentation Vdd. Ensuite, les lignes de bits BLT et BLF sont laissées flottantes. La ligne de mots WL est ensuite commandée pour rendre passants les transistors 16 et 18. L'information contenue sur les noeuds G et D est ainsi transférée sur les lignes de bits associées. Ainsi, si le noeud G est à "0", la ligne de bits BLT va se décharger pro- gressivement. La lecture de la donnée stockée dans la cellule de la figure 1 se fait en comparant les potentiels sur les lignes B10800 - 07-GR1-237 2 of words WL and the input of the inverter 14 is connected to the bit line BLF via a transistor 18 whose gate is also connected to the word line WL. In the elementary cell of FIG. 1, the data are stored in a complementary manner on a node G connected to the input of the inverter 12 and on a node D connected to the input of the inverter 14. information retention phase, the word line WL is provided so that the MOS transistors 16 and 18 are blocked. For example, if transistors 16 and 18 are N-type transistors, the word line WL is zero. In this case, the inverters 12 and 14 ensure the maintenance of the information on the nodes G and D. During a writing phase of a data in the elementary cell, for example a writing of a " 1 "logic on the G node and a logic" 0 "on the D node, the bit line BLT is maintained at a supply potential Vdd, while the BLF bit line is pulled to ground. The word line WL is controlled so as to make pass transistors 16 and 18. Thus, the "1" logic imposed by the bit line BLT is found on the node G and the "0" logic imposed by the bit line BLF is found on the node D. Once the writing is finished, the word line WL is controlled to block the transistors 16 and 18, and the information is held in the bistable circuit 10. During a reading phase of FIG. a data contained in the bistable circuit 10, the bit lines BLT and BLF are pre-loaded to a supply voltage Vdd. Then, the BLT and BLF bit lines are left floating. The word line WL is then controlled to pass transistors 16 and 18. The information contained on the nodes G and D is thus transferred to the associated bit lines. Thus, if the node G is "0", the bit line BLT will gradually discharge. The reading of the data stored in the cell of FIG. 1 is done by comparing the potentials on the lines B10800 - 07-GR1-237

3 de bits BLT et BLF. Généralement, des systèmes d'amplification de la différence de potentiel entre les deux lignes de bits assurent une lecture accélérée. Un inconvénient des cellules SRAM telles que celles de la figure 1 est que ces cellules ne permettent qu'un accès à la fois. Ainsi, il a été proposé de former des cellules mémoires de type DPRAM (Dual Port Random Access Memory) dans lesquelles chaque circuit bistable est associé à deux lignes de bits et à leurs complémentaires et à deux lignes de mots. Cette architecture permet deux accès parallèles asynchrones à la mémoire, qui peuvent être deux lectures, une lecture et une écriture, ou encore deux écritures. Ces deux accès simultanés peuvent concerner la même cellule élémentaire, à l'exclusion de deux opérations d'écriture qui ne peuvent s'exécuter simul- tanément sur le même bit. La figure 2 illustre une structure classique d'une cellule mémoire élémentaire de type DPRAM. La cellule élémentaire de la figure 2 comprend un circuit bistable 20 identique au circuit bistable 10 de la figure 1. Dans l'exemple de la figure 2, des inverseurs 22 et 24 constituant le circuit bistable 20 ont été représentés en détail. Le premier inverseur 22, dont l'entrée est connectée à un noeud G et la sortie connectée à un noeud D, comprend une association série, entre une tension d'alimentation Vdd et la masse, d'un premier transistor MOS de type P, P1, et d'un deuxième transistor MOS de type N, N2. Les grilles des transistors P1 et N2 sont connectées au noeud G et le point milieu entre les transistors P1 et N2 est connecté au noeud D. Symétriquement, l'inverseur 24 est constitué d'une association série, entre une tension d'alimentation Vdd et la masse, d'un troisième transistor MOS de type P, P3, et d'un quatrième transistor MOS de type N, N4. Les grilles des transistors P3 et N4 sont connectées au noeud D et le point milieu entre ces transistors est connecté au noeud G. 3 bits BLT and BLF. Generally, systems for amplifying the potential difference between the two bit lines provide an accelerated reading. A disadvantage of SRAM cells such as those of Figure 1 is that these cells allow only one access at a time. Thus, it has been proposed to form DPRAM memory cells (Dual Port Random Access Memory) in which each bistable circuit is associated with two lines of bits and their complementary and two lines of words. This architecture allows two asynchronous parallel accesses to memory, which can be two reads, one read and one write, or two writes. These two simultaneous accesses may concern the same elementary cell, except for two write operations that can not execute simultaneously on the same bit. FIG. 2 illustrates a conventional structure of an elementary memory cell of DPRAM type. The elementary cell of FIG. 2 comprises a bistable circuit 20 identical to the bistable circuit 10 of FIG. 1. In the example of FIG. 2, inverters 22 and 24 constituting the bistable circuit 20 have been shown in detail. The first inverter 22, whose input is connected to a node G and the output connected to a node D, comprises a series association, between a supply voltage Vdd and the ground, of a first P-type MOS transistor, P1, and a second N-type MOS transistor N2. The gates of the transistors P1 and N2 are connected to the node G and the midpoint between the transistors P1 and N2 is connected to the node D. Symmetrically, the inverter 24 consists of a series association between a supply voltage Vdd and the ground of a third P-type MOS transistor P3 and a fourth N-type MOS transistor N4. The gates of the transistors P3 and N4 are connected to the node D and the midpoint between these transistors is connected to the node G.

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4 Le circuit bistable 20 est associé à une première ligne de bits BLTa, et à son complémentaire BLFa (première paire de lignes de bits), à une deuxième ligne de bits BLTb, et à son complémentaire BLFb (deuxième paire de lignes de bits), et à deux lignes de mots WLa et WLb. Le noeud G est connecté à la ligne de bits BLTa, respectivement BLTb, par l'intermédiaire d'un transistor MOS 26, respectivement 28. Le noeud D est connecté à la ligne de bits BLFa, respectivement BLFb, par l'intermédiaire d'un transistor MOS 30, respectivement 32. Les grilles des transistors 26 et 30 sont connectées à la ligne de mots WLa et les grilles des transistors 28 et 32 sont connectées à la ligne de mots WLb. Lors d'une phase de lecture ou d'écriture seule, le circuit de la figure 2 fonctionne de la même façon que ce qui a été décrit en relation avec la figure 1. Une des paires de lignes de bits BLTa/BLFa ou BLTb/BLFb est prévue soit pour réaliser une lecture des données dans le circuit bistable 20, soit pour écrire des données dans ce circuit. L'autre des paires de lignes de bits est déconnectée du circuit bistable, la ligne de mots associée étant commandée en conséquence. Avantageusement, le circuit de la figure 2 permet également la réalisation d'une lecture des données contenues sur les noeuds G et D du circuit bistable simultanément à la réalisation d'une écriture de données dans ce circuit. Pour cela, l'une des lignes de mots est commandée pour que la paire de lignes de bits complémentaires qui lui est associée réalise une lecture tandis que l'autre ligne de mots est commandée pour que la paire de lignes de bits complémentaires qui lui est associée réalise une écriture. The bistable circuit 20 is associated with a first bit line BLTa, and its complementary BLFa (first pair of bit lines), a second bit line BLTb, and its complementary BLFb (second pair of bit lines). , and two lines of words WLa and WLb. The node G is connected to the bit line BLTa, respectively BLTb, via a MOS transistor 26, respectively 28. The node D is connected to the bit line BLFa, respectively BLFb, via a MOS transistor 30, respectively 32. The gates of the transistors 26 and 30 are connected to the word line WLa and the gates of the transistors 28 and 32 are connected to the word line WLb. During a read or write phase alone, the circuit of FIG. 2 operates in the same way as described with reference to FIG. 1. One of the pairs of bit lines BLTa / BLFa or BLTb / BLFb is provided either for performing a reading of the data in the bistable circuit 20, or for writing data in this circuit. The other pair of bit lines is disconnected from the bistable circuit, the associated word line being controlled accordingly. Advantageously, the circuit of FIG. 2 also makes it possible to perform a reading of the data contained on the nodes G and D of the bistable circuit simultaneously with the realization of a writing of data in this circuit. For this, one of the word lines is controlled so that the pair of complementary bit lines associated with it reads while the other line of words is controlled so that the pair of complementary bit lines which is associate realizes a writing.

Cependant, en fonction du dimensionnement, les différents transistors constituant le circuit de la figure 2, ainsi qu'en fonction de la durée de réalisation des opérations de lecture et d'écriture, une écriture peut être affaiblie par l'opération de lecture simultanée, et ne pas être réalisée B10800 - 07-GR1-237 However, depending on the dimensioning, the different transistors constituting the circuit of FIG. 2, as well as depending on the duration of the reading and writing operations, a writing can be weakened by the simultaneous reading operation, and not to be performed B10800 - 07-GR1-237

complètement. Ainsi, le circuit bistable ne change pas d'état alors qu'il le devrait. Un besoin existe donc d'un dispositif assurant la réalisation simultanée de lectures et d'écritures de bonne 5 qualité sur des cellules de type DPRAM. Résumé Un objet d'un mode de réalisation de la présente invention est de proposer un dispositif assurant la réalisation simultanée de lectures et d'écritures de bonne qualité sur des cellules de type DPRAM. Ainsi, un mode de réalisation de la présente invention prévoit une mémoire vive double port comprenant au moins une cellule mémoire élémentaire associée à deux paires de lignes de bits et à deux lignes de mots, la mémoire comprenant des moyens de connexion de premières lignes de chaque paire entre elles et de deuxièmes lignes de chaque paire entre elles lors d'étapes de lecture et d'écriture simultanées dans la cellule élémentaire. Selon un mode de réalisation de la présente invention, les moyens de connexion sont constitués d'un premier transistor MOS placé entre les premières lignes de chaque paire et d'un deuxième transistor MOS placé entre les deuxièmes lignes de chaque paire. Selon un mode de réalisation de la présente invention, les premier et deuxième transistors MOS ont leurs grilles connectées à des moyens de génération d'un signal de lecture/écriture simultanée. Selon un mode de réalisation de la présente invention, les moyens de génération d'un signal de lecture/écriture simultanée comprennent une porte logique dont les entrées sont connectées aux lignes de mots. Selon un mode de réalisation de la présente invention, chaque cellule élémentaire comprend un circuit bistable connecté aux lignes de bits et aux lignes de mots par l'intermédiaire de transistors commandables. completely. Thus, the bistable circuit does not change state while it should. A need therefore exists for a device ensuring the simultaneous realization of readings and writing of good quality on DPRAM type cells. SUMMARY An object of an embodiment of the present invention is to propose a device ensuring the simultaneous realization of readings and writings of good quality on DPRAM type cells. Thus, an embodiment of the present invention provides a dual-port random access memory comprising at least one elementary memory cell associated with two pairs of bit lines and two word lines, the memory comprising means for connecting first lines of each pair between them and second lines of each pair together during simultaneous reading and writing steps in the elementary cell. According to an embodiment of the present invention, the connection means consist of a first MOS transistor placed between the first lines of each pair and a second MOS transistor placed between the second lines of each pair. According to an embodiment of the present invention, the first and second MOS transistors have their gates connected to means for generating a simultaneous read / write signal. According to one embodiment of the present invention, the means for generating a simultaneous read / write signal comprise a logic gate whose inputs are connected to the word lines. According to an embodiment of the present invention, each elementary cell comprises a bistable circuit connected to the bit lines and the word lines via controllable transistors.

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6 Selon un mode de réalisation de la présente invention, le circuit bistable comprend deux circuits inverseurs connectés en inverse l'un de l'autre. Selon un mode de réalisation de la présente invention, deux transistors commandables sont prévus entre les premières lignes de chaque paire et un premier noeud du circuit bistable et deux transistors commandables sont prévus entre les deuxièmes lignes de chaque paire de lignes de bits et un deuxième noeud du circuit bistable. According to one embodiment of the present invention, the bistable circuit comprises two inverter circuits connected in inverse of one another. According to an embodiment of the present invention, two controllable transistors are provided between the first lines of each pair and a first node of the bistable circuit and two controllable transistors are provided between the second lines of each pair of bit lines and a second node. of the bistable circuit.

Un mode de réalisation de la présente invention pré-voit en outre un procédé de réalisation d'une étape simultanée d'écriture et de lecture dans une cellule élémentaire d'une mémoire vive double port associée à deux paires de lignes de bits, comprenant une étape de connexion de premières lignes de chaque paire entre elles et de deuxièmes lignes de chaque paire entre elles. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre une cellule élémentaire d'une mémoire vive de type SRAM à six transistors ; la figure 2, précédemment décrite, illustre une cellule élémentaire d'une mémoire vive de type double port DPRAM connue à huit transistors ; les figures 3A, 3B, 4A et 4B illustrent un inconvénient des cellules mémoires de type DPRAM connues ; la figure 5 illustre une cellule mémoire de type DPRAM selon un mode de réalisation de la présente invention ; et les figures 6A à 6E sont des chronogrammes illustrant le fonctionnement de la cellule mémoire de la figure 5. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés 35 par de mêmes références aux différentes figures. An embodiment of the present invention further provides a method for performing a simultaneous write and read step in an elementary cell of a dual port RAM associated with two pairs of bit lines, including a step of connecting first lines of each pair to each other and second lines of each pair to each other. BRIEF DESCRIPTION OF THE DRAWINGS These and other objects, features, and advantages will be set forth in detail in the following description of particular embodiments in a non-limiting manner with reference to the accompanying drawings, in which: FIG. , illustrates an elementary cell of a SRAM RAM with six transistors; FIG. 2, previously described, illustrates an elementary cell of a known dual-port DPRAM type RAM with eight transistors; FIGS. 3A, 3B, 4A and 4B illustrate a disadvantage of known DPRAM type memory cells; FIG. 5 illustrates a DPRAM type memory cell according to an embodiment of the present invention; and FIGS. 6A to 6E are timing diagrams illustrating the operation of the memory cell of FIG. 5. DETAILED DESCRIPTION For the sake of clarity, the same elements have been designated with the same references in the various figures.

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7 On appellera par la suite port d'accès le couple de transistors d'accès reliant un couple de lignes de bits complémentaires. Lors de phases de lecture et d'écriture simultanées dans une cellule élémentaire du type DPRAM telle que celle de la figure 2, il se crée un conflit entre les différents transistors constituant ces cellules. En effet, pour la lecture, les transistors d'accès au circuit bistable (26, 28, 30, 32) qui sont rendus passants sont dimensionnés de façon que le courant qu'il transporte soit inférieur au courant transporté par les transistors passants du circuit bistable. Cela permet d'éviter que la lecture ne provoque un changement d'état du circuit bistable. Inversement, les transistors assurant la réalisation d'écritures dans le circuit bistable présentent un courant à l'état passant supérieur au courant à l'état passant des transistors du circuit bistable. Ainsi, lors de phases d'écriture, ces transistors d'accès au circuit bistable assurent la modification de l'état du circuit bistable. Subsequently, access port pair will be called the pair of access transistors connecting a pair of complementary bit lines. During simultaneous reading and writing phases in an elementary cell of the DPRAM type such as that of FIG. 2, a conflict arises between the different transistors constituting these cells. Indeed, for reading, the bistable circuit access transistors (26, 28, 30, 32) which are turned on are dimensioned so that the current it carries is less than the current carried by the pass transistors of the circuit bistable. This makes it possible to prevent the reading from causing a change of state of the bistable circuit. Conversely, the transistors ensuring the realization of writes in the bistable circuit have a current in the on state greater than the current in the on state of the transistors of the bistable circuit. Thus, during write phases, these bistable circuit access transistors ensure the modification of the state of the bistable circuit.

Lors de phases d'écriture et de lecture simultanées modifiant l'état du circuit bistable, sur le noeud dont l'état passe d'un état logique "1" à un état logique "0", il se créé un conflit entre le transistor d'accès cherchant à forcer l'écriture du noeud à l'état logique "0" et les transistors du circuit bistable et le transistor d'accès en lecture qui ont tendance à injecter du courant dans ce noeud. Il en résulte que l'écriture peut ne pas se faire correctement. Les figures 3A, 3B, 4A et 4B sont des courbes illustrant l'état d'un circuit bistable dans lequel on cherche à réaliser une étape simultanée de lecture et d'écriture, dans deux cas où les durées de lecture et d'écriture varient. Dans ces exemples de courbe, on considère que le noeud G est initialement à un état logique "1" et le noeud D est initialement à un état logique "0", et que l'on cherche à modifier cet état par une écriture. On considère également dans ces figures que la paire B10800 - 07-GR1-237 During simultaneous write and read phases modifying the state of the bistable circuit, on the node whose state changes from a logic state "1" to a logic state "0", a conflict is created between the transistor access device seeking to force the writing of the node to the logic state "0" and the transistors of the bistable circuit and the read access transistor which tend to inject current into this node. As a result, the writing may not be done correctly. FIGS. 3A, 3B, 4A and 4B are curves illustrating the state of a bistable circuit in which it is desired to perform a simultaneous read and write step, in two cases where the read and write times vary. . In these curve examples, it is considered that the node G is initially in a logic state "1" and the node D is initially in a logic state "0", and that it is sought to modify this state by a write. It is also considered in these figures that the pair B10800 - 07-GR1-237

8 de lignes de bits complémentaires BLTa et BLFa constitue la paire de lignes de lecture et que la paire de lignes de bits complémentaires BLTb et BLFb constitue la paire de lignes d'écriture, et que les transistors MOS 26, 28, 30 et 32 sont de type N. Dans le premier cas, illustré en figures 3A et 3B, les étapes de lecture et d'écriture démarrent simultanément, à un instant t0, et l'étape de lecture se finit à un instant tl, avant l'étape d'écriture. Ainsi, comme cela est illustré en figure 3A, le signal sur la ligne de mots WLa repasse à "0" avant le signal sur la ligne de mots WLb. Comme on peut le voir en figure 3B, à l'instant t0, les états sur les noeuds G et D varient vers leurs états finaux. Cependant, tant que les signaux sur les lignes de mots WLa et WLb rendent passants les transistors 26, 28, 30 et 32, les noeuds G et D n'atteignent pas leurs états finaux mais des états intermédiaires. Lorsque la lecture se termine à l'instant tl, l'écriture se termine, ce qui amène les noeuds D et G à leurs états finaux, inverse de leurs états initiaux. 8 of complementary bit lines BLTa and BLFa constitute the pair of read lines and the pair of complementary bit lines BLTb and BLFb constitutes the pair of write lines, and the MOS transistors 26, 28, 30 and 32 are of the N type. In the first case, illustrated in FIGS. 3A and 3B, the reading and writing steps start simultaneously, at a time t0, and the reading step ends at a time t1, before the step d 'writing. Thus, as illustrated in FIG. 3A, the signal on the word line WLa returns to "0" before the signal on the word line WLb. As can be seen in FIG. 3B, at time t0, the states on the nodes G and D vary towards their final states. However, as long as the signals on the word lines WLa and WLb make pass transistors 26, 28, 30 and 32, the nodes G and D do not reach their final states but intermediate states. When the reading ends at time t1, the writing ends, which brings the nodes D and G to their final states, inverse of their initial states.

Dans l'exemple des figures 4A et 4B, on considère un fonctionnement inverse dans lequel les étapes d'écriture et de lecture commencent à un même instant, t0, mais dans lequel la lecture se termine après l'écriture (qui s'arrête à un instant t2). In the example of FIGS. 4A and 4B, an inverse operation is considered in which the steps of writing and reading begin at the same instant, t0, but in which the reading ends after the writing (which stops at a moment t2).

Pendant une première phase, entre les instants t0 et t2, les signaux sur les lignes de mots WLa et WLb sont à l'état haut, ce qui ferme les transistors 26, 28, 30 et 32. Ensuite, seul le signal sur la ligne de mots WLa reste à l'état haut après l'instant t2. Entre les instants t0 et t2, le circuit se comporte de la même façon que dans le cas des figures 3A et 3B et les noeuds G et D voient leurs états passer à un niveau intermédiaire. Lorsque l'écriture se termine à l'instant t2, les transistors d'accès en lecture, ainsi que les transistors du circuit bistable qui n'ont pas encore changé d'état, provoquent B10800 - 07-GR1-237 During a first phase, between the times t0 and t2, the signals on the word lines WLa and WLb are in the high state, which closes the transistors 26, 28, 30 and 32. Then, only the signal on the line of words WLa remains in the high state after time t2. Between times t0 and t2, the circuit behaves in the same way as in the case of FIGS. 3A and 3B and the nodes G and D have their states pass to an intermediate level. When the writing ends at time t2, the read access transistors, as well as the transistors of the bistable circuit which have not yet changed state, cause B10800 - 07-GR1-237

9 le basculement de l'état sur les noeuds G et D. Ceux-ci retournent à leurs niveaux initiaux une fois les transistors d'écriture ouverts. L'écriture n'est donc pas réalisée. Pour résoudre ce problème, on prévoit un circuit similaire à celui de la figure 2 dans lequel des moyens de connexion des lignes de bits BLTa et BLTb et des moyens de connexion des lignes de bits BLFa et BLFb sont prévus lorsque des étapes d'écriture et de lecture sont réalisées simultanément. Cela permet que l'état d'écriture soit directement appliqué sur les lignes de bits de lecture, sans conflit avec la lecture puisque l'opération de lecture se fait directement sur les lignes d'écriture. Ainsi, la perturbation de l'opération d'écriture par la précharge du port de lecture est atténuée. La figure 5 illustre un exemple d'un dispositif tel que décrit ci-dessus, comprenant des moyens de connexion entre les premières lignes de bits de chaque paire de lignes de bits et les secondes lignes de bits de chaque paire de ligne de bits. En figure 5, la cellule mémoire est identique à celle de la figure 2. Des moyens de connexion des lignes de bits entre elles sont prévus. Dans l'exemple représenté, ces moyens de connexion sont constitués d'un premier transistor MOS 34 connecté entre les lignes de bits BLTa et BLTb et d'un deuxième transistor MOS 36 connecté entre les lignes de bits BLFa et BLFb. Les transistors 34 et 36 ont leurs grilles connectées à une borne d'application d'un signal de lecture/écriture AWL. Le signal AWL est prévu de façon à rendre passant les transistors 34 et 36 uniquement lors de réalisation d'étapes de lecture et d'écriture simultanées. A titre d'exemple, comme cela est illustré en figure 5, le signal AWL peut être la sortie d'une porte logique ET (AND) 40 recevant en entrée les signaux appliqués sur les lignes de mots WLa et WLb. Le circuit de la figure 5 fonctionne donc de façon identique à celui de la figure 2 lors d'étapes de rétention de l'information, de lecture seule de l'état de la cellule mémoire, ou encore d'écriture seule dans la cellule mémoire. Lorsqu'une B10800 - 07-GR1-237 9 the switchover of the state on the nodes G and D. These return to their initial levels once the write transistors open. The writing is not done. To solve this problem, a circuit similar to that of FIG. 2 is provided in which means for connecting bit lines BLTa and BLTb and means for connecting bit lines BLFa and BLFb are provided when write and readings are performed simultaneously. This allows the write state to be directly applied to the read bit lines, without conflicting with the read since the read operation is done directly on the write lines. Thus, the disturbance of the write operation by the precharging of the reading port is attenuated. FIG. 5 illustrates an example of a device as described above, comprising connection means between the first bit lines of each pair of bit lines and the second bit lines of each bit line pair. In FIG. 5, the memory cell is identical to that of FIG. 2. Means for connecting bit lines to one another are provided. In the example shown, these connection means consist of a first MOS transistor 34 connected between the bit lines BLTa and BLTb and a second MOS transistor 36 connected between the bit lines BLFa and BLFb. Transistors 34 and 36 have their gates connected to an application terminal of an AWL read / write signal. The AWL signal is provided so as to turn the transistors 34 and 36 only when performing simultaneous reading and writing steps. By way of example, as illustrated in FIG. 5, the AWL signal may be the output of an AND logic gate 40 receiving as input the signals applied to the word lines WLa and WLb. The circuit of FIG. 5 thus functions identically to that of FIG. 2 during information retention, read-only state of the memory cell, or write-only steps in the memory cell. . When a B10800 - 07-GR1-237

10 étape d'écriture et de lecture simultanée est prévue, les transistors 34 et 36 sont passants, ce qui empêche le conflit entre lecture et écriture décrit ci-dessus. Les figures 6A à 6E sont des chronogrammes illustrant le fonctionnement du dispositif de la figure 5 lors d'une étape simultanée d'écriture et de lecture. Plus particulièrement, les figures 6A et 6B illustrent les signaux sur les lignes de mots WLb et WLa, la figure 6C, le signal AWL, et les figures 6D et 6E, les signaux sur les noeuds G et D. In the step of writing and simultaneous reading, transistors 34 and 36 are on, which prevents the conflict between reading and writing described above. FIGS. 6A to 6E are timing diagrams illustrating the operation of the device of FIG. 5 during a simultaneous step of writing and reading. More particularly, FIGS. 6A and 6B illustrate the signals on word lines WLb and WLa, FIG. 6C, signal AWL, and FIGS. 6D and 6E, signals on nodes G and D.

A un instant t0, l'écriture commence et le signal sur la ligne de mots WLb passe à un état haut. Le début de lecture à l'instant t0 implique le début du changement de l'état sur les noeuds G et D. Dans l'exemple représenté, le noeud G est initialement à un état "1" et passe, du fait de l'écriture, à un état "0". A un instant t1, la lecture commence et le signal sur la ligne de mots WLa passe à un état "1". Ceci provoque, puisque l'écriture est également en cours, le passage à l'état haut du signal AWL, ce qui connecte les lignes de bits BLTa et BLTb et les lignes de bits BLFa et BLFb. Ainsi, les lignes de bits d'écriture BLTb et BLFb forcent les lignes de bits de lecture BLTa et BLFa au nouvel état imposé par l'écriture. Pendant ce temps, l'écriture sur les noeuds G et D se poursuit, comme si l'étape de lecture n'avait pas lieu, pour atteindre un deuxième état. Le noeud G passe ainsi à l'état "0" et le noeud D à l'état "1". Lorsque le signal WLB passe à l'état "0", le signal AWL passe également à "0". La lecture se poursuit, quant à elle, mais n'influe plus sur l'état du circuit de la figure 5. Ainsi, l'utilisation des transistors 34 et 36 pour connecter les lignes de bits de chaque paire de lignes de bits lorsqu'une écriture/lecture simultanée est réalisée assure la réalisation d'une écriture correcte dans le circuit bistable 20. Le fonctionnement de la structure prévue ici a été détaillé dans le cas d'une lecture et d'une écriture simultanée. On notera que, si deux opérations de lecture simultanées sont réalisées, B10800 - 07-GR1-237 At a time t0, the writing starts and the signal on the word line WLb goes to a high state. The start of reading at time t0 implies the beginning of the change of the state on the nodes G and D. In the example represented, the node G is initially in a state "1" and passes, because of the write, to a state "0". At a time t1, the reading begins and the signal on the word line WLa goes to a state "1". This causes, since the writing is also in progress, the transition to the high state of the AWL signal, which connects the bit lines BLTa and BLTb and the bit lines BLFa and BLFb. Thus, the write bit lines BLTb and BLFb force the read bit lines BLTa and BLFa to the new state imposed by the write. During this time, the writing on the nodes G and D continues, as if the reading step did not take place, to reach a second state. The node G thus goes to the state "0" and the node D to the state "1". When the WLB signal goes to the "0" state, the AWL signal also goes to "0". The reading continues, for its part, but no longer affects the state of the circuit of FIG. 5. Thus, the use of transistors 34 and 36 to connect the bit lines of each pair of bit lines when a simultaneous write / read is performed ensures the achievement of a correct write in the bistable circuit 20. The operation of the structure provided here has been detailed in the case of a reading and a simultaneous writing. Note that if two simultaneous read operations are performed, B10800 - 07-GR1-237

11 le dispositif proposé ici fonctionne de façon identique aux structures connues. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que les types de conductivité des transistors formant le circuit de la figure 5 pourront être modifiés, les signaux de commande sur les grilles de ces transistors étant alors également modifiés. Dans ce cas, la porte ET 40 pourra être remplacée par toute porte ou système logique adapté. On pourra également prévoir de réaliser les moyens de connexion des lignes de bits BLTa et BLTb et BLFa et BLFb différemment de la façon décrite en relation avec la figure 5. De plus, le circuit bistable 20 a été décrit connue étant constitué de deux circuits inverseurs classiques connectés en inverse l'un de l'autre, on notera que l'on pourra prévoir ce circuit bistable de toute autre façon connue dans l'état de la technique. The device proposed here functions identically to the known structures. Particular embodiments of the present invention have been described. Various variations and modifications will be apparent to those skilled in the art. In particular, it will be noted that the conductivity types of the transistors forming the circuit of FIG. 5 can be modified, the control signals on the gates of these transistors being then also modified. In this case, the AND gate 40 may be replaced by any suitable door or logic system. It is also possible to provide the connection means of the bit lines BLTa and BLTb and BLFa and BLFb differently than in the manner described with reference to FIG. 5. In addition, the bistable circuit 20 has been described known as consisting of two inverter circuits. conventional connected inversely to one another, it will be appreciated that this bistable circuit can be provided in any other way known in the state of the art.

Claims (8)

REVENDICATIONS1. Mémoire vive double port comprenant au moins une cellule mémoire élémentaire associée à deux paires de lignes de bits (BLTa/BLFa, BLTb/BLFb) et à deux lignes de mots (WLa, WLb), caractérisée en ce qu'elle comprend des moyens de connexion (34, 36) de premières lignes de chaque paire entre elles et de deuxièmes lignes de chaque paire entre elles lors d'étapes de lecture et d'écriture simultanées dans ladite cellule élémentaire. REVENDICATIONS1. A dual-port random access memory comprising at least one elementary memory cell associated with two pairs of bit lines (BLTa / BLFa, BLTb / BLFb) and two word lines (WLa, WLb), characterized in that it comprises means for connecting (34,36) first lines of each pair to each other and second lines of each pair to each other during simultaneous reading and writing steps in said elementary cell. 2. Mémoire vive selon la revendication 1, dans lequel les moyens de connexion sont constitués d'un premier transistor MOS (34) placé entre les premières lignes de chaque paire (BLTa/BLTb) et d'un deuxième transistor MOS (36) placé entre les deuxièmes lignes de chaque paire (BLFa/BLFb). 2. The memory according to claim 1, wherein the connection means consist of a first MOS transistor (34) placed between the first lines of each pair (BLTa / BLTb) and a second MOS transistor (36) placed between the second lines of each pair (BLFa / BLFb). 3. Mémoire vive selon la revendication 2, dans laquelle les premier et deuxième transistors MOS (34, 36) ont leurs grilles connectées à des moyens de génération (40) d'un signal de lecture/écriture simultanée. The random access memory of claim 2, wherein the first and second MOS transistors (34,36) have their gates connected to means (40) for generating a simultaneous read / write signal. 4. Mémoire vive selon la revendication 3, dans laquelle les moyens de génération d'un signal de lecture/écriture simultanée comprennent une porte logique (40) dont les entrées sont connectées aux lignes de mots (WLa, WLb). The random access memory of claim 3, wherein the means for generating a simultaneous read / write signal comprises a logic gate (40) whose inputs are connected to the word lines (WLa, WLb). 5. Mémoire vive selon l'une quelconque des revendications 1 à 4, dans lequel chaque cellule élémentaire comprend un circuit bistable (20) connecté aux lignes de bits et aux lignes de mots par l'intermédiaire de transistors commandables (26, 28, 30, 32). A random access memory according to any one of claims 1 to 4, wherein each elementary cell comprises a bistable circuit (20) connected to the bit lines and the word lines via controllable transistors (26, 28, 30). , 32). 6. Mémoire vive selon la revendication 5, dans lequel le circuit bistable (20) comprend deux circuits inverseurs (22, 24) connectés en inverse l'un de l'autre. 6. The memory according to claim 5, wherein the bistable circuit (20) comprises two inverter circuits (22, 24) connected in inverse of one another. 7. Mémoire vive selon la revendication 5 ou 6, dans lequel deux transistors commandables (26, 28) sont prévus entre les premières lignes (BLTa, BLTb) de chaque paire et un premier noeud du circuit bistable (G) et deux transistors commandables (30, 32) sont prévus entre les deuxièmes lignes (BLFa, BLFb) deB10800 - 07-GR1-237 13 chaque paire de lignes de bits et un deuxième noeud du circuit bistable (D). Memory according to claim 5 or 6, wherein two controllable transistors (26, 28) are provided between the first lines (BLTa, BLTb) of each pair and a first node of the bistable circuit (G) and two controllable transistors ( 30,32) are provided between the second lines (BLFa, BLFb) of each pair of bit lines and a second node of the bistable circuit (D). 8. Procédé de réalisation d'une étape simultanée d'écriture et de lecture dans une cellule élémentaire d'une mémoire vive double port associée à deux paires de lignes de bits (BLTa/BLFa, BLTb/BLFb), comprenant une étape de connexion de premières lignes de chaque paire (BLTa, BLTb) entre elles et de deuxièmes lignes de chaque paire (BLFa, BLFb) entre elles. 8. A method of performing a simultaneous step of writing and reading in an elementary cell of a dual-port random access memory associated with two pairs of bit lines (BLTa / BLFa, BLTb / BLFb), comprising a connection step first lines of each pair (BLTa, BLTb) between them and second lines of each pair (BLFa, BLFb) between them.