FR2974685A1 - Dispositif semi-conducteur de protection contres des décharges électrostatiques, en particulier du type modèle composant charge (cdm) - Google Patents

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Abstract

Dispositif semiconducteur pour une protection d'au moins un noeud d'un circuit intégré contre des décharges électrostatiques, comprenant un doublet de thyristors à gâchettes flottantes (THil, THi2) connectés en parallèle et tête-bêche, les deux thyristors ayant respectivement deux gâchettes distinctes (CSil, CSi2) et une gâchette commune (SB) formée par une couche semiconductrice commune (SB), l'anode d'un premier thyristor du doublet et la cathode du deuxième thyristor du doublet formant une première borne (BDil) du doublet destinée à être connectée à un point froid et la cathode du premier thyristor du doublet et l'anode du deuxième thyristor du doublet formant une deuxième borne (BDi2) du doublet destinée à être connectée audit nœud à protéger.

Description

B11-0008FR 1 Dispositif semiconducteur de protection contres des décharges électrostatiques, en particulier du type modèle composant chargé (CDM) L'invention concerne les circuits intégrés, et plus particulièrement la protection de ces circuits intégrés contre des décharges électrostatiques et notamment celles du type « modèle du composant chargé », connu par l'homme du métier sous l'acronyme anglosaxon CDM (« Charged Device Model »). Dans le domaine de la microélectronique, une décharge électrostatique peut se produire tout au long de la vie d'un circuit intégré, et constitue un vrai problème pour la fiabilité de ce circuit intégré ainsi qu'une cause majeure de défaillance.
Afin de définir de la robustesse ESD d'un circuit intégré vis-à-vis des décharges électrostatiques, on peut effectuer différents tests qui obéissent à des modèles différents. On peut notamment citer les tests dits HBM (« Human Body Model »), MM (« Machine Model »), et CDM (« Charged Device 20 Model »). Le test HBM correspond au courant de décharge généré par une personne qui toucherait avec le bout de son doigt un composant relié à la masse. Le circuit électrique permettant de simuler ce type de décharge comprend classiquement un condensateur, typiquement de 25 100 picofarads, en série avec une résistance typiquement de 1500 Ohms, le circuit étant connecté au composant sous test. Le condensateur est chargé alors à une tension de l'ordre de quelques kilovolts. L'impulsion ESD correspondante correspond à une impulsion 30 de courant dont la durée moyenne est de 300 nanosecondes avec un pic de courant variant entre 1 et 3 ampères en fonction de la valeur de la tension de précharge. Le modèle MM correspond à une décharge ESD que produirait une machine touchant le composant ou une personne manipulant un outil métallique touchant le composant. Le modèle MM est sensiblement le même que le modèle HBM mais avec des valeurs de condensateur et de résistance différentes. Le modèle CDM diffère des modèles HBM et MM et permet de simuler un composant chargé qui se décharge au travers d'au moins une de ses broches contactant par exemple un plan de masse. Une telle décharge ESD se présente alors comme une impulsion de courant de grande amplitude (typiquement 15 ampères) pendant une durée extrêmement faible, typiquement une nanoseconde.
Les éléments d'un circuit intégré particulièrement sensibles aux impulsions ESD du type HBM ou MM sont notamment les ports d'entrée/sortie et la circuiterie en périphérie du circuit intégré. Par contre, les charges résultant d'une impulsion ESD du type CDM n'empruntent pas forcément les chemins d'entrée/sortie pour s'évacuer mais peuvent emprunter tout chemin à l'intérieur du composant pour s'évacuer vers un seul point de contact. I1 est donc nécessaire, pour assurer une bonne robustesse d'un composant vis-à-vis de décharges ESD du type CDM, de protéger des noeuds internes du circuit intégré, en particulier des noeuds communs à des domaines différents du circuit intégré, par exemple un domaine numérique et un domaine analogique, susceptibles d'être alimentés avec des tensions d'alimentation différentes. La solution actuelle consiste à utiliser un élément de protection individuel par noeud ou liaison à protéger. Généralement, cet élément de protection comporte classiquement un transistor NMOS dont la grille est connectée à la masse (GG NMOS : « Ground Gated NMOS ») associé à une diode. Or, l'utilisation d'un tel élément de protection locale par noeud ou liaison à protéger conduit rapidement à un encombrement surfacique important lorsque le nombre de noeuds à protéger est important. Selon un mode de réalisation, il est proposé un dispositif de protection contre les décharges électrostatiques, particulièrement compact, qui peut être utilisé pour la protection de tous types d'impulsions ESD, mais qui est tout particulièrement intéressant pour la protection des impulsions ESD du type CDM lorsque de nombreux noeuds ou liaisons internes au circuit intégré doivent être protégés. Selon un aspect, il est proposé un dispositif semiconducteur pour une protection d'au moins un noeud d'un circuit intégré contre des décharges électrostatiques, le dispositif comprenant un doublet de thyristors à gâchettes flottantes connectés en parallèle et tête bêche, les deux thyristors ayant respectivement deux gâchettes distinctes et une gâchette commune, formée par une couche semiconductrice commune, l'anode d'un premier thyristor du doublet et la cathode du deuxième thyristor du doublet formant une première borne du doublet destinée à être connectée à un point froid, par exemple une masse, et la cathode du premier thyristor du doublet et l'anode du deuxième thyristor du doublet formant une deuxième borne du doublet destinée à être connectée audit noeud à protéger. Les deux thyristors montés tête bêche permettent d'avoir un dispositif de protection bidirectionnel. Par ailleurs, la gâchette commune formée par une couche semiconductrice commune permet d'avoir un dispositif compact.
Enfin, il n'est pas nécessaire d'avoir un élément déclencheur externe pour déclencher le dispositif. En effet, une simple application d'un potentiel sur l'anode ou la cathode d'un thyristor conduit à un déséquilibre thermodynamique du dispositif et à une répartition du potentiel sur la totalité du dispositif, ce qui conduit à polariser les jonctions autorisant une injection de porteur minoritaire ou majoritaire selon les cas, ce qui conduit à une mise en conduction des transistors bipolaires du dispositif. Selon un mode de réalisation, ladite couche semiconductrice a un premier type de conductivité, par exemple le type de conductivité N, et le doublet comporte deux premières zones semiconductrices ayant le premier type de conductivité, par exemple des zones dopées N+. Chaque première zone semiconductrice est au contact d'un caisson semiconducteur ayant un deuxième type de conductivité, par exemple le type P, opposé au premier type ; les deux caissons forment respectivement les deux gâchettes distinctes des deux thyristors et sont mutuellement séparés et au contact de ladite couche semiconductrice commune ; le dispositif comporte également deux deuxièmes zones semiconductrices ayant le deuxième type de conductivité, par exemple des zones dopées P+, qui sont au contact de ladite couche semiconductrice commune ; chaque deuxième zone entoure préférentiellement une première zone (ce qui permet d'avoir une plus grande deuxième zone et ce qui permet plus facilement de mettre en commun une deuxième zone pour plusieurs doublets), et il est prévu deux connexions électriques entre respectivement les deux premières zones semiconductrices et les deux deuxièmes zones semiconductrices entourant ces deux premières zones semiconductrices ; les deux couples de premières zones semicondutrices et de deuxièmes zones semiconductrices mutuellement connectées électriquement forment respectivement les deux bornes du doublet. Lorsque plusieurs noeuds d'un circuit intégré sont à protéger contre des décharges électrostatiques, le dispositif comprend, selon un mode de réalisation, au moins un groupe de plusieurs doublets de thyristors à gâchettes flottantes, tous les thyristors ayant une gâchette commune formée par ladite couche semiconductrice commune, et les premières bornes de tous les doublets sont mutuellement connectées pour former une première borne du dispositif destinée à être connectée audit point froid et les deuxièmes bornes des doublets forment respectivement plusieurs deuxièmes bornes du dispositif destinées à être respectivement connectées auxdits plusieurs noeuds à protéger. De façon à rendre le dispositif encore plus compact, tous les doublets comportent de préférence en commun une première zone semiconductrice, le caisson correspondant et la deuxième zone semiconductrice correspondante connectée à cette première zone semiconductrice ; ladite première borne du dispositif comprend alors lesdites première et deuxième zones semiconductrices communes.
Selon un mode de réalisation permettant d'obtenir un dispositif permettant la protection de plusieurs noeuds tout en offrant une structure encore plus compacte, il est prévu que les doublets soient agencés en réseau avec chaque deuxième zone entourant la première zone correspondante à laquelle elle est connectée ; et les deuxièmes bornes du dispositif comprennent respectivement les premières zones semiconductrices des doublets différentes de ladite première zone semiconductrice commune, toutes ces premières zones semiconductrices différentes de ladite première zone semiconductrice commune étant voisines de la deuxième zone semiconductrice commune entourant ladite première zone semiconductrice commune. A titre d'exemple non limitatif, le réseau peut être un réseau matriciel comportant des lignes et des colonnes de premières zones semicondutrices, par exemple une matrice 3x3, ladite première zone semiconductrice commune étant disposée au centre de la matrice. Selon un autre aspect, il est proposé un circuit intégré comprenant au moins un dispositif tel que défini ci avant, connecté à au moins un noeud du circuit intégré.
Selon un mode de réalisation, le circuit intégré comprend un dispositif dont les deuxièmes bornes sont respectivement connectées à des noeuds différents du circuit intégré, et dont la première borne est connectée au point froid. Selon un autre mode de réalisation dans lequel le circuit intégré comporte au moins deux domaines destinés à être alimentés par des tensions d'alimentation différentes, il est prévu au moins un dispositif dont les deuxièmes bornes sont respectivement connectées à des noeuds différents communs auxdits domaines. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels - les figures 1 et 2 illustrent schématiquement un premier mode de réalisation d'un dispositif selon l'invention, - les figures 3 et 4 illustrent deuxième mode de réalisation l'invention, - les figures 5 et 6 illustrent troisième mode de réalisation l'invention, - les figures 7 et 8 illustrent quatrième mode de réalisation l'invention, et la figure 9 illustre schématiquement un exemple de circuit intégré incorporant un exemple de dispositif selon l'invention. Sur les figures 1 et 2, la référence DTHi désigne un doublet de deux thyristors THil et THi2, connectés en parallèle et montés tête bêche de façon à former un triac dont les gâchettes des deux thyristors sont flottantes. Plus précisément, comme illustré sur la figure 1, le dispositif comprend une couche semiconductrice commune SB ayant ici le type de conductivité N. Cette couche peut être un substrat massif N, ou bien un caisson N implanté dans un substrat massif P, ou encore un substrat sur isolant (SOI : « Silicon On Insulator »). Le doublet DTHi de thyristors est formé dans et au dessus de la couche semiconductrice SB. Plus précisément, deux caissons CSi, ayant conductivité P, sont réalisés dans la couche SB, par implantation. Ces deux caissons sont mutuellement espacés. Au contact des deux caissons CSil et CSi2, sont respectivement réalisées par implantation deux premières zones 30 semiconductrices Zill et Zi12, ces deux premières zones étant dopées N+. Par ailleurs, une deuxième zone semiconductrice Zi2l, dopée P+, et également réalisée par implantation dans la couche SB, entoure 10 15 20 25 schématiquement un d'un dispositif selon
schématiquement un d'un dispositif selon
schématiquement un d'un dispositif selon le type de exemple par la première zone semiconductrice Zill et est électriquement isolée de cette zone Zil 1 par une tranchée isolante TIS. De même, une deuxième zone semiconductrice Zi22, également dopée P+, entoure la première zone semiconductrice Zi12 et est isolée de celle-ci par une tranchée isolante TIS. Une connexion électrique CNXil, par exemple une métallisation du premier niveau de métal (métal Ml) du circuit intégré, relie électriquement la première zone semiconductrice Zill et la deuxième zone semiconductrice Zi2l au dessus de la couche SB.
De même, une connexion électrique CNXi2 (également au niveau de métal Ml par exemple) relie la première zone semiconductrice Zi12 et la deuxième zone semiconductrice Zi22. On voit donc que le doublet DTHi comporte un premier thyristor THil du type PNPN.
Plus précisément, l'anode P du thyristor THil est formée par la deuxième zone semiconductrice Zi2l et la cathode de ce thyristor est formée par la première zone semiconductrice Zi12. Le thyristor comporte une gâchette N et une gâchette P. La gâchette N est formée par la couche SB tandis que la gâchette P est formée par le caisson CSi2. Le deuxième thyristor THi2 est également de type PNPN. Son anode est formée par la deuxième zone semiconductrice Zi22, et sa cathode par la première zone semiconductrice Zil1. Le deuxième thyristor présente également une gâchette N et une gâchette P. La gâchette N du thyristor THi2 est également formée par la couche SB et est donc commune avec la gâchette N du thyristor THil. La gâchette P du thyristor THi2 est formée par le caisson CSil et est distincte de la gâchette P du thyristor THil. De par les connexions électriques CNXil et CNXi2, l'anode du thyristor THil est connectée électriquement à la cathode du thyristor THi2 et l'anode du thyristor THi2 est connectée électriquement à la cathode du thyristor THil. Une première borne BDil du doublet de thyristor DTHi est formée par l'anode du thyristor THil et la cathode du thyristor THi2.
La deuxième borne BDi2 du doublet DTHi est formée par l'anode du thyristor THi2 et la cathode du thyristor THil. La première borne BDil est par exemple destinée à être reliée à un point froid, par exemple la masse, tandis que la deuxième borne BDi2 est destinée à être connectée au noeud à protéger. Dans le cas où la deuxième borne BDi2, et par conséquent l'anode du thyristor THi2, est portée à un potentiel positif par rapport à la masse, il se crée alors un déséquilibre thermodynamique dans le thyristor qui provoque une répartition du potentiel sur la totalité du thyristor, conduisant à polariser les jonctions PN et autoriser par conséquent une injection de porteurs minoritaires (ici, les électrons), qui conduit à une mise en conduction des transistors bipolaires du thyristor. Dans le cas où un potentiel négatif par rapport à la masse est appliqué sur la borne BDi2, et par conséquent sur la cathode du thyristor THil, il y a également une répartition du potentiel sur la totalité du thyristor THil qui conduit à polariser les jonctions et autoriser une injection de porteurs minoritaires (ici les trous), qui conduit à une mise en conduction des transistors bipolaires du thyristor THil. Le mode de réalisation illustré sur les figures 3 et 4 illustre la configuration dans laquelle sont présents deux doublets de thyristors DTHi et DTHj, ayant une borne commune, en l'espèce la borne BDil du doublet DTHi et la borne BDj l du doublet DTHj.
A cet égard, la première zone semiconductrice Zil 1, Zj 1 l de chaque doublet est commune aux deux doublets, de même que le caisson correspondant CSil, CSjl et la deuxième zone semiconductrice Zi2l, Zj2l entourant la première zone semiconductrice commune Zil 1, Zj11.
On voit donc que les deux thyristors THj 1 et THj2 du doublet DTHj sont connectés en parallèle et tête bêche, avec leurs gâchettes flottantes.
Par ailleurs, les deux thyristors THil et THi2 du doublet DTHi sont également connectés tête bêche en parallèle avec leurs gâchettes flottantes. Les gâchettes N de tous les thyristors sont communes et formées par la couche SB. Par ailleurs, l'anode du thyristor THj2 est électriquement connectée à l'anode du thyristor THil par l'intermédiaire de la connexion CNXil pour former la borne commune BDil, BDj 1. Le dispositif de la figure 3 et de la figure 4 permet donc la protection de deux noeuds qui seront respectivement connectés aux bornes BDil et BDjl du dispositif tandis que la borne commune BDil, BDj l est destinée à être connectée à la masse. Le dispositif illustré sur les figures 5 et 6 permet de protéger huit noeuds NDl-ND8 d'un circuit intégré, contre des impulsions ESD.
I1 comporte une structure particulièrement compacte de huit doublets de thyristors DTHl-DTH8 agencés en réseau matriciel (figure 5) comportant ici trois lignes et trois colonnes de premières zones semiconductrices Zlk respectivement entourées par leurs deuxièmes zones semiconductrices correspondantes Z2k auxquelles elles sont respectivement connectées électriquement par des métallisations. Plus précisément, la première zone semiconductrice centrale Z10, entourée par la deuxième zone semiconductrice correspondante Z20 et disposée au contact du caisson sous-jacent correspondant, sont communes à tous les thyristors, et la première zone semiconductrice centrale Z10 connectée électriquement à la deuxième zone Z20 forme la première borne BDO du dispositif DIS destinée à être connectée à la masse GND comme indiqué sur la figure 6. Les autres premières zones semiconductrices Z11-Z18 entourées par leurs deuxièmes zones Z21-Z28 et situées au voisinage immédiat de la deuxième zone centrale commune Z20, forment respectivement les deuxièmes bornes BDl-BD8 du dispositif, et sont respectivement destinées à être connectées aux noeuds à protéger ND l - ND8.
Un tel dispositif permet de protéger huit noeuds et occupe une place sur le silicium trois fois moins importante qu'un dispositif de l'art antérieur comportant huit protections locales formées chacune d'une diode et d'un transistor GGNMOS.
Cela étant, la plateforme de la figure 5 permettrait aussi la protection d'un nombre de noeuds inférieur à 8, par exemple 3 noeuds respectivement connectés aux zones Z11, Z10 et Z13, la zone Z12 étant alors connectée à la masse GND, ou bien 5 noeuds si l'on connecte deux noeuds supplémentaires aux zones Z14 et Z18. Dans tous les cas les premières zones Z1 connectées aux noeuds à protéger sont voisines (selon les directions F1, F2, F3 ou F4) de la première zone qui est connectée à la masse et qui forme alors la première zone commune à ces doublets. I1 serait également possible, comme illustré sur la figure 7, de prévoir un dispositif ou plateforme DIS comportant quatre groupes identiques Gl-G4 comportant chacun une matrice 3x3 du type de celle illustrée sur la figure 5. Dans ce cas, on peut protéger comme illustré sur la figure 8, 32 noeuds NDl-ND32. A cet égard, la première zone centrale Z10 de chaque groupe de 8 doublets de thyristors est connectée à la masse, et 8 noeuds sont connectés sur les 8 autres zones de chaque groupe Gi. Bien entendu, d'autres types d'agencements en réseau sont possibles, comme par exemple un réseau hexagonal, octogonal, .... Comme illustré sur la figure 9, un dispositif selon l'invention est particulièrement adapté pour la protection de noeuds internes à un circuit intégré et communs à deux domaines DMN1 et DMN2, par exemple des domaines analogiques et numériques, respectivement alimentés par des tensions d'alimentation différentes VDD1 et VDD2 et ayant des masses différentes GND1, GND2.
La première borne BDO du dispositif est alors connectée à la masse GND2 du domaine à protéger plus spécifiquement (ici le domaine DMN2) tandis que les deuxièmes bornes du dispositif sont respectivement connectées aux noeuds à protéger.
L'invention permet ainsi d'obtenir un très bon niveau de protection contre les décharges électrostatiques, notamment de type CDM, avec un encombrement surfacique réduit par rapport à une protection équivalente de l'art antérieur.
La structure proposée, notamment par son approche matricielle, offre une plateforme de protection totalement extensible et modulable. Le dispositif de protection proposé est totalement indépendant de la technologie de fabrication et peut s'appliquer notamment à toutes technologies BICMOS, et en particulier les technologies SOI.
Le dispositif offre une protection avec un très faible courant de fuite car il ne comporte que des jonctions PN et aucun transistor MOS. Le dispositif présente également une faible valeur capacitive et est compatible avec des architectures de cellules précaractérisées (standard cells).

Claims (10)

  1. REVENDICATIONS1. Dispositif semiconducteur pour une protection d'au moins un noeud d'un circuit intégré contre des décharges électrostatiques, comprenant un doublet de thyristors à gâchettes flottantes (THil, THi2) connectés en parallèle et tête-bêche, les deux thyristors ayant respectivement deux gâchettes distinctes (CSil, CSi2) et une gâchette commune (SB) formée par une couche semiconductrice commune (SB), l'anode d'un premier thyristor du doublet et la cathode du deuxième thyristor du doublet formant une première borne (BDil) du doublet destinée à être connectée à un point froid et la cathode du premier thyristor du doublet et l'anode du deuxième thyristor du doublet formant une deuxième borne (BDi2) du doublet destinée à être connectée audit noeud à protéger.
  2. 2. Dispositif selon la revendication 1, dans lequel ladite couche semiconductrice (SB) a un premier type de conductivité, le doublet comporte deux premières zones semiconductrices (Zil 1, Zi12) ayant le premier type de conductivité (N+), chaque première zone semiconductrice étant au contact d'un caisson semiconducteur (CSil, CSi2) ayant un deuxième type de conductivité (P) opposé au premier type, les deux caissons formant respectivement lesdites deux gâchettes distinctes et étant mutuellement séparés et au contact de ladite couche semiconductrice commune (SB), deux deuxièmes zones semiconductrices (Zi2l, Zi22) ayant le deuxième type de conductivité (P+) et étant au contact de ladite couche semiconductrice commune, et deux connexions électriques (CNXil, CNXi2) entre respectivement les deux premières zones semiconductrices (Zil1, Zi12) et les deux deuxièmes zones semiconductrices (Zi2l, Zi22), les deux couples de premières zones semiconductrices et de deuxièmes zones semiconductrices mutuellement connectées électriquement formant les deux bornes (BDil, BDi2) du doublet.
  3. 3. Dispositif selon la revendication 2, dans lequel chaque deuxième zone (Zi2l, Zi22) entoure la première zone (Zill, Zi12) à laquelle elle est connectée électriquement.
  4. 4. Dispositif selon la revendication 2 ou 3, comprenant au moins un groupe de plusieurs doublets de thyristors à gâchettes flottantes, tous les thyristors ayant une gâchette commune formée par ladite couche semiconductrice commune (SB), les premières bornes de tous les doublets étant mutuellement connectées pour former une première borne du dispositif (BDO) destinée à être connectée audit point froid (GND) et les deuxièmes bornes des doublets formant respectivement plusieurs deuxièmes bornes du dispositif destinées à être respectivement connectées à plusieurs noeuds à protéger (ND1- ND8).
  5. 5. Dispositif selon la revendication 4 prise en combinaison avec la revendication 2 ou 3, dans lequel tous lesdits doublets comportent en commun une première zone semiconductrice (Z10), le caisson correspondant et la deuxième zone semiconductrice correspondante (Z20) connectée à cette première zone semiconductrice, ladite première borne (BDO) du dispositif comprenant ladite première zone semiconductrice commune et ladite deuxième zone semiconductrice commune.
  6. 6. Dispositif selon la revendication 5 prise en combinaison avec la revendication 3, dans lequel les doublets sont agencés en réseau, et les deuxièmes bornes (BDl-BD8) du dispositif comprennent respectivement les premières zones semiconductrices (Z11-Z18) des doublets différentes de la première zone commune (Z10), toutes ces premières zones semiconductrices différentes de la première zone commune étant voisines de la deuxième zone commune (Z20) entourant ladite première zone semiconductrice commune.
  7. 7. Dispositif selon la revendication 6, dans lequel le réseau est un réseau matriciel comportant des lignes et des colonnes de premières zones semiconductrices, ladite première zone semiconductrice commune (Z10) étant disposée au centre de la matrice.
  8. 8. Circuit intégré comprenant au moins un dispositif selon l'une des revendications 1 à 7, connecté à au moins un noeud du circuit intégré.
  9. 9. Circuit intégré selon la revendication 8, comprenant un dispositif selon la revendication 6 ou 7, dont les deuxièmes bornes sont respectivement connectées à des noeuds différents du circuit intégré et dont la première borne est connectée au point froid.
  10. 10. Circuit intégré selon la revendication 9, comportant au moins deux domaines (DMN1, DMN2) destinés à être alimentés par des tensions d'alimentation différentes, et au moins un dispositif selon la revendication 6 ou 7 dont les deuxièmes bornes sont respectivement connectées à des noeuds différents communs auxdits au moins deux domaines.
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