FR2860933A1 - Circuit dote d'un bus ayant plusieurs recepteurs - Google Patents

Abstract

Ici, la procédure précédente pour des bus ayant plusieurs récepteurs, c'est-à-dire pour transmettre tout d'abord, un signal émis en sortie sur le bus (106) vers tous les récepteurs (104a à c) et pas seulement vers un destinataire, est abandonnée, du fait que le traitement du signal commence déjà avec l'introduction du signal dans les registres (112a à c) d'entrée des parties (104a à c) de circuit formant récepteurs et donne donc déjà des possibilités pour explorer le circuit (100) à des assaillants potentiels. Les frais liés à la prévention du traitement d'un signal sur le bus (106) par une partie de circuit formant récepteur non destinataire, sont compensés dans l'ensemble, par le fait que cette partie de circuit formant récepteur n'a pas besoin d'être mise en oeuvre comme étant protégée contre les DPA ou seulement moins protégée contre les DPA, lorsqu'elle n'est pas destinée à traiter des données critiques en termes de sécurité et des données ayant un degré de secret supérieur à un seuil déterminé à l'avance, respectivement. Des données critiques en termes de sécurité peuvent être celles qui permettent une attaque DPA, lorsqu'elles sont traitées par un circuit logique non protégé contre les DPA et lorsqu'elles se reflètent de façon corrélative dans la consommation de courant, mais également des données différentes, en particulier, des données en texte en clair, telles que des sommes d'argent, des numéros de compte, des numéros d'identification, etc.

Description

21 décembre 2004 04 10527

CIRCUIT DOTE D'UN BUS AYANT PLUSIEURS RECEPTEURS La présente invention concerne d'une manière générale, des systèmes de bus et des circuits dotés d'un bus, respectivement, et plus spécifiquement, des circuits dotés d'un bus ayant plusieurs récepteurs et en particulier, des systèmes de bus où au moins, entre autres choses, des données secrètes, telles que des sommes d'argent, des clés de chiffrement ou analogues, sont transmises par le bus, comme c'est le cas, par exemple, avec des régisseurs de chiffrement, sur des cartes à puce ou des cartes à puce intelligente La figure 6 illustre un exemple de système de bus possible et de circuit 1 o doté d'un bus, respectivement. Le circuit, désigné généralement par la référence numérique 900, comprend une partie 902 de circuit formant émetteur et trois parties 904b, 904b et 904c de circuit formant récepteurs. Chaque partie 902 et 904a à 904c de circuit, respectivement, comprend une entrée de données de n bits. Chaque partie 902, 904a à 904c de circuit est couplée au bus 906 via son entrée de données. En particulier, la partie 904a de circuit formant récepteur est reliée à une borne 908a de n bits, la partie 904b de circuit formant récepteur est reliée à une borne 908b de n bits, la partie 904c de circuit formant récepteur est reliée à une borne 908c de n bits et la partie 902 de circuit formant émetteur est reliée à une borne 908d de n bits du bus 906. Chaque partie 904a à 904c de circuit formant récepteur comprend un circuit 910a, 910b et 910c logique, respectivement, dont l'entrée de données de n bits est connectée, via un registre 912a, 912b et 912c d'entrée de n bits, respectivement, à l'entrée de données respective de la partie 904a à 904c de circuit formant récepteur et à la borne 908a à 908c de bus respectivement. Chaque registre 912a à 912c a une entrée de validation et une entrée de basculement, respectivement, qui est connectée à une commande 914 de bus.

Dans le système 900 de bus exemplaire de la figure 6, la partie 902 de circuit formant émetteur émet en sortie un signal représentant des données, de façon non spécifique, via le bus 906. Le signal atteint chaque borne de bus, en particulier, toutes les bornes 908a à 908c de bus des parties 904a à 904c de circuit formant récepteurs. A partir de là, le signal atteint les registres 912a à 912c d'entrée des parties 904a à 904c de circuit formant récepteurs individuels, sans obstacle, de manière à être verrouillé et introduit dans ceux- ci, respectivement. Lors du cycle d'horloge suivant, la commande 914 de bus fait en sorte que parmi les registres 912a à 912c d'entrée, seuls ceux qui 2 21 décembre 2004 04 10527 appartiennent à la partie 904a à 904c de circuit formant récepteur qui est la destinataire du signal émis par l'émetteur 902, via le bus 906, émettent en sortie le contenu de leur registre vers le circuit 910a à 910c logique suivant. Par conséquent, la commande 914 de bus émet le signal de validation et de basculement, respectivement, vers le registre d'entrée et les registres d'entrée, respectivement, du destinataire et des parties de circuit du destinataire, respectivement.

On ne peut pas utiliser simplement un système de bus, tel que celui de la figure 6, lorsque à la fois des données non critiques en termes de sécurité 1 0 et critiques en termes de sécurité transitent par le bus 906. En cryptographie, par exemple, des données pouvant être utilisées pour une attaque DPA sont traitées dans des cartes à puce, des cartes à puce intelligente ou analogues. Dans les attaques DPA (analyse de différentiel de puissance), le fait utilisé consiste en ce que le traitement d'un signal dans un circuit influe sur la consommation de courant du circuit, c'est-à-dire que la consommation de courant est corrélée aux données d'entrée. Dans les attaques DPA, plusieurs données différentes sont introduites successivement dans le circuit, tel que le régisseur de chiffrement d'une carte à puce qui traite ensuite ces dernières, de la même manière et, par exemple, à l'aide de la même clé de chiffrement.

La courbe de consommation de courant du circuit est mesurée à chaque fois. Pour ce qui concerne les résultats de mesure, on vérifie l'exactitude d'une hypothèse concernant des données sécurisées, telles que la clé de chiffrement pour un chiffrement mis en oeuvre par le circuit, au moyen d'une analyse statistique de la consommation de courant et d'énergie, respectivement.

Dans le circuit 900 de la figure 6, il se trouve que toutes les données émises en sortie sur le bus 906, sont mémorisées de façon sûre tout d'abord, une fois dans les registres 912a à 912c d'entrée. Ces traitements de verrouillage se reflètent dans la consommation de courant et d'énergie, respectivement, du circuit 900 par une superposition, par exemple, du fait des traitements de commutation des transistors utilisés, à partir des bascules D sous-jacentes aux registres. Si le circuit 900 traite une valeur d'entrée différente, introduite par l'assaillant, les signaux et données respectivement, émis en sortie sur le bus 906 changent, pendant le traitement du circuit 900.

Lorsque aucune contre-mesure n'est prise dans le système 900 de bus de la figure 6, l'attaque DPA réussit, même quand les circuits 910a à 910c logiques 2860933 3 sont eux-mêmes conçus comme étant protégés contre les DPA.

Une possibilité pour détourner des attaques DPA réside dans l'utilisation d'un circuit logique et d'un bus à précharge à double rail. Dans ces circuits logiques, chaque bit est émis sur deux lignes binaires. La valeur binaire 0 correspond à un 1 logique sur une ligne et rail binaire et à un 0 logique sur l'autre ligne et rail binaire, respectivement, bien que la valeur binaire 0 corresponde à la répartition inversée, c'est-à- dire un 0 logique sur un rail et un 1 logique sur l'autre. En conséquence, un changement binaire conduit toujours à un passage d'une logique haute à une logique basse, et 1 o vice versa. De façon correspondante, des registres dans le circuit logique à double rail comprennent deux fois plus de cellules et de bascules bistables, respectivement, que d'ordinaire, c'est-à-dire 2n cellules pour une valeur de n bits et le bus est deux fois plus large, soit large de 2n bits. Lorsqu'elles verrouillent une faible valeur de n bits, la moitié des toutes les cellules de registres est toujours dans un état logique bas et l'autre moitié dans un état logique haut. Afin d'ôter à l'assaillant la possibilité de déterminer quels bits changent entre des valeurs de n bits successives, mémorisées dans le registre, une précharge est effectuée avant toute mémorisation dans le registre, lors de laquelle toutes les lignes de registre sont mises dans un état logique bas ou un état logique haut. En conséquence, à chaque mémorisation dans le registre, il se produit toujours n changements d'état de cellules de registre.

Ainsi qu'on l'a déjà mentionné, il ne suffit pas de mettre en oeuvre ces circuits logiques protégés contre la DPA, selon une logique de précharge à double rail dans le circuit 900, lesquels circuits soumettent les données critiques en termes de sécurité qui pourraient être exploitées aux fins d'une attaque DPA, aux opérations réelles. En effet, les données ont déjà été traitées auparavant, dans les registres 912a à 912c d'entrée. Une possibilité pour mettre en oeuvre le circuit 900 protégé contre la DPA, consiste à concevoir tous les registres 912a à 912c d'entrée comme étant protégés contre les attaques DPA, selon une logique de précharge à double rail, aux étages d'entrée des parties 904a à 904c de circuit formant récepteurs. Néanmoins, l'un des inconvénients de cette solution consiste en ce qu'elle occasionne des frais significatifs, en termes d'aire, de temps de mise au point et de consommation de courant. Ainsi qu'on l'a déjà mentionné, il faudrait utiliser deux fois le nombre de lignes de registres pour les registres d'entrée.

De plus, il faudrait réaliser un cycle de précharge, avant toute mémorisation dans le registre, c'est-à-dire avant toutes les données émises en sortie via le bus 906, d'où une consommation de courant supplémentaire.

La présente invention vise à proposer un circuit doté d'un bus et de deux parties de circuit formant récepteurs, ainsi qu'un procédé pour commander ceux-ci, respectivement, qui sont moins coûteux en termes de matériel et/ou engendrent une consommation de courant moindre, à protection égale voire supérieure contre des attaques DPA.

On atteint ce but, au moyen d'un circuit caractérisé en ce qu'il 1 o comporte: un bus; une première partie de circuit formant récepteur, couplée au bus, pour traiter un signal sur le bus; une deuxième partie de circuit formant récepteur, couplée au bus, pour traiter un signal sur le bus; une partie de circuit formant émetteur, couplée au bus, pour émettre en sortie un signal sur le bus; et un moyen pour empêcher le traitement d'un signal sur le bus par la première partie de circuit formant récepteur, en réponse à un signal de 20 commande, et d'un procédé pour commander un circuit ayant un bus, une première partie de circuit formant récepteur, couplée au bus pour traiter un signal sur le bus, une deuxième partie de circuit formant récepteur, couplée au bus pour traiter un signal sur le bus, et une partie de circuit formant récepteur, couplée au bus pour émettre en sortie un signal sur le bus, caractérisé en ce que le procédé comprend un moyen pour empêcher le traitement d'un signal sur le bus par la première partie de circuit formant récepteur, en réponse à un signal de commande.

L'enseignement de la présente invention consiste en ce que la procédure classique reposant sur des bus ayant plusieurs récepteurs, à savoir: pour fournir tout d'abord, un signal de sortie via le bus, à tous les récepteurs et pas seulement aux destinataires, doit être abandonnée, dès lors que le traitement du signal commence déjà avec l'application du signal aux registres d'entrée ou aux circuits à verrouillage des parties de circuit formant récepteurs et donne donc déjà la possibilité à des assaillants potentiels 2860933 5 d'explorer le circuit.

Un autre enseignement de la présente invention réside dans la prise de conscience du fait que les frais liés à la prévention du traitement d'un signal présent sur le bus par une partie de circuit formant récepteur non destinataire, sont compensés par la prise en compte globale du fait que cette partie de circuit formant récepteur doit être mise en oeuvre comme étant non protégée ou moins protégée contre les attaques DPA, lorsqu'elle n'est pas destinée à traiter des données critiques en termes de sécurité et des données caractérisées par un degré de secret supérieur à un seuil déterminé à l'avance, respectivement. Les données critiques en termes de sécurité peuvent être celles qui permettent une attaque DPA, lorsqu'elles sont traitées dans un circuit logique non protégé contre les DPA et qu'elles se reflètent elles-mêmes, de façon corrélative, dans la consommation de courant, respectivement, mais également des données différentes, en particulier des données en texte en clair, telles que des sommes d'argent, des numéros de comptes, des numéros d'identification, etc. Dès lors, la présente invention offre un avantage consistant en ce que sur sa base, on peut obtenir un circuit doté d'un bus et de deux récepteurs ou davantage, ce qui présente une moindre consommation de courant avec au moins la même protection contre les DPA, du fait que l'on peut empêcher le traitement des données sur le bus par les parties de circuit formant récepteurs qu'il n'est pas nécessaire de concevoir à l'épreuve des attaques DPA, du fait qu'elles ne sont pas destinées à traiter des données critiques en termes de sécurité, c'est-à-dire qu'elles ne seront jamais réceptrices de données critiques en termes de sécurité, suivant le circuit.

Un autre avantage de la présente invention consiste en ce que l'on peut obtenir un circuit nécessitant moins d'effort concernant le matériel, avec la même protection voire une protection supérieure contre les DPA, du fait que ces parties de circuit formant récepteurs où le traitement du signal du bus peut être empêché, sont plus faciles à mettre en oeuvre, dès lors qu'elles ne sont pas destinées à traiter des données critiques en termes de sécurité.

Un autre avantage de la présente invention consiste en ce qu'elle peut procurer un degré supérieur de protection contre les attaques DPA, lorsqu'une donnée critique en termes de sécurité n'est pas transmise via le bus, à une partie de circuit formant récepteur, non protégée contre les DPA.

Un autre avantage de la présente invention consiste en ce qu'elle permet une consommation de courant moindre, du fait que la partie de circuit formant récepteur que l'on empêche de traiter le signal du bus, ne consomme aucun courant dans les cas de prévention, pas même du fait de la présence éventuelle d'une entrée et d'un registre de réception, respectivement.

Suivant un mode de réalisation de la présente invention, il est prévu pour empêcher le traitement du signal sur le bus par une partie de circuit formant récepteur respectif, d'interrompre une continuité électrique existant autrement, entre le bus et la partie de circuit formant récepteur, de manière à ce que, dans le cas de la prévention, le signal n'atteigne pas la partie de circuit formant récepteur, ni dans le sens électrique ni dans le sens du contenu, ce qui signifie au moyen d'un signal correspondant au signal, dès lors qu'il indique la même valeur. Par exemple, on relie un moyen entre une borne de bus et une partie de circuit formant récepteur, pour conduire du courant entre le bus et la partie de circuit formant récepteur, en cas de non- prévention et lorsque aucun signal de commande n'est présent, respectivement, et pour empêcher le courant de passer entre le bus et la partie de circuit formant récepteur, en cas de prévention et de présence d'un signal de commande, respectivement. Par exemple, on pourrait utiliser une mémoire tampon à trois états et un circuit logique de mémoire tampon à trois états, respectivement ou par conséquent, un transistor à trois états. En variante, par exemple, on pourrait utiliser un multiplexeur, qui basculerait entre le signal du bus et une donnée non significative pouvant être aléatoire ou constante mais non critique en termes de sécurité, auquel cas le multiplexeur serait constitué de préférence, sous la forme d'un multiplexeur/démultiplexeur analogique.

Suivant un autre mode de réalisation de la présente invention, il est prévu que pour empêcher le traitement par une partie respective de circuit formant récepteur, on sépare celle-ci d'une tension d'alimentation.

On décrit ci-dessous des modes de réalisation préférés de la présente 3o invention, en référence aux dessins annexés, dans lesquels: la figure 1 est un schéma synoptique sous forme de blocs d'un circuit suivant un mode de réalisation de la présente invention; la figure 2 est un schéma synoptique sous forme de blocs d'une partie du circuit de la figure 1, illustrant un mode de réalisation d'une mise en oeuvre 35 du moyen pour empêcher un traitement; la figure 3 est un schéma synoptique sous forme de blocs d'une partie du circuit de la figure 1, illustrant un autre mode de réalisation pour mettre en oeuvre le moyen pour empêcher un traitement; la figure 4 est un schéma synoptique sous forme de blocs illustrant une partie de circuit formant récepteur, détachée d'un bus, suivant un autre mode de réalisation de la présente invention; la figure 5 est un schéma synoptique sous forme de blocs de parties de la partie de circuit de la figure 2, illustrant un autre mode de réalisation pour mettre en oeuvre le moyen pour empêcher un traitement; et la figure 6 est un schéma synoptique sous forme de blocs d'un 1 o système de bus classique.

Avant de décrire ci-dessous, des modes de réalisation de la présente invention, plus en détail, en référence aux figures 1 à 4, il convient de souligner qu'on a donné aux éléments identiques sur ces figures, des références numériques identiques ou similaires et que l'on a omis de répéter

la description de ces éléments.

La figure 1 représente un circuit 100, suivant un mode de réalisation de la présente invention. Le circuit 100 illustré sur la figure 1, pourrait par exemple, faire partie d'un régisseur de chiffrement, destiné à une carte à puce ou à une carte à puce intelligente. Le circuit 100 comprend une partie 102 de circuit formant émetteur et trois parties 904a, 904b et 904c de circuit formant récepteurs. Les parties 904a, 904b et 904c de circuit formant récepteurs, ainsi que la partie 102 de circuit formant émetteur sont couplées à un bus 106 et sont connectées au bus, respectivement. Plus précisément, le bus 100 comprend au moins quatre bornes 108a, 108b, 108c et 108d de bus, le bus 106 pouvant également avoir d'autres bornes de bus, dans une partie du circuit 100 non illustrée sur la figure 1. La partie 104a de circuit formant récepteur est directement connectée à la borne 108a de bus. La partie 104d de circuit formant récepteur est connectée à la borne 108b de bus, via un moyen 109b de prévention de traitement, qui est monté entre la borne 108b de bus et l'entrée 104b1 de données de la partie 104b de circuit formant récepteur. De façon similaire, la partie 104c de circuit formant récepteur n'est pas connectée directement à la borne 108c de bus via un moyen 109c de prévention de traitement qui est monté entre la borne 108c de bus et une entrée 104c1 de données de la partie 104c de circuit formant récepteur.

Chaque partie 104a à 104c de circuit formant récepteur comprend un circuit 110a, 110b et 110c logique, ainsi qu'un récepteur et un registre 112a, 2860933 8 112b et 112c d'entrée, respectivement, en tant qu'étage d'entrée. Chaque registre 112a à 112c comprend une entrée de registre et une sortie de registre, ainsi qu'une entrée de commande de registre. L'entrée de registre de chaque registre 112a à 112c d'entrée constitue en même temps l'entrée de données de la partie 104a à 104c respective de circuit formant récepteur. La sortie de registre est connectée au circuit 110a à 11Oc logique aval respectif. L'entrée de commande de registre est connectée à une commande 114 de bus, pour obtenir des signaux de validation et de basculement, respectivement, à partir de celle-ci, lesquels signaux indiquent que le registre d'entrée respectif doit émettre en sortie son entrée de registre vers le circuit logique aval, ainsi qu'on l'expliquera ci-dessous, plus en détail.

Hormis une entrée de données et une sortie de données, à l'aide desquelles les moyens 900b et 900c de prévention de traitement sont montés entre une borne de bus et une entrée de données, ces derniers comprennent en outre, une entrée de commande qui est également connectée à la commande 114 de bus pour obtenir un signal de commande à partir de celle-ci, lequel signal indique au moyen de prévention de traitement respectif que celui-ci doit empêcher qu'un signal sur le bus 106 n'atteigne la partie 104b ou 104c de circuit formant récepteur respectif, respectivement, couplée au bus 106, ainsi qu'on l'expliquera également ci-dessous, plus en détail.

Bien que le circuit 100 de la figure 1 puisse être un circuit électronique quelconque, on décrira ci-dessous le circuit de la figure 1, par rapport à l'arrière-plan consistant en ce que celui-ci fait partie d'un régisseur de chiffrement qui est utilisé, par exemple, sur une carte à puce ou sur une carte à puce intelligente, afin de mieux illustrer les avantages du circuit. De ce fait, la partie 100 formant circuit, illustrée sur la figure 1 peut illustrer par exemple, un niveau hiérarchique supérieur du microrégisseur, où par exemple, l'émetteur 102 représente I'UCT, tandis que les parties 104a à 104c représentent un module DES, un module émetteur/récepteur, une mémoire, un module de chiffrement, un générateur aléatoire ou analogue. La partie 100 formant circuit, illustrée sur la figure 1 peut également représenter un détail à un niveau hiérarchique inférieur du régisseur de chiffrement, dans lequel par exemple, la partie 102 de circuit formant émetteur correspondrait à une mémoire cache, la partie 104a de circuit formant récepteur correspondrait à une unité de chiffrement, la partie 104b de circuit formant récepteur correspondrait à une mémoire EEPROM et la partie 104c de circuit formant récepteur correspondrait à une autre partie de circuit.

A des fins d'illustration, on suppose par ailleurs, que des données critiques en termes de sécurité sont émises en sortie via le bus 106, ce qui signifie dans le présent mode de réalisation, que l'on peut les utiliser pour une attaque DPA. Il en résulte que leur traitement se refléterait dans la consommation de courant du circuit 100, et que celuici permettrait également de déduire des conclusions concernant les données secrètes et des affirmations concernant l'exactitude d'une hypothèse relative aux données secrètes, respectivement, en corrélation avec les données secrètes, telles lo qu'une clé de chiffrement, ainsi que la consommation de courant et la consommation d'énergie, respectivement, du circuit 100, lorsque le circuit 100 fonctionne plusieurs fois avec différentes données d'entrée. Par ailleurs, des données non critiques en termes de sécurité transitent également par le bus 106, c'est-à-dire des données dont le traitement peut avoir un effet sur la consommation totale de courant du circuit 100, dès lors qu'il ne permet pas à l'assaillant de tirer des conclusions, quant à une donnée secrète. En référence à l'exemple ci-dessus, par exemple, des adresses qui ne sont pas critiques en termes de sécurité et des données qui sont critiques en termes de sécurité pourraient transiter simultanément via le bus 106. II en serait ainsi, par exemple, dans le cas de la mémoire cache tenant lieu de partie 102 de circuit formant émetteur, ainsi que de la mémoire EEPROM et d'une unité de chiffrement de mémoire tenant lieu de parties de circuit formant récepteurs.

On suppose en outre, que le bus 106 est un bus protégé contre les DPA, c'est-à-dire un bus qui est mis en oeuvre de manière à être protégé contre les attaques DPA, dès lors que des données critiques en termes de sécurité sont transmises par le biais du bus 106. De façon exemplaire, on suppose que le bus est mis en oeuvre en tant que bus à précharge à double rail (double rail avec bus à précharge). Cela signifie que bien qu'on illustre le bus de la figure 1, en tant que bus de n bits de large, il n'achemine que n/2 valeurs binaires, où n est un entier pair. En variante, on applique un signal utile de n bits et un signal de précharge de n bits au bus 106, où un signal utile de n bits a n/2 états logiques hauts et n/2 états logiques bas, et un signal de précharge a n états logiques hauts ou logiques bas. Pour une description plus détaillée de la logique de précharge à double rail, on se réfère à la section arrière-plan.

En outre, dans la description suivante, on suppose que le circuit 110a 2860933 10 logique est un circuit logique protégé contre les DPA, tandis que les circuits 110b et 110c logiques sont des circuits logiques non protégés contre les DPA. On met en oeuvre, par exemple, le circuit 110a logique protégé contre les DPA selon une logique de précharge à double rail. En conséquence, le registre 112a est également conçu comme étant protégé contre les DPA, tandis que les registres 112b et 112c sont mis en oeuvre de façon simple. Plus précisément, cela signifie que le registre 112a d'entrée est un registre de n bits, dont l'entrée de registre de n bits est directement connectée à la borne 108a de bus de n bits. Toutefois, les registres 112b et 112c d'entrée sont des registres de n/2 bits. Chacune des n/2 cellules de registre de ces registres comprend une entrée de registre qui est associée à un rail déterminé à l'avance de chaque paire de rails du bus 106. Plus précisément, les bornes 108b et 108c de bus sont des bornes de n/2 bits, auxquelles n'est conduit que le rail déterminé à l'avance de chaque paire de rails qui représente un bit logique de la donnée de n/2 bits de large, émise via le bus 106.

Après avoir décrit ci-dessus la structure du circuit 100, ainsi qu'un mode de réalisation possible de celui-ci, on décrira brièvement, avant la description de son mode de fonctionnement, ce que l'on entend, dans la présente description et en particulier dans la description qui suit, par traiter un signal . Traiter un signal c'est définir un procédé électronique selon lequel un changement d'état électrique s'opère en fonction du signal et où la consommation de courant est fonction de la valeur du signal, respectivement. En particulier, le terme traiter un signal comprend le fait d'appliquer un signal à une entrée de commande du transistor ou de mémoriser une donnée dans un registre, dès lors que la commutation d'un transistor en fonction du signal du bus engendre des crêtes de consommation de courant, par exemple, dans la technologie CMOS. Par comparaison, traiter un signal ne signifie pas définir un procédé où le signal est soit transmis soit non transmis, 3o du fait que l'on considère actuellement cela simplement comme une transmission vers un traitement ultérieur ou comme le fait d'empêcher un traitement ultérieur, et de nouveau, dans ce procédé la consommation de courant n'est pas fonction de la valeur du signal.

Lorsque à présent, l'émetteur 102 émet en sortie un signal via le bus 35 106, qui a déjà été précédé d'un signal de précharge, ce signal du bus 106 est destiné à l'une spécifique des parties 104a à 104c de circuit formant 2860933 11 récepteurs, à savoir, la partie dite destinataire. Ainsi qu'on l'a déjà décrit, le signal atteint cependant, toutes les bornes 108a à 108c de bus des parties 104a à 104c de circuit formant récepteurs, indépendamment du fait que la partie respective formant circuit est réceptrice ou non. Ainsi, le bus 106 forme une continuité électrique, grâce à laquelle le signal peut se propager via le bus, vers toutes les bornes du bus et à partir de celles-ci, vers le registre 112a d'entrée et les moyens 109b, 109c de prévention de traitement, respectivement.

On peut distinguer quatre cas: 1. Le signal du bus 106 est une donnée critique en termes de sécurité, c'est-à-dire qu'elle permet une attaque DPA lorsqu'elle est traitée de façon non protégée contre les DPA et que le destinataire est un circuit logique protégé contre les DPA, à savoir, le récepteur 104a.

2. Le signal du bus concerne une donnée non critique en termes de DPA, qui ne permet aucune attaque DPA au moyen d'un traitement non protégé contre les DPA et le destinataire est un circuit logique protégé contre les DPA, à savoir, le récepteur 104a.

3. La donnée est une donnée non critique en termes de sécurité et le récepteur est un circuit logique non protégé contre les DPA, à savoir, la partie 104b de circuit formant récepteur ou la partie 104c de circuit formant récepteur.

4. Le signal du bus concerne une donnée critique en termes de sécurité et le destinataire est un circuit logique non protégé contre les DPA, à savoir la partie 104b ou 104c de circuit formant récepteur.

Pour ce qui concerne le quatrième cas, on suppose que l'on a déjà écarté ce cas lors de la conception du circuit 100 et du régisseur de chiffrement respectivement, auxquels le circuit est intégré, qu'il ne se produira donc pas et qu'il est évité, respectivement. Ainsi, dans ce qui suit, seuls lestrois autres cas seront étudiés.

Tout d'abord, on se réfère au cas 3, c'est-à-dire que le signal du bus 106 représente une donnée non critique en termes de sécurité. Le destinataire est la partie 104b de circuit formant récepteur. On s'intéresse tout d'abord, à l'arrivée du signal à la borne 108a de bus. La partie 104a de circuit formant récepteur, directement reliée à cette dernière, est protégée contre les DPA mais n'est pas destinataire. Dès lors que la partie 104a de circuit formant récepteur est connectée directement au bus 106 et qu'il existe une 2860933 12 continuité électrique entre l'émetteur 102 et l'entrée de registre du registre 112a d'entrée, le signal et la donnée non critique en termes de sécurité, respectivement, sont verrouillés directement dans le registre 112b d'entrée, remis à zéro par le précédent cycle de précharge. Ce traitement de la donnée non critique en termes de sécurité par verrouillage se traduit par une superposition dans la consommation totale de courant du circuit 100 et du régisseur de chiffrement, mais n'aide pas l'assaillant DPA à parvenir à ses fins, du fait que la donnée est non critique en termes de sécurité. La commande 114 de bus n'envoie pas de signal de validation et de lo basculement, respectivement, à l'entrée de commande de registre du registre 112a d'entrée, pour déplacer les cellules de registre du registre 112a d'entrée, mises en oeuvre par exemple, sous forme de bascules bistables, pour faire passer le signal mémorisé et la donnée non critique en termes de sécurité, respectivement, vers le circuit 110a logique aval protégé contre les DPA, dès lors que le récepteur 104a n'est pas destinataire du signal.

La donnée non critique en termes de sécurité atteint également la borne 108c de bus, c'est-à-dire une borne de bus qui est aussi associée au récepteur 104c qui n'est pas destinataire du signal. Du fait que le signal n'est pas critique en termes de sécurité, il n'est pas nécessaire d'empêcher le signal d'être transmis au registre 112c où il serait verrouillé mais non transmis, ainsi qu'on l'a décrit en référence au registre 112 d'entrée. Néanmoins, suivant le présent mode de réalisation, la commande 114 de bus transmet un signal à l'entrée de commande du moyen 109c de prévention de traitement, lequel signal indique que celui-ci doit empêcher que le signal n'atteigne l'entrée 104c1 de données de la partie 104c de circuit formant récepteur du bus 106 et qu'il doit interrompre la continuité électrique entre la borne 108c de bus et l'entrée 104c1 de données, respectivement. L'avantage consiste ici en ce que du fait de cette procédure, le signal du bus 106, qui n'est pas destiné à la partie 104c de circuit formant récepteur, n'engendre pas d'opérations de commutation consommant du courant dans le registre 112c d'entrée, de sorte que l'on réalise une économie de courant. En fait, la partie 104c de circuit formant récepteur est séparée et déconnectée par ce moyen, respectivement, du bus 106.

Le signal 106 atteint également la borne 108b de bus à laquelle le destinataire 104b est couplé. La commande 114 de bus n'émet pas de signal de commande vers le moyen 109b de prévention de traitement, ce qui indique 2860933 13 à ce dernier de ne pas laisser passer le signal. Du fait qu'aucun signal de commande ne provient de la commande 114 de bus, le moyen 109b de prévention de traitement établit une continuité électrique entre la borne 108b de bus et l'entrée 104b1 de données et achemine électriquement le signal du bus 106 vers la partie 104b de circuit formant récepteur. A ce stade, le signal atteint le registre 112b d'entrée où il est verrouillé. A présent, la commande 114 de bus envoie le signal de validation et de basculement, respectivement, au registre 112b d'entrée du destinataire, de sorte que celui-ci fait passer le signal reçu et la donnée reçue, respectivement vers le circuit logique aval.

Dans ce cas, il s'agit du registre 112b de réception. Le circuit 110b logique non protégé contre les DPA exécute à présent une opération déterminée à l'avance, ayant trait à la donnée non critique en termes de sécurité, telle qu'une opération de mémoire, une opération de lecture, une opération de calcul ou analogue, et émet en sortie le résultat vers un récepteur approprié, où le retour du signal peut également transiter par le bus 106, cela n'étant pas illustré sur la figure 1, pour des raisons de clarté. L'exécution de l'opération sur la donnée non critique en termes de sécurité par le circuit 110b logique non protégé contre les DPA est sécurisée, dès lors que la donnée n'est pas critique en termes de sécurité et ne fournit donc par définition aucune information utilisable à des fins de DPA par un assaillant par DPA.

Dans ce qui suit, on étudie le deuxième cas de la liste précitée. Conformément à celui-ci, le signal du bus 106 représente une donnée non critique en termes de sécurité, le destinataire étant protégé contre les DPA, à savoir la partie 104a de circuit formant récepteur. Dans ce cas, la commande 114 de bus émet des signaux de commande à la fois vers l'entrée de commande du moyen 109b de prévention de traitement et vers le moyen 109c de prévention de traitement, à des fins d'économie de courant. En conséquence, le signal du bus atteint les bornes 108b et 108c de bus, mais à partir de celles-ci il n'atteint aucune entrée 104b1 et 104c1 supplémentaire des parties 104b et 104c de circuit formant récepteurs non destinataires. Dès lors que la partie 104a de circuit formant récepteur protégée contre les DPA est connectée directement à la borne 108a de bus, le signal atteint aisément le registre 112a d'entrée où il est verrouillé. Du fait que le registre 112a d'entrée est le registre d'entrée du destinataire, la commande 114 de bus envoie le signal de validation à ce registre d'entrée, après quoi le registre 112a d'entrée fait passer le signal et la donnée non 2860933 14 critique en termes de sécurité représentée par celui-ci, respectivement, vers le circuit 110a logique protégé contre les DPA qui exécute une opération déterminée à l'avance, sur celle-ci, d'une manière protégée contre les DPA. Le cas mentionné en premier lieu, dans la liste précitée concerne le cas où le signal du bus 106 se rapporte à une donnée critique en termes de sécurité et où le destinataire est également le récepteur 104a protégé contre les DPA. Sans les moyens 109b et 109c de prévention de traitement, ce signal atteindrait aisément les entrées de données des parties 104b et 104c de circuit formant récepteurs dans une continuité électrique, où il serait verrouillé dans les registres 112b et 112c d'entrée, ce qui permettrait une attaque DPA, telle que décrite ci-dessus, dès lors que les registres 112a et 112c sont mis en oeuvre sans protection contre les DPA, ce qui influerait donc sur la consommation de courant évaluée par DPA du circuit 100, en fonction du signal et ces influences permettraient de nouveau l'examen d'une hypothèse concernant un secret, au moyen de différentes données d'entrée globales du circuit 100. Par conséquent, dans ce cas, la commande 114 de bus commande les deux moyens 109b et 109c de prévention de traitement, à l'aide d'un signal de commande qui leur indique qu'ils doivent empêcher un traitement par leurs parties 104b et 104c associées de circuit formant récepteurs. En conséquence, il ne se produit aucun traitement dans les parties 104b et 104c de circuit formant récepteurs, non destinataires. Du fait que les moyens 109b et 109c de prévention de traitement, tels que mentionnés ci-dessus et ainsi qu'on le décrira plus en détail ci-dessous, n'effectuent pas non plus de traitement sur les données critiques en termes de sécurité, mais interrompent simplement la continuité électrique entre les bornes 108b et 108c de bus, respectivement, ainsi que 104b1 et 104c1, d'une manière indépendante de la valeur du signal, le signal ne donne pas lieu non plus, dans les moyens 109b et 109c de prévention de traitement, à un effet utilisable à des fins de DPA sur la consommation totale de courant. En d'autres termes, le signal du bus 106 n'engendre aucun changement d'état électrique et aucune opération de commutation, respectivement, au niveau de l'un quelconque des moyens 109b, 109c de prévention de traitement et des parties 104b, 104c de circuit formant récepteurs. Dès lors que la partie 104a de circuit formant récepteur est destinataire du signal du bus 106, la commande 114 de bus commande le registre 112a d'entrée, au moyen d'un signal de validation qui verrouille donc la donnée critique en termes de 2860933 15 sécurité et la transmet au circuit 110a logique protégé contre les DPA, pour l'exécution d'une opération sur celle-ci, d'une manière protégée contre les DPA, en réponse au signal de validation.

En référence au mode de réalisation ci-dessus, il convient de souligner que l'on a décrit le bus précité, simplement en tant que bus unidirectionnel, bien que l'on puisse naturellement, l'utiliser également de façon bidirectionnelle. On peut donc changer les rôles que les parties 102, 104a, 104b, 104c individuelles de circuit, ont joués, dans la description ci-dessus, lors d'un cycle d'horloge ultérieur, de sorte que par exemple, l'une des parties de circuit formant récepteurs puisse jouer le rôle de la partie de circuit formant émetteur, tandis que la partie 102 de circuit formant émetteur jouera le rôle de la partie de circuit formant récepteur.

En outre, on a illustré la commande 114 de bus, en tant que bloc séparé. Toutefois, il convient de souligner que la commande 114 de bus ne doit pas nécessairement représenter une unité séparée, dans le sens physique. En revanche, des signaux émis par la commande 114 de bus de la figure 8 peuvent également être émis par les parties de circuit individuelles, comme c'est toujours le cas avec la partie de circuit formant émetteur. Dans le cas unidirectionnel, la commande 114 de bus serait intégrée à la partie 102 de circuit formant émetteur.

Par ailleurs, il convient de souligner que la description précédente se rapporte à des fins purement illustratives, à un bus ayant un émetteur et trois récepteurs. Naturellement, on peut également appliquer la présente invention à des bus présentant une combinaison d'un seul émetteur et de deux récepteurs.

En référence à la figure 2, on décrira ci-dessous un mode de réalisation pour un moyen de prévention de traitement. La figure 2, par exemple, représente la partie illustrée sur la figure 1, au moyen de lignes en trait mixte, suivant une mise en oeuvre spécifique, d'après un mode de réalisation de la présente invention.

La figure 2 représente une partie du bus 106 qui comprend à des fins purement illustratives, les bornes 108b et 108a de bus. En outre, on représente la partie 104c de circuit formant récepteur qui est reliée à la borne 108c de bus via son entrée 104c1 de données et via le moyen 109c de prévention de traitement. Suivant cet exemple de mise en oeuvre, le moyen 109c de prévention de traitement est mis en oeuvre sous la forme d'une 2860933 16 mémoire tampon à trois états. Plus précisément, le moyen 109c de prévention de traitement comprend n/2 mémoires tampon à trois états ou transistors 200. Chacune des mémoires tampon à trois états comprend une entrée, une sortie et une entrée de commande. L'entrée de chaque mémoire tampon 200 à trois états est connectée à un rail 202 différent du bus 106, via la borne 108c de bus, à savoir un rail déterminé à l'avance d'une paire de rails différents du bus 106. La sortie de chaque mémoire tampon 200 à trois états est connectée à une entrée de registre de l'une différentes des n/2 cellules 204 de registre du registre 112c d'entrée. Les entrées de commande de la mémoire tampon 200 à trois états sont commandées par le biais d'une entrée 206 de commande commune qui est connectée à la commande 114 de bus (figure 1), pour obtenir éventuellement le signal de commande qui indique qu'elles doivent empêcher un traitement de signal par le circuit 110c logique aval. La figure 2 illustre également l'entrée de circuit de registre commune aux entrées de circuit de registre des cellules 204 de registre du registre 112c d'entrée qui est également connecté à la commande 114 de bus (figure 1).

Les mémoires tampon 200 à trois états sont par exemple, des mémoires tampon à trois états actifs hauts dont le comportement en commutation est décrit par la table de vérité suivante, où 0 indique un état logique bas et 1 un état logique haut, Z représente une grande impédance, c représente l'état logique à l'entrée 206 de commande commune, x représente l'état logique à l'entrée de données d'une mémoire tampon 200 à trois états et z désigne l'état logique à la sortie de données de la mémoire tampon à trois états. C x Z 0 0 Z 0 1 Z 1 0 0 1 1 1

En variante, on pourrait mettre en oeuvre le dispositif 300, en tant que mémoire tampon à trois états actifs bas dont on obtiendrait la table de vérité, à partir de la table ci-dessus, en intervertissant les 1 et les 0 de la colonne c. 3o En d'autres termes, Z signifie non seulement une grande impédance 2860933 17 mais aussi la présence ni d'un 0 logique ni d'un 1 logique. Dans ce cas, le passage du courant entre l'entrée et la sortie de la mémoire tampon à trois états est interrompu. En conséquence, si la commande 114 de bus (figure 1) envoie le signal de commande c = 0 aux mémoires tampon 200 à trois états, celui-ci empêche, si nécessaire, que le signal n'atteigne la partie 104c de circuit formant récepteur aval du bus 106. Dans les cas où le signal de commande indiquant la prévention du traitement ne serait pas émis, c = 1 serait présent et le signal du bus passerait par le dispositif 200 à trois états aisément, dans une continuité électrique.

lo La figure 3 représente un autre mode de réalisation pour une mise en oeuvre du moyen 109c de prévention de traitement. Suivant le mode de réalisation de la figure 3, le moyen 109c de prévention de traitement comprend un multiplexeur 300 n/2 bits 2/1 qui comprend une première entrée de multiplexeur connectée à la borne 108c de bus, une deuxième entrée de multiplexeur connectée à une entrée 302 fausse ou de confusion, respectivement, une sortie de multiplexeur connectée à l'entrée 104c1 de données et une entrée 304 de commande connectée à la commande 114 de bus.

Le multiplexeur 300 est constitué de préférence, en tant que multiplexeur/démultiplexeur analogique. Le multiplexeur comprend par exemple, des commutateurs analogiques et des portes de transmission, respectivement, dont n/2 sont connectés entre la première entrée de multiplexeur et la sortie de multiplexeur et les n/2 autres sont connectés entre la deuxième entrée de multiplexeur et la sortie de multiplexeur et soit la première moitié soit la deuxième moitié de ceux- ci est mise de façon sélective, dans un état conducteur par un décodeur sur deux (non illustrés), tandis que les autres sont mis dans un état non conducteur. Au cas où la commande 114 de bus enverrait le signal de commande à l'entrée 304 de commande, lequel signal indiquerait qu'un traitement par le circuit 104c récepteur aval doit être empêché, le multiplexeur 300 assurerait la continuité électrique entre l'entrée 302 de faux signal et l'entrée 104c1 de données.

Soit un signal constant qui n'a pas d'autre signification, et qui est en particulier non critique en termes de sécurité, dans le sens mentionné cidessus, soit un nombre aléatoire produit par un générateur aléatoire, est appliqué à l'entrée 302 de faux signal. Lorsque le signal de commande n'est pas présent, le multiplexeur 300 assure une continuité électrique entre la 2860933 18 borne 108c de bus et l'entrée 104c1 de données. La présence du signal de commande correspond par exemple, à un état logique haut au niveau de l'entrée 304 de commande, tandis que l'absence du signal de commande correspond à un état logique bas.

En référence à la description ci-dessus, il convient de souligner que l'on a seulement décrit ci-dessus des parties de circuit formant récepteurs qui comprennent un registre d'entrée à l'étage d'entrée. Toutefois, on peut également appliquer la présente invention à des cas où une partie de circuit formant récepteur ne comprendrait pas de registres d'entrée. Ce cas est illustré sur la figure 4. Il convient d'observer que l'absence de registre d'entrée pourrait également être prévue dans le circuit 110a logique protégé contre les DPA, lorsque la partie 104a de circuit formant récepteur est réceptrice à chaque sortie de signal du bus 106 ou lorsque l'exécution constante de l'opération par le circuit 110a logique est acceptée également, dans des cas où la partie 104a de circuit formant récepteur ne serait pas destinataire.

En référence au mode de réalisation de la figure 2, il convient de souligner que dans le cas d'un bus à précharge à double rail, tel que le bus 106, les mémoires tampon 200 à trois états sont commandées via le signal de validation au niveau de l'entrée 206 de commande, par la commande 114 de bus, lors des phases et des cycles de précharge, respectivement, de sorte qu'elles ne transmettront pas le signal de précharge, où par exemple, les deux rails propres à un bit logique sont mis dans un état logique haut, de manière à ce qu'aucun changement d'état ne se produise dans le registre 112c d'entrée. De cette manière, la commande du signal de validation, c'est- à-dire également lors des phases de précharge, augmente l'effort de commande. Ainsi, dans certaines applications, il peut s'avérer plus avantageux d'utiliser le signal de validation seulement lors de cycles de nonprécharge et de données pour commander la transmission ou la non- transmission du signal du bus 106, respectivement, tandis que celui-ci prend des valeurs, lors des cycles de précharge qui sont non corrélées et négligeables, pour ce qui concerne le comportement de transmission souhaité, respectivement. Dans ce cas, on pourrait remplacer les mémoires tampon 200 à trois états de la figure 2, par un pont et des circuits doubles ou simples, respectivement ainsi qu'on le décrit ci-dessous, en référence à la figure 5.

La figure 5 représente à des fins illustratives, ce circuit 400 en pont, à 2860933 19 l'état connecté, à l'intérieur de l'environnement du circuit de la figure 2, où il remplace l'une des mémoires tampon 200 à trois états de la figure 2. Le pont 400 comprend deux entrées 108c1 et 108c2 de rail, chacune étant connectée à l'un distinct de deux rails binaires associés d'une borne 108a de bus de n bits de large du bus 106 de n bits de large, une sortie de rail simple qui est connectée à une ligne binaire de l'entrée 104c1 de rail simple de n/2 bits de large du récepteur 104c connecté, et une entrée de commande qui est connectée à l'entrée 206 de commande commune pour recevoir le signal qui indique, lors des cycles de données que le traitement de la donnée du bus 106 doit être empêché et qui prend des valeurs arbitraires, lors de phases de précharge. Ainsi qu'on l'a indiqué par des points à l'intérieur de 109c, un pont remplace toutes les mémoires tampon 200 à trois états de la figure 2.

Ainsi qu'on l'a décrit ci-dessus, on suppose que dans le mode de réalisation de la figure 5, le signal de validation prend seulement des valeurs indéfinies au niveau de l'entrée 206 de commande commune, pendant les phases de précharge. Dès lors, le pont 400 a le comportement de commutation suivant pour faire en sorte également, lors de phases de précharge, que du fait du signal de précharge sur les rails, aucun changement révélateur non souhaité d'état n'engendre le registre 204 d'entrée ultérieur non protégé contre les DPA, qui suit la sortie du pont 400: valeur bit bitq validation sortie précharge 1 1 X ancienne valeur précharge/1/0 X X 0 ancienne valeur 1 1 0 1 1 0 0 1 1 0 Dans la colonne de gauche, le tableau indique la valeur transférée aux deux lignes de rails connectées aux entrées 108c1 et 108c2 du pont 400, ce qui est déterminé par le bit d'état logique du rail 108c1 et le bitq d'état logique du rail 108c2. Une majuscule X dans le tableau signifie que l'état logique de la ligne respective importe peu et qu'il peut présenter un état logique haut ou bas, respectivement et que cependant, les autres valeurs de la même rangée s'appliquent. La deuxième colonne indique le bit d'état logique qui est adopté sur le rail 108c2. La troisième colonne représente l'état logique bitq qui est 2860933 20 adopté sur le rail 108c1. La quatrième colonne montre l'état adopté par le signal de validation à l'entrée 206 de commande, l'état étant indiqué par une validation. La dernière colonne montre l'état qui est adopté au niveau de la borne 104c1, cet état étant indiqué par sortie.

Ainsi qu'on peut le constater, le pont 400 se comporte de telle sorte que lorsqu'un signal de précharge est transmis sur les rails 108c1 et 108c2, c'est-à-dire lorsqu'un cycle de précharge est présent, indépendamment de l'état du signal de validation qui est de toute façon indéfini dans ce cycle, ainsi qu'on l'a décrit ci-dessus, l'état se fige à la sortie du pont 400 et se maintient à l'ancienne valeur. Par conséquent, le registre 204 d'entrée aval ne change pas d'état mais reçoit un signal inchangé, en provenance du pont 400. Si le signal de validation est commuté sur un état logique bas, à savoir 0, le pont 400 fait en sorte dans tous les cas, à savoir indépendamment des états des rails 108c1 et 108c2, que la valeur de la sortie 104c1 du montage 400 en pont reste inchangée, moyennant quoi, de nouveau, le registre d'entrée aval ne change pas sa valeur. Ce comportement du pont 400 permet de mettre en oeuvre le blocage et la prévention, respectivement, du traitement du signal du bus 106, décrit dans les modes de réalisation ci-dessus, lors des cycles de données du bus 106.

Si c'est une valeur binaire et non un signal de précharge qui est présent sur les rails 108c1 et 108c2, respectivement, à savoir un 1 logique ou un 0 logique, auquel cas dans la première possibilité le rail 108c2 a un état logique haut (bit = 1), tandis que le rail 108c1 a l'état logique bas (bitq = 0) et auquel cas dans la deuxième possibilité, le rail 108c2 a un état logique bas (bit = 0) et le rail 108c1 a un état logique haut (bitq = 1), et le signal de validation a en même temps un état logique haut, une valeur binaire respective est simplement émise à la sortie de données du pont 400, de sorte que l'état respectif du registre 204 aval soit change soit ne change pas, en fonction de la valeur qui y a été mémorisée auparavant. Ainsi qu'on l'a décrit ci-dessus, cela permet aux cycles de données de transmettre un signal du bus 106 au registre d'entrée et de permettre le traitement par le récepteur 104c, respectivement.

II résulte de la description ci-dessus, que le pont 400 agit donc comme un verrou qui néanmoins, ne change pas de valeur si le signal de validation a un état logique bas et signale donc que le signal n'est pas transmis via le bus 106. Hormis cela, il ne change pas son état mémorisé lorsqu'un cycle de précharge est présent, indépendamment du signal de validation éventuellement indéfini lors de ces cycles.

Une mise en oeuvre du pont 400 pourrait par exemple, comprendre un circuit à verrouillage avec une entrée et une sortie. Une première mémoire tampon à trois états serait connectée entre l'entrée du circuit à verrouillage et l'entrée 108c2 de données, dont l'entrée de commande est connectée à l'entrée 206 de commande. En outre, une autre mémoire tampon à trois états serait connectée entre l'entrée 108c2 et le circuit à verrouillage, dont l'entrée de commande serait commandée par le signal de commande d'une porte ET, dont les deux entrées de données seraient connectées à l'entrée 108c1 et 108c2, respectivement. La sortie du circuit à verrouillage serait connectée à la borne 104c1. L'opération de commutation de la porte ET qui se produirait lors de chaque signal du bus 106, serait sans effet quant à la sécurité face à des attaques, dès lors qu'il se produirait toujours un changement d'état exactement, entre la donnée individuelle et des cycles de précharge et aucune conclusion ne pourrait donc être tirée à propos du contenu des données, lors des cycles de données. En conséquence, le pont 400 n'empêche pas totalement un traitement quelconque, du fait qu'il en exécute lui-même un, en fonction des signaux d'entrée bit et bitq du bus 106, mais il empêche un traitement quelconque non protégé contre les DPA dans la partie ultérieure. A la différence d'un registre d'entrée, le montage en pont permet donc que le contenu et l'état, respectivement, du circuit à verrouillage au niveau de la sortie et de l'étage maître, respectivement, ne changent pas dans des situations révélatrices, c'est-à-dire dans des données critiques en termes de sécurité, tandis que l'état de l'étage maître change résolument dans des registres d'entrée, mais n'est éventuellement pas transmis à l'étage esclave suivant.

Après avoir décrit ci-dessus la présente invention plus en détail, en référence aux figures et en référence à des modes de réalisation, il convient de souligner que la présente invention ne se limite pas au domaine des régisseurs de chiffrement et qu'elle peut également s'appliquer à d'autres modules de sécurité, tels que des MPS (modules de plates-formes sécurisées). Naturellement, on peut également appliquer la présente invention à des applications où aucune donnée secrète ne risque d'être explorée par le biais d'attaques DPA, comme dans des microrégisseurs ou analogues, bien que les avantages liés à la sécurité accrue y soient omis et 2860933 22 que seuls ceux liés à l'économie de courant subsistent.

En outre, il convient d'observer que la définition des données critiques en termes de sécurité, employée ci-dessus, peut également être différente dans d'autres cas. Des données critiques en termes de sécurité peuvent par exemple, consister également en des données en texte en clair qui sont par elles-mêmes déjà secrètes, telles que des avoirs ou analogues. A défaut, un assaillant pourrait être capable par exemple, par le biais d'une attaque DPA, de confirmer une spéculation concernant les données secrètes, en observant la consommation de courant.

1 o II n'est pas nécessaire de réaliser la séparation des données en double, en deux parties. Il est également possible de diviser les données en plusieurs degrés de secret.

En référence à la description ci-dessus, il convient de souligner par ailleurs, que bien que sur la figure 1 la partie 104a de circuit formant récepteur protégé contre les DPA soit directement connectée au bus 106, un moyen de prévention de traitement pourrait également être monté entre la borne 108a de bus et la partie 104a de circuit formant récepteur. II n'en résulte néanmoins, pas un avantage, dès lors que le registre 112a d'entrée, ainsi que le circuit 110a logique protégé contre les DPA doivent de toute façon, être mis en oeuvre de manière protégée contre les DPA, dès lors que la partie 104a de circuit formant récepteur est destinée à exécuter des opérations sur des données critiques en termes de sécurité.

En résumé, les modes de réalisation ci-dessus se rapportent au démultiplexage de données non critiques en termes de sécurité et critiques en termes de sécurité, sur un bus à multiplexeur pour empêcher des attaques DPA sur des circuits de mémoire et/ou des circuits logiques ultérieurs. Les informations de bus sont séparées avant leur traitement.Cette séparation permet de se prémunir contre le fait que des données critiques en termes de sécurité atteignent des parties du système résistantes aux DPA et y soient traitées, tandis que le traitement et/ou la mémorisation de données dans des parties non résistantes n'est possible que lorsque celles-ci ne sont pas critiques en termes de sécurité. D'un point de vue fonctionnel, on atteint ce but en découplant la cellule de mémoire et le circuit logique, respectivement via une couche d'isolement , où de même que dans l'exemple de la figure 3, on utilise des mémoires tampon à trois états et des résistances à trois états, respectivement.

Dans le domaine des applications liées à la sécurité, telles que les cartes bancaires ou analogues, les modes de réalisation ci-dessus résolvent donc le problème de la sensibilité aux DPA, d'une manière élégante. Pour des raisons de surface, on utilise souvent des bus de transmission de données, à différentes fins. Dans une UCT, par exemple, des adresses (non critiques en termes de sécurité) et des données (critiques en termes de sécurité) peuvent être transmises via un bus commun. Ainsi, il existe des récepteurs différents pour ces informations. Les données pourraient, par exemple, être traitées dans une unité de calcul, puis mémorisées. Suivant les modes de réalisation ci-dessus des figures 1 à 3, on a pris en compte des mémoires d'entrée. Ils peuvent également s'appliquer à un circuit logique ultérieur qui ne s'intéresse qu'à l'évaluation de données non critiques, comme c'est le cas sur la figure 4. On met en oeuvre cela pour des raisons de surface. Cela permet néanmoins, une attaque DPA du système global, ainsi qu'on l'a décrit cidessus, dès lors que chaque donnée est écrite dans la mémoire. De ce fait, il en résulte une consommation de courant nettement différente, lors du rechargement des données critiques en termes de sécurité. Une mesure de protection possible pourrait consister en l'utilisation d'unités de mémoire protégées contre les DPA pour le registre d'entrée, mais cellesci requièrent beaucoup de surface et d'énergie, ainsi qu'on l'a décrit dans la section d'arrière-plan de la présente demande.

Ainsi, les modes de réalisation ci-dessus représentent une solution élégante. Si seules les données non critiques en termes de sécurité sont requises par ailleurs, on peut empêcher une corrélation de données dans la mémoire suivante, c'est-à-dire dans le registre d'entrée, en démultiplexant les différentes données transitant par le bus. Cela permet l'utilisation de petites cellules de mémoire simples, c'est-à-dire de 112b, 112c. Grâce à la couche 109b, 109c d'isolement, il est possible de transmettre de nouveau, les données sélectionnées via des bus (104b1, 104c1) à rail simple et de les déposer dans des cellules (112b, 112c) de mémoire à rail simple. Tous les faits énoncés ici s'appliquent également à des parties logiques non critiques (figure 4).

On a déjà mentionné ci-dessus que la présente invention pouvait également s'appliquer à des bus bidirectionnels. Dans ce cas, on pourrait faire en sorte que le moyen de prévention de traitement puisse être commandé par deux signaux de validation, l'un validant et empêchant, 2860933 24 respectivement, la transmission d'un signal du bus à la partie de circuit connectée et l'autre, inversement validant et empêchant respectivement, la transmission d'un signal de la partie de circuit connectée au bus au bus.

En outre, il convient de souligner que l'on a décrit ci-dessus, seulement des modes de réalisation dans lesquels on obtient la prévention du traitement en ne transmettant pas le signal du bus, vers l'entrée de données du circuit récepteur respectif. Naturellement, il serait également possible de prévoir un moyen, en tant que moyen de prévention de traitement, qui sépare la partie de circuit formant récepteur respectif, d'une tension d'alimentation, de manière à ce que celle-ci soit désactivée et ne contribue donc pas à la consommation totale de courant, d'une manière qui est fonction du signal du bus. En particulier, il serait possible ici, de séparer simplement l'étage d'entrée, à savoir le registre d'entrée, de la tension d'alimentation.

Pour ce qui concerne les modes de réalisation décrits ci-dessus, il convient d'observer que les registres mentionnés ci-dessus, tels que les registres d'entrée, peuvent également être constitués sous forme de circuits de verrouillage ou sous une autre forme, en tant que mémoire temporaire.

En particulier, il convient de souligner qu'en fonction des circonstances, le procédé de l'invention pour la commande de bus et de circuits, respectivement, peut également être mis en oeuvre sous forme de logiciel. La mise en oeuvre peut être réalisée sur un support de mémoire numérique, notamment sur un disque ou un CD ayant des signaux de commande pouvant être lus électroniquement, lequel peut coopérer avec un système informatique programmable, de manière à mettre en oeuvre le procédé respectif. D'une manière générale, l'invention consiste donc également en un produit-programme informatique ayant un code de programme mémorisé sur un support pouvant être lu par un ordinateur pour mettre en oeuvre le procédé de l'invention, lorsque le produit-programme informatique est exécuté sur un ordinateur. En d'autres termes, on peut réaliser l'invention sous la forme d'un 3o programme informatique, avec un code de programme pour mettre en oeuvre le procédé lorsque le programme informatique est exécuté sur un ordinateur.

2860933 25 21 décembre 2004 04 10527

Claims (18)

REVENDICATIONS

1. Circuit, caractérisé en ce qu'il comporte: un bus (106) ; une première partie (104c) de circuit formant récepteur, couplée au bus (106), pour traiter un signal sur le bus (106) ; une deuxième partie (104a) de circuit formant récepteur, couplée au bus (106), pour traiter un signal sur le bus (106) ; une partie (102) de circuit formant émetteur, couplée au bus (106), 1 o pour émettre en sortie un signal sur le bus (106) ; et un moyen (109c) pour empêcher le traitement d'un signal sur le bus (106) par la première partie (104c) de circuit formant récepteur, en réponse à un signal de commande.

2. Circuit suivant la revendication 1, caractérisé en ce que le moyen (109c) pour empêcher est formé pour exercer la prévention, de sorte que le signal sur le bus (106) n'engendre aucun changement d'état électrique dans la première partie (104c) de circuit formant récepteur.

3. Circuit suivant la revendication 1 ou 2, caractérisé en ce que le moyen (109c) pour empêcher comprend un moyen pour empêcher que le signal atteigne la première partie (104c) de circuit formant récepteur sur le bus, sans que le signal n'engendre une opération de commutation dans ceuxci.

4. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que le moyen (109c) pour empêcher comprend: un moyen (200, 300) qui comprend une entrée de données connectée au bus (106), une sortie de données connectée à la première partie (104c) de circuit formant récepteur et une entrée (206, 304) de commande pour faire passer du courant entre une entrée de données et une sortie de données, en l'absence du signal de commande à l'entrée de commande et pour empêcher le passage de courant entre l'entrée de données et la sortie de données, en la présence du signal de commande à l'entrée de commande.

5. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que le moyen (109c) pour empêcher comprend: une mémoire tampon (200) à trois états, ayant une entrée de données, une sortie de données, et une entrée de commande et étant connectée entre le bus (106) et la première partie (104c) de circuit formant récepteur, à une entrée de données et à une sortie de données, dans laquelle l'entrée de commande est connectée pour recevoir le signal de commande.

io

6. Circuit suivant la revendication 1, caractérisé en ce que le moyen pour empêcher comprend un moyen pour découpler la première partie de circuit formant récepteur ou une partie de celle-ci d'une tension d'alimentation.

7. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que la première partie (104c) de circuit formant récepteur comprend un circuit (112c) à verrouillage de récepteur avec une entrée de circuit de verrouillage couplée au bus (106).

8. Circuit suivant la revendication 7, caractérisé en ce que le circuit (112c) à verrouillage de récepteur de la première partie (104c) de circuit formant récepteur a une sortie de registre et une entrée de commande de verrouillage pour verrouiller le signal sur le bus (106) et émettre celui-ci à la sortie du circuit à verrouillage, en réponse à un signal d'activation à l'entrée de commande de verrouillage, le circuit comprenant en outre: une commande (114) de bus pour envoyer le signal d'activation à l'entrée de commande de verrouillage du circuit (112c) à verrouillage de récepteur de la première partie (104c) de circuit formant récepteur et pour ne pas envoyer le signal de commande au moyen (109c) pour empêcher, si la partie (104c) de circuit formant récepteur est destinataire du signal sur le bus (106), et pour envoyer le signal de commande au moyen (109c) pour empêcher si la première partie (104c) de circuit formant récepteur n'est pas destinataire du signal sur le bus (106).

9. Circuit suivant la revendication 8, caractérisé en ce que la commande (114) de bus est formée pour envoyer le signal de commande, au 2860933 27 cas où la première partie (104c) de circuit formant récepteur ne serait pas destinataire du signal sur le bus (106), seulement lorsqu'un signal sur le bus concerne un secret, et au cas où le signal sur le bus ne concernerait pas un secret, pour ne pas envoyer le signal d'activation au circuit (102c) à verrouillage de récepteur de la première partie (104c) de circuit formant récepteur et pour ne pas envoyer le signal de commande au moyen (109c) pour êmpêcher.

10. Circuit suivant l'une quelconque des revendications 1 à 6, lo caractérisé en ce que la première partie (104c) de circuit formant récepteur comprend un circuit (110c, 104c) logique avec une entrée logique qui est directement reliée au bus (106).

11. Circuit suivant l'une quelconque des revendications 1 à 10, caractérisé en ce que la deuxième partie (104a) de circuit formant récepteur comprend: un circuit (102a) à verrouillage de récepteur comprenant une entrée de circuit à verrouillage couplée au bus (106), une sortie de circuit à verrouillage, et une entrée de commande de verrouillage pour verrouiller le signal sur le bus (106) et émettre celuici à la sortie de circuit à verrouillage, en réponse à un signal d'activation à l'entrée de commande de verrouillage, et dans lequel le circuit comprend en outre une commande (114) de bus pour envoyer le signal d'activation à l'entrée de commande de verrouillage du circuit (112a) à verrouillage de récepteur de la deuxième partie (104a) de circuit formant récepteur, si la deuxième partie (104a) de circuit formant récepteur est destinataire du signal sur le bus (106).

12. Circuit suivant l'une quelconque des revendications 1 à 11, caractérisé en ce que la deuxième partie (104a) de circuit formant récepteur comprend un circuit (102a) à verrouillage de récepteur à précharge à double rail.

13. Circuit suivant l'une quelconque des revendications 1 à 12, caractérisé en ce que la deuxième partie (104a) de circuit formant récepteur est mise en oeuvre d'une manière plus protégée contre les DPA que la première partie (104c) de circuit formant récepteur.

2860933 28

14. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que les première et deuxième parties de circuit formant récepteurs sont connectées au bus (106), de manière à ce qu'en cas de non- prévention, elles reçoivent le signal du bus sans verrouillage.

15. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que le moyen pour empêcher a un multiplexeur/démultiplexeur analogique.

16. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que le bus est un bus à précharge à double rail.

17. Procédé pour commander un circuit ayant un bus (106), une première partie (104c) de circuit formant récepteur, couplée au bus (106) pour traiter un signal sur le bus (106), une deuxième partie (104a) de circuit formant récepteur, couplée au bus (106) pour traiter un signal sur le bus (106), et une partie (102) de circuit formant récepteur, couplée au bus (106) pour émettre en sortie un signal sur le bus (106), caractérisé en ce que le procédé comprend un moyen (109c) pour empêcher le traitement d'un signal sur le bus (106) par la première partie (104c) de circuit formant récepteur, en réponse à un signal de commande.

18. Programme informatique ayant un code de programme pour mettre en oeuvre le procédé suivant la revendication 17, lorsque le programme informatique est exécuté sur un ordinateur.