FR2851373A1 - Procede de fabrication d'un circuit electronique integre incorporant des cavites - Google Patents
Procede de fabrication d'un circuit electronique integre incorporant des cavites Download PDFInfo
- Publication number
- FR2851373A1 FR2851373A1 FR0301978A FR0301978A FR2851373A1 FR 2851373 A1 FR2851373 A1 FR 2851373A1 FR 0301978 A FR0301978 A FR 0301978A FR 0301978 A FR0301978 A FR 0301978A FR 2851373 A1 FR2851373 A1 FR 2851373A1
- Authority
- FR
- France
- Prior art keywords
- interconnection
- layer
- substrate
- layers
- sacrificial material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 title claims abstract description 189
- 238000000034 method Methods 0.000 title claims abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 239000003795 chemical substances by application Substances 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 40
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 8
- 239000012530 fluid Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910000531 Co alloy Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000002925 chemical effect Effects 0.000 description 1
- 229910052729 chemical element Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- -1 optionally nitrided Inorganic materials 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Un procédé de fabrication d'un circuit électronique intégré comprend la formation d'au moins une cavité (C1) entre des éléments d'interconnexion (11-13) au dessus d'une portion déterminée seulement d'une surface d'un substrat (100), à l'intérieur d'une couche d'interconnexion. La couche d'interconnexion comprend un matériau sacrificiel (1) et s'étend au dessous d'une couche intermédiaire de matériau perméable (2). La cavité (C1) est formée par retrait, au travers de la couche intermédiaire, d'une partie au moins du matériau sacrificiel (1), en mettant le matériau perméable (2) en contact avec un agent de retrait du matériau sacrificiel, auquel le matériau perméable est résistant.
Description
PROCEDE DE FABRICATION D'UN CIRCUIT ELECTRONIQUE INTEGRE INCORPORANT DES
CAVITES
La présente invention concerne un procédé de fabrication d'un circuit électronique intégré qui incorpore des cavités (désignées par "air gap" en anglais) disposées entre certains éléments d'interconnexion.
Un circuit électronique intégré comprend d'une part des éléments réalisés par implantation ionique dans un substrat semiconducteur, tels que des diodes ou des transistors, et d'autre part des éléments métalliques répartis dans des couches de matériaux isolants qui sont disposées au dessus du 10 substrat. Six à huit couches de matériaux isolants peuvent être superposées.
Les éléments métalliques sont en général des interconnexions reliant électriquement les éléments réalisés par implantation ionique dans le substrat.
Ils peuvent être aussi des condensateurs, des bobines, ou inductances, ou encore des antennes. Ils sont généralement réalisés selon la méthode 15 damascene, ou selon sa variante double damascene ("dual damascene" en anglais), connue de l'Homme du métier.
Le comportement électrique des éléments métalliques peut être perturbé par des couplages électrostatiques ou électromagnétiques qui apparaissent entre ces éléments métalliques lorsque ceux-ci sont disposés 20 d'une façon particulièrement rapprochée les uns des autres. Ces couplages sont d'autant plus importants que le niveau d'intégration du circuit électronique augmente. Ceux de ces couplages qui sont de nature électrostatique peuvent être assimilés à des capacités parasites intervenant entre des parties voisines d'éléments métalliques différents. Ceci est notamment le cas lorsque le circuit 25 électronique intégré présente un pas de motif (ou "pitch" dans le jargon de l'Homme du métier) inférieur à 5 micromètres.
Il est connu de réduire les couplages électrostatiques en introduisant un matériau isolant à faible permittivité diélectrique dans les couches au sein desquelles s'étendent les éléments métalliques, entre lesdits éléments 30 métalliques. Ainsi, des couches de polymères et des couches de matériaux poreux ont été utilisées, qui présentent des permittivités diélectriques relatives - 2 de l'ordre de 2,2 à 2,5. Mais la réduction des couplages électrostatiques qui en résulte est limitée, et insuffisante par rapport au niveau d'intégration des circuits électroniques actuellement visé.
Il est aussi connu d'introduire des cavités entre des éléments 5 métalliques voisins pour réduire ces couplages. Pour cela, après la réalisation d'une couche de matériau isolant et des éléments métalliques dans cette couche, un masque dur est déposé sur la couche, qui comporte des ouvertures au droit de certains des espaces de séparation des éléments métalliques. Le matériau isolant est alors gravé par lesdites ouvertures, pour former des 10 tranchées. Une couche supérieure est ensuite déposée sur la couche de matériau isolant et dans les tranchées, de façon à fermer les tranchées sans les combler. Les cavités ainsi formées sont généralement de dimensions réduites. En particulier, des parties de matériau isolant restent entre les éléments métalliques. De plus, un tel procédé nécessite un masque de 15 lithographie spécifique, de haute définition, donc onéreux. Il nécessite aussi un alignement précis de ce masque de lithographie par rapport au substrat du circuit électronique intégré.
Il est encore connu de réaliser les éléments métalliques au sein d'une couche de matériau sacrificiel, de continuer la réalisation du circuit par le dépôt 20 de couches supplémentaires de matériau isolant au dessus de la couche de matériau sacrificiel, qui peuvent aussi incorporer des éléments métalliques, puis de retirer la couche de matériau sacrificiel. Les couches supplémentaires et les éléments métalliques qu'elles incorporent ne sont alors plus reliés au substrat du circuit électronique que par les éléments métalliques réalisés 25 initialement dans la couche de matériau sacrificiel. Le circuit électronique intégré manque alors de cohésion ou de robustesse mécanique.
Un but de la présente invention consiste à proposer un procédé de fabrication d'un circuit électronique intégré dans lequel les couplages électrostatiques et/ou électromagnétiques mentionnés ci-dessus sont diminués, 30 et qui ne présente pas les inconvénients cités.
L'invention concerne un procédé de fabrication d'un circuit électronique intégré, suivant lequel on forme au moins une cavité entre des éléments 3 d'interconnexion au dessus d'une portion déterminée seulement d'une surface d'un substrat, à l'intérieur d'une couche d'interconnexion. La couche d'interconnexion comprend un matériau sacrificiel et s'étend au dessous d'une couche intermédiaire de matériau perméable. La cavité est formée par retrait, 5 au travers de la couche intermédiaire, d'une partie au moins du matériau sacrificiel, en mettant le matériau perméable en contact avec un agent de retrait du matériau sacrificiel, auquel le matériau perméable est résistant.
On entend par matériau perméable, dans le cadre de l'invention, un matériau qui peut être traversé par l'agent de retrait du matériau sacrificiel sans 10 présenter de fracture ni de décollement. Un tel matériau peut, en particulier, être poreux.
Les éléments d'interconnexion sont, à l'issue du procédé, séparés par la cavité, c'est-à-dire par un volume qui ne contient pas de matériau dense. Les éléments d'interconnexion peuvent être, par exemple, des lignes conductrices 1 5 électriques ou des bobines, mais aussi des parties de condensateurs, des antennes intégrées, etc, disposées sensiblement parallèlement à la surface du substrat.
Un premier avantage de l'invention réside dans le,fait que la cavité présente alors une permittivité diélectrique relative sensiblement égale à 1. 20 Cette valeur de permittivité diélectrique relative correspond à la réduction maximale possible des couplages électrostatiques entre les éléments d'interconnexion, pour une disposition déterminée de ces éléments.
Un second avantage de l'invention réside dans le fait que, à l'issue du procédé, le circuit électronique intégré peut toutefois présenter une robustesse 25 mécanique satisfaisante. Cette robustesse résulte du fait que la couche intermédiaire de matériau perméable reste reliée au substrat non seulement par les éléments d'interconnexion mais aussi par les parties de la couche d'interconnexion non retirées.
Selon un mode de mise en oeuvre de l'invention, la partie de matériau 30 sacrificiel retirée est limitée, selon une direction parallèle à la surface du substrat, par une partie de la couche d'interconnexion formée d'un matériau résistant à l'agent de retrait. Le procédé peut comprendre alors les étapes suivantes: a) on forme une première partie de la couche d'interconnexion avec un matériau permanent en dehors de ladite portion de la surface du substrat; b) on forme une seconde partie de la couche d'interconnexion avec le matériau sacrificiel au niveau de ladite portion de la surface du substrat; c) on forme les éléments d'interconnexion au sein de la seconde partie de la couche d'interconnexion; d) on dépose la couche intermédiaire du matériau perméable sur la couche d'interconnexion au moins au dessus de ladite portion de la surface du substrat, et e) on retire la totalité du matériau sacrificiel de la couche d'interconnexion au travers de la couche intermédiaire.
Selon une variante de ce premier mode de mise en oeuvre de l'invention, l'étape b) de formation de la seconde partie de la couche d'interconnexion peut être effectuée avant l'étape a) de formation de la première partie de la couche d'interconnexion.
Selon ce mode de mise en oeuvre, la couche intermédiaire reste reliée 20 au substrat par la première partie de la couche d'interconnexion, en matériau permanent. Eventuellement, le matériau permanent peut être identique au matériau perméable de la couche intermédiaire.
Eventuellement, l'étape a) de formation de la première partie de la couche d'interconnexion, l'étape b) de formation de la seconde partie de la 25 couche d'interconnexion, l'étape c) de formation des éléments d'interconnexion et l'étape d) de dépôt de la couche intermédiaire peuvent être répétées plusieurs fois avant l'étape e) de retrait du matériau sacrificiel, de façon à former, au dessus de la surface du substrat, un empilement comprenant plusieurs couches d'interconnexion séparées par des couches intermédiaires 30 de matériau perméable. Chaque couche d'interconnexion comprend une couche de matériau sacrificiel au dessus d'une portion respective de la surface du substrat. Lors de l'étape e) de retrait du matériau sacrificiel, on retire le matériau sacrificiel des couches d'interconnexion en mettant le matériau perméable des couches intermédiaires en contact avec l'agent de retrait du matériau sacrificiel, de façon à former des cavités respectives dans chacune des couches d'interconnexion.
Selon un autre mode de mise en oeuvre de l'invention, la partie de matériau sacrificiel retirée est sélectivement déterminée par un masque étanche à l'agent de retrait disposé au dessus de la couche intermédiaire et comportant au moins une ouverture au niveau de ladite portion de la surface du 10 substrat. La couche intermédiaire reste alors reliée au substrat après l'étape e) par une partie restante (c'est-à-dire non retirée) du matériau sacrificiel. Le procédé peut alors comprendre les étapes suivantes: a) on forme la couche d'interconnexion avec le matériau sacrificiel sur la surface du substrat, au niveau de et en dehors de ladite portion; b) on forme les éléments d'interconnexion au sein de la couche d'interconnexion au dessus de ladite portion de la surface du substrat; c) on dépose une couche intermédiaire du matériau perméable sur la couche d'interconnexion, au niveau de et en dehors de ladite portion 20 de la surface du substrat; d) on forme un masque étanche à l'agent de retrait du matériau sacrificiel au dessus de la couche intermédiaire, le masque comportant une ouverture correspondant à ladite portion de la surface du substrat, et e) on retire sélectivement une partie du matériau sacrificiel de la couche 25 d'interconnexion au travers de la couche intermédiaire, la partie de matériau sacrificiel sélectivement retirée étant limitée par le masque selon une direction parallèle à la surface du substrat.
Eventuellement, l'étape a) de formation de la couche d'interconnexion, l'étape b) de formation des éléments d'interconnexion et l'étape c) de dépôt de 30 la couche intermédiaire selon ce mode de mise en oeuvre sont répétées plusieurs fois avant l'étape d) de formation du masque, de façon à former, au dessus de la surface du substrat, un empilement comprenant plusieurs couches d'interconnexion séparées par des couches intermédiaires de matériau perméable. Lors de l'étape e) de retrait du matériau sacrificiel, on retire sélectivement une partie du matériau sacrificiel des couches 5 d'interconnexion en mettant, par l'ouverture du masque, le matériau perméable des couches intermédiaires en contact avec l'agent de retrait du matériau sacrificiel, de façon à former des cavités respectives dans chacune des couches d'interconnexion.
L'invention concerne aussi un circuit électronique intégré comprenant: 10 a) une couche d'interconnexion comprenant une partie d'un premier matériau recouvrant une surface d'un substrat en dehors d'une portion déterminée de la surface du substrat, des éléments d'interconnexion situés au dessus de ladite portion de la surface du substrat, et au moins une cavité située entre les éléments 15 d'interconnexion dans ladite portion de la surface du substrat, et b) une couche intermédiaire d'un matériau perméable disposée au dessus de la couche d'interconnexion.
Eventuellement, le circuit peut comprendre en outre des contacts électriques selon une direction sensiblement perpendiculaire à la surface du 20 substrat disposés au sein de la couche intermédiaire.
D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après de trois exemples de mise en oeuvre non limitatifs, en référence aux dessins annexés, dans lesquels: - les figures 1-a à 1-f illustrent différentes étapes d'un premier mode de 25 mise en oeuvre du procédé de l'invention; - les figures 2-a à 2-d illustrent différentes étapes d'un deuxième mode de mise en oeuvre du procédé de l'invention; - les figures 3-a et 3-b illustrent différentes étapes d'un troisième mode de mise en oeuvre du procédé de l'invention. - 7
Dans ces figures, pour raison de clarté, les dimensions des différentes parties de circuit représentées ne sont pas en proportion avec leurs dimensions réelles. Toutes ces figures sont des vues en coupe d'un dispositif semiconducteur comprenant différents matériaux rapportés sur une surface 5 sensiblement plane d'un substrat semiconducteur. Les vues en coupe sont considérées dans des plans perpendiculaires à la surface du substrat. Sur les figures, des références identiques correspondent à des éléments identiques.
Le substrat est placé dans la partie inférieure de chaque figure et D désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des 10 figures. Les termes "sur", "sous", "au dessus de", "au dessous de" et "supérieur" sont utilisés dans la suite en référence à la direction D. Par ailleurs, dans ce qui suit, les étapes élémentaires de procédé effectuées selon des méthodes connues de l'Homme du métier ne sont pas exposées en détail. Des indications sont seulement données concernant la 15 combinaison de ces étapes élémentaires selon un ordre chronologique d'exécution déterminé, qui caractérise l'invention.
Le premier mode de mise en oeuvre correspond au cas o la partie de matériau sacrificiel retirée de la couche d'interconnexion est limitée, selon une direction parallèle à la surface du substrat, par un matériau permanent (i.e. 20 résistant à l'agent de retrait).
Comme montré à la figure 1-a, un substrat 100 est recouvert d'une couche d'un matériau permanent 10, tel que le polymère connu sous l'appellation commerciale SiLK, distribué par Dow Chemical. On forme un masque M par lithographie, sur la couche 10, qui comporte une ouverture au 25 dessus d'une portion P du substrat. La couche 10 est alors gravée à l'aide d'un plasma, formant un flux F de particules bombardant la surface découverte de la couche 10. Ce procédé de gravure sèche est désigné par "dry etching" dans le jargon de l'Homme du métier. Le masque M peut alors être retiré, en laissant intègre la partie de la couche 10 restante en dehors de la portion P du substrat 30 100.
On dépose alors une couche de matériau sacrificiel (i.e. non permanent) 1 tel que de la silice (SiO2) sur la portion P du substrat 100, jusqu'au niveau supérieur de la couche 10. Des éléments métalliques 11-13, - 8 par exemple en cuivre, sont formés dans la couche 1, d'une façon connue de l'Homme du métier, par exemple en utilisant le procédé damascene. La configuration de la figure 1-b est alors obtenue. Les éléments métalliques 1113 peuvent être, à titre d'exemple, des lignes sensiblement parallèles à la 5 surface du substrat 100. Avantageusement, ils peuvent être recouverts d'une couche d'un premier matériau barrière sur leurs faces inférieures et sur leurs faces 111 parallèles à la direction D. Le premier matériau barrière peut être, de façon connue, du nitrure de titane (TiN) ou du nitrure de tantale (TaN). Les éléments métalliques 11- 13 peuvent aussi être recouverts d'un second 10 matériau barrière sur leurs faces supérieures 112, notamment lorsqu'ils sont en cuivre. Le second matériau barrière peut être, par exemple, un siliciure, éventuellement nitruré, ou un alliage de cobalt (Co), tungstène (W) et phosphore (P).
La partie restante de la couche 10 et la couche 1, avec les éléments 15 métalliques 11-13, forment respectivement la première et la seconde partie d'une couche d'interconnexion du circuit électronique intégré.
Une couche 2 de matériau perméable, par exemple du SiLK, préférablement doté d'une structure à porosité ouverte, est formée sur le substrat 100, sur la couche 10 (en dehors de la portion P) et sur la couche 1 et 20 les éléments métalliques 11-13 (dans la portion P). La couche 2 constitue ladite couche intermédiaire.
Selon une variante de ce premier mode de mise en oeuvre, la couche 1 et les éléments métalliques 11-13 peuvent être d'abord formés dans la portion P du substrat 100, puis le matériau perméable SiLK est déposé sur tout le 25 substrat 100, de façon à former en une unique étape de dépôt la couche 10 en dehors de la portion P et la couche 2 au dessus de l'ensemble du substrat 100.
Un polissage est alors effectué de façon à obtenir une surface supérieure plane du matériau perméable. Selon cette variante, les couches 10 et 2 sont donc réalisées ensemble.
Dans les deux cas, on peut ensuite former des éléments métalliques 14 dans la couche 2. Les éléments 14 peuvent être disposés au dessus de certains des éléments 11-13, et constituer, par exemple, des interconnexions verticales, aussi appelées contacts ou "vias", s'étendant sensiblement selon la direction D (figure 1-c). De même que les éléments 11-13, les éléments 14 peuvent éventuellement aussi comporter des couches de premier et/ou second matériau barrière sur leurs faces.
Les étapes précédentes de dépôt des couches 10, 1, 2 et de formation des éléments métalliques 11-14 correspondent à la réalisation d'un niveau de métallisation du circuit final. Elles peuvent être répétées plusieurs fois afin d'obtenir autant de niveaux de métallisation distincts, chaque niveau de métallisation ayant le rôle du substrat pour le niveau de métallisation suivant. 10 La figure 1-d représente le substrat 100 après que ces étapes ont été répétées une fois. Une couche 1 bis est une autre couche de matériau sacrificiel, qui peut être du même matériau que la couche 1, c'est-à-dire, en silice. Elle peut être formée dans la portion P du substrat 100, ou dans une portion du substrat 100 différente de la portion P. Elle est entourée, parallèlement à la surface du 15 substrat 100, par une couche 10bis qui peut être aussi en matériau SiLK identique à celui de la couche 10. Les couches Ibis et 10bis peuvent présenter une même épaisseur selon la direction D. Une couche 2bis, en matériau perméable, recouvre les couches Ibis et 10bis, et peut être d'un matériau identique à celui de la couche 2. Des éléments métalliques 11bis, 12bis et 20 13bis peuvent être disposés dans la couche Ibis et des éléments 14bis peuvent être disposés dans la couche 2bis. Les éléments 11bis-13bis et 14bis peuvent être de même nature respectivement que les éléments 11- 13 et 14, mais répartis au dessus du substrat 100 de façon indépendante de ces derniers.
Une troisième couche de matériau perméable 3 peut être encore formée, au dessus de l'ensemble du substrat 100. Elle peut contenir des éléments métalliques 4 et 5. Le matériau de la couche 3 peut être identique aux matériaux des couches 2 et 2bis.
On met alors le circuit en contact par sa face supérieure avec un fluide 30 contenant un agent de retrait du matériau sacrificiel des couches 1 et 1bis.
Lorsque les couches 1 et 1 bis sont en silice, l'agent de retrait peut avantageusement comprendre des molécules de fluorure d'hydrogène (HF) diluées dans un fluide porteur. Le fluide peut être liquide ou gazeux et est d'abord en contact avec les couches 3 et 2bis de matériau perméable. De préférence, il présente une viscosité faible pour pénétrer facilement dans les pores des couches 2, 2bis et 3. La pénétration du fluide et de l'agent de retrait 5 dans le matériau perméable des couches 2, 2bis et 3 peut aussi procéder par solubilité et diffusion dans le matériau perméable, notamment lorsque celui-ci n'est pas poreux. Le matériau de silice de la couche ibis est alors progressivement dégradé ou dissout, de sorte que la cavité Cibis est formée en lieu et place du matériau de la couche ibis (figure 1-e). Le fluide traverse 10 alors la couche 2, puis dégrade ou dissout de la même manière le matériau de la couche 1. La cavité Cl est formée en lieu et place de la couche 1.
Lorsque la couche 10bis est elle-même en matériau perméable, l'agent de retrait peut atteindre la couche 1 avant d'avoir dégradé tout le matériau de la couche Ibis. Les couches 1 et Ibis peuvent alors être en partie dégradées 15 simultanément.
Dans ce premier mode de mise en oeuvre, les parties de matériau permanent des couches 10 et 10bis qui limitent les cavités Cl et Cibis parallèlement à la surface du substrat 100 peuvent être aussi en matériau perméable. Elles peuvent alors être constituées du même matériau que les 20 couches 2 et 2bis. Elles participent alors à l'accès de l'agent de retrait aux couches 1 et 1 bis, en particulier au niveau de leurs limites communes avec les couches 1 et ibis.
Des résidus des matériaux des couches 1 et Ibis présents initialement à l'endroit des cavités Cl et Clbis peuvent rester dans les matériaux 25 perméables des couches 2, 2bis et 3. Ces résidus peuvent être éliminés par un traitement spécifique. Un tel traitement peut être, par exemple, un nettoyage du circuit, et en particulier du matériau perméable des couches 2, 2bis et 3, avec un fluide contenant du dioxyde de carbone dans un état supercritique.
Les couches de premier et/ou second matériau barrière disposées sur 30 les faces des éléments métalliques 11-14, et llbis-14bis limitent une éventuelle diffusion des atomes de ces éléments métalliques, notamment lors du retrait du matériau des couches 1 et ibis. Ils protègent aussi le matériau de - 11 ces éléments métalliques contre des effets chimiques de l'agent de retrait utilisé.
Selon une autre variante de ce premier mode de mise en oeuvre, le matériau des couches 1 et 1 bis peut comprendre des atomes de carbone ou de 5 germanium. Par exemple, c'est un matériau du type oxy-hydro-carbure de silicium ou un alliage de silicium et de germanium. L'agent de retrait sélectif d'un tel matériau peut alors contenir des molécules d'oxygène. Pour un matériau sacrificiel à base de carbone, on peut utiliser comme agent de retrait un plasma contenant des molécules d'oxygène (02) et d'hydrogène (H2). Pour 10 un matériau sacrificiel à base de germanium, l'agent de retrait peut être de l'oxygène gazeux, ou de l'eau, ou encore un acide dilué dans de l'eau.
Alternativement, le matériau des couches 1 et 1 bis peut aussi être un polymère. Dans ce cas, l'agent de retrait peut contenir des molécules réductrices, telles que de l'azote (N2) et de l'hydrogène, ou de l'ammoniaque 15 (NH3), aptes à dégrader le polymère des couches 1 et 1bis.
Le matériau perméable des couches 2, 2bis et 3 doit être choisi pour ne pas être dégradé par l'agent de retrait du matériau des couches 1 et 1 bis.
En fonction de ce dernier, il peut comprendre des atomes de silicium, de carbone et d'oxygène, et/ou un polymère organique, incorporés de façon à 20 former un matériau résistant à l'agent de retrait utilisé.
A l'issue du retrait sélectif du matériau des couches 1 et 1 bis, la surface supérieure du circuit est formée par la couche 3 et par les éléments métalliques 4 et 5. Cette surface est continue et plane au dessus de toute la surface du substrat 100. Elle peut par conséquent servir de support à des 25 matériaux supplémentaires déposés sur le circuit, afin de compléter sa fabrication. La fabrication du circuit est poursuivie d'une façon connue de l'Homme du métier. La figure 1-f représente le circuit terminé. Il comprend notamment les couches 15-18, correspondant à des niveaux de métallisation supérieurs, dans lesquelles peuvent être disposés des éléments métalliques 30 supplémentaires.
Dans le circuit ainsi fabriqué, les éléments 11-13 d'une part et les éléments 11 bis-1 3bis d'autre part sont séparés respectivement par les cavités - 12 Cl et Clbis, sans matériau isolant restant entre les éléments 11-13 ni entre les éléments Il bis-1 3bis. Les valeurs de permittivité diélectrique relative correspondant à ces cavités sont de l'ordre de 1,0, correspondant à des cavités remplies de vide ou de gaz, par exemple d'air. Il en résulte que les couplages 5 électrostatiques entre les éléments 11, 12 et 13 sont réduits au minimum, de même que les couplages électrostatiques entre les éléments i1 bis, 12bis et 13bis.
Par ailleurs, le matériau de la couche intermédiaire 2 est avantageusement choisi de façon à présenter une faible permittivité 10 diélectrique. Les couplages électrostatiques entre les deux groupes d'éléments métalliques 11-13 et 11 bis-1 3bis séparés par la couche 2 sont alors diminués.
Dans certains cas, le matériau de la couche intermédiaire 2 est choisi en fonction de la permittivité diélectrique du même matériau pris à l'état massif, c'est-à-dire sans porosité. Il est choisi pour que cette permittivité diélectrique à 15 l'état massif soit faible par rapport à la permittivité diélectrique de la silice.
Lorsque ce matériau est poreux dans la couche 2, sa permittivité diélectrique est alors encore réduite.
Le deuxième mode de mise en oeuvre correspond au cas o la partie de matériau sacrificiel retirée de la couche d'interconnexion est limitée, selon 20 une direction parallèle à la surface du substrat, par un masque étanche à l'agent de retrait.
Une couche d'interconnexion 1 (figure 2-a) est déposée sur la surface d'un substrat 100. La couche 1 est d'épaisseur uniforme et peut encore être en silice. De même que dans le premier mode de mise en oeuvre, des éléments 25 métalliques 11-13 sont formés dans la couche 1, qui peuvent être des lignes conductrices électriques. La couche 1 est ensuite recouverte d'une couche intermédiaire de matériau perméable 2. La couche 2 peut encore être en matériau SiLK, et peut comporter des éléments métalliques 14. Les éléments 14 sont par exemple des vias.
On forme alors, sur la couche 2, un masque MI qui comporte une ouverture au dessus d'une portion déterminée PI du substrat 100. Le masque Ml est étanche à l'agent de retrait du matériau de la couche 1 qui sera utilisé 13 dans la suite du procédé. Il est formé selon l'une des méthodes connues de l'Homme du métier, telle que, par exemple, la lithographie. L'ouverture possède des dimensions importantes par rapport au pas du motif du circuit ("pitch"), si bien que l'ouverture du masque Ml peut ne pas concider exactement avec la 5 portion déterminée PI du substrat 100, sans que le fonctionnement ultérieur du circuit soit altéré.
Lorsque l'ouverture du masque Ml est réalisée par photolithographie, un masque de photolithographie est utilisé pour délimiter l'ouverture du masque Ml. Il n'est pas nécessaire de positionner précisément le masque de 10 photolithographie par rapport au circuit, ce qui permet un gain de temps lors de la fabrication du circuit. Par ailleurs, le masque de photolithographie ne comporte qu'une ouverture de grandes dimensions par rapport au pas du motif du circuit, si bien que le prix du masque de photolithographie est faible.
On obtient la configuration du circuit représentée à la figure 2-a. La 15 couche 1, avec les éléments métalliques 11-13, correspond encore à la couche d'interconnexion, et la couche 2 est ladite couche intermédiaire. La couche poreuse 2 est alors mise en contact avec un agent de retrait du
matériau de la couche 1. Lorsque le matériau de la couche 1 est la silice, l'agent de retrait peut contenir des molécules de fluorure d'hydrogène (HF). 20 Ces molécules sont préférentiellement contenues dans un gaz porteur dirigé sur la surface supérieure de la couche 2. Etant donné que le masque Ml est étanche à l'agent de retrait, la couche poreuse 2 n'est en contact avec l'agent de retrait qu'au niveau de la portion PI du substrat 100. Le gaz contenant l'agent de retrait diffuse dans le matériau perméable de la couche 2, à partir de 25 l'ouverture du masque Ml, sous forme d'un front progressant en direction de la couche 1. Lorsqu'il atteint la couche 1, l'agent de retrait consomme le matériau de celle-ci, et le transforme en éléments chimiques capables de rétrodiffuser au travers de la couche poreuse 2. Le matériau de la couche 1 est ainsi évacué du circuit. Une cavité Cl (figure 2-b) est formée dans la couche 1, sensiblement 30 au droit de la portion Pi du substrat 100. Du fait que le gaz porteur de l'agent de retrait diffuse aussi dans la couche poreuse 2 selon des directions parallèles à la surface du substrat 100, la cavité Cl correspond à une portion du substrat - 14 un peu plus grande que la portion Pl initialement déterminée. Cet effet peut être pris en compte dans la conception et la position des éléments métalliques 11-13. Les éléments métalliques 11-14 ne sont pas altérés par l'agent de retrait.
Eventuellement, le masque Ml peut être retiré.
Les étapes ci-dessus de formation d'une couche de silice comportant éventuellement des éléments métalliques, de formation d'une couche poreuse pouvant aussi comporter des éléments métalliques, et de formation d'un masque ayant une ouverture, peuvent être répétées au moins une fois à partir 10 de la configuration du circuit de la figure 2-b. On obtient alors la configuration du circuit représenté à la figure 2-c. Le circuit comprend une seconde couche de matériau sacrificiel 1 bis, pouvant être, mais non nécessairement, encore de la silice, et une seconde couche poreuse 2bis de même nature que la couche 2, pouvant être encore de matériau SiLK. Des éléments métalliques i1 bis15 13bis et 14 peuvent être disposés respectivement dans les couches ibis et 2bis.
Un masque M2 est formé sur la couche 2bis en utilisant un procédé analogue à celui utilisé pour le masque Ml. Le masque M2 comporte une ouverture au droit d'une portion P2 du substrat 100, qui peut être différente de 20 ou identique à la portion Pi.
Comme il a été précédemment décrit pour le retrait d'une partie de la couche 1, un agent de retrait du matériau de la couche ibis est amené en contact avec la couche 2bis. La portion de la surface supérieure de la couche 2bis dans laquelle ce contact est produit correspond à l'ouverture du masque 25 M2. Le matériau d'une partie de la couche Ibis est éliminé, sensiblement au droit de l'ouverture du masque M2, en formant la cavité Clbis. Le circuit possède alors la configuration illustrée par la figure 2-d.
La fabrication du circuit peut ensuite être poursuivie de la même façon que pour le premier mode de mise en oeuvre.
Les figures 3-a et 3-b illustrent un troisième mode de mise en oeuvre de l'invention, qui peut être considéré comme une variante du deuxième mode de mise en oeuvre. Selon ce troisième mode de mise en oeuvre, la couche 1 de - 15 matériau sacrificiel et la couche 2 de matériau perméable sont élaborées de la façon décrite ci-dessus, avec les éléments métalliques correspondants. Une seconde couche ibis de matériau sacrificiel est formée sur la couche 2, dans laquelle peuvent être disposés les éléments métalliques 11bis-13bis, puis une 5 seconde couche 2bis de matériau perméable est formée sur la couche Ibis, avec des éléments métalliques 14bis.
Un masque M3 est alors formé au dessus de la couche 2bis. Le masque M3 comporte une ouverture exposant une partie de la couche 2bis. On obtient la structure représentée à la figure 3-a.
La surface supérieure de la structure est formée par le masque M3 et la surface supérieure de la couche 2bis au niveau de l'ouverture du masque M3. Elle est mise en contact avec un premier agent de retrait, capable de dégrader le matériau sacrificiel de la couche 1 bis. Une partie du matériau de la couche 1 bis est ainsi éliminée au travers de la couche poreuse 2bis, en 15 formant la cavité Clbis. La cavité Clbis est délimitée par l'ouverture du masque M3.
Sans déplacer le masque M3, la surface supérieure de la structure est ensuite mise en contact avec un second agent de retrait, capable de dégrader le matériau sacrificiel de la couche 1. Une partie du matériau de la couche 1 20 est éliminée à son tour, au travers de la couche poreuse 2, de la cavité Clbis et de la couche poreuse 2bis. La cavité Cl est ainsi formée, en étant délimitée par l'ouverture du masque M3 (figure 3-b).
Dans ce troisième mode de mise en oeuvre, les cavités CI et Clbis sont nécessairement superposées selon la direction D, puisqu'elles sont toutes 25 les deux délimitées par le masque M3 unique.
Les matériaux sacrificiels des couches 1 et 1 bis sont préférentiellement choisis de façon à être retirés en utilisant un même agent de retrait. Ils peuvent notamment être de même nature. Les cavités Cl bis puis CI peuvent alors être formées lors d'une unique étape de mise en contact du circuit avec l'agent de 30 retrait commun aux deux couches 1 et Ibis.
Les trois modes de mise en oeuvre du procédé de l'invention décrits en détail ci-dessus ne doivent pas être considérés de façon restrictive. En particulier, d'autres modes de mise en oeuvre de l'invention peuvent être envisagés. Notamment, on peut prévoir un empilement de couches d'interconnexion et de couches intermédiaires alternées, avec une combinaison particulière des différentes méthodes de définition des limites de 5 la cavité formée dans chaque couche d'interconnexion de l'empilement, choisies parmi les trois méthodes décrites en détail cidessus.
Ainsi, le circuit peut comprendre au moins une première et une seconde couches d'interconnexion séparées par une couche intermédiaire d'un matériau perméable, la première couche d'interconnexion comprenant la partie 10 de premier matériau au dessus de la surface du substrat en dehors de ladite portion de la surface du substrat, des premiers éléments d'interconnexion situés au dessus de ladite portion de la surface du substrat, et la cavité située entre lesdits premiers éléments d'interconnexion dans ladite portion de la surface du substrat, la seconde couche d'interconnexion comprenant une 15 partie d'un second matériau disposée au dessus de la couche intermédiaire en dehors d'une autre portion déterminée de la surface du substrat, des seconds éléments d'interconnexion situés au dessus de ladite autre portion de la surface du substrat, et au moins une autre cavité située entre lesdits seconds éléments d'interconnexion dans ladite autre portion de la surface du substrat.
Une partie au moins des faces des éléments d'interconnexion peut être recouverte d'une couche d'un matériau barrière.
Ledit premier matériau peut être, en particulier, identique au matériau perméable.
Il est aussi entendu dans le cadre de l'invention que plusieurs cavités 25 peuvent être prévues dans une même couche d'interconnexion. Pour cela, plusieurs parties de matériau sacrificiel de la couche d'interconnexion sont limitées, parallèlement à la surface du substrat, soit par un masque ayant plusieurs ouvertures, soit par des parties d'un matériau permanent. Les parties de matériau sacrificiel peuvent ensuite être retirées lors d'une unique étape de 30 retrait, en mettant un matériau perméable d'une couche intermédiaire située au dessus de la couche d'interconnexion en contact avec un agent de retrait du matériau sacrificiel. - 17
Enfin, le procédé de l'invention peut comprendre les étapes suivantes: a) on forme la couche d'interconnexion avec le matériau sacrificiel sur la surface du substrat, au niveau de ladite portion; b) on forme les éléments d'interconnexion au sein de la couche d'interconnexion; c) on dépose la couche intermédiaire du matériau perméable sur la couche d'interconnexion au niveau de ladite portion de la surface du substrat et sur la surface du substrat autour de la couche d'interconnexion, en dehors de ladite portion de la surface du 10 substrat, et d) on retire la totalité du matériau sacrificiel de la couche d'interconnexion au travers de la couche intermédiaire.
De plus, lors la formation des éléments d'interconnexion, on peut former une couche d'un matériau barrière recouvrant une partie au moins des 15 faces des éléments d'interconnexion. - 18
Claims (16)
1. Procédé de fabrication d'un circuit électronique intégré, suivant lequel on forme au moins une cavité (Cl) entre des éléments d'interconnexion (11-13) au dessus d'une portion (P) déterminée seulement d'une surface d'un 5 substrat (100), à l'intérieur d'une couche d'interconnexion comprenant un matériau sacrificiel (1) et s'étendant au dessous d'une couche intermédiaire de matériau perméable (2), et suivant lequel la cavité (Cl) est formée par retrait, au travers de la couche intermédiaire, d'une partie au moins du matériau sacrificiel (1), en mettant le matériau perméable (2) en contact avec un agent 10 de retrait du matériau sacrificiel (1), auquel le matériau perméable est résistant.
2. Procédé selon la revendication 1, comprenant les étapes suivantes: a) on forme une première partie de la couche d'interconnexion avec un matériau permanent (10) en dehors de ladite portion (P) de la surface du substrat; b) on forme une seconde partie de la couche d'interconnexion avec le matériau sacrificiel (1) au niveau de ladite portion (P) de la surface du substrat; c) on forme les éléments d'interconnexion (11-13) au sein de la seconde partie de la couche d'interconnexion; d) on dépose la couche intermédiaire du matériau perméable (2) sur la couche d'interconnexion au moins au dessus de ladite portion (P) de la surface du substrat, et e) on retire la totalité du matériau sacrificiel (1) de la couche d'interconnexion au travers de la couche intermédiaire.
3. Procédé selon la revendication 2, suivant lequel l'étape b) de formation de la seconde partie de la couche d'interconnexion est effectuée avant l'étape a) de formation de la première partie de la couche d'interconnexion. - 19
4. Procédé selon la revendication 2 ou la revendication 3, suivant lequel le matériau permanent (10) est identique au matériau perméable (2).
5. Procédé selon l'une quelconque des revendications 2 à 4, suivant lequel l'étape a) de formation de la première partie de la couche 5 d'interconnexion, l'étape b) de formation de la seconde partie de la couche d'interconnexion, l'étape c) de formation des éléments d'interconnexion et l'étape d) de dépôt de la couche intermédiaire sont répétées plusieurs fois avant l'étape e) de retrait du matériau sacrificiel, de façon à former, au dessus de la surface du substrat (100), un empilement comprenant plusieurs couches 10 d'interconnexion séparées par des couches intermédiaires de matériau perméable (2, 2bis) et comprenant des couches respectives de matériau sacrificiel (1, Ibis) au dessus de portions respectives de la surface du substrat (100), et suivant lequel, lors de l'étape e) de retrait du matériau sacrificiel, on retire le matériau sacrificiel (1, lbis) des couches d'interconnexion en mettant 15 le matériau perméable des couches intermédiaires en contact avec l'agent de retrait du matériau sacrificiel, de façon à former des cavités respectives (Cl, Cl bis) dans chacune des couches d'interconnexion.
6. Procédé selon la revendication 1, comprenant les étapes suivantes: a) on forme la couche d'interconnexion avec le matériau sacrificiel (1) sur 20 la surface du substrat (100), au niveau de ladite portion (P); b) on forme les éléments d'interconnexion (11-13) au sein de la couche d'interconnexion; c) on dépose la couche intermédiaire du matériau perméable (2) sur la couche d'interconnexion au niveau de ladite portion (P) de la surface 25 du substrat et sur la surface du substrat (100) autour de la couche d'interconnexion, en dehors de ladite portion (P) de la surface du substrat, et d) on retire la totalité du matériau sacrificiel (1) de la couche d'interconnexion au travers de la couche intermédiaire.
7. Procédé selon la revendication 6, suivant lequel l'étape a) de formation de la couche d'interconnexion, l'étape b) de formation des éléments - 20 d'interconnexion, et l'étape c) de dépôt de la couche intermédiaire sont répétées plusieurs fois avant l'étape d) de retrait du matériau sacrificiel, de façon à former, au dessus de la surface du substrat (100), un empilement comprenant plusieurs couches d'interconnexion séparées par des couches 5 intermédiaires de matériau perméable (2, 2bis) et entourées, parallèlement à la surface du substrat (100), de matériau perméable en dehors de portions respectives de la surface du substrat, et suivant lequel, lors de l'étape de retrait d) du matériau sacrificiel, on retire le matériau sacrificiel (1, 1bis) des couches d'interconnexion en mettant le matériau perméable des couches intermédiaires 10 en contact avec l'agent de retrait du matériau sacrificiel, de façon à former des cavités respectives (CI, Cl bis) dans chacune des couches d'interconnexion.
8. Procédé selon la revendication 1, comprenant les étapes suivantes: a) on forme la couche d'interconnexion avec le matériau sacrificiel (1) sur la surface du substrat (100), au niveau de et en dehors de ladite 15 portion (Pi); b) on forme les éléments d'interconnexion (11-13) au sein de la couche d'interconnexion au dessus de ladite portion (PI) de la surface du substrat; c) on dépose une couche intermédiaire du matériau perméable (2) sur la 20 couche d'interconnexion, au niveau de et en dehors de ladite portion (PI) de la surface du substrat; d) on forme un masque (Ml) étanche à l'agent de retrait du matériau sacrificiel au dessus de la couche intermédiaire, le masque comportant une ouverture correspondant à ladite portion (Pi) de la 25 surface du substrat, et e) on retire sélectivement une partie du matériau sacrificiel de la couche d'interconnexion au travers de la couche intermédiaire, la partie de matériau sacrificiel sélectivement retirée étant limitée par le masque (Ml) selon une direction parallèle à la surface du substrat (100).
9. Procédé selon la revendication 8, suivant lequel le masque (Ml) est formé sur la couche intermédiaire de matériau perméable (2).
10. Procédé selon la revendication 8, suivant lequel l'étape a) de formation de la couche d'interconnexion, l'étape b) de formation des éléments d'interconnexion et l'étape c) de dépôt de la couche intermédiaire sont répétées plusieurs fois avant l'étape d) de formation du masque, de façon à 5 former, au dessus de la surface du substrat (100), un empilement comprenant plusieurs couches d'interconnexion séparées par des couches intermédiaires de matériau perméable (2, 2bis), et suivant lequel, lors de l'étape e) de retrait du matériau sacrificiel, on retire sélectivement une partie du matériau sacrificiel des couches d'interconnexion en mettant, par l'ouverture du masque, le 10 matériau perméable des couches intermédiaires en contact avec l'agent de retrait du matériau sacrificiel, de façon à former des cavités respectives (CI, Cl bis) dans chacune des couches d'interconnexion.
il. Procédé selon l'une quelconque des revendications précédentes, suivant lequel, lors la formation des éléments d'interconnexion (11-13), on 15 forme une couche d'un matériau barrière recouvrant une partie au moins des faces des éléments d'interconnexion (111, 112).
12. Circuit électronique intégré comprenant: a) une couche d'interconnexion comprenant une partie d'un premier matériau (1; 10) recouvrant une surface d'un substrat (100) en 20 dehors d'une portion (P) déterminée de la surface du substrat, des éléments d'interconnexion (11-13) situés au dessus de ladite portion (P) de la surface du substrat, et au moins une cavité (Cl) située entre les éléments d'interconnexion dans ladite portion (P) de la surface du substrat, et b) une couche intermédiaire d'un matériau perméable (2) disposée au dessus de la couche d'interconnexion.
13. Circuit selon la revendication 12, dans lequel ledit premier matériau (10) est identique au matériau perméable (2).
14. Circuit selon la revendication 12 ou la revendication 13, dans lequel une partie au moins des faces des éléments d'interconnexion (111, 112) est recouverte d'une couche d'un matériau barrière. - 22
15. Circuit selon l'une quelconque des revendications 12 à 14, dans lequel les éléments d'interconnexion (11-13) sont des lignes sensiblement parallèles à la surface du substrat (100).
16. Circuit selon l'une quelconque des revendications 12 à 15, comprenant en outre des contacts électriques selon une direction sensiblement perpendiculaire à la surface du substrat disposés au sein de la couche intermédiaire.
17. Circuit selon l'une quelconque des revendications 12 à 16, comprenant au moins une première et une seconde couches d'interconnexion 10 séparées par une couche intermédiaire d'un matériau perméable (2, 2bis), la première couche d'interconnexion comprenant la partie de premier matériau (1; 10) au dessus de la surface du substrat (100) en dehors de ladite portion (P) de la surface du substrat, des premiers éléments (11-13) d'interconnexion situés au dessus de ladite portion (P) de la surface du substrat, et la cavité 15 (CI) située entre lesdits premiers éléments d'interconnexion dans ladite portion (P) de la surface du substrat, la seconde couche d'interconnexion comprenant une partie d'un second matériau (Ibis; 10bis) disposée au dessus de la couche intermédiaire en dehors d'une autre portion déterminée de la surface du substrat, des seconds éléments d'interconnexion (111bis-13bis) situés au 20 dessus de ladite autre portion de la surface du substrat, et au moins une autre cavité (Clbis) située entre lesdits seconds éléments d'interconnexion dans ladite autre portion (P) de la surface du substrat.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0301978A FR2851373B1 (fr) | 2003-02-18 | 2003-02-18 | Procede de fabrication d'un circuit electronique integre incorporant des cavites |
US10/781,565 US7172980B2 (en) | 2003-02-18 | 2004-02-18 | Process for fabricating an integrated electronic circuit that incorporates air gaps |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0301978A FR2851373B1 (fr) | 2003-02-18 | 2003-02-18 | Procede de fabrication d'un circuit electronique integre incorporant des cavites |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2851373A1 true FR2851373A1 (fr) | 2004-08-20 |
FR2851373B1 FR2851373B1 (fr) | 2006-01-13 |
Family
ID=32749660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0301978A Expired - Fee Related FR2851373B1 (fr) | 2003-02-18 | 2003-02-18 | Procede de fabrication d'un circuit electronique integre incorporant des cavites |
Country Status (2)
Country | Link |
---|---|
US (1) | US7172980B2 (fr) |
FR (1) | FR2851373B1 (fr) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1970950A2 (fr) | 2007-03-16 | 2008-09-17 | Commissariat A L'energie Atomique | Procédé de fabrication d'une structure d'interconnexions à cavités pour circuit intégré |
US7605071B2 (en) | 2005-07-08 | 2009-10-20 | Stmicroelectronics (Crolles 2) Sas | Controlling lateral distribution of air gaps in interconnects |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8111401B2 (en) * | 1999-11-05 | 2012-02-07 | Robert Magnusson | Guided-mode resonance sensors employing angular, spectral, modal, and polarization diversity for high-precision sensing in compact formats |
US7167615B1 (en) * | 1999-11-05 | 2007-01-23 | Board Of Regents, The University Of Texas System | Resonant waveguide-grating filters and sensors and methods for making and using same |
US7078814B2 (en) * | 2004-05-25 | 2006-07-18 | International Business Machines Corporation | Method of forming a semiconductor device having air gaps and the structure so formed |
EP1742260A3 (fr) * | 2005-07-08 | 2011-10-26 | STMicroelectronics (Crolles 2) SAS | Contrôle de la distribution latérale des espaces d'air pour interconnexions |
US20070218677A1 (en) * | 2006-03-15 | 2007-09-20 | Manfred Engelhardt | Method of Forming Self-Aligned Air-Gaps Using Self-Aligned Capping Layer over Interconnect Lines |
EP2005468A1 (fr) * | 2006-03-30 | 2008-12-24 | Koninklijke Philips Electronics N.V. | Amelioration du controle de la formation de bulles d'air localisees dans un empilement interconnecte |
CN102124553A (zh) * | 2006-08-01 | 2011-07-13 | Nxp股份有限公司 | 包含要求金属层与衬底之间的电压阈值的工艺的用于制造集成电子电路的工艺 |
US7863150B2 (en) * | 2006-09-11 | 2011-01-04 | International Business Machines Corporation | Method to generate airgaps with a template first scheme and a self aligned blockout mask |
TWI321819B (en) * | 2006-11-27 | 2010-03-11 | Innolux Display Corp | Metal line damascene structure and fabricating method for the same |
US7608538B2 (en) * | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
FR2916303B1 (fr) * | 2007-05-15 | 2009-07-31 | Commissariat Energie Atomique | Procede de fabrication de cavites d'air utilisant des nanotubes |
FR2919111B1 (fr) | 2007-07-17 | 2009-10-09 | Commissariat Energie Atomique | Procede de fabrication d'une connexion electrique a base de nanotubes et ayant des cavites d'air |
DE102009010845B4 (de) * | 2009-02-27 | 2016-10-13 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten und wieder aufgefüllten Luftspaltausschließungszonen |
US8456009B2 (en) * | 2010-02-18 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having an air-gap region and a method of manufacturing the same |
JP5110178B2 (ja) * | 2010-04-13 | 2012-12-26 | 株式会社デンソー | 半導体装置およびその製造方法 |
US8530347B2 (en) * | 2010-10-05 | 2013-09-10 | Freescale Semiconductor, Inc. | Electronic device including interconnects with a cavity therebetween and a process of forming the same |
US20130323930A1 (en) * | 2012-05-29 | 2013-12-05 | Kaushik Chattopadhyay | Selective Capping of Metal Interconnect Lines during Air Gap Formation |
US9105634B2 (en) | 2012-06-29 | 2015-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in interconnect structures and methods for forming the same |
US9748356B2 (en) | 2012-09-25 | 2017-08-29 | Stmicroelectronics, Inc. | Threshold adjustment for quantum dot array devices with metal source and drain |
US9601630B2 (en) | 2012-09-25 | 2017-03-21 | Stmicroelectronics, Inc. | Transistors incorporating metal quantum dots into doped source and drain regions |
US10002938B2 (en) | 2013-08-20 | 2018-06-19 | Stmicroelectronics, Inc. | Atomic layer deposition of selected molecular clusters |
US20150162277A1 (en) | 2013-12-05 | 2015-06-11 | International Business Machines Corporation | Advanced interconnect with air gap |
US9214429B2 (en) | 2013-12-05 | 2015-12-15 | Stmicroelectronics, Inc. | Trench interconnect having reduced fringe capacitance |
US9627318B2 (en) * | 2014-06-16 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure with footing region |
US9633896B1 (en) | 2015-10-09 | 2017-04-25 | Lam Research Corporation | Methods for formation of low-k aluminum-containing etch stop films |
CN107680953B (zh) * | 2017-11-09 | 2023-12-08 | 长鑫存储技术有限公司 | 金属内连线的互连结构及其形成方法、半导体器件 |
US10395980B1 (en) | 2018-02-21 | 2019-08-27 | Globalfoundries Inc. | Dual airgap structure |
US10672710B2 (en) | 2018-06-05 | 2020-06-02 | Globalfoundries Inc. | Interconnect structures with reduced capacitance |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461003A (en) * | 1994-05-27 | 1995-10-24 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
US6245658B1 (en) * | 1999-02-18 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system |
US6265321B1 (en) * | 2000-04-17 | 2001-07-24 | Chartered Semiconductor Manufacturing Ltd. | Air bridge process for forming air gaps |
US6306754B1 (en) * | 1999-06-29 | 2001-10-23 | Micron Technology, Inc. | Method for forming wiring with extremely low parasitic capacitance |
US20020028575A1 (en) * | 2000-09-01 | 2002-03-07 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device |
US20020089060A1 (en) * | 1998-03-31 | 2002-07-11 | Semiconductor Technology Academic Research Center | Semiconductor device with porous interlayer insulating film |
US20020090794A1 (en) * | 2001-01-09 | 2002-07-11 | Ting-Chang Chang | Air gap semiconductor structure and method of manufacture |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2962272B2 (ja) | 1997-04-18 | 1999-10-12 | 日本電気株式会社 | 半導体装置の製造方法 |
FR2784230B1 (fr) | 1998-10-05 | 2000-12-29 | St Microelectronics Sa | Procede de realisation d'un isolement inter et/ou intra-metallique par air dans un circuit integre et circuit integre obtenu |
US6509623B2 (en) * | 2000-06-15 | 2003-01-21 | Newport Fab, Llc | Microelectronic air-gap structures and methods of forming the same |
US6780753B2 (en) * | 2002-05-31 | 2004-08-24 | Applied Materials Inc. | Airgap for semiconductor devices |
-
2003
- 2003-02-18 FR FR0301978A patent/FR2851373B1/fr not_active Expired - Fee Related
-
2004
- 2004-02-18 US US10/781,565 patent/US7172980B2/en not_active Expired - Lifetime
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461003A (en) * | 1994-05-27 | 1995-10-24 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
US20020089060A1 (en) * | 1998-03-31 | 2002-07-11 | Semiconductor Technology Academic Research Center | Semiconductor device with porous interlayer insulating film |
US6245658B1 (en) * | 1999-02-18 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system |
US6306754B1 (en) * | 1999-06-29 | 2001-10-23 | Micron Technology, Inc. | Method for forming wiring with extremely low parasitic capacitance |
US6265321B1 (en) * | 2000-04-17 | 2001-07-24 | Chartered Semiconductor Manufacturing Ltd. | Air bridge process for forming air gaps |
US20020028575A1 (en) * | 2000-09-01 | 2002-03-07 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device |
US20020090794A1 (en) * | 2001-01-09 | 2002-07-11 | Ting-Chang Chang | Air gap semiconductor structure and method of manufacture |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7605071B2 (en) | 2005-07-08 | 2009-10-20 | Stmicroelectronics (Crolles 2) Sas | Controlling lateral distribution of air gaps in interconnects |
US8110879B2 (en) | 2005-07-08 | 2012-02-07 | Stmicroelectronics (Crolles 2) Sas | Controlling lateral distribution of air gaps in interconnects |
EP1970950A2 (fr) | 2007-03-16 | 2008-09-17 | Commissariat A L'energie Atomique | Procédé de fabrication d'une structure d'interconnexions à cavités pour circuit intégré |
Also Published As
Publication number | Publication date |
---|---|
US20040229454A1 (en) | 2004-11-18 |
FR2851373B1 (fr) | 2006-01-13 |
US7172980B2 (en) | 2007-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2851373A1 (fr) | Procede de fabrication d'un circuit electronique integre incorporant des cavites | |
EP1970950B1 (fr) | Procédé de fabrication d'une structure d'interconnexions à cavités d'air pour circuit intégré | |
EP2963695B1 (fr) | Dispositif électrique multicouches | |
EP2192612A2 (fr) | Procédé pour empiler et interconnecter des circuits intégrés | |
EP2840589B1 (fr) | Procédé améliore de séparation entre une zone activé d'un substrat et sa face arrière ou une portion de sa face arrière | |
FR2911432A1 (fr) | Interconnexions d'un circuit electronique integre | |
FR2931015A1 (fr) | Procede de realisation de cavites d'air dans des microstructures, notamment du type structures d'interconnexions a cavites d'air pour circuit integre | |
FR2890783A1 (fr) | Circuit electronique integre incorporant un condensateur | |
FR2771854A1 (fr) | Procede de realisation d'interconnexions metalliques dans des circuits integres | |
EP2690655B1 (fr) | Procédé de réalisation de vias | |
FR2763424A1 (fr) | Processus de damasquinage double | |
FR2844096A1 (fr) | Procede de fabrication d'un circuit electrique comprenant une etape de polissage | |
EP2862836B1 (fr) | Procédé de réalisation par voie électrochimique d'au moins une zone poreuse d'une structure micro et/ou nanoélectronique | |
WO2001096957A1 (fr) | Procede de creation d'un etage de circuit integre ou coexistent des motifs fins et larges | |
FR3112893A1 (fr) | Procédé de réalisation d’une zone d’individualisation d’un circuit intégré | |
EP3832707A1 (fr) | Structure d'interconnexion d'un circuit intégré | |
FR2844396A1 (fr) | Procede de realisation d'un composant electronique integre et dispositif electrique incorporant un composant integre ainsi obtenu | |
FR2823377A1 (fr) | Ligne conductrice haute frequence sur un circuit integre | |
FR2789803A1 (fr) | Procede de realisation d'une connexion metallique verticale dans un circuit integre | |
EP3537489B1 (fr) | Procédé de fabrication d'un dispositif traversant | |
EP3776642B1 (fr) | Procédé de fabrication d'un substrat donneur pour la réalisation d'une structure intégrée en trois dimensions et procédé de fabrication d'une telle structure intégrée | |
FR2907598A1 (fr) | Procede de fabrication d'un circuit integre comprenant des cavites d'air | |
CA2409232A1 (fr) | Procede de fabrication d'un composant electronique incorporant un micro-composant inductif | |
FR3116941A1 (fr) | Procédé pour augmenter la rugosité de surface d’une couche métallique | |
FR2842018A3 (fr) | Micro-composant incluant un element inductif du type inductance ou transformateur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TQ | Partial transmission of property | ||
ST | Notification of lapse |
Effective date: 20121031 |