FR2775832A1 - Systeme semiconducteur de test realise dans un chemin de decoupe d'une plaquette semiconductrice - Google Patents
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Abstract
Le système semiconducteur de test réalisé comprend un dispositif semiconducteur de test (DT2) comportant au moins un ensemble de cellules de test (CT2) mutuellement connectées en série et rebouclées de façon à former un oscillateur (OSC). Chaque cellule de test comprend une cellule de base (CB) réalisée au sein du substrat semiconducteur et une structure annexe (STA2) connectée à au moins l'une des bornes de la cellule de base, répartie sur au moins deux niveaux de métallisation au dessus de la cellule de base, et formée sur chaque niveau de métallisation par un premier et un deuxième réseaux mutuellement enchevêtrés de pistes métalliques électriquement agencées de façon à former une structure annexe (STA2) au moins capacitive.
Description
Système semiconducteur de test réalisé dans un chemin de découpe d'une
plaquette semiconductrice L'invention concerne les systèmes semiconducteurs de test réalisés dans les chemins de découpe d'une plaquette semiconductrice,
ainsi que leur utilisation.
Les différents circuits intégrés (puces) sont réalisés sur des zones prédéterminées d'une plaquette semiconductrice circulaire. Ces zones sont délimitées par des chemins de découpe le long desquels la plaquette sera ultérieurement sciée pour séparer mutuellement les
circuits intégrés réalisés.
Avant de procéder à cette découpe de la plaquette, et simultanément à la réalisation des différents circuits intégrés, on réalise également dans le silicium et au niveau des chemins de découpe, des systèmes de test comportant généralement des chaînes d'inverseurs ayant des transistors de largeur et de longueur différentes
associés à des charges capacitives réalisées à partir d'oxydes de grille.
Chaque cellule inverseuse est alors répétée de façon à former un anneau oscillant dont la fréquence de sortie est divisée pour être mesurée à basse fréquence (aux alentours de 1 MHz). Cette mesure de fréquence permet de contrôler les caractéristiques des transistors ainsi
réalisés et par conséquent de contrôler indirectement les caracté-
ristiques des transistors réalisés dans les circuits intégrés adjacents à ce système de test. Il est également possible ainsi de valider des
modèles de simulation électriques.
Ceci étant, les systèmes de test actuels ne permettent pas de mesurer l'influence des capacités et des résistances d'interconnexion
qui existent dans les circuits intégrés effectivement réalisés.
L'invention vise à apporter une solution à ce problème.
Un but de l'invention est de proposer un système de test permettant de prendre en compte à tout le moins l'influence des capacités d'interconnexion, et ce, sans augmentation de la surface du système de test. L'invention a encore pour but de permettre la prise en compte non seulement des capacités d'interconnexion, mais également des résistances d'interconnexion et ce, toujours sans augmentation de la
surface du système de test.
L'invention propose donc d'une façon générale un système semiconducteur de test réalisé dans un chemin de découpe d'une
plaquette semiconductrice, ce système comprenant un dispositif semrni-
conducteur de test comportant au moins un ensemble de cellules de test mutuellement connectées en série et rebouclées de façon à former un oscillateur. Chaque cellule de test comprend une cellule de base, par exemple une cellule inverseuse associée à une capacité d'oxyde de grille, réalisée au sein du substrat semiconducteur ainsi qu'une structure annexe connectée à au moins à l'une des bornes de la cellule de base, cette structure annexe étant répartie sur au moins deux niveaux de métallisation au-dessus de la cellule de base, et formée sur chaque niveau de métallisation par un premier et un deuxième réseaux mutuellement enchêvetrés de pistes métalliques électriquement
agencées de façon à former une structure annexe au moins capacitive.
Selon une première variante de l'invention, la structure annexe comporte sur chaque niveau de métallisation un premier réseau de pistes métalliques reliées à la masse et un deuxième réseau de pistes métalliques reliées uniquement à l'une des bornes d'entrée ou de sortie de la cellule de base, par exemple la borne de sortie, de façon à
former une structure annexe capacitive.
Selon une autre variante de l'invention, la structure annexe comporte sur chaque niveau de métallisation un premier réseau de pistes métalliques reliées à la masse et un deuxième réseau de pistes métalliques. La structure annexe comporte par ailleurs des vias d'interconnexion reliant successivement la borne de sortie de la cellule de base, au deuxième réseau du premier niveau de métallisation de la structure annexe, les deuxièmes réseaux de deux niveaux de métallisation adjacents, et le deuxième réseau du niveau de métallisation le plus élevé, à la borne d'entrée de la cellule de base de la cellule de test suivante, de façon à réaliser un cheminement électrique continu entre la borne de sortie de la cellule de base et la borne d'entrée de la cellule de base de la cellule de test suivante, et former ainsi une
structure annexe résistive et capacitive.
Quelle que soit la variante utilisée, l'enchevêtrement des deux réseaux (c'est-à-dire en pratique par exemple l'imbrication de pistes métalliques reliées au signal de sortie de la cellule de base, avec les pistes métalliques reliées à la masse), permet d'obtenir une
représentation assez fidèle de l'influence des capacités d'inter-
connexion d'un circuit intégré existant sur chaque niveau de métallisation. Par ailleurs, l'utilisation dans la structure annexe, d'au moins deux niveaux de métallisation, et en pratique quatre ou cinq niveaux de métallisation, permet également de prendre en compte l'influence des capacités d'interconnexion existant entre deux niveaux
de métallisation adjacents.
En outre, le fait de répartir la structure annexe au-dessus de la cellule de base, n'apporte aucun coût surfacique supplémentaire, et ces structures annexes peuvent être aisément réalisées en utilisant les niveaux de métallisation supérieurs des circuits intégrés présents sur
la plaquette semiconductrice.
Il est par ailleurs particulièrement avantageux que l'orientation générale des pistes métalliques des deux réseaux soit différente d'un niveau de métallisation au suivant. Ainsi, si sur chaque niveau de métallisation, les pistes métalliques du premier et du deuxième réseau de la structure annexe forment respectivement deux peignes mutuellement imbriqués, il est alors particulièrement avantageux de décaler de 90 les deux peignes d'un niveau de métallisation par rapport aux deux peignes du niveau de métallisation
immédiatement adjacent.
Ces caractéristiques permettent d'obtenir une représentation encore plus fidèle de l'influence des capacités et des résistances
d'interconnexion dans un circuit intégré.
Dans un chemin de découpe, on peut disposer l'un à côté de l'autre un premier dispositif de test comportant au moins un oscillateur formé uniquement de cellules de base et un deuxième dispositif de test comportant au moins un oscillateur formé de cellules de test composées de cellules de base et de structures annexes capacitives. On peut également disposer l'un à côté de l'autre dans le chemin de découpe un premier dispositif de test et un troisième dispositif de test comportant au moins un oscillateur formé de cellules de test composées de cellules de base et de structures annexes résistives et capacitives. On peut encore disposer les uns à côté des autres, un premier,
un deuxième et un troisième dispositifs de test tels que mentionnés ci-
avant.
D'autres avantages et caractéristiques de l'invention
apparaîtront à l'examen de la description détaillée de modes de
réalisation, nullement limitatifs, et des dessins annexés sur lesquels: la figure 1 est une représentation schématique d'une plaquette semiconductrice comportant des chemins de découpe dans lesquels ont été réalisés des systèmes de test selon l'invention, - la figure 2 illustre très schématiquement un premier dispositif semiconducteur de test composé uniquement de cellules de base classiques, - la figure 3 illustre très schématiquement un deuxième dispositif semiconducteur de test équipé de cellules de test à structures annexes capacitives, - la figure 4 illustre très schématiquement un troisième dispositif de test selon l'invention comportant des cellules de test équipées de structures annexes résistives et capacitives, - les figures 5 et 6 illustrent plus en détail une disposition des pistes métalliques d'une structure annexe du type capacitif, et - la figure 7 illustre très schématiquement et plus en détail une organisation de pistes métalliques d'une structure annexe du type
résistif-capacitif.
Sur la figure 1, la référence P désigne une plaquette semiconductrice circulaire comportant des zones sur lesquelles sont réalisés des circuits intégrés CI. Ces zones sont mutuellement séparées par des chemins de découpe CD au niveau desquels on a réalisé dans le silicium des systèmes de test ST comportant, dans l'exemple illustré ici, trois dispositifs de test DT1, DT2 et DT3, disposés les uns à côté des autres, et dont on va maintenant décrire plus en détail les structures respectives en se référant plus particulièrement aux figures
2 et suivantes.
Le dispositif de test DTlI, illustré sur la figure 2, comporte plusieurs chaînes, typiquement six, de cellules de base CB mutuellement connectées en série. Toutes les cellules de base CB d'une chaîne sont rebouclées par l'intermédiaire d'une porte logique PL de façon à former un anneau oscillant OSC, dont la fréquence d'oscillation peut être mesurée après notamment division de fréquence
dans des moyens MS.
Chaque cellule de base CB comporte une borne d'entrée BE et une borne de sortie BS entre lesquelles sont connectés un inverseur IV formé classiquement de transistors complémentaires. Une capacité additionnelle CO, connectée entre la borne de sortie et la masse et réalisée par des oxydes de grille, est associée à l'inverseur IV. Les dimensions (largeur et longueur) des canaux des transistors complémentaires, ainsi que les valeurs des capacités additionnelles CO sont variables d'une cellule de base à l'autre. Le nombre de cellules de
base peut être également variable d'un anneau oscillant à l'autre.
Ainsi, on peut prévoir par exemple des anneaux à 56 cellules, d'autres
à 16 cellules ou encore à 90 ou 74 cellules.
Afin de permettre la mesure de l'influence des capacités d'interconnexion, l'invention prévoit "d'enrichir" le dispositif de test DT1 de façon à réaliser un dispositif de test DT2 tel que celui illustré
sur la figure 3.
La différence entre le dispositif DT2 et le dispositif DTI réside dans l'architecture des différentes cellules de test CT2 qui, connectées en série et rebouclées, forment l'anneau oscillant OSC (une
seule cellule CT2 a été représentée à des fins de simplification).
Plus précisément, une cellule de test CT2 de ce dispositif DT2 comporte, outre la cellule de base CB, une structure annexe
capacitive STA2 connectée à la borne de sortie BS de la cellule ST2.
De même, afin de pouvoir mesurer l'influence des capacités et des résistances d'interconnexion, l'invention prévoit d'enrichir le dispositif DT1 pour réaliser un dispositif DT3 tel que celui illustré sur la figure 4. Là encore, à des fins de simplification, on n'a
représenté qu'une cellule CT3 de l'anneau oscillant OSC.
Cette cellule CT3 comporte, outre la cellule de base CB, une structure annexe STA3 résistive-capacitive connectée entre la borne de sortie BS de la cellule de base et la borne de sortie BSS de la cellule de test qui est en fait la borne d'entrée de la cellule de base de la
cellule de test suivante dans la chaîne.
Un agencement de pistes métalliques de la structure capacitive STA2, a été représenté très schématiquement sur les figures et 6 et ces pistes sont réparties ici sur deux niveaux de métallisation M2 et M3, à des fins de simplification. En effet, la répartition des réseaux de pistes métalliques de la structure capacitive peut
éventuellement s'effectuer jusqu'au cinquième niveau de métallisation.
On suppose, sur la figure 5, qu'une portion de piste métallique située au niveau de métallisation M1, forme la borne d'entrée BE de la cellule de base CB réalisée dans le substrat semiconducteur SB. Cette portion de piste BE contacte par exemple, par l'intermédiaire d'un via situé dans la couche isolante IS 1, une région de grille en polysilicium. On suppose également que l'une des zones actives drain ou source d'un transistor est reliée par un autre via à une autre portion de piste métallique située également au niveau M1
et formant la borne de sortie BS de cette cellule de base.
La structure annexe STA2 est formée ici, au niveau de métallisation M2, d'un premier réseau de pistes métalliques P20, P22 reliées entre elles de façon à former un premier peigne s'étendant dans la direction OR2, et d'un deuxième réseau de pistes métalliques P23, P25 et P27 également reliées entre elles de façon à former un deuxième peigne s'étendant également dans la direction OR2. Ces deux peignes sont mutuellement imbriqués, c'est-à-dire que dans l'exemple décrit ici, chaque piste métallique du premier peigne est située entre
deux pistes métalliques du deuxième peigne.
D'une façon classique, ces pistes métalliques sont mutuellement séparées par un matériau à faible constante diélectrique, et le niveau de métallisation M2 est classiquement séparé du niveau de métallisation M1 et du niveau de métallisation M3 par deux isolants IS2 et IS3 formés d'un matériau à plus forte constante diélectrique. La piste métallique P20, et par conséquent la piste métallique P22, sont reliées à la borne de sortie BS de la sortie de base par un via V2, tandis que les trois pistes métalliques P23, P25 et P27 sont toutes reliées à la masse d'une façon classique, et non représentée ici à des fins de simplification (par exemple par un ou plusieurs vias reliant
l'une de ces pistes à un contact de masse).
La structure annexe STA2 comporte, au niveau de métallisation immédiatement supérieur, c'est-à-dire au niveau M3, un autre peigne de trois pistes métalliques P30, P32 et P34 s'étendant dans une direction OR3, perpendiculaire à la direction OR2. Ces pistes métalliques P30, P32 et P34 sont par exemple réliées également à la borne de sortie BS par l'intermédiaire d'un via V3 reliant la piste P32 à la piste P22. Cette interconnexion mutuelle des deux peignes peut
être également réalisée par d'autres vias comme illustré sur la figure 6.
Par ailleurs, il est également prévu au niveau de métallisation M3, un deuxième peigne de pistes métalliques P31, P33 et P35 s'étendant également selon la direction OR3 et mutuellement imbriqué dans les pistes P30, P32 et P34 du premier peigne. Ces pistes métalliques P31, P33 et P35 du deuxième peigne sont également reliées à la masse, par exemple par l'intermédiaire de vias connectés
sur les pistes du peigne homologue du niveau de métallisation M2.
En présence d'une tension, la structure annexe STA2 se comporte comme une capacité C2 connectée sur la borne de sortie BS de la cellule de base et formée des différentes capacités de couplage entre les différentes pistes d'un même niveau de métallisation ainsi que par les capacités de couplage entre des pistes de deux niveaux de
métallisation adjacents.
Dans une technologie 0,25 micron, les dimensions en plan d'une telle structure annexe sont de l'ordre de 20 x 3 microns, ce qui permet de la positionner aisément au-dessus de l'emplacement de la cellule de base. La distance entre deux pistes métalliques adjacentes
est de l'ordre de 0,4 micron.
En ce qui concerne la structure annexe STA3, résistive- capacitive, on voit sur la figure 7 qu'elle comporte un cheminement électrique continu entre la borne de sortie BS d'une cellule de base CBa de la chaîne et la borne d'entrée BE de la cellule de base suivante CBb. Plus précisément, ce cheminement électrique continu est réalisé par des pistes métalliques P200, P300, P400 et P500 réparties respectivement aux niveaux de métallisation M2, M3, M4 et M5 et formant respectivement sur chaque niveau de métallisation des cheminements par exemple en méandres. Des vias d'interconnexion V10, V20, V30, V40, V50, V60, V70 et V80 permettent la connexion en série de ces différentes pistes métalliques de façon à assurer la
continuité électrique du cheminement.
En outre, il est prévu sur chaque niveau de métallisation des pistes métalliques, reliées à la masse, et s'imbriquant entre les pistes métalliques véhiculant le signal électrique. Cet ensemble de réseaux répartis sur les différents niveaux de métallisation et dont les orientations générales varient avantageusement d'un niveau à l'autre d'une façon analogue à ce qui a été décrit en référence à la figure 6, sont avantageusement représentatifs d'une part des capacités d'interconnexion au sein d'un même niveau de métallisation et entre les différents niveaux de métallisation, et d'autre part des résistances
d'interconnexion, notamment au niveau des vias.
Sous l'application d'une tension, la structure annexe se comporte comme un réseau résistif-capacitif R3-C3 connecté entre
deux cellules de base.
On va maintenant décrire en détail une phase de test utilisant
les trois dispositifs DT1, DT2 et DT3.
Au niveau d'un anneau, par exemple le premier du dispositif de test DT1, on mesure, sous l'application d'une tension VDD, le
courant total 10 ainsi que la fréquence de sortie F0.
On applique également la tension VDD à l'anneau oscillant homologue du dispositif DT2, en l'espèce le premier anneau, et l'on mesure également le courant total I2 et la fréquence de sortie F2 qui doit être bien évidemment inférieure à la fréquence F0 en raison de
l'adjonction des différentes capacités C2.
En négligeant les courants de court-circuit, qui sont faibles par rapport aux courants I2 et I0, la valeur de la capacité additionnelle totale C20 s'obtient alors aisément par la formule suivante
C20 = [ I2/F2 - I0/F0] / VDD
En divisant la valeur C20 ainsi obtenue par le nombre de cellules de test CT2, on obtient la valeur mesurée C2 de la structure
annexe STA2.
On peut alors introduire la valeur capacitive ainsi mesurée dans un modèle de simulation électrique ("Spice simulation") de façon à obtenir des fréquences F0 et F2 simulées que l'on peut comparer aux fréquences F0 et F2 mesurées afin de valider le modèle de simulation électrique. On peut également comparer la valeur capacitive ainsi mesurée avec celle obtenue à partir d'outils d'extraction ("design kit tools") permettant de calculer des valeurs capacitives à partir des schémas de conception. On peut donc ainsi également valider de tels
outils d'extraction.
Lorsqu'on utilise le dispositif de test DT3, on mesure également au niveau de l'anneau homologue à celui utilisé dans le dispositif DT1, en l'espèce le premier, la fréquence de sortie F3 qui doit être plus petite à la fréquence F0 due à l'adjonction de la charge capacitive.
On obtient alors par une formule analogue à la formule ci-
dessus, dans laquelle on remplace le courant 12 et la fréquence F2 par le courant I3 mesuré et la fréquence F3 mesurée, la capacité additionnelle totale que l'on divise par le nombre de cellules de test
CT3 pour obtenir la capacité C3 de chaque structure annexe STA3.
On introduit ensuite la valeur C3 ainsi mesurée dans un modèle de simulation électrique et on ajuste dans ce modèle, la valeur de la résistance R3 jusqu'à obtenir des fréquences F0 et F3 simulées, identiques aux fréquences F0 et F3 mesurées. On note alors la valeur de la résistance R3 ainsi obtenue que l'on peut comparer avec une
valeur obtenue à partir d'un outil d'extraction.
Là encore, ce test permet notamment de valider cet outil d'extraction. Ceci étant, si l'on part de l'hypothèse que les différents modèles de simulation électrique et outils d'extraction sont validés, on peut alors aisément déterminer pour chacun des dispositifs de test DT2 et DT3 des fréquences théoriques simulées de sortie. On peut alors tester ces différents dispositifs isolément, c'est-à-dire sans effectuer de comparaison avec des valeurs issues du dispositif DT1, de façon à
vérifier les valeurs simulées.
Il
Claims (7)
1. Système semiconducteur de test réalisé dans un chemin de découpe d'une plaquette semiconductrice, caractérisé par le fait qu'il comprend un dispositif semiconducteur de test (DT2) comportant au moins un ensemble de cellules de test (CT2) mutuellement connectées en série et rebouclées de façon à former un oscillateur (OSC), chaque cellule de test comprenant une cellule de base (CB) réalisée au sein du substrat semiconducteur et une structure annexe (STA2) connectée à au moins l'une des bornes de la cellule de base, répartie sur au moins deux niveaux de métallisation (M2, M3) au dessus de la cellule de base, et formée sur chaque niveau de métallisation par un premier et un deuxième réseaux mutuellement enchevêtrés de pistes métalliques électriquement agencées de façon à former une structure annexe
(STA2) au moins capacitive.
2. Système selon la revendication 1, caractérisé par le fait que la structure annexe (STA2) comporte sur chaque niveau de métallisation un premier réseau de pistes métalliques (P23, P25, P27) reliées à la masse et un deuxième réseau de pistes métalliques (P20, P22) reliées uniquement à l'une des bornes d'entrée ou de sortie de la cellule de base, de façon à former une structure annexe capacitive
(STA2).
3. Système selon la revendication 1, caractérisé par le fait que la structure annexe (STA3) comporte sur chaque niveau de métallisation un premier réseau de pistes métalliques reliées à la masse et un deuxième réseau de pistes métalliques, par le fait que la structure annexe comporte des vias d'interconnexion (V20 - V80) reliant successivement la borne de sortie (B5) de la cellule de base (CBa) au deuxième réseau (P200) du premier niveau de métallisation de la structure annexe, les deuxièmes réseaux (P300, P400) de deux niveaux de métallisation adjacents, et le deuxième réseau (P500) du niveau de métallisation supérieur à la borne d'entrée (BE) de la cellule de base de la cellule de test suivante (CBb), de façon à réaliser un cheminement électrique continu entre la borne de sortie de la cellule de base et la borne d'entrée de la cellule de base de la cellule de test suivante, et former ainsi une structure annexe (STA3) résistive et capacitive.
4. Système selon la revendication 2 ou 3, caractérisé par le fait que les pistes métalliques du premier et du deuxième réseau forment respectivement deux peignes mutuellement imbriqués.
5. Système selon l'une des revendications précédentes,
caractérisé par le fait que l'orientation générale (OR2, OR3) des pistes métalliques des deux réseaux est différente d'un niveau de
métallisation au suivant.
6. Système selon l'une des revendications précédentes prise
en combinaison avec la revendication 2 ou 3, caractérisé par le fait qu'il comprend, disposés l'un à côté de l'autre dans un chemin de découpe, un premier dispositif de test (DT1) comportant au moins un oscillateur formé uniquement de cellules de base, et un deuxième dispositif de test (DT2) comportant au moins un oscillateur formé de cellules de test composées de cellules de base et de structures annexes capacitives, ou un troisième dispositif (DT3) de test comportant au moins un oscillateur formé de cellules de test composées de cellules
de base et de structures annexes résistives et capacitives.
7. Système selon l'une des revendications précédentes prise
en combinaison avec la revendication 2 ou 3, caractérisé par le fait qu'il comprend, disposés l'un à côté de l'autre dans un chemin de découpe, un deuxième dispositif de test (DT2) comportant au moins un oscillateur formé de cellules de test composées de cellules de base et de structures annexes capacitives, et un troisième dispositif de test (DT3) comportant au moins un oscillateur formé de cellules de test composées de cellules de base et de structures annexes résistives et capacitives.
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