FR2750240A1 - Generateur de reference de tension - Google Patents
Generateur de reference de tension Download PDFInfo
- Publication number
- FR2750240A1 FR2750240A1 FR9607706A FR9607706A FR2750240A1 FR 2750240 A1 FR2750240 A1 FR 2750240A1 FR 9607706 A FR9607706 A FR 9607706A FR 9607706 A FR9607706 A FR 9607706A FR 2750240 A1 FR2750240 A1 FR 2750240A1
- Authority
- FR
- France
- Prior art keywords
- voltage
- output
- transistor
- differential amplifier
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Read Only Memory (AREA)
Abstract
Un générateur de référence de tension comprenant une source de tension pour appliquer une référence de tension stable (VREF) sur une entrée positive (e+) d'un amplificateur différentiel (1) monté en suiveur avec sa sortie (S) rebouclée sur son entrée négative (e-). La boucle de contre-réaction est à résistance variable (R1) commandée par la sortie (S) de l'amplificateur différentiel pour imposer transitoirement un fonctionnement en boucle ouverte à la mise sous-tension de manière à fournir un fort courant en sortie, avant d'imposer un fonctionnement en boucle fermée, en suiveur.
Description
GÉNÉRATEUR DE RÉFÉRENCE DE TENSION
La présente invention concerne un générateur de référence de tension. Elle s'applique notamment à la génération de la référence de tension de lecture applicable aux cellules d'une mémoire EEPROM.
La présente invention concerne un générateur de référence de tension. Elle s'applique notamment à la génération de la référence de tension de lecture applicable aux cellules d'une mémoire EEPROM.
La tension de lecture appliquée aux cellules d'une mémoire est habituellement produite à partir de la tension d'alimentation logique du circuit. Elle a un niveau inférieur à cette tension d'alimentation, par exemple de l'ordre de 2.5 volts. Cette tension de lecture doit être stable pour permettre une lecture fiable des cellules mémoires. Cela veut dire qu'elle ne doit pas varier avec la tension d'alimentation ou la température. Elle doit être reproductible d'un circuit à l'autre, malgré la variation des caractéristiques avec le procédé de fabrication, comme par exemple la tension de seuil des transistors.
Les circuits de génération d'une telle référence de tension utilisent généralement une structure de miroir de courant avec des moyens pour compenser les différentes variations. Un exemple d'une telle structure est par exemple donné dans la demande FR nO 95 09023. D'autres circuits utilisent un amplificateur différentiel monté en amplificateur suiveur pour délivrer en sortie la tension de référence fournie par une source de tension sur son entrée positive.
Or on recherche de plus en plus à limiter la consommation des circuits intégrés.
Habituellement, le circuit de génération de la référence de tension de lecture associé à une mémoire dans un circuit intégré, fonctionne continuellement, dès que le circuit intégré n'est plus en mode de veille (mode dit STANDBY, dans la littérature anglo-saxonne).
Dans la présente invention, on a pensé qu'un moyen de limiter la consommation dans un tel circuit intégré, serait de n'activer le circuit de référence de lecture que lorsque l'on en a besoin, c'est à dire à la demande, quand on a effectivement une lecture à faire.
Cependant, avec les circuits de référence de lecture de l'état de la technique, on se heurte à un problème. En effet, la référence de tension de lecture est appliquée à une ligne fortement capacitive. Aussi, le temps d'établissement de cette tension de lecture est très lent. Ceci est aggravé quand ces circuits sont basés sur des structures à miroir de courant dont l'étant d'équilibre est long à s'établir.
Les circuits de l'état de la technique ne peuvent dont pas être utilisés à la demande.
Un objet de l'invention est de résoudre ce problème technique.
Dans l'invention on a donc cherché un circuit pour générer à la demande une référence de tension stable, inférieure à la tension d'alimentation logique, notamment pour charger une ligne capacitive.
Une solution à ce problème technique a été trouvée dans l'invention, dans une structure utilisant une source de tension pour appliquer une tension de référence sur l'entrée positive d'un amplificateur différentiel monté en suiveur avec sa sortie rebouclée sur son entrée négative. Selon l'invention, la boucle de contre-réaction est à résistance variable commandée par la sortie de l'amplificateur pour imposer transitoirement à la mise sous tension un fonctionnement en boucle ouverte de manière à fournir un fort courant en sortie avant d'imposer un fonctionnement en suiveur, en boucle fermée.
La source de tension de référence n'a pas à fournir de courant. Elle a juste besoin d'être stable. C'est l'amplificateur, qui fournit le courant fort nécessaire pour charger très rapidement la ligne capacitive à la mise sous-tension, grâce à son gain très élevé quand la boucle de contre-réaction est ouverte. Dès que la ligne est suffisamment chargée, le niveau de tension en sortie devient élevé ce qui ramène le gain de l'amplificateur à l'unité (boucle fermée-montage suiveur). On retrouve alors en sortie le niveau de la tension de référence.
Ainsi, au lieu des 2 microsecondes qui seraient nécessaires avec un circuit de l'état de la technique, seulement 200 nanosecondes sont nécessaires pour obtenir le niveau de tension de référence en sortie. Et le générateur selon l'invention est stable.
D'autres avantages et caractéristiques de l'invention sont présentés dans la description suivante faite à titre indicatif et non limitatif de l'invention et en référence aux dessins annexés dans lesquels
- la figure l représente un schéma synoptique d'un circuit de génération d'une référence de tension selon l'invention;
- la figure 2 représente un schéma plus détaillé de ce circuit et
- la figure 3 représente un bloc diagramme d'une mémoire E2PROM à laquelle on peut appliquer le circuit de l'invention.
- la figure l représente un schéma synoptique d'un circuit de génération d'une référence de tension selon l'invention;
- la figure 2 représente un schéma plus détaillé de ce circuit et
- la figure 3 représente un bloc diagramme d'une mémoire E2PROM à laquelle on peut appliquer le circuit de l'invention.
La figure 1 représente un circuit de génération d'une référence de tension Vout selon l'invention. Il comprend principalement un amplificateur différentiel 1 et un circuit de rebouclage 2 de la sortie S de cet amplificateur sur son entrée négative e-.
L'entrée positive e+ de l'amplificateur différentiel 1 reçoit une tension de référence VREF fournie par une source de tension de référence 3.
Cette source de tension 3 n'a pas à supporter de charges importantes. Elle doit seulement pouvoir fournir une référence stable. Elle sera par exemple basée sur un transistor de type P monté en diode.
Le circuit de rebouclage 2 comprend un transistor T1 monté en série entre la sortie S et l'entrée négative e-. Dans l'exemple, c'est un transistor de type N et sa grille est polarisée par la tension d'alimentation logique Vdd.
Le circuit de rebouclage 2 comprend aussi une résistance R2, connectée entre l'entrée négative e- et la masse.
Sur la figure 1, on a représenté la capacité C représentative de la charge en sortie du générateur.
Le principe de l'invention est le suivant : le transistor T1 est équivalent à une résistance variable R1 commandée par la sortie S de l'amplificateur. Le gain ss de l'amplificateur est donné par ss= (R1+R2)/R2.
A la mise sous-tension, la sortie S est à zéro volt. Le transistor T1 ne conduit pas, sa résistance équivalente R1 est infinie. En pratique le gain de l'amplificateur est alors très grand, (fonctionnement en boucle ouverte). Il fournit donc un courant très fort qui permet de charger très rapidement la capacité
C. La tension de sortie Vout augmente et le transistor T1 se met à conduire. Sa résistance équivalente devient presque nulle. Le gain de l'amplificateur tend alors progressivement vers l'unité (fonctionnement en boucle fermé-montage suiveur). On retrouve alors le niveau de la tension de référence VREF en sortie (Vout=VREF).
C. La tension de sortie Vout augmente et le transistor T1 se met à conduire. Sa résistance équivalente devient presque nulle. Le gain de l'amplificateur tend alors progressivement vers l'unité (fonctionnement en boucle fermé-montage suiveur). On retrouve alors le niveau de la tension de référence VREF en sortie (Vout=VREF).
Un schéma détaillé d'un circuit de génération de référence de tension est représenté en figure 2.
Dans l'exemple, l'amplificateur différentiel 1 est un montage classique CMOS. Il comprend ainsi un premier transistor de type P Tpl et un deuxième transistor de type P Tp2 monté en miroir de courant.
Le transistor Tpl a sa grille reliée à son drain.
Les grilles des deux transistors sont reliées ensemble.
Le montage comprend aussi un premier transistor de type
N Tn2. Les transistors Tpl et Tnl sont connectés en série entre la tension d'alimentation logique Vdd et la masse. Les transistors Tp2 et Tn2 sont connectés en série entre la tension d'alimentation logique Vdd et la masse.
N Tn2. Les transistors Tpl et Tnl sont connectés en série entre la tension d'alimentation logique Vdd et la masse. Les transistors Tp2 et Tn2 sont connectés en série entre la tension d'alimentation logique Vdd et la masse.
La grille du premier transistor de type N Tnl est l'entrée positive de l'amplificateur différentiel. La grille du deuxième transistor de type N Tn2 est l'entrée négative de l'amplificateur différentiel.
La sortie S de l'amplificateur différentiel est donnée par le point de connexion commun des transistors
Tp2 et Tn2.
Tp2 et Tn2.
L'amplificateur différentiel comprend enfin un troisième transistor de type N Tn3 qui sert de générateur de courant.
Le drain de ce transistor Tn3 est connecté en commun aux sources des transistors Tnl et Tn2.
Enfin, pour commander l'amplificateur différentiel à la demande, deux transistors de commutation sont prévus. Un premier transistor de commutation, de type
P, noté Tp3, permet de commuter la tension d'alimentation Vdd sur les sources des transistors Tpl et Tp2. Il est commandé sur sa grille par l'inverse d'un signal de validation. Ce signal inverse est noté /READ ENABLE.
P, noté Tp3, permet de commuter la tension d'alimentation Vdd sur les sources des transistors Tpl et Tp2. Il est commandé sur sa grille par l'inverse d'un signal de validation. Ce signal inverse est noté /READ ENABLE.
Un deuxième transistor de commutation, de type N, noté Tn4, permet de relier la source du transistor Tn3 à la masse. Il est commandé sur sa grille par le signal de validation READ ENABLE.
Quand ce signal de validation est activé (READ
ENABLE = 1), les deux transistors de commutation Tp3 et
Tn4 sont équivalents à des court-circuits, et l'amplificateur différentiel est alimenté entre la tension d'alimentation logique Vdd et la masse. Quand ce signal de validation est désactivé, l'amplificateur différentiel n'est plus alimenté.
ENABLE = 1), les deux transistors de commutation Tp3 et
Tn4 sont équivalents à des court-circuits, et l'amplificateur différentiel est alimenté entre la tension d'alimentation logique Vdd et la masse. Quand ce signal de validation est désactivé, l'amplificateur différentiel n'est plus alimenté.
L'entrée positive e+ de l'amplificateur différentiel reçoit la sortie VREF d'une source de tension stable 3. Cette source de tension 3 comprend dans l'exemple un transistor de type P Tp4 ayant sa grille reliée à son drain, polarisé par une résistance
R3. Il est alimenté par la tension d'alimentation logique Vdd, quand un transistor de commutation Tn5 est actif. Ce transistor Tn5 est commandé par le signal
STDBY de mise en veille du circuit. Quand ce signal est actif, (STDBY=0) le transistor Tn5 est bloqué et le circuit 3 n'est pas alimenté.
R3. Il est alimenté par la tension d'alimentation logique Vdd, quand un transistor de commutation Tn5 est actif. Ce transistor Tn5 est commandé par le signal
STDBY de mise en veille du circuit. Quand ce signal est actif, (STDBY=0) le transistor Tn5 est bloqué et le circuit 3 n'est pas alimenté.
La résistance R3 est dimensionnée pour que la tension VREF en sortie, prise entre la résistance R3 et le transistor Tp4, soit stable avec une tension de l'ordre de la tension de seuil du transistor P. On a ainsi en pratique une tension VREF de l'ordre de 2,5 volts.
Cette tension stable est appliquée sur l'entrée positive e+ de l'amplificateur différentiel. Dans l'exemple, elle est aussi utilisée comme tension de polarisation du transistor Tn3 (source de courant).
Enfin, un transistor de type N Tn6 est prévu, connecté entre la sortie S de l'amplificateur différentiel et la masse. Il est commandé sur sa grille par le signal inverse /READ ENABLE de validation du circuit de génération de référence. Ceci force la sortie S de l'amplificateur à zéro, tant que le circuit de génération n'est pas activé (READ ENABLE = 0).
Quand le générateur est activé (STDBY=1, READ
ENABLE=1), la sortie S de l'amplificateur différentiel est au départ à zéro.
ENABLE=1), la sortie S de l'amplificateur différentiel est au départ à zéro.
Le transistor T1 ne conduit donc pas, puisque son drain est à zéro. La grille du transistor Tn2 de la branche de sortie de l'amplificateur différentiel est alors à zéro. Ce transistor Tn2 est donc bloqué.
Ainsi tout le courant conduit par le transistor Tp2 de cette branche sert à charger la sortie. Aucun courant n'est consommé par le transistor Tn2. A la mise sous-tension on a donc en sortie un courant fort qui va permettre de charger rapidement une ligne capacitive (non représentée). La tension S de sortie va donc augmenter rapidement. Dès que la tension en sortie est assez élevée, le transistor Tl va conduire, ce qui rend conducteur aussi le transistor Tn2 de l'amplificateur.
On retrouve alors le fonctionnement normal de l'amplificateur, en boucle fermée, avec un gain unité.
On retrouve alors sur la sortie S, le niveau de la référence de tension VREF appliquée en entrée e+.
En pratique on a pu mesurer que le temps de montée de la tension Vout en sortie S de l'amplificateur était de l'ordre de 200 nanosecondes à partir du moment où le signal READ ENABLE est activé. Avec les circuits de l'étant de la technique, c'est au moins 1 microseconde qui sont nécessaires.
En outre, le générateur selon l'invention fournit une tension de sortie Vout stable.
En effet, si la température augmente, la tension de seuil des transistors à tendance à diminuer. Donc la tension de référence VREF a tendance à diminuer. Mais comme les transistors de type N et P de l'amplificateur ont aussi tendance à diminuer, l'amplificateur va compenser la variation de la tension d'entrée VREF.
De la même manière, les variations des tensions de seuil des transistors dues au procédé de fabrication sont compensées par l'amplificateur.
Le générateur selon l'invention permet de réduire la consommation d'un circuit intégré, en ne consommant que lorsqu'il est utilisé. En fait, la source de tension 3 consomme en continue, dès que le circuit n'est plus en mode de veille (STDBY=1), mais sa consommation est négligeable.
Une amélioration possible de l'invention est présentée sur les figures 2 et 3.
Cette amélioration vise plus particulièrement l'utilisation d'un générateur de référence selon l'invention pour fournir la tension de lecture aux cellules d'une mémoire.
Si la capacité mémoire est élevée (c'est à dire avec un grand nombre de cellules mémoire), il peut être préférable d'utiliser un ensemble 4 de buffers de sortie (registres) 40 à 43 pour que chacun délivre la tension de référence Vout en sortie du générateur de référence vers un groupe de cellules (CGTO à CGT3). Cet ensemble permet alors de diminuer la capacité vue de la sortie de l'amplificateur différentiel 1 du générateur.
Chaque buffer de sortie sera alors tel que le transistor du haut (relié à la tension d'alimentation) soit large pour fournir un fort courant, le transistor du bas assurant la polarisation. Dans l'exemple représenté sur la figure 2, le transistor du haut est natif et celui du bas enrichi, tous deux de type N.
La sortie de chaque buffer de sortie est appliquée vers le groupe de cellules associé. Dans l'exemple, un transistor respectif (50 à 53) est prévu sur chaque sortie de buffer, commandé par la commande /READ ENABLE pour tirer les lignes CGTO à CGT3 à la masse quand la lecture n'est pas active.
Un tel ensemble 4 de buffers est particulièrement intéressant pour l'application de la tension de lecture sur une ligne fortement capacitive, car elle réduit la capacité vue de la sortie du générateur.
Un exemple d'application à une mémoire E2PROM est représenté sur la figure 3.
On rappelle que pour ces mémoires, un point mémoire comprend un transistor à grille flottante TF et transistor de sélection.
Ce transistor de sélection est commandé sur sa grille par un signal de sélection d'une ligne de mot (WLi) et relie une ligne de bit BLO au drain du transistor à grille flottante.
Associé à une ligne de mot, un autre transistor de sélection Tsi est commandé sur sa grille par le signal de sélection de ligne de mot (Wli) pour commuter sur la grille une tension opérationnelle : lecture, programmation ou effacement.
Dans les structures récentes de mémoires E2PROM, on prévoit que la mémoire est divisée en groupes de lignes de bit. Dans l'exemple représenté, la mémoire comprend 4 groupes : GO(BLO à BL7), G1(BL8 à BL15), G2(BL16 à
BL23) et G3(BL24 à BL31).
BL23) et G3(BL24 à BL31).
Un seul groupe est accédé à un moment donné en lecture. C'est le décodeur de lignes de bit SELY associé à un circuit de portes 6 qui en assure la sélection.
Dans cette structure, on a associé un transistor de commande par groupe et par ligne de mot pour commander la grille des transistors à grille flottante.
On a ainsi, pour la ligne de mot WLi, les transistors de commande Tco à Tc3, chacun respectivement associé à un groupe, GO à G3.
Tous les transistors de commande du ler groupe sont connectés à une même ligne de commande CGTO. Tous les transistors de commande du 2ème groupe sont connectés à une même ligne de commande CGT1. Les lignes de commande
CGT2 et CGT3 sont chacune respectivement associée au groupe G2 et au groupe G3.
CGT2 et CGT3 sont chacune respectivement associée au groupe G2 et au groupe G3.
Dans le perfectionnement de l'invention, on prévoit alors un buffer de sortie (40 à 43) pour chaque groupe, (GO à G3) pour appliquer la tension de référence Vout fournie par le générateur selon l'invention, sur la ligne de commande du groupe associé.
Mais on pourrait très bien appliquer directement la tension Vout sur toutes les lignes de commande en même temps, sans les buffers de sortie 40 à 43.
L'utilisation des buffers de sortie se justifie quand la capacité vue du générateur de référence est trop grande.
L'invention a été plus particulièrement décrite en relation avec une application aux mémoires E2PROM. Mais ce n'est pas sa seule application. Elle est plus particulièrement utilisable comme générateur de référence pour charger des lignes capacitives.
Claims (9)
1. Générateur de référence de tension comprenant une source de tension pour appliquer une référence de tension stable (VREF) sur une entrée positive (e+) d'un amplificateur différentiel (1) monté en suiveur avec sa sortie (S) rebouclée sur son entrée négative (e-), caractérisé en ce que la boucle de contre-réaction est à résistance variable (R1) commandée par la sortie (S) de l'amplificateur différentiel pour imposer transitoirement à l'amplificateur un fonctionnement en boucle ouverte à la mise sous-tension, de manière à fournir un fort courant en sortie, avant d'imposer un fonctionnement en boucle fermée, en suiveur.
2. Générateur de référence de tension selon la revendication 1, caractérisé en ce qu'une résistance variable est placée en série entre la sortie (S) et l'entrée négative (e-) de l'amplificateur différentiel et une résistance déterminée (R2) est connectée entre l'entrée négative (e-) et la masse.
3. Générateur de référence selon la revendication 2, caractérisé en ce que la résistance variable est un transistor(Tl).
4. Générateur de référence selon l'une quelconque des revendications précédentes, caractérisé en ce que la source de tension comprend un transistor de type P monté en diode.
5. Circuit intégré comprenant un générateur de référence commandé à la demande (READ ENABLE) selon l'une quelconque des revendications précédentes.
6. Circuit intégré selon la revendication 5, caractérisé en ce que ledit générateur est suivi d'un ou plusieurs buffers de sortie (40 à 43) en parallèle, pour fournir la tension de référence à un ou plusieurs éléments de charge (GTO à GT3).
7. Mémoire en circuit intégré comprenant un générateur de référence selon l'une quelconque des revendications 1 à 4, pour fournir une tension de référence sur les cellules mémoires.
8. Mémoire selon la revendication 7, organisée en plusieurs groupes (GTO, GT3) caractérisé en qu'il comprend un buffer de sortie (40-43) par groupe pour fournir la tension de référence dudit générateur de tension à chaque groupe.
9. Mémoire selon la revendication 7 ou 8, caractérisée en ce qu'elle est du type EEPROM.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9607706A FR2750240B1 (fr) | 1996-06-20 | 1996-06-20 | Generateur de reference de tension |
| US08/871,096 US5859526A (en) | 1996-06-20 | 1997-06-06 | Voltage reference generator for quickly charging capacitive loads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9607706A FR2750240B1 (fr) | 1996-06-20 | 1996-06-20 | Generateur de reference de tension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2750240A1 true FR2750240A1 (fr) | 1997-12-26 |
| FR2750240B1 FR2750240B1 (fr) | 1998-07-31 |
Family
ID=9493269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9607706A Expired - Fee Related FR2750240B1 (fr) | 1996-06-20 | 1996-06-20 | Generateur de reference de tension |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5859526A (fr) |
| FR (1) | FR2750240B1 (fr) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721702A (en) * | 1995-08-01 | 1998-02-24 | Micron Quantum Devices, Inc. | Reference voltage generator using flash memory cells |
| JP3076258B2 (ja) * | 1997-01-30 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 入力初段回路 |
| DE19944248C2 (de) * | 1999-09-15 | 2002-04-11 | Infineon Technologies Ag | Inputbuffer einer integrierten Halbleiterschaltung |
| US6628108B1 (en) * | 2000-12-22 | 2003-09-30 | Intel Corporation | Method and apparatus to provide a low voltage reference generation |
| US6870764B2 (en) * | 2003-01-21 | 2005-03-22 | Xicor Corporation | Floating gate analog voltage feedback circuit |
| US7567063B1 (en) * | 2004-05-05 | 2009-07-28 | National Semiconductor Corporation | System and method for minimizing power consumption of a reference voltage circuit |
| US7180360B2 (en) * | 2004-11-12 | 2007-02-20 | Lsi Logic Corporation | Method and apparatus for summing DC voltages |
| US7224153B2 (en) * | 2005-04-26 | 2007-05-29 | Texas Instruments Incorporated | Apparatus and method to compensate for effects of load capacitance on power regulator |
| CN104808729B (zh) * | 2014-01-27 | 2017-10-13 | 澜起科技（上海）有限公司 | 一种稳压器及稳压的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4804865A (en) * | 1987-03-19 | 1989-02-14 | Harris Corporation | Fast voltage reference stabilization circuit |
| US5079497A (en) * | 1989-08-22 | 1992-01-07 | U.S. Philips Corporation | Circuit intended to supply a reference voltage |
| US5086238A (en) * | 1985-07-22 | 1992-02-04 | Hitachi, Ltd. | Semiconductor supply incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| DE4305850A1 (de) * | 1992-04-06 | 1993-10-14 | Mitsubishi Electric Corp | Bezugsspannungsgeneratorschaltung und Halbleitervorrichtung mit derselben |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185251A (en) * | 1978-06-05 | 1980-01-22 | Raytheon Company | Compensated automatic gain control |
| US4260946A (en) * | 1979-03-22 | 1981-04-07 | Rca Corporation | Reference voltage circuit using nested diode means |
| US4677369A (en) * | 1985-09-19 | 1987-06-30 | Precision Monolithics, Inc. | CMOS temperature insensitive voltage reference |
| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
-
1996
- 1996-06-20 FR FR9607706A patent/FR2750240B1/fr not_active Expired - Fee Related
-
1997
- 1997-06-06 US US08/871,096 patent/US5859526A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086238A (en) * | 1985-07-22 | 1992-02-04 | Hitachi, Ltd. | Semiconductor supply incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US4804865A (en) * | 1987-03-19 | 1989-02-14 | Harris Corporation | Fast voltage reference stabilization circuit |
| US5079497A (en) * | 1989-08-22 | 1992-01-07 | U.S. Philips Corporation | Circuit intended to supply a reference voltage |
| DE4305850A1 (de) * | 1992-04-06 | 1993-10-14 | Mitsubishi Electric Corp | Bezugsspannungsgeneratorschaltung und Halbleitervorrichtung mit derselben |
Non-Patent Citations (1)
| Title |
|---|
| SHIGEKI OHBAYASHI ET AL: "A 256-K BiCMOS ECL self-timed RAM using merged Bi-NMOS gates", ELECTRONICS & COMMUNICATIONS IN JAPAN, PART II - ELECTRONICS, vol. 75, no. 12, December 1992 (1992-12-01), NEW YORK US, pages 77 - 86, XP000388477 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US5859526A (en) | 1999-01-12 |
| FR2750240B1 (fr) | 1998-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0743650B1 (fr) | Circuit de détection de courant pour la lecture d'une mémoire en circuit intégré | |
| EP0562916B1 (fr) | Dispositif de génération de tensions de référence | |
| EP0585150B1 (fr) | Circuit de lecture pour mémoire, avec précharge et équilibrage avant lecture | |
| FR2712421A1 (fr) | Circuit de commande d'une ligne de mots pour dispositif de mémoire à semi-conducteur. | |
| FR2817413A1 (fr) | Dispositif de commutation d'une haute tension et application a une memoire non volatile | |
| FR2776144A1 (fr) | Circuit de commutation de signaux analogiques d'amplitudes superieures a la tension d'alimentation | |
| FR2667169A1 (fr) | Circuit de production de haute tension pour un circuit de memoire a semiconducteur. | |
| FR2753829A1 (fr) | Circuit de lecture pour memoire non volatile fonctionnant avec une basse tension d'alimentation | |
| EP1727147B1 (fr) | Amplificateur de lecture pour mémoire dynamique | |
| EP0788047B1 (fr) | Dispositif de référence de courant en circuit intégré | |
| FR2762434A1 (fr) | Circuit de lecture de memoire avec dispositif de limitation de precharge | |
| EP0432058A1 (fr) | Circuit d'isolation dynamique de circuits intégrés | |
| EP0750244B1 (fr) | Circuit générateur de tension négative du type pompe de charge | |
| FR2750240A1 (fr) | Generateur de reference de tension | |
| EP0902437B1 (fr) | Circuit de génération d'une haute tension de programmation ou d'effacement d'un mémoire | |
| WO2007010115A1 (fr) | Amplificateur de lecture pour memoire non volatile | |
| EP1365418B1 (fr) | Mémoire effacable et programmable électriquement comprenant un dispositif de gestion d'une tension d'alimentaire interne | |
| EP0601922B1 (fr) | Mémoire EEPROM organisée en mots de plusieurs bits | |
| EP0703584B1 (fr) | Procédé de décodage d'addresse dans une mémoire en circuit intégré et circuit mémoire mettant en oeuvre le procédé | |
| FR2838840A1 (fr) | Comparateur de tension d'alimentation | |
| EP0915562A2 (fr) | Amplificateur différentiel à transistor MOS | |
| EP1258975B1 (fr) | Circuit de régulation pour un générateur haute tension | |
| EP0750397B1 (fr) | Circuit de commutation permettant de fournir sélectivement des tensions de signes différents | |
| EP0478440B1 (fr) | Circuit de précharge pour la lecture de mémoires | |
| EP0757427A1 (fr) | Circuit générateur de phases pour circuit d'alimentation négative du type pompe de charge |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20090228 |