FR2663147A1 - Floating-gate dual-transistor programmable memory - Google Patents
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Abstract
Description
MEMOIRE PROGRAMMABLE A DOUBLE TRANSISTOR
A GRILLE FLOTTANTE
L'invention concerne les mémoires non volatiles, programmables et effaçables électriquement, connues sous l'appellation usuelle EEPROM.PROGRAMMABLE MEMORY WITH DOUBLE TRANSISTOR
FLOATING GRID
The invention relates to non-volatile, programmable and electrically erasable memories, known under the usual name EEPROM.
Ces dernières années, ces mémoires ont connu un essor important grâce à leur facilité d'effacement, comparativement aux mémoires de type EPROM qui ne sont effaçables que par illumination ultraviolette. In recent years, these memories have experienced significant growth thanks to their ease of erasure, compared to EPROM type memories which can only be erased by ultraviolet illumination.
Mais cet avantage pour l'utilisateur a pour contrepartie, pour le fabricant, le fait que la circuiterie nécessaire à l'effacement et à la reprogrammation est complexe. But this advantage for the user has for counterpart, for the manufacturer, the fact that the circuitry necessary for the erasure and the reprogramming is complex.
En effet, ces mémoires utilisent des transistors à grille flottante dans lesquels la programmation d'un bit consiste à stocker sur la grille flottante des charges électriques. La programmation et l'effacement font passer les charges à travers des couches isolantes qui séparent la grille flottante du reste du circuit. Des tensions relativement élevées (de l'ordre de 20 volts aujourd'hui) doivent être appliquées pour effectuer la programmation ou l'effacement. In fact, these memories use floating gate transistors in which the programming of a bit consists in storing electrical charges on the floating gate. Programming and erasing pass the loads through insulating layers which separate the floating grid from the rest of the circuit. Relatively high voltages (of the order of 20 volts today) must be applied for programming or erasing.
D'une part, il faut aiguiller correctement ces tensions soit vers la grille soit vers le drain des transistors à grille flottante constituant les points mémoire, ceci en fonction de l'opération souhaitée sur un point déterminé. Les circuits de décodage et d'aiguillage sont complexes. On the one hand, these voltages must be correctly routed either towards the gate or towards the drain of the floating gate transistors constituting the memory points, this depending on the desired operation on a determined point. The decoding and routing circuits are complex.
D'autre part ces tensions sont supérieures à celles que peuvent supporter normalement les transistors usuels des circuits intégrés. Pour appliquer les tensions de 20 volts aux endroits désirés, soit en programmation soit en effacement, il faut donc des circuits d'aiguillage qui doivent être spécialement conçus pour permettre d'aiguiller des tensions de 20 volts et non pas des tensions de 5 volts qu'on rencontre habituellement dans les circuits intégrés. Ces circuits d'aiguillage sont plus encombrants et complexes que les circuits fonctionnant avec des tensions de 5 volts. On the other hand, these voltages are higher than those which the usual transistors of integrated circuits can normally bear. To apply the voltages of 20 volts to the desired locations, either in programming or in erasure, there must therefore be switching circuits which must be specially designed to allow voltages of 20 volts and not voltages of 5 volts that 'we usually find in integrated circuits. These switching circuits are more bulky and complex than circuits operating with voltages of 5 volts.
C'est pourquoi les mémoires EEPROM comportent une circuiterie de commande de programmation et d'effacement qui est encombrante. This is why the EEPROM memories include cumbersome programming and erasing control circuitry.
A la base de la présente invention, il y a d'abord la remarque que cet encombrement est d'autant plus gênant que la mémoire comporte un plus petit nombre de points mémoire. Pour une mémoire à très grand nombre de points (par exemple 256 kbits) la surface des points mémoire occupe par exemple 50% de la surface totale du circuit, et les circuits de commande 50% également. Mais pour une mémoire à petit nombre de points, par exemple 64 bits, la proportion est de 10t pour les points mémoire et 90% pour la circuiterie de commande. Il est donc important de faire très attention à la conception de cette circuiterie si on veut que des mémoires à petite capacité restent intéressantes. On the basis of the present invention, there is first of all the remark that this bulk is all the more troublesome as the memory comprises a smaller number of memory points. For a memory with a very large number of points (for example 256 kbits) the surface of the memory points occupies for example 50% of the total surface of the circuit, and the control circuits also 50%. But for a memory with a small number of points, for example 64 bits, the proportion is 10 t for the memory points and 90% for the control circuitry. It is therefore important to pay close attention to the design of this circuitry if we want small capacity memories to remain interesting.
L'invention propose un moyen pour réduire la complexité de la circuiterie de commande des mémoires
EEPROM.The invention proposes a means for reducing the complexity of the circuitry for controlling the memories.
EEPROM.
On propose de modifier le point mémoire en utilisant pour chaque point mémoire deux transistors à grille flottante ayant leurs sources connectées ensemble et aptes à mémoriser des états complémentaires, la grille de chacun des deux transistors étant connectée au drain de l'autre transistor par l'intermédiaire d'un transistor de connexion respectif, un moyen de commande étant prévu pour rendre conducteurs les deux transistors de connexion en mode d'écriture (programmation ou effacement du point mémoire), et pour les bloquer en mode de lecture. It is proposed to modify the memory point by using for each memory point two floating gate transistors having their sources connected together and capable of memorizing complementary states, the gate of each of the two transistors being connected to the drain of the other transistor by the via a respective connection transistor, control means being provided to make the two connection transistors conductive in write mode (programming or erasing of the memory point), and to block them in read mode.
Chaque transistor à grille flottante est de préférence en série avec un transistor de sélection respectif permettant de connecter, pour un point mémoire appartenant à un mot sélectionné, le drain de chacun des transistors à grille flottante à une ligne de bit respective. Each floating gate transistor is preferably in series with a respective selection transistor making it possible to connect, for a memory point belonging to a selected word, the drain of each of the floating gate transistors to a respective bit line.
De préférence encore, les sources des transistors à grille flottante sont reliées au drain d'un transistor de polarisation dont la source est à la masse. Ce transistor est individuel pour le point mémoire, ou bien il est collectif pour plusieurs points, voire pour une ligne entière ou une colonne entière ou même pour l'ensemble des points de la mémoire. Il est rendu conducteur ou bloqué par une ligne de commande définissant si on est en mode de lecture ou au contraire en mode de programmation ou d'effacement. Cette ligne de commande de mode définit le mode pour l'ensemble des points de la mémoire; en mode de lecture, elle commande la mise à la masse des sources des transistors à grille flottante pour l'ensemble des points mémoire. En mode de programmation ou d'effacement, elle place en haute impédance les sources des transistors à grille flottante. More preferably, the sources of the floating gate transistors are connected to the drain of a bias transistor whose source is grounded. This transistor is individual for the memory point, or it is collective for several points, even for an entire row or an entire column or even for all of the memory points. It is made conductive or blocked by a command line defining whether one is in reading mode or on the contrary in programming or erasing mode. This mode command line defines the mode for all memory points; in read mode, it controls the grounding of the sources of the floating gate transistors for all of the memory points. In programming or erasing mode, it places the sources of the floating gate transistors at high impedance.
De préférence encore, la mémoire comporte des moyens pour appliquer aux grilles des transistors à grille flottante, en mode de lecture, une tension de lecture. Ces moyens peuvent consister en un transistor individuel connecté entre d'une part une ligne fournissant la tension de lecture et d'autre part la grille de commande d'un transistor à grille flottante. More preferably, the memory includes means for applying to the gates of the floating gate transistors, in reading mode, a reading voltage. These means can consist of an individual transistor connected between on the one hand a line supplying the reading voltage and on the other hand the control gate of a floating gate transistor.
Toutefois, ce transistor peut être commun à plusieurs transistors à grille flottante reliés à la même ligne de bit (ou commun à toute cette ligne).However, this transistor can be common to several floating gate transistors connected to the same bit line (or common to all this line).
Sous forme d'un procédé de - mémorisation d'informations, l'invention se résume de la manière suivante : le procédé est un procédé de mémorisation non volatile d'une information électriquement effaçable et programmable dans un réseau de points mémoire, et il est caractérisé en ce que l'information est mémorisée dans chaque point mémoire sous forme de deux états complémentaires dans deux transistors à grille flottante respectifs, chaque transistor à grille flottante ayant, en mode de programmation et d'effacement, sa grille reliée au drain de l'autre par un transistor de connexion respectif qui peut être bloqué en mode de lecture. In the form of a method for memorizing information, the invention can be summarized as follows: the method is a method for non-volatile memorization of electrically erasable and programmable information in a network of memory points, and it is characterized in that the information is stored in each memory point in the form of two complementary states in two respective floating gate transistors, each floating gate transistor having, in programming and erasing mode, its gate connected to the drain of the 'other by a respective connection transistor which can be blocked in reading mode.
D'autres caractéristiques et avantages de 11 invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- la figure 1 représente la structure d'un point mémoire classique de mémoire EEPROM à grille flottante;
- la figure 2 représente la structure d'un point mémoire et des moyens de commande correspondants dans une mémoire selon l'invention.Other characteristics and advantages of the invention will become apparent on reading the detailed description which follows and which is given with reference to the appended drawings in which
- Figure 1 shows the structure of a conventional memory point EEPROM floating gate memory;
- Figure 2 shows the structure of a memory point and corresponding control means in a memory according to the invention.
- la figure 3 représente une variante de réalisation du point mémoire selon l'invention. - Figure 3 shows an alternative embodiment of the memory point according to the invention.
A la figure 1, on a représenté un point mémoire classique comportant un transistor à grille flottante
TGF et un transistor de sélection TS. C'est le point mémoire typique des mémoires EEPROM.In Figure 1, a conventional memory point is shown comprising a floating gate transistor
TGF and a selection transistor TS. This is the typical memory point for EEPROM memories.
Les deux transistors sont en série. The two transistors are in series.
Le drain du transistor TS est relié à une ligne de bit BL servant à lire ou à écrire une information dans le point mémoire. La ligne de bit est reliée à tous les points mémoire d'une même colonne. The drain of transistor TS is connected to a bit line BL used to read or write information in the memory point. The bit line is connected to all the memory points in the same column.
La source du transistor TS est reliée au drain du transistor TGF. The source of transistor TS is connected to the drain of transistor TGF.
La grille du transistor TS est reliée à une ligne de mot WL permettant de sélectionner un mot ou une rangée entière de points mémoire. The gate of the transistor TS is connected to a word line WL making it possible to select a word or an entire row of memory points.
Pour programmer, effacer et lire un tel point mémoire, il est nécessaire d'appliquer des combinaisons de tensions bien définies sur les grilles des deux transistors, ainsi d'ailleurs que sur le drain du transistor de sélection. D'autres combinaisons sont nécessaires pour protéger l'état de mémorisation d'un point mémoire déterminé pendant qu'on est en train de programmer ou d'effacer d'autres points mémoire appartenant à la même ligne ou à la même colonne. To program, erase and read such a memory point, it is necessary to apply well-defined voltage combinations on the gates of the two transistors, as well as on the drain of the selection transistor. Other combinations are necessary to protect the storage state of a determined memory point while other memory points belonging to the same row or column are being programmed or erased.
A titre indicatif, on peut établir le tableau suivant, représentant les tensions à appliquer à un point mémoire déterminé pour l'effacer (mémorisation d'un état 0 par évacuation des charges contenues dans la grille flottante) ou pour le programmer (injection de charges dans la grille flottante : mémorisation d'un état 1). As an indication, we can establish the following table, representing the voltages to be applied to a determined memory point to erase it (memorization of a state 0 by evacuation of the charges contained in the floating grid) or to program it (injection of charges in the floating grid: storage of a state 1).
Vd est la tension sur le drain de TS, appliquée par la ligne de bit BL;
Vw est la tension sur la grille de TS, appliquée par la ligne de mot WL;
Vgf est la tension sur la grille de commande du transistor à grille flottante, appliquée par l'intermédiaire d'un transistor TP qui ne fait pas partie du point mémoire mais qui est commun à toute une colonne de points;
Vs est la tension sur la source du transistor TGF, appliquée à travers un transistor TM qui est commun à plusieurs points mémoire.Vd is the voltage on the drain of TS, applied by the bit line BL;
Vw is the voltage on the grid of TS, applied by the word line WL;
Vgf is the voltage on the control gate of the floating gate transistor, applied via a transistor TP which is not part of the memory point but which is common to a whole column of points;
Vs is the voltage on the source of the transistor TGF, applied through a transistor TM which is common to several memory points.
Vgf Vd Vw Vs
Effacement : 20v 0 20v 0
Programmation: 0 20v 20v haute
impédance
Lecture : 1,5v 1,5v 5v 0
De ce tableau il résulte que l'écriture d'une information dans les points d'une ligne, sélectionnée par la ligne de mot WL, nécessite à la fois le choix d'une tension appropriée sur la ligne de bit BL (20 volts ou 0 volt selon qu'il s'agit d'un effacement ou d'une programmation) et le choix d'une tension complémentaire correspondante sur le drain du transistor
TP (0 volt ou 20 volts). Et de plus, la commande du transistor TM n'est pas la même selon qu'on efface ou qu'on programme. Par conséquent, la commande d'écriture est complexe puisque chaque information inscrite nécessite un double aiguillage de tensions : vers le drain du transistor TP d'une colonne, vers la ligne de bit BL.Vgf Vd Vw Vs
Erasure: 20v 0 20v 0
Programming: 0 20v 20v high
impedance
Reading: 1.5v 1.5v 5v 0
From this table it follows that the writing of information in the points of a line, selected by the word line WL, requires both the choice of an appropriate voltage on the bit line BL (20 volts or 0 volts depending on whether it is an erasure or a programming) and the choice of a corresponding complementary voltage on the drain of the transistor
TP (0 volt or 20 volt). And in addition, the control of the transistor TM is not the same depending on whether you erase or program. Consequently, the write command is complex since each item of information written requires a double voltage switching: towards the drain of the transistor TP of a column, towards the bit line BL.
D'autre part, on est obligé en pratique de faire l'écriture en deux fois : on efface tout, puis on effectue uniquement des programmations pour les points qui doivent être programmés, les autres restant effacés. On the other hand, we are forced in practice to write twice: we erase everything, then we only carry out programming for the points that must be programmed, the others remaining erased.
Cette double étape est une perte de temps gênante.This double step is an annoying waste of time.
Par ailleurs, les aiguillages nécessaires dans la circuiterie de commande de lecture, de programmation et d'effacement, sont spécialement encombrants à cause du fait que des tensions de 20 volts doivent pouvoir être aiguillées. Furthermore, the switches required in the read control, programming and erasing circuitry are especially bulky because of the fact that voltages of 20 volts must be able to be switched.
Pour réduire la complexité et l'encombrement de la circuiterie de commande, on propose selon l'invention un point mémoire double, c'est-à-dire comportant deux transistors à grille flottante connectés ensemble; une partie des circuits d'aiguillage est alors localisée dans le point mémoire lui-même, mais ce qui est important c'est que ces aiguillages ne sont plus commandés en fonction de l'information à inscrire. Ils sont seulement commandés en fonction du mode de fonctionnement : lecture ou écriture. To reduce the complexity and size of the control circuitry, a double memory point is proposed according to the invention, that is to say comprising two floating gate transistors connected together; part of the switching circuits is then located in the memory point itself, but what is important is that these switches are no longer controlled as a function of the information to be entered. They are only controlled according to the operating mode: read or write.
Les deux transistors à grille flottante mémorisent des états logiques complémentaires : lorsque l'un est effacé, l'autre est programmé. Et, en mode d'écriture (programmation ou effacement), le drain de l'un des transistors est relié à la grille de l'autre, ce qui permet d'appliquer à l'un des transistors des tensions de drain et grille qui sont complémentaires des tensions correspondantes de l'autre transistor. The two floating gate transistors store complementary logic states: when one is erased, the other is programmed. And, in writing mode (programming or erasing), the drain of one of the transistors is connected to the gate of the other, which makes it possible to apply to one of the transistors the drain and gate voltages which are complementary to the corresponding voltages of the other transistor.
C'est ce qui permet de faire simultanément une programmation et un effacement en aiguillant vers le point mémoire une seule tension (ou plus exactement deux tensions systématiquement complémentaires) et non plusieurs tensions différentes indépendantes. This is what makes it possible to simultaneously program and erase by routing a single voltage (or more precisely two systematically complementary voltages) to the memory point and not several different independent voltages.
Un exemple de réalisation du point mémoire selon l'invention est donné à la figure 2. Il y a un premier transistor à grille flottante TGF1 en série avec un premier transistor de sélection TS1; et un deuxième transistor à grille flottante TGF2 en série avec un transistor de sélection TS2. An exemplary embodiment of the memory point according to the invention is given in FIG. 2. There is a first floating gate transistor TGF1 in series with a first selection transistor TS1; and a second floating gate transistor TGF2 in series with a selection transistor TS2.
Les transistors de sélection sont commandés par la même ligne de mot WL. Mais au lieu d'avoir leurs drains connectés à une seule ligne de bit, le premier (TSl) a son drain connecté à une ligne de bit BL1 et le deuxième a son drain connecté à une ligne de bit auxiliaire BL2. The selection transistors are controlled by the same word line WL. But instead of having their drains connected to a single bit line, the first (TS1) has its drain connected to a bit line BL1 and the second has its drain connected to an auxiliary bit line BL2.
En mode de programmation ou d'effacement, on verra que le niveau logique présent sur la ligne BL1 est toujours complémentaire du niveau présent sur la ligne BL2, de sorte qu'il n'y a pas à prévoir d'aiguillage commandé mais seulement un inverseur pour alimenter la ligne BL2.In programming or erasing mode, we will see that the logic level present on line BL1 is always complementary to the level present on line BL2, so that there is no provision for a controlled switch but only one inverter to supply line BL2.
En mode de lecture, c'est le déséquilibre entre les lignes BL1 et BL2 qui est lu pour détecter l'information stockée dans le point mémoire.In read mode, it is the imbalance between lines BL1 and BL2 which is read to detect the information stored in the memory point.
Deux transistors de connexion T3 et T4, commandés simultanément par une ligne CS, sont prévus dans le point mémoire. Le transistor T3 permet de connecter le drain du premier transistor à grille flottante TGF1 à la grille du deuxième TGF2; réciproquement, le transistor
T4 permet de connecter, sous la commande de la même ligne CS, le drain du transistor TGF2 à la grille du transistor TGF1.Two connection transistors T3 and T4, controlled simultaneously by a line CS, are provided in the memory point. The transistor T3 makes it possible to connect the drain of the first floating gate transistor TGF1 to the gate of the second TGF2; conversely, the transistor
T4 makes it possible to connect, under the control of the same line CS, the drain of the transistor TGF2 to the gate of the transistor TGF1.
La ligne de commande CS est active (transistors T3 et T4 rendus conducteurs) en mode d'écriture, c'est-à-dire de programmation et d'effacement. Elle est inactive (transistors T3 et T4 bloqués) en mode de lecture. The command line CS is active (transistors T3 and T4 made conductive) in write mode, that is to say programming and erasing. It is inactive (transistors T3 and T4 blocked) in read mode.
Les sources des transistors à grille flottante sont connectées ensemble et reliées au drain d'un transistor
T5 dont la source est reliée à la masse (Vss). Le transistor T5 a pour fonction classique la mise à la masse ou la mise en haute impédance de la source des transistors à grille flottante. Il est commandé par une ligne CS* dont l'état est en permanence complémentaire de celui de la ligne CS, c'est-à-dire que le transistor
T5 est conducteur en mode de lecture (sources de TGF1 et
TGF2 mises à la masse) et qu'il est bloqué (sources de
TGF1 et TGF2 en haute impédance) en mode d'écriture. Le transistor T5 n'est pas nécessairement individuel pour le point mémoire considéré : il peut très bien être commun à tout un groupe de points, par exemple une ligne ou une colonne ou même tout le plan mémoire.Il a cependant été représenté dans le point mémoire lui-même puisque sa présence est indispensable à la compréhension du circuit.The sources of the floating gate transistors are connected together and connected to the drain of a transistor.
T5 whose source is connected to ground (Vss). The conventional function of transistor T5 is the grounding or high impedance of the source of the floating gate transistors. It is controlled by a line CS * whose state is permanently complementary to that of the line CS, that is to say that the transistor
T5 is conductive in read mode (sources of TGF1 and
TGF2 grounded) and blocked (sources of
TGF1 and TGF2 in high impedance) in write mode. The transistor T5 is not necessarily individual for the memory point considered: it may very well be common to a whole group of points, for example a row or a column or even the entire memory plane. It has however been represented in the point memory itself since its presence is essential to understanding the circuit.
Enfin, deux transistors supplémentaires T6 et T7 sont prévus pour aiguiller vers les grilles des transistors à grille flottante, en mode de lecture, une tension de lecture VL. Ces transistors sont tous deux rendus conducteurs par la ligne CS* qui commande leurs grilles. Le transistor T6 relie la grille de TGF1 à la tension VL; le transistor T7 relie la grille de TGF2 à la tension VL. Là encore, les transistors T6 et T7 ne font pas nécessairement partie d'un point mémoire spécifique : ils peuvent être communs à plusieurs transistors à grille flottante raccordés à une même ligne de bit (ou communs à toute cette ligne). Mais un transistor T6 ou T7 ne peut pas être commun à deux lignes de bit différentes, et en particulier pas commun aux lignes BL1 et BL2. Finally, two additional transistors T6 and T7 are provided to direct a reading voltage VL towards the gates of the floating gate transistors. These transistors are both made conductive by the line CS * which controls their gates. The transistor T6 connects the gate of TGF1 to the voltage VL; the transistor T7 connects the gate of TGF2 to the voltage VL. Here again, the transistors T6 and T7 are not necessarily part of a specific memory point: they can be common to several floating gate transistors connected to the same bit line (or common to this whole line). However, a transistor T6 or T7 cannot be common to two different bit lines, and in particular not common to lines BL1 and BL2.
Le point mémoire comporte donc en général six transistors : les deux transistors à grille flottante
TGF1, TGF2, les deux transistors de sélection TS1 et
TS2, et les transistors de connexion auxiliaires T3 et
T4. Et la mémoire comporte des lignes de commande ou d'amenée de potentiel
- la ligne de mot WL (classique) qui commande la sélection d'un mot ou de toute une rangée de points et qui est reliée à un décodeur d'adresse permettant de sélectionner le mot ou la rangée désirée;
- une ligne de bit BL1 (classique) reliée à toute une colonne de points mémoire;
- une ligne de bit auxiliaire BL2 qui transporte, en mode de programmation et d'effacement, des niveaux logiques complémentaires de ceux qui sont transmis par la ligne BL1 (0 volt s'il y a 20 volts sur
BL1 et 20 volts s'il y a 0 volts sur Bol);;
- une ligne CS de commande de programmation et effacement, qui n'est pas liée à une rangée ou une colonne de points mémoire mais qui peut servir pour tout le plan mémoire (ce qui veut dire qu'on peut l'amener indifféremment par une rangée ou une colonne physique, sans lien avec l'adressage d'une rangée ou d'une colonne de points mémoire);
- une ligne de commande de lecture CS* qui transporte un niveau complémentaire de celui de la ligne
CS et qui peut aussi servir pour tout le plan mémoire;
- et enfin, une ligne d'application de la tension de lecture VL, et une ligne pour amener la tension Vss de masse; ces deux lignes ne sont pas liées non plus à l'adressage d'un point mémoire et peuvent donc aussi être amenées indifféremment par une rangée ou une colonne.The memory point therefore generally comprises six transistors: the two floating gate transistors
TGF1, TGF2, the two selection transistors TS1 and
TS2, and the auxiliary connection transistors T3 and
T4. And the memory includes command lines or potential supply lines
- the word line WL (conventional) which controls the selection of a word or of a whole row of dots and which is connected to an address decoder making it possible to select the desired word or row;
- a bit line BL1 (conventional) connected to an entire column of memory points;
- an auxiliary bit line BL2 which carries, in programming and erasing mode, logical levels complementary to those transmitted by the line BL1 (0 volts if there is 20 volts on
BL1 and 20 volts if there is 0 volts on Bol) ;;
- a CS command line for programming and erasing, which is not linked to a row or a column of memory points but which can be used for the entire memory plane (which means that it can be brought up indifferently by a physical row or column, unrelated to the addressing of a row or column of memory points);
- a CS * read command line which carries a level complementary to that of the line
CS and which can also be used for the entire memory plan;
- And finally, a line for applying the reading voltage VL, and a line for bringing the voltage Vss to ground; these two lines are also not linked to the addressing of a memory point and can therefore also be brought indifferently by a row or a column.
Il suffit maintenant, pour appliquer les tensions d'effacement et de programmation, d'amener la tension désirée sur la ligne de bit BL1 (et un niveau complémentaire systématiquement sur la ligne auxiliaire
BL2).Now, to apply the erasing and programming voltages, simply bring the desired voltage to the bit line BL1 (and a complementary level systematically on the auxiliary line
BL2).
De plus, on va voir que l'écriture d'un mot sélectionné peut se faire en une seule étape; il n'est pas nécessaire d'effacer d'abord tout le mot avant de programmer les points du mot qui doivent être programmes. In addition, we will see that writing a selected word can be done in a single step; it is not necessary to erase the entire word first before programming the points of the word which must be programmed.
Le fonctionnement détaillé de la mémoire est le suivant
A. En effacement.The detailed memory operation is as follows
A. In erasure.
La ligne de commande de mode CS est portée à un niveau de potentiel Vpp, Vpp étant la tension de programmation, par exemple de 20 volts. La ligne CS* est portée à la masse (0 volt). The CS mode command line is brought to a potential level Vpp, Vpp being the programming voltage, for example of 20 volts. The line CS * is brought to earth (0 volts).
La ligne de mot WL est portée à Vpp pour les mots à effacer. Elle reste à 0 pour les autres. La ligne de bit BL1 est portée à 0 (Vss) pour les mots à effacer; la ligne de bit auxiliaire BL2 est portée au contraire à la tension de programmation Vpp. The word line WL is brought to Vpp for the words to be deleted. It remains at 0 for the others. The bit line BL1 is brought to 0 (Vss) for the words to be erased; on the contrary, the auxiliary bit line BL2 is brought to the programming voltage Vpp.
Il en résulte que les sources des transistors à grille flottante sont en haute impédance (transistor T5 bloqué). Les transistors T3 et T4 sont tous deux conducteurs. Le transistor TGF1 reçoit sur son drain, par la ligne BL1, une tension nulle, et il reçoit sur sa grille de commande la tension Vpp, par la ligne BL2 et le transistor T4. As a result, the sources of the floating gate transistors are at high impedance (transistor T5 blocked). The transistors T3 and T4 are both conductive. The transistor TGF1 receives on its drain, by the line BL1, a zero voltage, and it receives on its control gate the voltage Vpp, by the line BL2 and the transistor T4.
Par ailleurs, le transistor TGF2 est bloqué car sa grille de commande est portée à Vss (à travers BL1 et le transistor T3). La source des transistors TGF1 et TGF2 reste donc bien en haute impédance. Furthermore, the transistor TGF2 is blocked because its control gate is brought to Vss (through BL1 and the transistor T3). The source of the TGF1 and TGF2 transistors therefore remains at high impedance.
Le transistor TGF1 se trouve alors dans des conditions d'effacement puisque son drain est à Vss et sa grille de commande à Vpp. The transistor TGF1 is then in erasure conditions since its drain is at Vss and its control gate at Vpp.
Pendant ce temps, le transistor TGF2 a au contraire son drain à Vpp et sa grille à Vss,sa source étant en haute impédance. Il est dans des conditions de programmation et sa grille flottante se charge en conséquence. During this time, the transistor TGF2 has on the contrary its drain at Vpp and its gate at Vss, its source being at high impedance. It is in programming conditions and its floating grid loads accordingly.
On aboutit à l'état suivant : le transistor TGF1 est effacé et le transistor TGF2 programmé. Les transistors des mots non sélectionnés par la ligne de mot WL ne sont pas affectés puisque leurs drains, leurs grilles et leurs sources restent en haute impédance (blocage par les transistors de sélection TS1 et TS2). We arrive at the following state: the transistor TGF1 is erased and the transistor TGF2 programmed. The transistors of words not selected by the word line WL are not affected since their drains, their grids and their sources remain at high impedance (blocking by the selection transistors TS1 and TS2).
L'état "effacé" du point mémoire sera donc caractérisé par un état effacé du transistor TGF1 et un état programmé du transistor TGF2. The "erased" state of the memory point will therefore be characterized by an erased state of the transistor TGF1 and a programmed state of the transistor TGF2.
B. En programmation. B. In programming.
En programmation, on a toujours l'application de la commande CS à Vpp et de la commande CS* à 0; la sélection d'un mot à écrire se fait par la ligne de mot
WL portée à Vpp pour le mot à écrire, à Vss=0 pour les autres.In programming, there is always the application of the command CS to Vpp and of the command CS * to 0; the selection of a word to write is done by the word line
WL brought to Vpp for the word to write, to Vss = 0 for the others.
Ce mode est symétrique du précédent, en ce sens qu'on applique maintenant une tension Vpp sur la ligne de bit BLI et une tension complémentaire Vss sur la ligne auxiliaire BL2. Le transistor TGF1 est alors programmé en même temps que le transistor TGF2 est effacé. Les transistors des mots non sélectionnés sont protégés : ils ne reçoivent pas de tension Vpp, ni sur leur grille ni sur leur drain. This mode is symmetrical to the previous one, in the sense that a voltage Vpp is now applied to the bit line BLI and a complementary voltage Vss to the auxiliary line BL2. The transistor TGF1 is then programmed at the same time as the transistor TGF2 is erased. The transistors of unselected words are protected: they do not receive a voltage Vpp, neither on their gate nor on their drain.
L'état "programmé" du point mémoire est donc caractérisé par un état programmé du transistor TGF1 et un état effacé du transistor TGF2; c'est l'état complémentaire du précédent. The "programmed" state of the memory point is therefore characterized by a programmed state of the transistor TGF1 and an erased state of the transistor TGF2; it is the complementary state of the preceding.
C. En mode de lecture. C. In playback mode.
En mode de lecture, on inverse la ligne de commande
CS qui passe à Vss tandis que CS* passe à un niveau logique complémentaire.In read mode, the command line is inverted
CS which passes to Vss while CS * passes to a complementary logical level.
On notera que le niveau de tension physique sur CS* n'a pas besoin d'être de 20 volts. Il peut être égal à un niveau classique Vcc de 5 volts ou moins. En effet, en mode de lecture on n'utilise plus la tension de programmation Vpp et on travaille uniquement avec des tensions inférieures à 5 volts en général. Il suffit donc de tensions de 5 volts pour commander les transmissions de tensions sur les lignes. Note that the physical voltage level on CS * need not be 20 volts. It can be equal to a classic Vcc level of 5 volts or less. Indeed, in reading mode we no longer use the programming voltage Vpp and we only work with voltages below 5 volts in general. It therefore takes voltages of 5 volts to control the voltage transmissions on the lines.
Les transistors T3 et T4 sont bloqués et déconnectent donc les liaisons grille-drain entre les transistors à grille flottante. Le transistor T5 est rendu conducteur et met à la masse les sources des transistors à grille flottante TGF1 et TGF2. The transistors T3 and T4 are blocked and therefore disconnect the gate-drain links between the floating gate transistors. The transistor T5 is made conductive and earths the sources of the floating gate transistors TGF1 and TGF2.
Enfin, les transistors T6 et T7 sont rendus conducteurs et appliquent la tension de lecture VL aux grilles de commande des transistors à grille flottante. Finally, the transistors T6 and T7 are made conductive and apply the reading voltage VL to the control gates of the floating gate transistors.
Les lignes de bit BL1 et BL2 ne sont plus alimentées par des niveaux logiques complémentaires elles sont initialement préchargées à une tension Vpch commune aux deux lignes. The bit lines BL1 and BL2 are no longer supplied by additional logic levels; they are initially preloaded at a voltage Vpch common to the two lines.
La tension de lecture VL peut être de l'ordre de 1,5 volts. La tension de précharge Vpch peut être du même ordre. The reading voltage VL can be of the order of 1.5 volts. The precharge voltage Vpch can be of the same order.
Une tension de commande (par exemple Vcc) est appliquée sur la ligne de mot WL correspondant à un mot à lire, pour rendre conducteur les transistors TS1 et
TS2 du mot sélectionné.A control voltage (for example Vcc) is applied to the word line WL corresponding to a word to be read, to make the transistors TS1 and
TS2 of the selected word.
Selon l'état de programmation du point mémoire (état "programmé" dans lequel la grille flottante de
TGF1 a été programmée et celle de TGF2 effacée, ou état "effacé" dans lequel la grille de TGF1 est effacée et celle de TGF2 programmée), un amplificateur différentiel connecté aux lignes de bit BL1 et BL2 basculera dans un sens ou dans un autre et permettra de détecter l'information mémorisée.According to the programming state of the memory point ("programmed" state in which the floating grid of
TGF1 has been programmed and that of TGF2 erased, or "erased" state in which the gate of TGF1 is erased and that of TGF2 programmed), a differential amplifier connected to the bit lines BL1 and BL2 will switch in one direction or another and will detect the stored information.
On peut remarquer que l'effacement et la programmation peuvent s'effectuer simultanément. En effet, les sources des transistors TGF1 et TGF2 restent en haute impédance; et on a obligatoirement Vpp sur une grille de transistor et Vss sur l'autre, ainsi que Vss sur un drain et Vpp sur l'autre, ceci en choisissant seulement une valeur de tension (celle de la ligne BL1, et par déduction celle de la ligne BL2). Note that erasing and programming can be done simultaneously. Indeed, the sources of the transistors TGF1 and TGF2 remain at high impedance; and there is necessarily Vpp on a transistor gate and Vss on the other, as well as Vss on a drain and Vpp on the other, this by choosing only a voltage value (that of line BL1, and by deduction that of line BL2).
La structure de mémoire selon l'invention est particulièrement intéressante pour les mémoires de faible capacité dans lesquelles la surface des circuits d'aiguillage des tensions Vpp est largement supérieure à la surface des points mémoire proprement dits : le point mémoire selon l'invention est plus encombrant qu'un point classique puisqu'il comporte deux transistors à grille flottante, mais il permet de réduire considérablement la surface des circuits de commande puisque la seule tension à aiguiller bit par bit en mode d'écriture est la tension Vpp ou 0 sur la ligne BL1. The memory structure according to the invention is particularly advantageous for low capacity memories in which the area of the switching circuits of the voltages Vpp is much greater than the area of the memory points themselves: the memory point according to the invention is more bulky than a conventional point since it comprises two floating gate transistors, but it makes it possible to considerably reduce the surface of the control circuits since the only voltage to be switched bit by bit in write mode is the voltage Vpp or 0 on the line BL1.
Une variante de réalisation de l'invention, représentée à la figure 3, consiste à connecter le transistor T3 entre le drain du transistor de sélection
TS1 et la grille de TGF2; et le transistor T4 entre le drain de TS2 et la grille de TGF1. La seule différence en mode d'écriture est alors que, pour les mots non sélectionnés, les transistors à grille flottante ont une tension de 20 volts ou 0 volts sur leur grille de commande. Mais comme ils ont leur source et leur drain en haute impédance (isolée par TS1, TS2, T5), ils ne risquent pas d'être programmés ou effacés. An alternative embodiment of the invention, represented in FIG. 3, consists in connecting the transistor T3 between the drain of the selection transistor
TS1 and the TGF2 grid; and the transistor T4 between the drain of TS2 and the gate of TGF1. The only difference in writing mode is that, for unselected words, the floating gate transistors have a voltage of 20 volts or 0 volts on their control gate. But since they have their source and their drain in high impedance (isolated by TS1, TS2, T5), they are not likely to be programmed or erased.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9007294A FR2663147A1 (en) | 1990-06-12 | 1990-06-12 | Floating-gate dual-transistor programmable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9007294A FR2663147A1 (en) | 1990-06-12 | 1990-06-12 | Floating-gate dual-transistor programmable memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2663147A1 true FR2663147A1 (en) | 1991-12-13 |
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ID=9397514
Family Applications (1)
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|---|---|---|---|
| FR9007294A Pending FR2663147A1 (en) | 1990-06-12 | 1990-06-12 | Floating-gate dual-transistor programmable memory |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2663147A1 (en) |
Cited By (1)
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