FR2662885A1 - Device for time-based multiplexing of plesiochronous digital trains - Google Patents
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Abstract
Description
Dispositif de multiplexage temporel de trains numériques plésiochrones
La présente invention concerne un dispositif de multiplexage temporel de trains numériques plesiochrones.Time division multiplexing device for plesiochronous digital trains
The present invention relates to a time division multiplexing device for plesiochronous digital trains.
Dans un tel dispositif, on effectue, avant le multiplexage proprement dit des trains numériques entrants, qui s'effectue lui-même au rythme d'un signal d'horloge local lié au dispositif considéré, une mise en synchronisme de ces différents trains entrants par rapport à un signal d'horloge local dérivé du précédent, qui se traduit par une adjonction aux signaux constituant ces trains, dits signaux d'information, de signaux dits de justification permettant d'adapter le débit de ces signaux d'information au débit offert pour leur transmission sur le train numérique sortant de l'équipement considéré. In such a device, it is carried out, prior to the actual multiplexing of the incoming digital streams, which is itself carried out at the rate of a local clock signal linked to the device in question, a setting in synchronism of these different incoming trains by relative to a local clock signal derived from the preceding, which results in an addition to the signals constituting these trains, said information signals, so-called justification signals to adapt the flow of these information signals to the offered bit rate for their transmission on the digital train leaving the equipment in question.
Le débit du train numérique sortant est par ailleurs supérieur à la somme des débits des trains entrants ainsi justifiés, afin de permettre une insertion sur ce train numérique sortant de signaux dits d'insertion systématique tels que des signaux dits de verrouillage de trame, de service ou d'indication de justification. The output of the outgoing digital train is also greater than the sum of the incoming train speeds thus justified, in order to allow insertion on this digital train coming out of so-called systematic insertion signals such as so-called frame alignment and service signals. or indication of justification.
Les emplacements réservés aux signaux d'information, de justification et d'insertion systématique sont définis par un format de transmission qui est propre à un débit d'entrée et à un débit de sortie et qui détermine sur des intervalles de temps répétitifs appelés trames, les emplacements temporels réservés à ces différents signaux. The locations reserved for information, justification and systematic insertion signals are defined by a transmission format which is specific to an input rate and an output rate and which determines over repetitive time intervals called frames. the time slots reserved for these different signals.
Divers formats de transmission ont ainsi été recommandés par le
CCITT pour divers débits d'entrée et de sortie d'un dispositif de multiplexage. I1 a par exemple été défini un format de transmission à 8448 kbit/s de signaux multiplex issus du multiplexage de quatre affluents numériques à 2048 kbit/s. I1 a également été défini un format de transmission à 34368 kbit/s pour la transmission de signaux multiplex issus du multiplexage de quatre affluents numériques à 8448 kbit/s. I1 n?a en revanche pas été défini de format pour la transmission à 34368 kbit/s de signaux multiplex issus directement du multiplexage de seize affluents numériques à 2048 kbit/s.Various transmission formats have been recommended by the
CCITT for various input and output rates of a multiplexing device. For example, a transmission format of 8448 kbit / s of multiplex signals from the multiplexing of four digital tributaries at 2048 kbit / s has been defined. A 34368 kbit / s transmission format has also been defined for the transmission of multiplex signals from the multiplexing of four 8448 kbit / s digital tributaries. However, no format has been defined for the 34368 kbit / s transmission of multiplex signals coming directly from the multiplexing of sixteen digital tributaries at 2048 kbit / s.
Pour réaliser une telle opération, on réalise actuellement successivement les deux opérations indiquées ci-dessus. Suivant les principes rappelés ci-dessus, on utilise donc habituellement deux oscillateurs locaux, un à 8448 kHz fournissant un signal d'horloge de référence à cette fréquence de 8448 kHz pour la première opération et un à 34368 kHz fournissant un signal d'horloge de référence à cette fréquence de 34368 kHz pour la deuxième opération, le signal d'horloge de référence issu de chacun de ces oscillateurs locaux étant utilisé, d'une part après division de sa fréquence dans un rapport déterminé (égal ici à 4 pour chacune des opérations) pour constituer, après blocage des impulsions du signal d'horloge ainsi obtenu aux emplacement temporels réservés aux signaux d'insertion systématique, une référence en vue de la justification des différents trains plésiochrones à multiplexer pour l'opération considérée, et d'autre part directement pour commander le multiplexage synchrone des trains ainsi justifiés pour l'opération considérée. To perform such an operation, the two operations indicated above are successively carried out. According to the principles recalled above, two local oscillators are therefore usually used, one at 8448 kHz providing a reference clock signal at this frequency of 8448 kHz for the first operation and one at 34368 kHz providing a clock signal of reference to this frequency 34368 kHz for the second operation, the reference clock signal from each of these local oscillators being used, firstly after division of its frequency in a given ratio (here equal to 4 for each of operations) to constitute, after blocking the pulses of the clock signal thus obtained at the time slots reserved for systematic insertion signals, a reference for the justification of the various plesiochronous trains to be multiplexed for the operation in question, and other directly to control the synchronous multiplexing of the trains thus justified for the operation in question.
L'accroissement du nombre d'oscillateurs locaux dans les équipements de multiplexage numériques constitue cependant un inconvénient, car ces éléments, devant être d'une très grande précision, sont coûteux, et sont par ailleurs non intégrables. Increasing the number of local oscillators in digital multiplexing equipment, however, is a disadvantage, because these elements, having to be very accurate, are expensive, and are otherwise not integrable.
La présente invention a pour objet un dispositif de multiplexage numérique permettant d'éviter cet inconvénient. The present invention relates to a digital multiplexing device to avoid this disadvantage.
La présente invention a pour objet un dispositif de multiplexage temporel de trains numériques plésiochrones, ce dispositif comportant en cascade une série de moyens de formation de trains numériques multiplexés dont au moins un pour la formation de trains numériques multiplexés intermédiaires de débit compris entre le débit des trains numériques d'entrée et le débit du train numérique de sortie dudit dispositif, lesdits moyens de formation de trains numériques multiplexés comportant chacun des moyens de justification pour adapter le débit de leurs trains entrants au débit offert pour la transmission de ces trains sur leur train sortant, et des moyens de multiplexage en un train sortant des signaux issus des trains entrants ainsi justifiés ainsi que de signaux d'insertion systématique, lesdits moyens de formation de trains numériques multiplexés de la série étant commandés respectivement par des signaux d'horloge de référence, de fréquences correspondant respectivement aux débits des trains sortants de ces différents moyens de formation. The subject of the present invention is a temporal multiplexing device for plesiochronous digital trains, this device comprising in cascade a series of multiplexed digital train formation means, at least one of which for the formation of intermediate multiplexed digital flow trains comprised between the bit rate of digital input trains and the output digital train rate of said device, said multiplexed digital train formation means each including means of justification for adapting the flow of their incoming trains to the offered bit rate for the transmission of these trains on their train outgoing, and multiplexing means in a train outputting the signals from the trains thus justified as well as systematic insertion signals, said multiplexed digital train forming means of the series being controlled respectively by reference clock signals , of corresponding frequencies specifically to the outgoing train rates of these different training means.
Suivant l'invention ce dispositif est essentiellement caractérisé en ce que les signaux d'horloge de référence relatifs aux différents moyens de formation de trains numériques multiplexés sont issus d'un oscillateur unique, soit directement si la fréquence de cet oscillateur correspond exactement à la fréquence recherchée, soit à travers un moyen de génération de la fréquence recherchée à partir de la fréquence de cet oscillateur dans le cas contraire, et en ce que lesdits moyens de justification sont, pour les moyens de formation de trains numériques multiplexés situés le plus en amont de ce dispositif, des moyens de justification conditionnelle, soumise à une comparaison de phase permanente entre le signal d'horloge associé à chaque train entrant et un signal d'horloge issu du signal d'horloge de référence de ces moyens de formation situés le plus en amont, et pour les autres, des moyens de justification systématique, fonction uniquement de la différence, qui est fixe, entre le débit des trains à multiplexer et le débit offert pour leur transmission sur le train multiplexé. According to the invention, this device is essentially characterized in that the reference clock signals relating to the various multiplexed digital train formation means come from a single oscillator, or directly if the frequency of this oscillator corresponds exactly to the frequency sought, or through a means of generating the desired frequency from the frequency of this oscillator in the opposite case, and in that said means of justification are, for the most upstream multiplexed digital train formation means of this device, conditional justification means, subjected to a permanent phase comparison between the clock signal associated with each incoming train and a clock signal derived from the reference clock signal of these training means located the most upstream, and for the others, means of systematic justification, function only of the difference, which is fixed, between the bit rate of the trains to be multiplexed and the offered bit rate for their transmission on the multiplexed train.
Suivant une autre caractéristique de l'invention, lesdits trains étant structurés en trames répétitives ayant un emplacement d'élément binaire d'opportunité de justification par trame, lesdits moyens de justification systématique comportent des moyens pour effectuer une justification "x" trames sur "y" trames de sortie des moyens de formation de trains numériques incluant ces moyens de justification, avec
x = E - PE (E)
y
où "ds" désigne le débit des trains de sortie desdits moyens, "de" le débit des trains d'entrée desdits moyens, "n" le nombre de trains entrants multiplexés par lesdits moyens, M le nombre d'éléments binaires par trame du train de sortie desdits moyens, PE(E) la partie entière du nombre E, et x et y des nombres entiers. According to another characteristic of the invention, said trains being structured in repetitive frames having a bit location of justification opportunity per frame, said means of systematic justification include means for performing justification "x" frames on "y". "output frames of the digital train formation means including these means of justification, with
x = E - PE (E)
there
where "ds" designates the flow rate of the output trains of said means, "of" the flow rate of the input trains of said means, "n" the number of incoming trains multiplexed by said means, M the number of bits per frame of the output of said means, PE (E) the integer part of the number E, and x and y integers.
Suivant une autre caractéristique de l'invention, la fréquence de l'horloge issue dudit oscillateur unique étant égale à
Fl, et ladite fréquence recherchée étant égale à F2, avec F2 < Fl et non sous-multiple entier de Fl, ledit moyen de génération de fréquence comporte un diviseur de fréquence par un nombre entier fournissant la fréquence F2 recherchée à partir d'une fréquence F3 obtenue par soustraction d'impulsions au signal d'horloge de fréquence Fl, à la fréquence moyenne d'au moins un signal d'horloge de fréquence obtenue à partir de la fréquence Fl par division par un nombre entier.According to another characteristic of the invention, the frequency of the clock coming from said single oscillator being equal to
F1, and said desired frequency being equal to F2, with F2 <F1 and not an integer sub-multiple of F1, said frequency generating means comprises a frequency divider by an integer providing the frequency F2 sought from a frequency F3 obtained by subtracting pulses from the clock signal of frequency F1 at the average frequency of at least one frequency clock signal obtained from frequency F1 by division by an integer.
Suivant une autre caractéristique de l'invention, les moyens de formation de trains numériques incluant des moyens de justification systématique comportent
- "n" mémoires écrites avec les signaux constitutifs des trains d'entrée de ces moyens de formation ("n" désignant le nombre de ces trains d'entrée) au rythme d'un signal d'horloge de fréquence correspondant au débit de ces trains et obtenue à partir dudit oscillateur unique,
- un moyen de multiplexage aux entrées duquel sont appliquées d'une part les signaux lus dans ces mémoires, d'autre part des valeurs binaires "o" et "1" pour la création des signaux d'insertion systématique correspondante, incluant des signaux de justification systématique, et en sortie duquel est obtenu le train sortant pour les moyens de formation considérée,
- un moyen de commande de ce moyen de multiplexage, piloté par le signal d'horloge de référence des moyens considérés de formation de trains numériques multiplexés pour sélectionner l'une de ses entrées en fonction du format du train sortant considéré, la lecture de chacune des "n" mémoires étant par ailleurs commandée par la sélection de l'entrée de ce moyen de multiplexage recevant les signaux lus dans cette mémoire.According to another characteristic of the invention, the digital train formation means including systematic justification means comprise
"n" memories written with the constituent signals of the input trains of these forming means ("n" denoting the number of these input streams) at the rate of a frequency clock signal corresponding to the flow rate of these trains and obtained from said single oscillator,
a multiplexing means at the inputs of which are applied on the one hand the signals read in these memories, on the other hand binary values "o" and "1" for the creation of the corresponding systematic insertion signals, including signals of systematic justification, and at the end of which is obtained the outgoing train for the means of formation considered,
a means for controlling this multiplexing means, driven by the reference clock signal of the means considered for forming multiplexed digital trains to select one of its inputs as a function of the format of the outgoing train under consideration, the reading of each "N" memories being moreover controlled by the selection of the input of this multiplexing means receiving the signals read in this memory.
D'autres objets et caractéristiques de la présente invention apparaîtront à la lecture de la description suivante d'un exemple de réalisation, faite en relation avec les dessins ci-annexés dans lesquels - la figure 1 est un schéma de principe d'un dispositif de multiplexage suivant l'invention - la figure 2 est un schéma des moyens de justification conditionnelle, inclus dans les moyens de formation de trains numériques multiplexés situés le plus en amont du dispositif - la figure 3 est un schéma des moyens de formation de trains numériques incluant des moyens de justification systématique - la figure 4 est un schéma d'un circuit de commande de multiplexage pour des moyens de formation de trains numériques incluant des moyens de justification systématique - la figure 5 est un diagramme illustrant la constitution des trames d'un train numérique à 34368 kbit/s - la figure 6 est un chronogramme de fonctionnement d'un circuit de commande de justification systématique inclus dans le circuit de commande représenté sur la figure 4 - la figure 7 est un tableau illustrant le mode de commande réalisé par le circuit de commande représenté sur la figure 4 - la figure 8 est un schéma de principe d'un circuit de génération de fréquence utilisé dans un dispositif suivant l'invention ; - la figure 9 est un schéma détaillé du circuit de génération de fréquence représenté sur la figure 8. Other objects and features of the present invention will appear on reading the following description of an exemplary embodiment, with reference to the accompanying drawings, in which - FIG. 1 is a block diagram of a device of FIG. FIG. 2 is a diagram of the conditional justification means included in the multiplexed digital train formation means located furthest upstream of the device. FIG. 3 is a diagram of the digital train formation means including systematic justification means - FIG. 4 is a diagram of a multiplexing control circuit for digital train formation means including systematic justification means - FIG. 5 is a diagram illustrating the constitution of the frames of a train 34368 kbit / s digital - FIG. 6 is a timing diagram of a systematic justification control circuit i Included in the control circuit shown in FIG. 4 - FIG. 7 is a table illustrating the control mode realized by the control circuit shown in FIG. 4; FIG. 8 is a block diagram of a circuit for generating frequency used in a device according to the invention; FIG. 9 is a detailed diagram of the frequency generating circuit shown in FIG. 8.
A titre d'exemple, on décrit dans ce qui suit un dispositif assurant le multiplexage de 16 trains entrants à 2048 kbit/s en un train sortant à 34368 kbit/s, avec formation de 4 trains intermédiaires à 8448 kbit/s, le train sortant à 34368 kbit/s et les 4 trains intermédiaires à 8448 kbit/s respectant les formats de transmission à ces débits recommandés par le CCITT. By way of example, a device providing multiplexing of 16 incoming trains at 2048 kbit / s in a train output at 34368 kbit / s, with formation of 4 intermediate trains at 8448 kbit / s, the train is described below. outgoing at 34368 kbit / s and the 4 intermediate trains at 8448 kbit / s respecting the transmission formats at these speeds recommended by the CCITT.
Le dispositif de multiplexage représenté sur la figure 1 comporte des moyens 1 de formation de 4 trains numériques intermédiaires TI1 à TI4 à 8448 kbit/s à partir de 16 trains numériques entrants TE1 à TE16 à 2048 kbit/s et des moyens 2 de formation d'un train numérique sortant TS à 34368 kbit/s à partir des 4 trains numériques intermédiaires TI1 à TI4 à 8448 kbit/s issus des moyens 1. The multiplexing device represented in FIG. 1 comprises means 1 for forming 4 intermediate digital trains TI1 to TI4 at 8448 kbit / s from 16 incoming digital trains TE1 to TE16 at 2048 kbit / s and means 2 for forming a digital outgoing train TS at 34368 kbit / s from the 4 intermediate trains TI1 to TI4 at 8448 kbit / s from the means 1.
Ces moyens 1 et 2 sont respectivement pilotés par des signaux d'horloge de référence H8 et H34 à 8448 kHz et 34368 kHz respectivement obtenus à partir d'un oscillateur unique 7 à 34368 kHz. These means 1 and 2 are respectively driven by reference clock signals H8 and H34 at 8448 kHz and 34368 kHz respectively obtained from a single oscillator 7 at 34368 kHz.
Les moyens 1 comportent un ensemble de 4 modules 11, 12, 1 14 sur lesquels sont appliqués les 16 trains entrants TE1... TE16 accompagnés de leurs signaux de rythme respectifs HEl...HE16 à raison de 4 trains entrants par module, et dont un seul, 11 par exemple, sur lequel sont appliqués les trains entrants TE1, TE2, TE3, TE4, est maintenant décrit, les autres étant identiques. The means 1 comprise a set of 4 modules 11, 12, 1 14 on which are applied the 16 incoming trains TE1 ... TE16 accompanied by their respective timing signals HE1 ... HE16 at the rate of 4 incoming trains per module, and of which only one, for example, on which the incoming trains TE1, TE2, TE3, TE4 are applied, is now described, the others being identical.
Ce module 11 comporte des moyens de justification 31' 32' 33' 34 permettant chacun d'adapter le débit de l'un des trains entrants TE1, TE2, TE3, TE4, au débit offert pour sa transmission sur le train intermédiaire TI1 issu de ce module. This module 11 includes justification means 31 '32' 33 '34, each of which makes it possible to adapt the bit rate of one of the incoming trains TE1, TE2, TE3, TE4 to the bit rate offered for transmission on the intermediate train TI1 issuing from this module.
Les moyens de justification 31 32' 33 34 sont des moyens de justification dite conditionnelle, c'est-à-dire soumise à une comparaison permanente entre la phase du signal d'horloge associé au train entrant correspondant et la phase d'un signal d'horloge lié au dispositif de multiplexage, les phases de ces deux signaux d'horloge étant en effet susceptibles de fluctuer de façon indépendante au cours du temps. The justification means 31 32 '33 34 are so-called conditional justification means, that is to say subject to a permanent comparison between the phase of the clock signal associated with the corresponding incoming train and the phase of a signal of clock related to the multiplexing device, the phases of these two clock signals being indeed able to fluctuate independently over time.
Les moyens de justification 31' 32' 33 34 ont tous la même constitution. Les moyens 31 par exemple comportent, comme représenté sur la figure 2, une mémoire tampon 41 qui est écrite avec les signaux incidents issus du train TE1, au rythme d'un signal d'horloge d'écriture constitué par le signal de rythme HE1 associé à ces signaux, et qui est lue au rythme d'un signal d'horloge de lecture HL1 obtenu à partir d'un signal d'horloge HL'2 à 2048 kHz lié au dispositif considéré, en la bloquant, ou non, au moyen d'un circuit de blocage 51' suivant le résultat de la comparaison de phase entre l'horloge d'écriture HE1 et l'horloge de lecture HL1, effectuée par un comparateur de phase 61. The means of justification 31 '32' 33 34 all have the same constitution. The means 31 for example comprise, as represented in FIG. 2, a buffer memory 41 which is written with the incident signals originating from the train TE1, at the rate of a write clock signal constituted by the associated rhythm signal HE1. to these signals, and which is read at the rate of a read clock signal HL1 obtained from a clock signal HL'2 at 2048 kHz linked to the device in question, by blocking it, or not, by means of a blocking circuit 51 'according to the result of the phase comparison between the write clock HE1 and the read clock HL1, performed by a phase comparator 61.
Comme illustré sur la figure 1, le signal d'horloge HL'2 à 2048 kHz, qui est commun à l'ensemble des moyens de justification de l'ensemble des modules 1 12, 13, 14, est lui-même obtenu, à partir du signal d'horloge de référence H8 par - division par 4 de la fréquence du signal d'horloge H8, au moyen d'un diviseur de fréquence 9, - blocage, au moyen d'un circuit de blocage 10, du signal d'horloge
HL"2 issu du diviseur de fréquence 9 aux emplacements correspondants aux signaux d'insertion systématique pour un train à 8448 kbit/s, ces emplacements étant indiqués par un circuit 11 d'indication d'emplacements réservés aux signaux d'insertion systématique sur lequel est également appliqué le signal d'horloge H8.As illustrated in FIG. 1, the clock signal HL'2 at 2048 kHz, which is common to all the means for justifying all of the modules 1 12, 13, 14, is itself obtained at from the reference clock signal H8 by division by 4 of the frequency of the clock signal H8, by means of a frequency divider 9, - blocking, by means of a blocking circuit 10, of the signal of 'clock
HL "2 from the frequency divider 9 at the locations corresponding to the systematic insertion signals for a 8448 kbit / s train, these locations being indicated by a location indication circuit 11 reserved for systematic insertion signals on which is also applied the clock signal H8.
Le signal d'horloge H8 à 8448 kHz est lui-même obtenu à partir du signal d'horloge H34 à 34368 kHz délivré par l'oscillateur 7, unique pour le dispositif de multiplexage considéré, au moyen d'un circuit de génération 8 qui sera décrit ultérieurement. The clock signal H8 at 8448 kHz is itself obtained from the clock signal H34 at 34368 kHz delivered by the oscillator 7, which is unique for the multiplexing device under consideration, by means of a generation circuit 8 which will be described later.
Comme illustré sur la figure 1 le module 11 comporte également un moyen de multiplexage 121, à des premières entrées de données duquel sont appliqués les signaux sous forme série issus de la mémoire tampon 41, et à des deuxièmes entrées de données duquel sont appliquées des signaux logiques de valeurs "o" et "1" permettant de créer les valeurs souhaitées pour les signaux d'insertion systématique. As illustrated in FIG. 1, the module 11 also comprises a multiplexing means 121, at first data inputs from which the signals in serial form originating from the buffer memory 41 are applied, and at second data inputs from which signals are applied. Logic values "o" and "1" to create the desired values for systematic insertion signals.
Ce moyen de multiplexage 121 est commandé par un circuit de commande 13 qui est commun à l'ensemble des moyens de multiplexage 121, 122, 123, 124 des modules 11 12, 13, 14 et qui reçoit lui-même le signal d'horloge H8 à 8448 kHz issu du circuit de génération 8, et qui, de façon connue, à partir du format de trame des trains intermédiaires à 8448 kbit/s, détermine si l'emplacement temporel qui se présente sur la trame de chacun des trains intermédiaires à 8448 kbit/s à délivrer en sortie des moyens de multiplexage 121 à 124 respectivement, doit être occupé par un signal d'insertion systématique, et lequel, ou par un signal d'information ou de justification issu de la lecture des mémoires-tampons telles que
Les trains intermédiaires à 8448 kbit/s issus des moyens de multiplexage 121, 122, 123, 124 sont appliqués à des entrées du moyen 2 de formation du train numérique sortant à 34368 kbit/s.This multiplexing means 121 is controlled by a control circuit 13 which is common to all the multiplexing means 121, 122, 123, 124 of the modules 11 12, 13, 14 and which itself receives the clock signal. H8 at 8448 kHz from the generation circuit 8, and which, in a known manner, from the frame format of the intermediate trains at 8448 kbit / s, determines whether the temporal location which is present on the frame of each of the intermediate trains at 8448 kbit / s to output multiplexing means 121 to 124 respectively, must be occupied by a systematic insertion signal, and which, or by an information signal or justification from the reading of the buffer memories as
The intermediate 8448 kbit / s trains coming from the multiplexing means 121, 122, 123, 124 are applied to inputs of the digital outgoing train formation means 2 at 34368 kbit / s.
Ce moyen 2 comporte, comme représenté sur la figure 3, un ensemble de quatre mémoires 141, 142, 143, 144 constituées par exemple par quatre registres à décalage, qui sont écrits respectivement avec les signaux issus des quatre trains intermédiaires TI1, TI2, TI3, TI4, et qui sont commandés par le signal d'horloge H8 à 8448 kHz issu du circuit de génération 8. Les sorties de ces registres à décalage sont appliquées à des premières entrées d'un moyen de multiplexage 15, à des deuxièmes entrées de données duquel sont appliquées des signaux logiques de valeurs "o" et "1" pour la création de signaux d'insertion systématique, et sur la sortie duquel est obtenu le train numérique sortant TS à 34368 kbit/s. This means 2 comprises, as represented in FIG. 3, a set of four memories 141, 142, 143, 144 constituted for example by four shift registers, which are written respectively with the signals coming from the four intermediate trains TI1, TI2, TI3 , TI4, and which are controlled by the clock signal H8 at 8448 kHz from the generation circuit 8. The outputs of these shift registers are applied to first inputs of a multiplexing means 15, to second inputs of data from which are applied logic signals of "o" and "1" values for the creation of systematic insertion signals, and on the output of which is obtained the 34368 kbit / s outgoing digital stream TS.
Les trains numériques intermédiaires TI1, TI2, TI3, TI4 à 8448 kbit/s ayant été rendus synchrones par rapport à un signal d'horloge de référence dérivé du signal d'horloge local H34 à 34368 kHz, lors de l'étape de multiplexage précédente, la justification conditionnelle classiquement effectuée à chaque étape de multiplexage est ici remplacée par une justification systématique, et les signaux d'insertion systématique comprennent alors, outre les signaux de verrouillage de trame, de service, et d'indication de justification, des signaux de justification systématique. The intermediate digital trains TI1, TI2, TI3, TI4 at 8448 kbit / s having been made synchronous with respect to a reference clock signal derived from the local clock signal H34 at 34368 kHz, during the preceding multiplexing step , the conditional justification classically performed at each multiplexing step is here replaced by a systematic justification, and the systematic insertion signals then comprise, in addition to the frame alignment signals, the service signals, and the justification indication signals, systematic justification.
Les signaux de commande du multiplexeur 15 référencés A, B,
C, D sont issus d'un circuit de commande 16 piloté par le signal d'horloge de référence H34 et qui est maintenant décrit en relation avec la figure 4.The control signals of the multiplexer 15 referenced A, B,
C, D are derived from a control circuit 16 controlled by the reference clock signal H34 and which is now described in relation to FIG. 4.
Ce circuit de commande comporte un compteur 17 modulo N, où N désigne le nombre d'éléments binaires par trame d'un train à 34368 kbit/s, fixé, suivant l'avis G751 du CCITT, égal à 1536. Ce compteur compte au rythme de la fréquence du signal d'horloge H34 à 34368 kHz issu de l'oscillateur 7. This control circuit comprises a counter 17 modulo N, where N denotes the number of bits per frame of a train at 34368 kbit / s, set, according to the G751 notice of the CCITT, equal to 1536. This counter counts at frequency of the clock frequency H34 at 34368 kHz from the oscillator 7.
En sortie du compteur 17 est disposé un décodeur 18 des états de comptage du compteur 17 correspondant aux emplacements des signaux d'insertion systématique sur un train à 34368 kbit/s, à savoir, suivant l'avis G751 du CCITT, et ainsi qu'illustré à la figure 5, - les états O à 9 correspondant à l'emplacement du mot de verrouillage de trame (MVT), - les états 10 et 11 correspondant à l'emplacement des signaux de service : alarme distante (ALD) pour l'état 10 et élément binaire de réserve (EBR) pour l'état 11, - les états 384 à 387, 768 à 771 et 1152 à 1155 correspondant à l'emplacement des signaux d'indication de justification (IJ), - les états 1156 à 1159 correspondant à l'emplacement des signaux de justification (J), lorsque ceux-ci sont utilisés. At the output of the counter 17 is a decoder 18 of the counting states of the counter 17 corresponding to the locations of the systematic insertion signals on a 34368 kbit / s train, namely, according to the CCITT G751 notice, and thus that illustrated in FIG. 5, the states 0 to 9 corresponding to the location of the frame alignment word (MVT), the states 10 and 11 corresponding to the location of the service signals: remote alarm (ALD) for the state and bit reserve (EBR) for state 11, - states 384 to 387, 768 to 771 and 1152 to 1155 corresponding to the location of the justification indication signals (IJ), - the states 1156 to 1159 corresponding to the location of the justification signals (J), when these are used.
Dans le cas présent, il s'agit d'une justification positive, c est-à-dire que de temps à autre, suivant le rapport de phase existant entre le signal d'horloge H8 associé aux trains intermédiaires entrants et le signal d'horloge de référence local H34, un élément binaire d'information de ces trains est remplacé par un élément binaire de bourrage. In the present case, it is a positive justification, that is to say that from time to time, according to the phase ratio existing between the clock signal H8 associated with the incoming intermediate trains and the signal of local reference clock H34, an information bit of these trains is replaced by a binary bit.
Ce rapport de phase n'étant pas ici susceptible de fluctuer dans le temps, la justification est systématique, c'est-à-dire les emplacements de ces éléments binaires de bourrage sont des emplacements prédéterminés dans le train sortant TS, que l'on détermine de la façon suivante. Since this phase ratio is not likely to fluctuate over time, the justification is systematic, that is to say the locations of these binary stuffing elements are predetermined locations in the outgoing train TS, which is determines in the following way.
Le débit affecté sur un train sortant à un train intermédiaire entrant complété des éléments binaires additionnels d'insertion étant égal à 34368 kbit/s , soit 8592 kbit/s, et'le nombre
4 d'éléments binaires affectés, par trame sortante, à une trame intermédiaire entrante, y compris les éléments binaires additionnels d'insertion, étant en moyenne égal à 1536 , soit 384, éléments,
4 binaires, le nombre moyen d'éléments binaires additionnels d'insertion par trame intermédiaire entrante est égal à 384 x (8592-8448) = 384 x 144 =
- - 8592
8592 8592
Or le nombre, par trame intermédiaire entrante, d'éléments binaires additionnels d'insertion autres que des éléments binaires de justification est de 6.On en déduit que le nombre moyen, par trame intermédiaire entrante, d'éléments binaires de justification est de 384 x 144 - 6, soit 78, ce qui signifie ici qu'un élément binaire de
8592 179 bourrage est inséré systématiquement 78 trames sur 179.The bit rate allocated on an outgoing gear to an incoming intermediate gear completed with additional bit insertion elements being equal to 34368 kbit / s, ie 8592 kbit / s, and the number
4 of bits allocated, per outgoing frame, to an incoming intermediate frame, including the additional bit insertion elements, being on average equal to 1536, ie 384, elements,
4 bits, the average number of additional insertion bits per incoming intermediate frame is 384 x (8592-8448) = 384 x 144 =
- - 8592
8592 8592
However, the number, by incoming intermediate frame, of additional insertion bits other than justification bits is 6. It can be deduced from this that the average number, per incoming intermediate frame, of justification bits is 384. x 144 - 6, or 78, which means here that a binary element of
8592 179 stuffing is systematically inserted 78 out of 179 frames.
Le circuit de commande 16 du multiplexeur 15 comporte ainsi un circuit 19 de détermination de trames intermédiaires entrantes à justifier qui, dans un exemple de réalisation, comporte un compteur modulo 179, référencé 20, qui reçoit un signal d'horloge HT de fréquence égale à la fréquence de trame du train numérique sortant TS (obtenu par exemple par décodage de l'état de comptage O du compteur 17 au moyen du décodeur 18), ainsi qu'un compteur modulo 26, référencé 21, qui reçoit sur son entrée d'horloge CK le signal d'horloge HT de fréquence égale à la fréquence de trame et sur son entrée de remise à zéro RAZ le signal de sortie d'un décodeur 22 d'états de comptage 156 à 179 du compteur 20. The control circuit 16 of the multiplexer 15 thus comprises a circuit 19 for determining incoming intermediate frames to be justified which, in an exemplary embodiment, comprises a modulo counter 179, referenced 20, which receives a clock signal HT of frequency equal to the frame frequency of the outgoing digital train TS (obtained for example by decoding the counting state O of the counter 17 by means of the decoder 18), and a modulo counter 26, referenced 21, which receives on its input of clock CK the clock signal HT of frequency equal to the frame rate and its reset input reset the output signal of a decoder 22 of counting states 156 to 179 of the counter 20.
Un chronogramme de fonctionnement du circuit 19 est donné sur la figure 6. Sur ce chronogramme sont représentés le signal d'horloge HT, le signal S de sortie du décodeur 22 et le signal CJ de commande de justification obtenu en sortie du compteur 21, le signal CJ présentant donc, toutes les 179 trames, 6 créneaux de même niveau, par exemple le niveau logique "1", chacun de durée 13 trames. An operating chronogram of the circuit 19 is given in FIG. 6. This timing diagram shows the clock signal HT, the output signal S of the decoder 22 and the control signal CJ obtained at the output of the counter 21. CJ signal thus having, all 179 frames, 6 slots of the same level, for example the logic level "1", each duration 13 frames.
Les emplacements réservés aux éléments binaires d'insertion systématique dans le train sortant TS sont indiqués par un niveau logique "1" du signal de sortie C d'un circuit 23 de détection d'emplacements réservés aux éléments binaires d'insertion systématique, lequel opère à partir des états de comptage du compteur 20, décodés par le décodeur 18. The locations reserved for the systematic insertion bits in the outgoing train TS are indicated by a logic level "1" of the output signal C of a location detection circuit 23 reserved for the systematic insertion bits, which operates from the counting states of the counter 20, decoded by the decoder 18.
Le circuit 23 comporte une porte "OU" 24, aux entrées de laquelle sont appliqués - les signaux E 0-3, E4, E5, E 6-9, E10, Exil, E 384-387, E 768-771,
E 1152-1155 de sortie du décodeur 18 signalant respectivement le passage du compteur 17 par les états de comptage 0-3, 4, 5, 6-9, 10, 11, 384-387, 768-771, 1152-1155, - le signal de sortie d'une porte "ET" 25 qui reçoit elle même d'une part le signal CJ de commande de justification issu du circuit 19, d'autre part le signal E 1156-1159 signalant le passage du compteur 17 par les états de comptage 1156-1159.The circuit 23 has an "OR" gate 24, at the inputs of which are applied the signals E 0-3, E4, E5, E 6-9, E10, Exile, E 384-387, E 768-771,
E 1152-1155 output decoder 18 respectively signaling the passage of the counter 17 by counting states 0-3, 4, 5, 6-9, 10, 11, 384-387, 768-771, 1152-1155, - the output signal of an "AND" gate 25 which itself receives, on the one hand, the justification control signal CJ from the circuit 19, on the other hand the signal E 1156-1159 signaling the passage of the counter 17 by the counting states 1156-1159.
Les emplacements réservés aux éléments binaires d'insertion systématique de valeur "1" sont indiqués par un niveau logique "1" du signal de sortie D d'un circuit 26 de détection d'emplacements réservés aux éléments binaires d'insertion systématique de niveau logique "1". The slots reserved for systematic insertion bits of value "1" are indicated by a logical level "1" of the output signal D of a circuit 26 for detecting locations reserved for systematic logic level insertion bits. "1".
Ce circuit 26 comporte une porte "OU" 27 aux entrées de laquelle sont appliqués - les signaux E 0-3 et E5 de sortie du décodeur 18, - les signaux de sortie de trois portes "ET" 27, 28, 29 qui reçoivent d'une part le signal de commande de justification CJ et d'autre part respectivement les signaux E 1152-1155, E 384-387, E 768-771 de sortie du décodeur 18, - les signaux de sortie de deux portes "ET" 31 et 30 qui reçoivent d'une part respectivement les signaux E10 et Ell de sortie du décodeur 18 et d'autre part respectivement des signaux CALD et CEBR de commande de mise au niveau logique "1" de l'élément binaire d'alarme distante (ALD) et de l'élément binaire de réserve (EBR). This circuit 26 comprises an "OR" gate 27 at the inputs of which are applied - the output signals E 0-3 and E5 of the decoder 18, - the output signals of three "AND" gates 27, 28, 29 which receive d on the one hand the justification control signal CJ and on the other hand respectively the signals E 1152-1155, E 384-387, E 768-771 output of the decoder 18, - the output signals of two AND gates 31 and which on the other hand respectively receive the output signals E10 and Ell of the decoder 18 and, on the other hand, respectively the logical level control signals CALD and CEBR "1" of the remote alarm binary element ( ALD) and the backup binary element (EBR).
Pour la commande du multiplexeur 15 sont également utilisés, outre les signaux logiques C et D commandant l'insertion des éléments binaires d'insertion systématique sur le train sortant TS, les signaux logiques A et B de sortie d'un compteur 32 par quatre, incrémenté par le signal d'horloge H34 à 34368 kHz issu de l'oscillateur 7 et remis à zéro par le signal logique C, les signaux logiques A et B commandant l'insertion des éléments binaires constitutifs des trains intermédiaires TI1 à TI4 sur le train sortant TS. For the control of the multiplexer 15 are also used, besides the logic signals C and D controlling the insertion of the systematic insertion bits on the outgoing train TS, the logic signals A and B output of a counter 32 by four, incremented by the clock signal H34 at 34368 kHz from the oscillator 7 and reset by the logic signal C, the logic signals A and B controlling the insertion of the bits constituting the intermediate trains TI1 to TI4 on the train outgoing TS.
Le tableau donné sur la figure 7 résume le mode de commande du multiplexeur 15 en indiquant pour les différents états des signaux
A B C D, celle des entrées de ce multiplexeur, à savoir les entrées reliées aux sorties respectives des registres à décalage qui forment les mémoires 141, 142, 143, 144 et les entrées "O", "1", qui est sélectionnée pour être mise en relation avec la sortie de ce multiplexeur pour constituer le train numérique sortant TS. Dans ce tableau, le symbole "X" désigne que la valeur binaire du signal considéré est indifférente. Par ailleurs les signaux présents sur les sorties "série" des registres à décalage qui forment les mémoires 141, 142, 143, 144 sont lus respectivement par le multiplexeur 15 lorsque les entrées de celui-ci, connectées respectivement à ces mémoires, sont sélectionnées.The table given in FIG. 7 summarizes the control mode of the multiplexer 15, indicating for the different states of the signals
ABCD, that of the inputs of this multiplexer, namely the inputs connected to the respective outputs of the shift registers which form the memories 141, 142, 143, 144 and the inputs "O", "1", which is selected to be implemented. relationship with the output of this multiplexer to form the outgoing digital train TS. In this table, the symbol "X" designates that the binary value of the signal considered is indifferent. Moreover, the signals present on the "series" outputs of the shift registers which form the memories 141, 142, 143, 144 are read respectively by the multiplexer 15 when the inputs thereof, respectively connected to these memories, are selected.
On décrit maintenant le circuit 8 de génération du signal d'horloge H8 à 8448 kHz à partir du signal d'horloge H34 à 34368 kHz issu de l'oscillateur local 8. The circuit 8 for generating the clock signal H8 at 8448 kHz is now described from the clock signal H34 at 34368 kHz originating from the local oscillator 8.
Un schéma de principe de ce circuit de génération est donné sur la figure 8. A schematic diagram of this generation circuit is given in FIG.
Ce circuit de génération comporte un diviseur de fréquence par un nombre entier, en l'occurence égal à 4, référencé 40, permettant d'obtenir le signal d'horloge H8 de fréquence 8448 kHz à partir d'un signal d'horloge H33 à 33792 kHz obtenu lui-même au moyen d'un circuit 41 de traitement du signal d'horloge H34 en vue de l'obtention de ce signal d'horloge H33. This generation circuit comprises a frequency divider by an integer, in this case equal to 4, referenced 40, making it possible to obtain the clock signal H8 of frequency 8448 kHz from a clock signal H33 to 33792 kHz obtained itself by means of a circuit 41 for processing the clock signal H34 in order to obtain this clock signal H33.
Ce circuit 41 comporte un circuit 42 pour soustraire des impulsions au signal d'horloge H34 d'une part à la fréquence de 572,8kHz d'un signal d'horloge HO,5728 et d'autre part à la fréquence de 3,2 kHz d'un signal d'horloge HO,0032, c'est-à-dire à la fréquence moyenne de 576 kHz égale à la somme des deux fréquences 572,8 kHz et 3,2 kHz. This circuit 41 comprises a circuit 42 for subtracting pulses from the clock signal H34 on the one hand at the frequency 572.8kHz of a clock signal HO, 5728 and on the other hand at the frequency of 3.2 kHz of a clock signal HO, 0032, that is to say at the average frequency of 576 kHz equal to the sum of the two frequencies 572.8 kHz and 3.2 kHz.
Les fréquences 572,8 kHz et 3,2 kHz sont choisies comme pouvant s'obtenir par division de fréquence par des nombres entiers à partir de la fréquence 34 368 kHz, plus particulièrement en utilisant un diviseur de fréquence par 60, référencé 44, opérant sur le signal H34 et fournissant le signal HO,5728 et un diviseur de fréquence par 179, référencé 45, opérant sur le signal HO,5728 et fournissant le signal
HO,0032.The frequencies 572.8 kHz and 3.2 kHz are chosen as being able to be obtained by frequency division by integers starting from the frequency 34 368 kHz, more particularly by using a frequency divider by 60, referenced 44, operating on the signal H34 and providing the signal HO, 5728 and a frequency divider by 179, referenced 45, operating on the signal HO, 5728 and providing the signal
HO, 0032.
Une réalisation plus détaillée de ce circuit de génération et notamment du circuit soustracteur d'impulsions 42 est donnée sur la figure 9. A more detailed realization of this generation circuit and in particular of the pulse subtraction circuit 42 is given in FIG. 9.
Le circuit 42 comporte deux bascules de type "D", 46 et 47, dont les entrées d'horloge CLK reçoivent le signal d'horloge H34, et dont les entrées D sont reliées respectivement à une sortie inverseuse, référencée S, du diviseur de fréquence 44, et à la sortie inverseuse S du diviseur de fréquence 45. The circuit 42 comprises two flip-flops of type "D", 46 and 47, whose clock inputs CLK receive the clock signal H34, and whose inputs D are respectively connected to an inverting output, referenced S, of the divider. frequency 44, and the inverting output S of the frequency divider 45.
Le circuit 42 comporte également deux portes "non OU" 48 et 49 dont les entrées sont reliées à la sortie Q de la bascule "D" 46 et à la sortie non inverseuse, référencée S, du diviseur de fréquence 44, pour la porte "non OU" 48, à la sortie Q de la bascule "D" 47 et à la sortie non inverseuse S du diviseur de fréquence 45, pour la porte "non OU" 49. Circuit 42 also comprises two "non-OR" gates 48 and 49 whose inputs are connected to the Q output of flip-flop "D" 46 and to the non-inverting output, referenced S, of frequency divider 44, for the gate " no OR "48, at the output Q of the flip-flop" D "47 and at the non-inverting output S of the frequency divider 45, for the" no-OR "gate 49.
Les signaux de sortie des portes "non OU" 48 et 49 sont appliqués à une porte "OU" 43 dont la sortie constitue la sortie du circuit soustracteur d'impulsions 42. The output signals of the "no-OR" gates 48 and 49 are applied to an "OR" gate 43 whose output constitutes the output of the pulse subtraction circuit 42.
On a décrit un exemple particulier de réalisation de l'invention dans le cadre d'une application particulière mais il est bien évident qu'elle n'est pas limitée à cet exemple ni à cette application. A particular embodiment of the invention has been described in the context of a particular application, but it is obvious that it is not limited to this example or this application.
Notamment, en fonction en particulier des valeurs de fréquence des signaux d'horloge de référence, le nombre de signaux d'horloge appliqués, dans le circuit de génération de fréquence (8), au circuit de soustraction d'impulsions (42) pour commander la fréquence de soustraction d'impulsions pourra être plus grand que deux ou au contraire plus petit. Ainsi, par exemple, dans le cas de deux signaux d'horloge de référence à 8448 kHz et 2048 kHz pour un dispositif de multiplexage de trains entrants à 64 kbits/s, la fréquence à 2048 kHz pourra être engendrée, à partir de la fréquence à 8448 kHz, par division par quatre d'une fréquence à 8192 kHz elle-même obtenue par soustraction d'impulsions au signal d'horloge de référence à 8448 kHz, à la fréquence d'un signal d'horloge unique à la fréquence de 256 kHz obtenue par division par 33 de la fréquence à 8448 kHz. In particular, depending in particular on the frequency values of the reference clock signals, the number of clock signals applied in the frequency generating circuit (8) to the pulse subtraction circuit (42) for controlling the frequency of subtraction of pulses may be greater than two or on the contrary smaller. Thus, for example, in the case of two reference clock signals at 8448 kHz and 2048 kHz for a 64 kbit / s incoming multiplexing device, the frequency at 2048 kHz can be generated from the frequency at 8448 kHz, by division by four of a frequency at 8192 kHz, itself obtained by subtracting pulses from the reference clock signal at 8448 kHz, at the frequency of a single clock signal at the frequency of 256 kHz obtained by division by 33 of the frequency at 8448 kHz.
Par ailleurs, le dispositif de multiplexage selon l'invention pourrait comporter une série de moyens de formation de trains numériques multiplexés en nombre supérieur à deux avec toujours un oscillateur unique et avec les moyens de formation situés le plus en amont de la série effectuant une justification conditionnelle et les autres une justification systématique. Moreover, the multiplexing device according to the invention could comprise a series of multiplexed digital train formation means in a number greater than two with always a single oscillator and with the training means located upstream of the series carrying out a justification. conditional and the others a systematic justification.
Claims (4)
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| FR9006649A FR2662885B1 (en) | 1990-05-29 | 1990-05-29 | DEVICE FOR TIME MULTIPLEXING OF PLESIOCHRONOUS DIGITAL TRAINS. |
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| FR2662885B1 FR2662885B1 (en) | 1993-01-29 |
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|---|---|---|---|---|
| EP1675291A1 (en) * | 2004-12-23 | 2006-06-28 | Alcatel | Digital clock filter |
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| FR2399163A1 (en) * | 1977-07-26 | 1979-02-23 | Telecommunications Sa | MULTIPLEXER-DEMULTIPLEXER OF PLESIOSYNCHRONOUS DIGITAL SIGNALS OF DIFFERENT FLOWS |
| EP0099101A2 (en) * | 1982-07-13 | 1984-01-25 | Siemens Aktiengesellschaft | Synchronous clock producing circuit for a digital signal multiplex apparatus |
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1990
- 1990-05-29 FR FR9006649A patent/FR2662885B1/en not_active Expired - Fee Related
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| US7702946B2 (en) | 2004-12-23 | 2010-04-20 | Alcatel | Digital clock filter circuit for a gapped clock of a non-isochronous data signal having a selected one of at least two nominal data rates |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2662885B1 (en) | 1993-01-29 |
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