FR2658662A1 - Procede de fabrication d'un dispositif semiconducteur. - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 229910052751 metal Inorganic materials 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract 4
- 238000005530 etching Methods 0.000 claims description 27
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 24
- 239000003795 chemical substances by application Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims 6
- 238000005476 soldering Methods 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 31
- 229910001385 heavy metal Inorganic materials 0.000 description 9
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 229910052750 molybdenum Inorganic materials 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 239000003960 organic solvent Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000005488 sandblasting Methods 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- 239000004945 silicone rubber Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000002966 varnish Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
- H01L21/02052—Wet cleaning only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10156—Shape being other than a cuboid at the periphery
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
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Abstract
L'invention concerne un procédé de fabrication d'un dispositif semiconducteur. Selon l'invention, un substrat en silicium (20) ayant une structure pnpn est soudé à une plaque en métal (10); un film d'oxyde de silicium (16) se forme naturellement sur la surface latérale du substrat en silicium pendant l'élimination d'une partie défectueuse de la surface latérale et un composant de métal pénètre dans le film d'oxyde de silicium; le substrat en silicium est immergé dans un agent d'attaque pour attaquer le film d'oxyde de silicium de manière à empêcher efficacement un courant de fuite à travers le composant de métal. L'invention s'applique notamment aux semiconducteurs.
Description
La présente invention se rapporte à un procédé de fabrication d'un
dispositif semiconducteur tel qu'un thyristor à trois bornes à blocage inverse (appelé
ci-appelé "SCR") et analogue.
Dans un dispositif semiconducteur tel qu'un SCR et analogue, on forme un certain nombre de jonctions pn dans un substrat semiconducteur et au moins l'une des jonctions pn est exposée sur une surface latérale du substrat semiconducteur Ainsi, quand la jonction pn est exposée sur la surface latérale du substrat semiconducteur, la concentration du champ électrique dans une partie de la jonction pn exposée force la tension de résistance d'un élément à décliner et, par conséquent, la surface latérale du substrat semiconducteur ou est exposée la jonction pn
est traitée pour avoir une structure en biseau.
La figure 3 est une vue en coupe montrant un SCR fabriqué par un procédé de fabrication de l'art antérieur pour avoir une structure en biseau positif double Les étapes de fabrication du thyristor seront décrites en se
référant à la figure 3.
D'abord, on forme une structure pnpn composée de trois jonctions pn dans un substrat 1 en silicium (Si) et ensuite, une partie circonférentielle du substrat 1 en silicium est découpée De cette manière, il y a deux jonctions pn exposées dans la surface latérale du substrat
1 en Si.
Alors, le substrat 1 en Si est fixé à une surface supérieure d'une plaque en métal 3 faite en molybdène (Mo) ou en tungstène (W) par soudage au moyen d'une couche d'aluminium 2 La plaque en métal 3 sert de plaque d'anode et également de plaque de compensation de température Par ailleurs, après avoir sélectivement formé, sur la surface majeure supérieure du substrat 1 en Si, une couche d'électrode de gâchette 4 a et une couche d'électrode de cathode 4 b, la surface latérale du substrat 1 en Si ayant les jonctions pn exposées est traitée par sablage afin
d'avoir une structure en biseau positif double.
Lors du traitement pour obtenir la structure en biseau, de nombreux défauts minuscules comme des fissures, des craquelures et analogues se forment dans la surface latérale du substrat 1 en Si et, par conséquent, cette surface est attaquée au moyen d'un agent d'attaque consistant en acide fluorhydrique (HF) en mélange avec de l'acide nitrique (HNO 3) Etant donné l'attaque, la surface latérale du substrat 1 en Si est retirée sur environ 20 um pour éliminer les défauts et en conséquence la surface latérale du substrat 1 se trouve aplanie et également nettoyée. Ensuite, la surface latérale du substrat en Si est nettoyée à l'eau pure et déshydratée dans un solvant organique comme l'acétone et analogue Alors, une couche de vernis 5 pour la protection et une couche isolante 6 en caoutchouc de silicone ou analogue sont formées sur la surface latérale du substrat 1 Après les étapes d'emballage et analogue, le thyristor ou SCR ayant la
structure en biseau positif double peut être obtenue.
Récemment, dans le domaine des dispositifs semiconducteurs pour la puissance électrique, un dispositif semiconducteur ayant une tension de résistance atteignant des milliers de volts a été développé Avec de tels dispositifs semiconducteurs, l'amélioration de la résistance à la tension et de la fiabilité est particulièrement importante Cependant, dans un dispositif semiconducteur obtenu par le procédé de fabrication ci-dessus mentionné de l'art antérieur, il y a un problème par le fait qu'il y a une diminution de la tension de
résistance dans un fort champ électrique.
Par exemple, lors de l'attaque de la surface latérale du substrat 1 en Si traité pour avoir une structure en biseau, la plaque de métal 3 en Mo, W ou analogue est également attaquée Etant donné cela, comme le montre la figure 3, un film d'oxyde 7 contenant beaucoup de métal lourd comme Mo ou W se dépose sur la surface latérale du substrat 1 Ce phénomène est bien connu Quand la surface exposée des jonctions pn est couverte d'un tel film d'oxyde 7, le courant de fuite à
travers le métal lourd dans le film d'oxyde 7 augmente.
Par suite, il y a diminution de la tension de résistance d'un élément dans un champ électrique important, comme on
l O l'a précédemment mentionné.
Selon la présente invention, un procédé de fabrication d'un dispositif semiconducteur comprend les étapes de fixer l'une des surfaces majeures d'un substrat semiconducteur qui comporte une ou plusieurs jonctions pn et a une jonction pn exposée à sa surface latérale, à une surface supérieure d'une plaque en métal; d'attaquer la surface latérale du substrat semiconducteur fixé à la plaque en métal; d'éliminer un film d'oxyde formé sur la surface latérale du substrat semiconducteur à l'étape précédente d'attaque; et de couvrir la surface latérale du substrat semiconducteur d'o le film d'oxyde a été
enlevé, au moyen d'un film de passivation.
Sous un autre aspect de la présente invention, un procédé de fabrication d'un dispositif semiconducteur comprend les étapes de fixer l'une des surfaces majeures d'un substrat semiconducteur qui comporte une ou plusieurs jonctions pn et a une jonction pn exposée dans sa surface latérale, à la surface supérieure d'une plaque en métal dont le diamètre est plus grand que celui du substrat semiconducteur; de retirer des parties d'épaulement de la surface supérieure de la plaque en métal afin d'obtenir une configuration échelonnée dans une partie circonférentielle de la surface supérieure de la plaque en métal; de former une couche d'un masque résistant à l'attaque sur la configuration échelonnée; d'attaquer la surface latérale du substrat semiconducteur fixé à la plaque en métal; d'enlever le film d'oxyde formé sur la surface latérale du substrat semiconducteur dans l'étape précédente d'attaque; d'enlever la couche du masque; et de couvrir la surface latérale du substrat semiconducteur, d'o le film d'oxyde a été enlevé, au moyen d'un film de passivation. Sous un autre aspect de la présente invention, un procédé de fabrication d'un dispositif semiconducteur comprend les étapes de fixer une surface majeure inférieure d'un substrat semiconducteur qui comporte une ou plusieurs jonctions pn et a une jonction pn exposée dans sa surface latérale, à une surface supérieure d'une plaque en métal; de former sélectivement une couche d'électrode sur une surface majeure supérieure du substrat semiconducteur; d'éliminer sélectivement la surface latérale exposée du substrat semiconducteur pour ainsi obtenir une surface oblique sur la surface latérale; d'attaquer la surface latérale oblique du substrat semiconducteur; d'enlever un film d'oxyde formé sur la surface latérale du substrat semiconducteur dans l'étape précédente d'attaque; et de couvrir la surface latérale du substrat semiconducteur, d'o le film d'oxyde
a été enlevé, au moyen d'un film de passivation.
De préférence, l'étape d'élimination du film d'oxyde comprend l'étape d'attaquer le film d'oxyde dans un acide fluorhydrique dilué o le rapport de HF à H 20 est
sensiblement de 1: 4.
Selon la présente invention, comme la surface latérale du substrat semiconducteur o la jonction pn est exposée est attaquée puis que le film d'oxyde formé par l'attaque est enlevé, la surface de la jonction pn exposée ne peut être couverte du film d'oxyde contenant du métal lourd et analogue, contrairement aux modes de réalisation de l'art antérieur Ainsi le courant de fuite à travers le métal lourd et analogue dans le film d'oxyde, qui provoque une diminution de la tension de résistance, peut
être inhibé.
En particulier, la configuration échelonnée est formée en enlevant les parties d'épaulement de la plaque en métal, la couche de masque est formée par dessus et ensuite le processus d'attaque est accompli, afin de réduire la quantité de la plaque de métal qui est attaquée En conséquence, la quantité du métal mélangé au
film d'oxyde peut être réduite.
Par ailleurs, dans le dispositif semiconducteur traité pour que le substrat semiconducteur ait une surface latérale oblique o est exposée la jonction pn, la surface latérale oblique du substrat semiconducteur est attaquée et ensuite le film d'oxyde formé à cause de l'attaque est enlevé, donc on peut éviter une diminution de la tension
de résistance.
L'élimination du film d'oxyde est de préférence effectuée par attaque et en particulier l'agent d'attaque spécifié dans le mode de réalisation de la présente
invention est employé de la façon la mieux appropriée.
Comme on l'a décrit, dans un aspect de la présente invention, comme la surface latérale du substrat semiconducteur o est exposée la jonction pn est attaquée et qu'ensuite le film d'oxyde formé à cause de l'attaque est enlevé, la surface exposée de la jonction pn ne peut être couverte du film d'oxyde contenant du métal lourd et analogue, contrairement aux modes de réalisation de l'art antérieur En conséquence, le courant de fuite à travers le métal lourd et analogue, dans le film d'oxyde est empêché, et on peut obtenir un dispositif semiconducteur
très fiable et ayant une meilleure tension de résistance.
Sous un autre aspect de la présente invention, la configuration échelonnée est formée en enlevant les parties d'épaulement de la plaque de métal, la couche de masque est formée par dessus et ensuite le processus d'attaque est accompli, afin de réduire la quantité de la plaque de métal enlevée par attaque En conséquence, la quantité de métal contenu dans le film d'oxyde peut être réduite Par suite, même quand l'élimination du film d'oxyde n'est pas satisfaisante, on peut sensiblement empêcher un courant de fuite Par ailleurs, la couche de masque ne forme pas d'obstruction à l'attaque du substrat semiconducteur, parce qu'elle est placée en dessous de la
surface latérale du substrat semiconducteur.
Sous un autre aspect de la présente invention, dans le dispositif semiconducteur traité pour que le substrat semiconducteur ait une surface latérale oblique là o est exposée la jonction pn, la surface latérale oblique du substrat semiconducteur est attaquée et ensuite le film d'oxyde formé à cause de l'attaque est éliminé, donc on peut éviter une diminution de la tension de résistance En conséquence, ce procédé est très efficace dans la fabrication d'un dispositif semiconducteur, tel qu'un thyristor et analogue, qui a une surface latérale
oblique et a une meilleure tension de résistance.
Pour enlever efficacement le film d'oxyde, il est préférable d'utiliser un acide fluorhydrique dilué, dans lequel le rapport de HF à H 2 O est sensiblement de 1:4,
dans l'attaque du film d'oxyde.
En conséquence, la présente invention a pour objet d'empêcher la diminution de la tension de résistance d'un dispositif semiconducteur ayant une jonction pn exposée dans une surface latérale de son substrat semiconducteur,
et d'améliorer la fiabilité du dispositif semiconducteur.
L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparatîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, et dans lesquels: les figures 1 A à 1 M sont des vues en coupe montrant les étapes d'un mode de réalisation ou d'un procédé de fabrication d'un dispositif semiconducteur de la présente invention; la figure 2 est une vue en coupe montrant un autre exemple d'une structure du dispositif semiconducteur à laquelle peut s'appliquer la présente invention; et la figure 3 est une vue en coupe montrant un dispositif semiconducteur fabriqué par un procédé de l'art antérieur. Les figures 1 A à 1 M montrent un mode de réalisation o un procédé de fabrication d'un dispositif semiconducteur selon la présente invention s'applique à un
thyristor ayant une structure en biseau positif double.
Les étapes de fabrication seront maintenant expliquées.
Comme le montre la figure 1 A, on diffuse de manière adéquate du gallium (Ga), du phosphore (P) et analogues dans un substrat 8 en Si qui sert de substrat semiconducteur pour former une structure pnpn composée de trois jonctions pn Alors, une région circonférentielle du substrat 8 en Si est découpée, et deux des jonctions pn de la structure pnpn sont exposées dans une surface latérale
20 du substrat 8 en Si.
Par ailleurs, comme le montre la figure 1 B, une surface majeure inférieure 21 du substrat 8 en Si est fixée à une surface supérieure d'une plaque en métal 10 faite en Mo ou W et qui sert d'anode et également de plaque de compensation de température, par soudage à une couche d'aluminium 9 Plus particulièrement, la couche d'aluminium 9 réagit avec le substrat 8 en Si pour former un alliage eutectique Aú Si, et avec la surface supérieure de la plaque 10 en métal mouillée de l'alliage,
le substrat en Si 8 est connecté à la plaque 10 en métal.
Ensuite, comme le montre la figure 1 C, par dépôt en phase vapeur ou pulvérisation, une couche lia d'électrode de $gâchette et une couche 11 b d'électrode de cathode sont sélectivement formées en aluminium ou analogue sur une surface supérieure 22 du substrat 8 en Si. Par ailleurs, comme le montre la figure 1 D, des parties d'épaulement 10 a en des régions circonférentielles de la surface supérieure de la plaque en métal 10 sont
découpées au moyen d'un outil et sont enlevées.
L'enlèvement des parties d'épaulement 1 Ga est accompli pour la facilité de l'étape d'attaque qui suit Alors, comme le montre la figure l E, la surface latérale 20 du substrat 8 en Si est polie par sablage afin de compenser une erreur de coupe dans l'étape de coupe ci-dessus mentionnée au moyen de l'outil de coupe pour un alignement en direction verticale, c'est-à-dire un centrage Ensuite, comme le montre la figure 1 F, la surface latérale polie 20 du substrat 8 en Si est traitée par sablage pour avoir une
structure en biseau double positif 23.
Avec le sablage pour former le biseau de la surface latérale 20, de nombreux défauts 12 apparaissent dans la surface 20 du substrat 8 en Si Une surface exposée de la couche d'aluminium 9 et la configuration échelonnée 1 Ob formée dans la partie d'épaulement de la plaque en métal 10 en coupant comme on l'a mentionné ci-dessus, sont contaminées par le sable qui attache et analogue du fait du sablage et ainsi se forme une couche
13 d'un agent de contamination.
Alors, pour enlever la couche 13 de l'agent de contamination en meme temps qu'une couche de surface de la plaque en métal 10, comme le montre la figure 1 G, une couche de masque 14 est formée sur la surface supérieure majeure 22 du substrat 8 en Si pour le protéger de l'attaque Ensuite, comme le montre la figure 1 H, la couche de surface de la plaque 10 en métal (faite en Mo ou W), en même temps que la couche de l'agent de contamination 13, sont enlevées par attaque dans un agent d'attaque qui se compose de HNO 3 et H 20 au rapport de 1 1 L'agent d'attaque n'érode pas Si et la surface du substrat 8 en Si est laissée sans être attaquée Alors, la couche de masque 14 est enlevée et la partie restante est
lavée à l'eau.
Alors, afin d'éliminer les défauts 12 dans la surface latérale du substrat 8 en Si, comme le montre la figure 1 I, une couche de masque 15 est formée en résine sur la surface majeure supérieure 22 du substrat 8 en Si et la surface de la plaque en métal 10 découpée à la configuration échelonnée 1 Ob pour leur protection lors de l'attaque C'est un masque résistant à l'attaque prévu pour réduire la quantité de Mo ou W enlevé lors de l'attaque, dont est formée la plaque de métal 10, autant que possible dans l'étape d'attaque qui suit afin de remédier à la situation précédemment mentionnée en tant qu'inconvénient dans les modes de réalisation de l'art antérieur La surface latérale 20 du substrat 8 en Si est soumise à une attaque par centrifugation avec un agent d'attaque qui consiste en HF et HNO 3 en mélange au rapport de 3: 7 Par suite, avec la surface latérale 20 du substrat 8 en Si enlevée sur environ 20 mm, les défauts 12 sont éliminés et ainsi la surface latérale 20 du substrat 8 en Si est aplanie et également nettoyée A ce moment, comme les parties d'épaulement de la plaque en métal 10 sont découpées à la configuration échelonnée 1 Ob, la couche de masque 15 ne forme aucune obstruction à l'attaque donc la surface latérale du substrat 8 peut être
uniformément attaquée.
Par ailleurs, si la surface de la configuration 1 Ob est masquée par la couche de masque 15 ci-dessus mentionnée, la surface de la plaque en métal 10 et de la
couche d'aluminium 9 ne peut être complètement couverte.
Par conséquent, une partie de la couche d'aluminium 9 et de la plaque en métal 10 est exposée en dessous de la surface latérale du substrat 8 en Si et la couche exposée d'aluminium 9 et la plaque en métal 10 en dessous de celle-ci sont attaquées en même temps que la surface latérale 20 du substrat en Si 8 Alors, comme le montre la figure 1 J, un film d'oxyde 16 contenant AI et un métal lourd, tel que Mo ou W, dont est formée la plaque de métal, se dépose sur la surface latérale 20 du substrat 8 en Si Comme on l'a indiqué ci-dessus, si le film d'oxyde 16 est laissé, cela provoque une diminution de la tension
de résistance d'un élément dans un fort champ électrique.
Afin d'éliminer le film d'oxyde 16 qui est une cause de diminution de la tension de résistance, le substrat 8 en Si et la plaque en métal 10 sont totalement plongés dans un agent d'attaque tel qu'un acide fluorhydrique dilué dans lequel le rapport de HF à H 20 est sensiblement de 1: 4 Le film d'oxyde 16 est soumis à une attaque en phase humide au moyen de l'acide fluorhydrique dilué, et on obtient l'état montré sur la figure 1 K. Alors, comme le montre la figure 1 L, après élimination de la couche de masque 15 et lavage de la partie restante avec de l'eau pure, on utilise un solvant organique tel que l'acétone pour la déshydratation Comme le montre la figure 1 M, une couche de vernis 17 servant de film de passivation et une couche isolante 18 faite d'un caoutchouc de silicone sont formées sur la surface latérale 20 du substrat 8 en Si Ensuite, les étapes d'emballage et analogues sont effectuées afin d'obtenir un
thyristor ayant une structure en biseau positif double.
Ainsi, l'étape d'élimination du film d'oxyde 16 contenant un métal lourd et analogue est prévue et l'étape de formation de la couche de vernis 17 et de la couche d'isolement 18 la suit, donc le thyristor résultant peut être débarrassé d'un courant de fuite à travers le métal 1 1 lourd et analogue dans le film d'oxyde 16 Par suite, une diminution de la tension de résistance dans un fort champ électrique peut être empêchée, et la fiabilité du
dispositif peut être améliorée.
Bien que l'on ait décrit, avec le mode de réalisation ci-dessus, un cas o on utilise un substrat en Si en tant que substrat semiconducteur, le semiconducteur à employer n'est pas particulièrement limité à Si mais d'autres semiconducteurs comme Ga As peuvent être utilisés
pour la mise en oeuvre de la présente invention.
Par ailleurs, bien que l'acide fluorhydrique dilué, o le rapport de HF à H 2 O est de 1: 4 soit utilisé pour l'élimination du film d'oxyde 16, l'agent d'attaque à employer n'est pas limité à cela mais on peut utiliser un agent d'attaque contenant HF seul ou un mélange de HF, NH 4 F et H 20 Par ailleurs, le fim d'oxyde 16 peut être
éliminé par attaque centrifuge.
La présente invention peut s'appliquer à un dispositif semiconducteur ayant une structure en biseau autre que la structure en biseau positif double (généralement une structure oblique) Pour un dispositif semiconducteur sans la structure en biseau, la présente invention peut être utilisée dans toute situation o un film d'oxyde contenant un élément de métal est formé dans une surface latérale de son substrat semiconducteur du fait de l'attaque, même si la surface latérale du substrat en Si 8 est découpée presqu'à angle droit comme le montre
la figure 2.
Claims (9)
1 Procédé de fabrication d'un dispositif semiconducteur, caractérisé en ce qu'il comprend les étapes de: (a) fixer une surface majeure d'un substrat semiconducteur à une surface supérieure d'une plaque en métal, ledit substrat semiconduceur ayant au moins une jonction pn dont une partie est exposée à une surface latérale dudit substrat semiconducteur; (b) attaquer une partie dudit substrat semiconducteur en exposant ladite surface latérale, o un film d'oxyde se forme naturellement sur ladite surface latérale dudit substrat semiconducteur pendant ladite attaque; (c) éliminer ledit film d'oxyde de ladite surface latérale; et (d) couvrir ladite surface latérale dudit substrat
semiconducteur au moyen d'un film de passivation.
2 Procédé selon la revendication 1, caractérisé en ce que: l'étape (c) précitée comprend les étapes de (c-1) attaquer ledit film d'oxyde par un procédé
d'attaque en phase humide.
3 Procédé selon la revendication 2, caractérisé en ce que l'étape (c-1) précitée comprend l'étape de: (c-1-1) immerger ledit substrat semiconducteur dans un agent d'attaque pour ainsi éliminer ledit film d'oxyde. 4 Procédé selon la revendication 3, caractérisé en ce que le substrat semiconducteur précité est un substrat en silicium; le film d'oxyde précité est un film d'oxyde de silicium; et l'agent d'attaque précité est de
l'acide fluorhydrique dilué.
Procédé selon la revendication 4, caractérisé en ce que l'agent d'attaque précité est de l'acide fluorhydrique dilué ayant un rapport de mélange
sensiblement égal à HF: H 20 = 1 4.
6 Procédé de fabrication d'un dispositif semiconducteur, caractérisé en ce qu'il comprend les étapes de: (a) fixer une surface majeure d'un substrat semiconducteur sur une surface supérieure d'une plaque en métal, o ledit substrat semiconducteur a au moins une jonction PN dont une partie est exposée sur une surface latérale dudit substrat semiconducteur et ladite plaque en métal a un diamètre plus grand que le diamètre dudit substrat semiconducteur; (b) enlever une partie d'épaulement de ladite plaque en métal pour ainsi obtenir une configuration échelonnée à une région circonférentielle de ladite surface supérieure de ladite plaque en métal; (c) former, sur ladite configuration échelonnée, une couche de masque résistant à l'attaque; (d) attaquer une partie dudit substrat semiconducteur, exposant ladite surface latérale, o un film d'oxyde se forme naturellement sur ladite surface latérale dudit substrat semiconducteur pendant ladite attaque; (e) éliminer ledit film d'oxyde de ladite surface latérale; (f) éliminer ladite couche de masque; et (g) couvrir ladite surface latérale dudit substrat
semiconducteur par un film de passivation.
7 Procédé selon la revendication 6, caractérisé en ce que l'étape (b) précitée comprend l'étape de: (b-1) éliminer ladite partie d'épaulement au moyen
d'un outil mécanique.
8 Procédé selon la revendication 6, caractérisé en ce que l'étape (a) précitée comprend les étapes de: (a-1) former une couche de soudure sur la totalité d'une région de la surface supérieure de la plaque en métal; (a-2) souder ledit substrat semiconducteur sur ladite couche de soudure à travers une première partie de
ladite couche de soudure.
9 Procédé selon la revendication 8, o l'étape (b) précitée comprend les étapes de: (b-1) éliminer une partie d'épaulement de ladite plaque en métal en même temps qu'une seconde partie de ladite couche de soudure entourant ladite première partie
de ladite couche de soudure.
Procédé selon la revendication 9, caractérisé en ce que l'étape (d) précitée comprend l'étape de: (d-1) attaque ladite seconde partie de ladite couche de soudure en même temps que ladite partie dudit
substrat semiconducteur exposant ladite surface latérale.
11 Procédé de fabrication d'un dispositif semiconducteur, caractérisé en ce qu'il comprend les étapes de: (a) fixer une surface majeure inférieure d'un substrat semiconducteur à une surface supérieure d'une plaque en métal, o ledit substrat semiconducteur a au moins une jonction pn dont une partie est exposée sur une surface latérale dudit substrat semiconducteur; (b) former sélectivement une couche d'électrode sur une surface majeure supérieure d'un substrat semiconducteur; (c) éliminer sélectivement une partie dudit substrat semiconducteur exposé à ladite surface latérale pour ainsi obtenir une surface oblique sur ladite surface latérale; (d) attaquer ladite surface oblique dudit substrat semiconducteur, o un film d'oxyde se forme naturellement sur ladite surface latérale dudit substrat semiconducteur pendant ladite attaque; (e) éliminer ledit film d'oxyde de ladite surface oblique; et (f) couvrir ladite surface oblique dudit substrat semiconducteur par un film de passivation. 12 Procédé selon la revendication 11, caractérisé en ce que la plaque en métal précité a un diamètre plus
grand que le diamètre du substrat semiconducteur précité.
13 Procédé selon la revendication 12, caractérisé en ce qu'il comprend de plus: avant l'étape (c), l'étape d'élimination d'une partie d'épaulement de la plaque en métal pour ainsi obtenir une configuration échelonnée en une région circonférentielle de la surface supérieure de la plaque en métal; avant l'étape (d), l'étape de former sur ladite configuration échelonnée une couche de masque résistant à l'attaque; et avant l'étape (f), l'étape d'élimination de ladite
couche de masque.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043225A JPH07118534B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2658662A1 true FR2658662A1 (fr) | 1991-08-23 |
| FR2658662B1 FR2658662B1 (fr) | 1993-12-17 |
Family
ID=12657971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9102111A Expired - Fee Related FR2658662B1 (fr) | 1990-02-22 | 1991-02-21 | Procede de fabrication d'un dispositif semiconducteur. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5100809A (fr) |
| JP (1) | JPH07118534B2 (fr) |
| DE (1) | DE4104938C2 (fr) |
| FR (1) | FR2658662B1 (fr) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1991-02-18 DE DE4104938A patent/DE4104938C2/de not_active Expired - Fee Related
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Also Published As
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|---|---|
| DE4104938A1 (de) | 1991-09-05 |
| JPH03245536A (ja) | 1991-11-01 |
| FR2658662B1 (fr) | 1993-12-17 |
| DE4104938C2 (de) | 1994-10-20 |
| JPH07118534B2 (ja) | 1995-12-18 |
| US5100809A (en) | 1992-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| D6 | Patent endorsed licences of rights | ||
| ST | Notification of lapse |
Effective date: 20061031 |