FR2648302A1 - Method of processing a video composite signal of a scene to be examined - Google Patents

Abstract

The present invention relates to a method and system for processing a video composite signal. The system is characterised in that it comprises essentially two circuits 7; 8 for detecting two voltages, maximum and minimum respectively, taken by a video signal during one frame and two memories 9; 10 holding, during the frame in progress, the maximum and minimum voltage values detected during the previous frame and an operator circuit 6 whose transfer function uses the two aforesaid stored values to produce a maximum contrast in the luminance signal of the frame in progress. The invention finds an application in industrial vision systems.

Description

La présente invention concerne un procédé de traitement d'un signal composite vidéo provenant par exemple d'une caméra vidéo de prise de vues d'une scène à examiner, ainsi que le dispositif pour la mise en oeuvre de ce procédé. The present invention relates to a method for processing a composite video signal from, for example, a video camera taking pictures of a scene to be examined, as well as the device for carrying out this method.

Dans tout système de vision industriel utilisant une caméra vidéo pour la prise de vues d'une scène à examiner, se pose le problème des variations aléatoires de l'éclairement de la scène dues par exemple aux passage d'un nuage, aux rayons du soleil ou à l'éclairage de la salle où se trouve la scène, variations gênant fortement la reconnaissance des pièces constituant la scène, telles que par exemple des pièces métalliques devant un fond noir. In any industrial vision system using a video camera for shooting a scene to be examined, there is the problem of random variations in the illumination of the scene due for example to the passage of a cloud, to the rays of the sun or the lighting of the room where the scene is located, variations greatly impeding the recognition of the parts constituting the scene, such as for example metal parts in front of a black background.

Jusqu'à maintenant, la stabilité de l'éclairement était apportée par un capotage de la scène et/ou un éclairage surpuissant de celle-ci. Cependant, le capotage de la scène occupe énormément de place, ne facilite pas l'accessibilité à la scène et complique l'évacuation de la chaleur dégagée par l'éclairage de la scène tandis que l'éclairage surpuissant occasionne une gêne visuelle au personnel proche de la scène, dégage une chaleur importante et a une durée de vie relativement limitée. Until now, the stability of the illumination was brought by a rollover of the scene and / or an overpowering lighting thereof. However, the hood of the stage occupies a lot of room, does not facilitate the accessibility to the scene and complicates the evacuation of the heat released by the lighting of the stage while the overpowered lighting causes a visual embarrassment to the close staff of the scene, releases a significant heat and has a relatively limited life.

Pour mieux comprendre les conséquences d'une variation aléatoire de l'éclairement sur un système de vision et des solutions plus sophistiquées utilisées. dans des systèmes de vision pour tenter d'obtenir une stabilité de l'éclairement, référence est faite aux figures 1 à 5. To better understand the consequences of a random variation of illumination on a vision system and more sophisticated solutions used. in vision systems for attempting to obtain stability of illumination, reference is made to FIGS. 1 to 5.

Dans un système de vision, la caméra constituant le capteur optique capte une image de la scène et transforme celle-ci en un signal électrique la représentant suivant les normes vidéo, c'est-à-dire qu'une image est constituée de deux trames entrelacées, elles mêmes constituées d'un nombre fixe de lignes. Si on observe avec la caméra des pièces claires sur un fond sombre constituant la scène, on obtient en sortie de la caméra le signal composite vidéo sur une ligne tel que représenté en figure 1. Pendant la ligne , ce signal comprend un top T de synchronisation de ligne suivi de l'information ou signal de luminance L comportant un niveau de tension inférieure L1 correspondant au fond sombre et un niveau de tension supérieur L2 correspondant aux pièces claires. Le signal de luminance serait inversé dans le cas d'observation de pièces sombres sur fond clair. Pour diminuer le nombre d'informations de luminance à traiter, l'image est binarisée, c'est-à-dire, comme représentée aux figures 2a et 2b, toute partie du signal de luminance supérieure à une tension de référence
Vs appelée seuil de binarisation est considérée comme du blanc et toute partie du signal inférieure à ce seuil de binarisation est considérée comme du noir. Dans le cas de l'observation ci-dessus de pièces claires sur fond sombre, le seuil de binarisation est réglé entre le niveau du signal représentant le fond sombre et celui représentant les pièces afin de discerner ces dernières du premier (figure 3a), plus l'image sera contrastée et plus il sera facile de positionner le seuil de binarisation. Pour aider l'opérateur dans ce positionnement délicat, certains systèmes de vision proposent une dilatation statique du signal d'information de luminance autour du seuil de binarisation comme représenté en figure 3b, la figure 3c représentant le signal après binarisation. Ces systèmes fonctionnent correctement tant que l'éclairement reste constant. Si l'éclairement varie, par exemple uniformément suite au passage d'un nuage ou par zone comme c'est le cas un rayon de soleil, la différence d de niveaux (contrastes) recueillie entre fond sombre et pièce claire varie en fonction de l'éclai rement de la scène comme indiqué aux figures 4a et 4c, la figure 4b correspondant à une scène normalement éclairée. Cette variation n'est pas linéaire : pour de faibles éclairements comme représentés en figure 4c, les niveaux étant faibles, la différence ne peut être que faible et pour des scènes très éclairées comme représentées en figure 4a, l'un des deux niveaux étant saturé, le deuxième se rapproche et la différence est également faible.In a vision system, the camera constituting the optical sensor captures an image of the scene and transforms it into an electrical signal representing it according to the video standards, that is to say that an image consists of two frames intertwined, themselves consisting of a fixed number of lines. If we observe with the camera clear parts on a dark background constituting the scene, we obtain at the output of the camera the composite video signal on a line as shown in Figure 1. During the line, this signal includes a synchronization top T line circuit followed by the information or luminance signal L having a lower voltage level L1 corresponding to the dark background and a higher voltage level L2 corresponding to the light pieces. The luminance signal would be inverted in the case of observation of dark parts on a light background. To reduce the number of luminance information to be processed, the image is binarized, that is to say, as shown in FIGS. 2a and 2b, any part of the luminance signal greater than a reference voltage.
Vs called binarization threshold is considered white and any part of the signal below this binarization threshold is considered black. In the case of the above observation of bright pieces on a dark background, the binarization threshold is set between the level of the signal representing the dark background and that representing the pieces in order to discern the latter from the first (Figure 3a), plus the image will be contrasted and it will be easier to position the binarization threshold. To help the operator in this delicate positioning, some vision systems propose a static expansion of the luminance information signal around the binarization threshold as shown in FIG. 3b, FIG. 3c representing the signal after binarization. These systems work properly as long as the illumination remains constant. If the illumination varies, for example uniformly following the passage of a cloud or by zone as is the case of a sunbeam, the difference d of levels (contrasts) collected between dark background and bright room varies according to the 4b and 4c, FIG. 4b corresponding to a normally illuminated scene. This variation is not linear: for weak illuminations as represented in FIG. 4c, the levels being small, the difference can be only small and for very bright scenes as represented in FIG. 4a, one of the two levels being saturated. , the second is getting closer and the difference is also small.

La variation de l'éclairement entraîne la variation des contrastes et des niveaux de tension du signal de luminance. Le seuil de binarisation Vs ne variant pas puisqu'étant fixe, l'image obtenue après binarisation varie comme indiqué en figure 5d relativement à la figure 5b représentant l'image binarisée du signal dilaté de la figure 5a pour un éclairement constant, la figure 5c représentant la partie de luminance du signal vidéo après une augmentation de l'éclai- rage ambiant. L'image obtenue après binarisation varie d'autant plus vite que le signal a été dilaté car les variations ont elles aussi été dilatées. The variation of the illumination causes the variation of the contrasts and the voltage levels of the luminance signal. The binarization threshold Vs does not vary because, being fixed, the image obtained after binarization varies as shown in FIG. 5d with respect to FIG. 5b representing the binarized image of the dilated signal of FIG. 5a for constant illumination, FIG. representing the luminance portion of the video signal after an increase in ambient lighting. The image obtained after binarization varies all the faster as the signal has been dilated because the variations have also been dilated.

Pour remédier aux conséquences ci-dessus d'une variation de l'éclairement sur un système de vision, une solution a été proposée consistant à adapter ou ajuster. To remedy the above consequences of a variation of illumination on a vision system, a solution has been proposed to adapt or adjust.

le seuil de binarisation en fonction de l'éclairage moyen.the threshold of binarization according to the average lighting.

Toutefois, cette solution n'est pas satisfaisante car elle ne tient pas compte des variations de contraste et cet ajustement doit être suivi d'un traitement logiciel qui fournira des valeurs adéquates au bout d'un temps relativement long. However, this solution is not satisfactory because it does not take into account contrast variations and this adjustment must be followed by software processing which will provide adequate values after a relatively long time.

La présente invention a pour but d'éliminer les inconvénients ci-dessus des systèmes de vision connus en proposant un procédé de traitement d'un signal composite vidéo provenant par exemple d'une caméra vidéo et séquencé sous forme de trames, l'entrelacement de deux trames consécutives représentant l'image d'une scène à examiner et caractérisé en ce qu'il consiste à détecter deux valeurs de tensions respectivement maximum et minimum du signal de luminance pendant une trame ; à mémoriser ces deux valeurs de tension ; et à dilater dynamiquement le signal de luminance sur la trame suivante et suivant une fonction de transfert déterminée utilisant les deux valeurs de tension mémorisées. The present invention aims to eliminate the above disadvantages of known vision systems by providing a method of processing a composite video signal from eg a video camera and sequenced in the form of frames, interleaving two consecutive frames representing the image of a scene to be examined and characterized in that it consists in detecting two values of maximum and minimum voltages respectively of the luminance signal during a frame; to memorize these two voltage values; and dynamically expanding the luminance signal on the next frame and following a determined transfer function using the two stored voltage values.

La fonction de transfert pour ajuster dynamiquement le signal de luminance est comme suit
Ve - Vmin
Vs = 0,7 x -----------
Vmax - Vmin où
Vmax : tension maximum de l'information de
luminance obtenue pendant la trame
précédente
Vmin : tension minimum de l'information de
luminance obtenue pendant la trame
précédente
Ve : tension sur la trame en cours
0,7 : tension limite normalisée que peut
atteindre le signal de luminance
Vs : tension de sortie à envoyer sur le
système de vision.The transfer function for dynamically adjusting the luminance signal is as follows
Ve - Vmin
Vs = 0.7 x -----------
Vmax - Vmin where
Vmax: maximum voltage of the information of
luminance obtained during the frame
former
Vmin: minimum voltage of the information of
luminance obtained during the frame
former
Ve: voltage on the current frame
0.7: normalized limit voltage that can
reach the luminance signal
Vs: output voltage to be sent on the
vision system.

Selon une autre caractéristique, le procédé consiste, pour des raisons de compatibilité avec les normes vidéo, à amplifier d'un facteur deux le signal composite vidéo traité, à effectuer un découpage temporel du signal de façon à éliminer la partie de ce signal correspondant à l'impulsion de synchronisation ligne ou de suppression ; et à remplacer cette partie de signal par des signaux compatibles avec les normes vidéo. According to another characteristic, the method consists, for reasons of compatibility with the video standards, of amplifying the processed video composite signal by a factor of two, of temporally cutting the signal so as to eliminate the part of this signal corresponding to the synchronization pulse line or deletion; and to replace this signal portion with signals compatible with the video standards.

Le système de traitement d'un signal composite vidéo provenant d'une caméra vidéo ou d'un lecteur d'enregistrement vidéo pour la mise en oeuvre du procédé ci-dessus défini est caractérisé en ce qu'il comprend deux circuits de détection respectivement des deux valeurs maximum et minimum du signal de luminance sur une ligne ; un premier circuit de comparaison, à chaque fin de ligne, de la valeur de tension maximum détectée sur celle-ci du signal de luminance à la valeur maximum de tension de ce signal mémorisée depuis le début d'une trame et de mémorisation de la valeur de tension maximum détectée sur la ligne lorsqu'elle est supérieure à la valeur de tension maximum mémorisée ; un second circuit de comparaison, à chaque fin de ligne, de la valeur de tension minimum détectée sur celle-ci du signal de luminance à la valeur minimum de tension de Ce signal mémorisée depuis le début d'une trame et de mémorisation de la valeur de tension minimum détectée sur la ligne lorsqu'elle est inférieure à la valeur de tension minimum mémorisée deux deux mémoires mémorisant pendant la trame en cours les valeurs de tension maximum et minimum détectées pendant la trame précédente ; et un circuit opérateur destiné à dilater pendant la trame en cours le signal de luminance et suivant la fonction de transfert précitée. The system for processing a composite video signal from a video camera or a video recording player for implementing the method defined above is characterized in that it comprises two detection circuits respectively of two maximum and minimum values of the luminance signal on a line; a first comparison circuit, at each end of line, of the maximum voltage value detected thereon of the luminance signal at the maximum voltage value of this signal stored from the beginning of a frame and storing the value maximum voltage detected on the line when it is greater than the maximum voltage value memorized; a second comparison circuit, at each end of line, of the minimum voltage value detected thereon of the luminance signal at the minimum voltage value of this signal stored from the beginning of a frame and storing the value minimum voltage detected on the line when it is less than the minimum voltage value stored two two memories storing during the current frame the maximum and minimum voltage values detected during the previous frame; and an operator circuit for expanding during the current frame the luminance signal and the above-mentioned transfer function.

Avantageusement, les mémoires des premier et second circuits de comparaison et de mémorisation sont constituées chacune par un échantillonneur-bloqueur dont la sortie est reliée à une entrée du comparateur correspondant dont l'autre entrée reçoit la valeur de tension maximum ou minimum du signal de luminance sur une ligne, chaque échantillonneur-bloqueur étant rendu passant par un signal de début de trame ou, en cours de trame, par un signal de fin de ligne avec la sortie du comparateur correspondant produisant un signal logique indiquant que la valeur de tension maximum ou minimum du signal de luminance sur une ligne est respeçtivement supérieure ou inférieure à la valeur de tension maximum ou minimum mémorisée depuis le début de la trame. Advantageously, the memories of the first and second comparison and storage circuits are each constituted by a sample-and-hold circuit whose output is connected to an input of the corresponding comparator whose other input receives the maximum or minimum voltage value of the luminance signal. in a line, each sample-and-hold circuit being passed through a frame start signal or, in the course of frame, by an end of line signal with the output of the corresponding comparator producing a logic signal indicating that the maximum voltage value or The minimum of the luminance signal on a line is respectively greater than or less than the maximum or minimum voltage value stored from the beginning of the frame.

De même, les deux mémoires précitées sont constituées chacune par un échantillonneur-bloqueur relié en sortie du circuit de comparaison et de mémorisation correspondant et rendu passant par un signal de fin de trame. Similarly, the two aforementioned memories are each constituted by a sample-and-hold circuit connected at the output of the corresponding comparison and storage circuit and made to pass through an end-of-frame signal.

Le circuit opérateur comprend deux moyens soustracteurs , l'un recevant les deux valeurs de tension
Vmax et Vmin précitées pour effectuer la soustraction
Vmax - Vmin et l'autre recevant la tension courante Ve précitée et la tension Vmin pour effectuer la soustraction Ve - Vmin ; et un moyen diviseur effectuant la division Ve - Vmin
Vmax - Vmin
Selon une autre caractéristique de l'invention, un circuit de multiplexage temporel du signal composite vidéo en sortie du circuit opérateur de façon à réaligner le signal vidéo aux normes vidéo.The operator circuit comprises two subtracter means, one receiving the two voltage values
Vmax and Vmin above to perform the subtraction
Vmax - Vmin and the other receiving the current voltage Ve above and the voltage Vmin to perform the subtraction Ve - Vmin; and divisor means performing division Ve - Vmin
Vmax - Vmin
According to another characteristic of the invention, a temporal multiplexing circuit of the composite video signal at the output of the operator circuit so as to realign the video signal to the video standards.

Le circuit de multiplexage reçoit également un signal composite vidéo non-traité provenant de la caméra vidéo et qui est aiguillé à une sortie du circuit de multiplexage lorsque la dynamique du signal vidéo d'entrée à traiter est trop faible ou lors de la présence des signaux de synchronisation de trame. The multiplexing circuit also receives an untreated composite video signal from the video camera and which is switched to an output of the multiplexing circuit when the dynamics of the input video signal to be processed is too low or when the signals are present. frame synchronization.

Selon toujours une autre caractéristique de l'invention, un circuit de production d'un signal de fin de ligne comprend un trigger de Schmitt dont l'entrée est reliée à une borne d'un condensateur recevant un signal de synchronisation ligne de façon à produire le signal de fin de ligne lors du front de descente du signal de synchronisation ligne. According to another characteristic of the invention, a circuit for producing an end-of-line signal comprises a Schmitt trigger whose input is connected to a terminal of a capacitor receiving a line synchronization signal so as to produce the end of line signal at the falling edge of the line synchronization signal.

Selon encore une autre caractéristique de l'invention, un dispositif produit des signaux respectivement de début et de fin de trame et comprend un compteur dont l'entrée horloge reçoit les signaux de synchronisation ligne et la remise à zéro est effectuée par le signal de synchronisation trame ; un circuit de comparaison relié au compteur de lignes, délivrant successivement une première impulsion lorsque le compteur à compté un nombre déterminé de lignes après la remise à zéro de celui-ci et une seconde impulsion lorsque le compteur a compté un nombre déterminé de lignes supérieur au précédent nombre, chaque nombre de lignes comptées dépendant de la fréquence de trame, 50 ou 60' Hz, du standard utilise, les première et seconde impulsions correspondant respectivement aux signaux de début et de fin de trame. According to yet another characteristic of the invention, a device produces respectively start and end of frame signals and comprises a counter whose clock input receives the line synchronization signals and the reset is performed by the synchronization signal. frame; a comparison circuit connected to the line counter, successively delivering a first pulse when the counter has counted a determined number of lines after the reset thereof and a second pulse when the counter has counted a predetermined number of lines greater than previous number, each number of counted lines depending on the frame frequency, 50 or 60 Hz, of the standard uses, the first and second pulses respectively corresponding to the start and end of frame signals.

L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention, et dans lesquels
- la figure 1 représente un signal composite vidéo sur une ligne correspondant à l'image d'une pièce claire à examiner sur un fond sombre
- les figures 2(a) et (b) représentent la binarisation du signal de luminance avant réglage du seuil de binarisation
- les figures 3(a), (b) et (c) représentent respectivement le réglage du seuil de binarisation entre les différents niveauxdu signal représentant la pièce claire et le fond sombre, la dilatation statique de ce signal relativement à ce seuil et la binarisation du signal
- les figures 4(a), (b) et (c) représentent les différences de niveaux recueillies entre la pièce claire et le fond sombre respectivement pour un éclairage puissant, un éclairage moyen et un éclairage faible
- la figure Sb représente la binarisation du signal de luminance de la figure 5a pour un éclairage correct et la figure 5d représente la binarisation du signal de luminance de la figure 5c après une augmentation de l'éclairage ambiant
- la figure 6 représente, sous forme de schéma-blocs, le système de traitement d'un signal vidéo conforme à l'invention ;
- les figures 7 et 8 représentent un mode de réalisation détaillé des différents blocs de la figure 6 ;
- la figure 9 représente un mode de réalisation détaillé du circuit opérateur de la figure 7 destiné à l'ajustement dynamique du signal de luminance
- la figure 10 représente un circuit de production d'un signal de fin de ligne
- la figure 11 représente un circuit de production de signaux de début et de fin de trame
- la figure 12 représente une variante de réalisation d'un circuit de détection-portier produisant les signaux de début et de fin de trame
- la figure 13 représente la manière de mémoriser les valeurs de tension maximum et minimum que prend le signal de luminance sur une trame
- la figure 14 représente les signaux appliqués à différents points du circuit de la figure 10
- la figure 15 est chronogramme de signaux de fonctionnement du circuit de la figure 11 ; et
- la figure 16 représente des signaux pour la compréhension du découpage temporel du signal vidéo traité pour qu'il soit conforme aux normes vidéo.The invention will be better understood, and other objects, features, details and advantages thereof will appear more clearly in the following explanatory description made with reference to the accompanying schematic drawings given solely by way of example illustrating several embodiments of the invention, and in which
FIG. 1 represents a composite video signal on a line corresponding to the image of a light piece to be examined on a dark background
FIGS. 2 (a) and (b) show the binarization of the luminance signal before setting the binarization threshold
FIGS. 3 (a), (b) and (c) respectively represent the setting of the binarization threshold between the different levels of the signal representing the light piece and the dark background, the static expansion of this signal relative to this threshold and the binarization signal
FIGS. 4 (a), (b) and (c) show the differences in levels collected between the light room and the dark background respectively for strong lighting, medium lighting and low lighting.
FIG. 5b shows the binarization of the luminance signal of FIG. 5a for correct lighting, and FIG. 5d shows the binarization of the luminance signal of FIG. 5c after an increase in ambient lighting.
FIG. 6 represents, in block diagram form, the system for processing a video signal according to the invention;
FIGS. 7 and 8 show a detailed embodiment of the different blocks of FIG. 6;
FIG. 9 represents a detailed embodiment of the operating circuit of FIG. 7 intended for the dynamic adjustment of the luminance signal.
FIG. 10 represents a circuit for producing an end-of-line signal
FIG. 11 represents a circuit for generating start and end of frame signals
FIG. 12 represents an alternative embodiment of a gatekeeper detection circuit producing the start and end of frame signals.
FIG. 13 represents the manner of storing the maximum and minimum voltage values that the luminance signal takes on a frame
FIG. 14 represents the signals applied at different points of the circuit of FIG. 10
FIG. 15 is a timing diagram of operating signals of the circuit of FIG. 11; and
FIG. 16 represents signals for understanding the temporal division of the processed video signal so that it complies with the video standards.

En se reportant à la figure 6, le système de traitement d'un signal. composite vidéo SV conforme à l'invention comprend un circuit d'alignement 1 ou circuit clamp C destiné à fixer les niveaux de référence du signal de luminance du signal vidéo par alignement du niveau du noir du signal vidéo à 0 volt. Le circuit d'alignement 1, connu en soi, comprend essentiellement un interrupteur la, constitué par exemple par un transistor, associé à un condensateur recevant le signal vidéo SV de façon que lorsque l'interrupteur la est fermé pendant une partie du palier arrière de supression de ligne par une impulsion de clamp C provenant d'un circuit 2 de détection des signaux de synchronisation ligne et trame du signal vidéo, on obtienne l'alignement sur le niveau du noir du signal vidéo pendant toute la durée d'une ligne. Referring to Figure 6, the system for processing a signal. SV composite video according to the invention comprises an alignment circuit 1 or clamp circuit C for fixing the reference levels of the luminance signal of the video signal by alignment of the black level of the video signal to 0 volts. The alignment circuit 1, known per se, essentially comprises a switch 1a, constituted for example by a transistor, associated with a capacitor receiving the video signal SV so that when the switch is closed during a portion of the rear bearing of line suppression by a clamp pulse C from a circuit 2 for detecting line and frame synchronization signals of the video signal, it obtains the alignment on the black level of the video signal for the duration of a line.

La sortie du circuit d'alignement 1 est reliée à un circuit d'amplification 3 fournissant l'amplitude et la polarité nécessaires du signal vidéo pour attaquer le circuit de détection 2. La sortie du circuit d'amplification 3 est également reliée d'une part à l'entrée d'un circuit 4 de détection de la valeur de tension maximum que prend le signal de luminance du signal vidéo sur une ligne et d'autre part à l'entrée d'un circuit 5 de détection de la valeur minimum que prend le signal de luminance sur la même ligne. La sortie du circuit d'amplification 3 est de plus reliée à l'entrée d'un circuit 6 d'ajustement dynamique de la partie de luminance du signal vidéo comme il sera expliqué en détail ultérieurement. Pour des raisons de simplification, la polarité de l'image sera supposée positive de sorte que le signal vidéo en sortie du circuit d'amplification 3 a l'allure représentée en figure 1. The output of the alignment circuit 1 is connected to an amplification circuit 3 providing the necessary amplitude and polarity of the video signal to drive the detection circuit 2. The output of the amplification circuit 3 is also connected by a at the input of a circuit 4 for detecting the maximum voltage value taken by the luminance signal of the video signal on one line and on the other hand at the input of a circuit 5 for detecting the minimum value that takes the luminance signal on the same line. The output of the amplification circuit 3 is further connected to the input of a dynamic adjustment circuit 6 of the luminance portion of the video signal as will be explained in detail later. For reasons of simplification, the polarity of the image will be assumed positive so that the video signal at the output of the amplification circuit 3 has the appearance shown in FIG.

Le système de traitement comprend de plus un circuit 7 relié en sortie du circuit 4 et détectant la valeur maximum de tension que prend le signal de luminance sur une trame et un circuit 8, relié en sortie du circuit de détection 5, detectant la valeur minimum de tension que prend le signal de luminance sur la même trame. Les sorties des deux circuits de détection 7 et 8 sont reliées respectivement aux entrées de deux circuits 9 et 10 de memorisation, pendant une trame en cours, respectivement des valeurs de tension maximum et minimum du signal de luminance détectées pendant la trame précédente. Le circuit d'ajustement 6 reçoit des deux circuits de mémorisation 9 et 10 respectivement les valeurs de tension maximum et minimum mémorisées dans ceux-ci après leur détection au cours d'une trame qui s'achève. Le circuit d'ajustement 6 est également relié à un circuit 11 de correction ou de compensation d'une tension de décalage établie lors de la détection des valeurs de tension minimum et maximum sur une ligne par les circuits de détection 4 et 5 et a sa sortie reliée à l'entrée d'un circuit 12 d'aiguillage et de réalignement du signal de sortie. Le circuit 12 est relié à la sortie du circuit d'alignement 1 par l'intermédiaire d'un amplificateur 13 amplifiant d'un facteur deux le signal composite vidéo reçu afin de permettre une compatibilité en sortie avec les normes vidéo. En effet, ces normes vidéo exigent que l'impédance de points de jonction doit être de 75 ohms et comme le câble utilisé pour le transport du signal vidéo présente également une impédance de 75 ohms, on retrouve en entrée d'un récepteur la moitié de la tension émise par l'émetteur. Le trajet de signal comportant l'amplificateur 13 permet au signal vidéo aligné d'être transmis sans traitement au circuit 12. La sortie du circuit 12 est reliée à l'entrée d'un circuit buffer 14 destiné à piloter le signal vidéo de sortie sur une faible impédance. The processing system further comprises a circuit 7 connected at the output of the circuit 4 and detecting the maximum value of voltage that the luminance signal takes on a frame and a circuit 8, connected at the output of the detection circuit 5, detecting the minimum value voltage that takes the luminance signal on the same frame. The outputs of the two detection circuits 7 and 8 are respectively connected to the inputs of two memory circuits 9 and 10 during a current frame, respectively the maximum and minimum voltage values of the luminance signal detected during the previous frame. The adjustment circuit 6 receives from the two storage circuits 9 and 10 respectively the maximum and minimum voltage values stored therein after their detection during a frame that is ending. The adjustment circuit 6 is also connected to a circuit 11 for correcting or compensating for an offset voltage established during the detection of the minimum and maximum voltage values on a line by the detection circuits 4 and 5 and has its output connected to the input of a circuit 12 for switching and realigning the output signal. The circuit 12 is connected to the output of the alignment circuit 1 via an amplifier 13 amplifying the received composite video signal by a factor of two in order to allow output compatibility with the video standards. Indeed, these video standards require that the impedance of junction points must be 75 ohms and since the cable used for the transport of the video signal also has an impedance of 75 ohms, one finds at the input of a receiver half of the voltage emitted by the transmitter. The signal path comprising the amplifier 13 allows the aligned video signal to be transmitted without treatment to the circuit 12. The output of the circuit 12 is connected to the input of a buffer circuit 14 intended to drive the video output signal on. a low impedance.

Les circuits de détection 4 et 5 reçoivent également du circuit de détection 2 les impulsions de clamp C, le circuit de détection 5 reçevant de plus des impulsions de synchronisation ligne SL provenant du circuit 2. Les signaux de synchronisation ligne SL ainsi que les signaux de synchronisation trame ST produits par le circuit 2 sont appliqués à un circuit 15 de production de signaux de fin de ligne FL, de début de trame DT et de fin de trame FT. Les signaux de fin de ligne FL et de début de trame DT sont appliqués aux deux circuits de détection 7 et 8 tandis que les signaux de fin de trame
FT sont transmis aux deux circuits de mémorisation 9 et 10. De plus, le circuit 12 reçoit du circuit de production 15 les signaux de fin de trame FT et de début de trame DT.The detection circuits 4 and 5 also receive from the detection circuit 2 the clamp pulses C, the detection circuit 5 receiving in addition line synchronization pulses SL from the circuit 2. The line synchronization signals SL as well as the signal signals ST frame synchronization produced by the circuit 2 are applied to a circuit 15 for producing end of line signals FL, frame start DT and end of frame FT. The end of line FL and the start of frame DT signals are applied to the two detection circuits 7 and 8 while the end of frame signals
FT are transmitted to the two storage circuits 9 and 10. In addition, the circuit 12 receives from the production circuit 15 the end of frame signals FT and start of frame DT.

Le principe de fonctionnement du système ci-dessus décrit découle déjà en partie de la description qui en a été faite ci-dessus et va être maintenant expliqué. The operating principle of the system described above is already partly derived from the description which has been given above and will now be explained.

Le signal vidéo d'entrée représentant une scène constituée par exemple par une pièce claire à examiner devant un fond sombre est appliqué, après alignement et amplification, aux deux circuits de détection 4 et 5 respectivement des valeurs de tension maximum et minimum que prend le signal de luminance sur une ligne, lesquelles valeurs de tension maximum et minimum sont appliquées respectivement aux deux circuits de détection 7 et 8 détectant les valeurs de tension maximum et minimum que prend le signal de luminance sur une trame. Les valeurs de tension minimum et maximum détectées sur une trame sont mémorisées respectivement dans les deux circuits de mémorisation 9 et 10 à la fin de la trame et le resteront pendant toute la trame suivante. Pendant la trame en cours, les deux valeurs de tension maximum et minimum mémorisées à la trame précédente dans les circuits 9 et 10 sont appliquées au circuit d'ajustement 6 qui reçoit également les valeurs de tension Ve de l'information de luminance du signal vidéo provenant du circuit d'amplification 3. Le circuit 6 est conçu pour produire une tension Vs de sortie définie par la formule suivante
Ve - Vmin
Vs = 0,7 x --------
Vmax - Vmin où
Vmax : tension maximum de l'information de
luminance obtenue pendant la trame
précédente
Vmin : tension minimum de l'information de
luminance obtenue pendant la trame
précédente
Ve : tension de l'information de luminance
sur la trame en cours
0,7 : tension limite normalisée que peut
atteindre le signal
Vs : tension de sortie du signal à
transmettre au système de vision.The input video signal representing a scene constituted for example by a light piece to be examined in front of a dark background is applied, after alignment and amplification, to the two detection circuits 4 and 5 respectively of the maximum and minimum voltage values that the signal takes. luminance values on a line, which maximum and minimum voltage values are respectively applied to the two detection circuits 7 and 8 detecting the maximum and minimum voltage values that the luminance signal takes on a frame. The minimum and maximum voltage values detected on a frame are stored respectively in the two storage circuits 9 and 10 at the end of the frame and will remain so throughout the next frame. During the current frame, the two maximum and minimum voltage values stored at the previous frame in the circuits 9 and 10 are applied to the adjustment circuit 6 which also receives the voltage values Ve of the luminance information of the video signal. from the amplification circuit 3. The circuit 6 is designed to produce an output voltage Vs defined by the following formula
Ve - Vmin
Vs = 0.7 x --------
Vmax - Vmin where
Vmax: maximum voltage of the information of
luminance obtained during the frame
former
Vmin: minimum voltage of the information of
luminance obtained during the frame
former
Ve: voltage of the luminance information
on the current frame
0.7: normalized limit voltage that can
reach the signal
Vs: signal output voltage at
transmit to the vision system.

La mémorisation sur une trame des valeurs de tension maximum et minimum que prendra le signal de luminance issu de la caméra vidéo permet d'utiliser ces deux valeurs extrêmes pour décaler et amplifier le signal sur la trame suivante de façon à obtenir une dynamique du signal aussi proche que possible du maximum théorique. The storage on a frame of the maximum and minimum voltage values that will take the luminance signal from the video camera makes it possible to use these two extreme values to shift and amplify the signal on the following frame so as to obtain a dynamic signal as well. as close as possible to the theoretical maximum.

I1 y a donc en permanence adaptation des niveaux de la trame en cours en fonction des valeurs de tension extrême détectées et mémorisées lors de la trame précédente suivant la fonction de transfert formulée ci-dessus. En effectuant cette correction en permanence, l'image représentant une pièce à examiner devient relativement indépendante du niveau d'éclairement : le niveau du fond de la pièce ne joue plus, la dynamique occupe le signal entier rendant le choix du seuil de binarisationumoins critique et les inégalités de couleurs du fond en particulier les ombres portées sont écrasées et deviennent négligeables. There is therefore constantly adaptation of the levels of the current frame according to the extreme voltage values detected and stored during the previous frame according to the transfer function formulated above. By performing this correction continuously, the image representing a part to be examined becomes relatively independent of the level of illumination: the level of the bottom of the piece no longer plays, the dynamic occupies the entire signal making the choice of binarization threshold is critical and the background color irregularities, in particular the shadows are overwritten and become negligible.

On va décrire maintenant plus en détail les structures et fonctionnements des différents circuits utilisés dans le système de la figure 6. The structures and operations of the various circuits used in the system of FIG. 6 will now be described in greater detail.

En se reportant à la figure 7, le circuit de détection 4 comprend un amplificateur opérationnel 16 ayant son entrée inverseuse reliée à sa sortie et son entrée non-inverseuse reliée à une borne d'un condensateur 17 ayant son autre borne reliée à la tension négative d'alimentation -Vcc. Une résistance 18 peut être reliée en parallèle au condensateur 17 pour la décharge de celui-ci par l'intermédiaire d'un interrupteur électronique 19, constitué par exemple par un transistor, dont la fermeture est commandée par une impulsion de clamp C. La jonction commune de la résistance 18 et du condensateur 17 est reliée à la cathode d'une diode 20 dont l'anode reçoit le signal vidéo amplifié du circuit 3. L'amplificateur opérationnel 16 permet ainsi de prélever une tension sans tirer de courant. Ainsi, le condensateur 17 se charge positivement pendant la durée d'une ligne à une valeur de tension maximum du signal de luminance d'entrée appliquée en sortie de l'amplificateur opérationnel 16 et l'impulsion de clamp C réinitialise le condensateur 17 par l'intermédiaire de l'interrupteur 19 en fin de chaque ligne. Referring to FIG. 7, the detection circuit 4 comprises an operational amplifier 16 having its inverting input connected to its output and its non-inverting input connected to a terminal of a capacitor 17 having its other terminal connected to the negative voltage -Vcc power supply. A resistor 18 may be connected in parallel to the capacitor 17 for the discharge thereof via an electronic switch 19, constituted for example by a transistor, the closure of which is controlled by a clamp pulse C. The junction common of the resistor 18 and the capacitor 17 is connected to the cathode of a diode 20 whose anode receives the amplified video signal of the circuit 3. The operational amplifier 16 allows to take a voltage without pulling current. Thus, the capacitor 17 is positively charged during the duration of a line to a maximum voltage value of the input luminance signal applied at the output of the operational amplifier 16 and the clamp pulse C resets the capacitor 17 by the intermediate switch 19 at the end of each line.

Le circuit de détection 5 a un principe de fonctionnement identique à celui du circuit de détection 4 avec inversion de la diode 21 par rapport à la diode 20 du circuit 4 et le condensateur 22 se chargeant négativement. Cependant, pour que les signaux de synchronisation ligne, qui sont négatifs, ne soient pas pris en compte lors de la détection, le dispositif de détection 5 est déconnecté du signal amplifié par l'amplificateur 3 pendant la durée des signaux de synchronisation ligne par un interrupteur électronique 23, constitué par exemple par un transistor, et commandé par le signal de synchronisation ligne SL issu du circuit 2. The detection circuit 5 has an operating principle identical to that of the detection circuit 4 with inversion of the diode 21 with respect to the diode 20 of the circuit 4 and the capacitor 22 charging negatively. However, in order for the line synchronization signals, which are negative, not to be taken into account during the detection, the detection device 5 is disconnected from the signal amplified by the amplifier 3 during the duration of the line synchronization signals by a electronic switch 23, constituted for example by a transistor, and controlled by the line synchronization signal SL from the circuit 2.

La sortie de l'amplificateur opérationnel 16 du circuit 4 ainsi que la sortie de l'amplificateur opérationnel 24 du circuit 5 sont reliées respectivement aux entrées des deux circuits de détection 7 et 8 de structures identiques et fonctionnant suivant un même principe. De ce fait, seul le circuit de détection 7 va être détaillé. Le circuit 7 comprend un échantillonneurbloqueur 25 rendu passant lorsque sa commande 26, constituée par un interrupteur électronique tel qu'un transistor, est fermée par un circuit logique 27. Le circuit logique 27 comprend une porte ET 28 dont la sortie commande l'interrupteur 26, et ayant l'une de ses deux entrées reliée en sortie d'une porte OU 29 et son autre entrée recevant un signal de début de trame DT. La porte OU 29 reçoit sur l'une de ses deux entrées un signal de fin de ligne FL et a son autre entrée reliée en sortie d'un comparateur 30 ayant son entrée inverseuse reliée directement à la sortie de l'amplificateur opérationnel 16 et son entrée non-inverseuse reliée au point commun de jonction de deux résistances 31 et 32, la résistance 32 étant de plus reliée à la sortie du comparateur 30 tandis que la résistance 31 est de plus reliée à la sortie de l'échantillonneur-bloqueur 25. Une résistance 33 est reliée entre un potentiel d'alimentation et la sortie du comparateur 30. Le circuit 7 fonctionne comme suit. La sortie du comparateur 30 est à zéro lorsque la valeur de tension d'entrée appliquée à sa borne inverseuse est supérieure à la valeur de tension stockée par l'échantillonneur-bloqueur 25 lequel est passant lorsque la sortie de la porte ET 28 est à zéro. The output of the operational amplifier 16 of the circuit 4 as well as the output of the operational amplifier 24 of the circuit 5 are respectively connected to the inputs of the two detection circuits 7 and 8 of identical structures and operating according to the same principle. As a result, only the detection circuit 7 will be detailed. The circuit 7 comprises a samplerblocker 25 turned on when its control 26, constituted by an electronic switch such as a transistor, is closed by a logic circuit 27. The logic circuit 27 comprises an AND gate 28 whose output controls the switch 26 and having one of its two inputs connected at the output of an OR gate 29 and its other input receiving a frame start signal DT. The OR gate 29 receives on one of its two inputs an end of line signal FL and has its other input connected at the output of a comparator 30 having its inverting input connected directly to the output of the operational amplifier 16 and its non-inverting input connected to the common junction point of two resistors 31 and 32, the resistor 32 being further connected to the output of the comparator 30 while the resistor 31 is further connected to the output of the sample-and-hold device 25. A resistor 33 is connected between a supply potential and the output of the comparator 30. The circuit 7 operates as follows. The output of the comparator 30 is zero when the input voltage value applied to its inverting terminal is greater than the voltage value stored by the sample and hold circuit which is on when the output of the AND gate 28 is zero. .

C'est l'inverse pour la sortie du comparateur 35.This is the opposite for the output of the comparator 35.

Lorsque le signal de début de trame inversé est appliqué à l'entrée de la porte ET 28, l'échantillonneur-bloqueur 25 est passant, réinitialisant la mémoire de celui-ci en lui donnant la valeur de tension courante du signal d'entrée. En cours de trame où l'entrée de la porte ET 28 est au niveau haut et à chaque fin de ligne,définie par l'impulsion de niveau bas telle que représentée à l'entrée de la porte OU 29, la sortie de la porte ET 28 est à zéro lorsque la sortie du comparateur 30 est à zéro, rendant ainsi passant 1'échantillonneur-bloqueur 25. Ainsi, à chaque fin de ligne, le comparateur 30 compare la valeur de tension maxi détectée sur 'la ligne à la valeur de tension maxi trouvée depuis le début de la trame et mémorisée par l'échantillonneur-bloqueur 25. Si la valeur de tension maxi détectée est supérieure à la valeur de tension maxi mémorisée, la valeur de tension maxi détectée est mémorisée et devient la nouvelle valeur de tension maxi depuis le début de la trame.When the inverted frame start signal is applied to the input of the AND gate 28, the sample and hold circuit 25 is on, resetting the memory thereof giving it the current voltage value of the input signal. During a frame in which the input of the AND gate 28 is at the high level and at each end of the line, defined by the low level pulse as represented at the input of the OR gate 29, the output of the gate AND 28 is zero when the output of the comparator 30 is zero, thereby passing the sample-and-hold device 25. Thus, at each end of the line, the comparator 30 compares the maximum voltage value detected on the line with the value of maximum voltage found from the beginning of the frame and stored by the sample-and-hold circuit 25. If the detected maximum voltage value is greater than the maximum voltage value stored, the maximum detected voltage value is stored and becomes the new value. maximum voltage from the beginning of the frame.

L'échantillonneur-bloqueur 34, le comparateur 35, le circuit logique 127 à porte ET 128 et porte OU 129 commandant l'interrupteur 36 et les résistances 37, 38 (branchées de la même manière que les résistances 31 et 32 sauf que la résistance 37 est reliée à la sortie de l'amplificateur opérationnel 24 avec la sortie de l'échantilloneur-bloqueur 34 reliée à l'entrée inverseuse du comparateur 35) assurent au circuit 8 un fonctionnement identique au circuit 7 décrit ci-dessus, avec pour différence que la mémorisation s'effectuera pour une valeur de tension minimum sur une ligne inférieure à la valeur de tension minimum mémorisée depuis le début de la trame.The sample-and-hold device 34, the comparator 35, the logic circuit 127 with the AND gate 128 and the OR gate 129 controlling the switch 36 and the resistors 37, 38 (connected in the same way as the resistors 31 and 32 except that the resistance 37 is connected to the output of the operational amplifier 24 with the output of the sample-and-hold device 34 connected to the inverting input of the comparator 35) provide the circuit 8 with identical operation to the circuit 7 described above, with the difference that that the storage will be performed for a minimum voltage value on a line lower than the minimum voltage value stored from the beginning of the frame.

Les circuits de mémorisation 9 et 10 sont identiques et constitués chacun par un échantillonneurbloqueur mémorisant pendant la trame en cours les valeurs de tension extrême maximum ou minimum détectées pendant la trame précédente. Ainsi, pendant la trame en cours, les interrupteurs électroniques de commande 40 ou 41 de chaque échantillonneur-bloqueur sont ouverts de façon que la valeur de tension maximum ou minimum détectée par la trame précédente soit présente en sortie de l'échantillonneur-bloqueur correspondant. Un signal FT de fin de la trame en cours mémorise la valeur de tension maximum ou minimum détectée au cours de cette trame qui s'achève, ces deux valeurs de tension maximum et minimum remplaçant en sortie des échantillonneurs-bloqueurs respectivement des circuits 9 et 10, les valeurs de tension maximum et minimum détectées pendant la trame précédente. Bien entendu, le signal de fin de trame FT ferme l'interrupteur 40 ou 41, rendant passant l'échantillonneur-bloqueur 9 ou lO. La figure 13 illustre clairement le principe de fonctionnement expliqué ci-dessus de chaque échantillonneur-bloqueur pour la mémorisation de la valeur de tension maximum. En (a) et (b) de cette figure sont représentés respectivement les signaux de début de trame DT et de fin de trame FT en relation avec le signal vidéo SV correspondant sur chaque trame et repésenté en (c). En (d) sont représentées les valeurs de tension maxi détectées sur chaque trame. La mémoire de l'échantillonneur-bloqueur du circuit 9 est ainsi rafraîchie à chaque signal de fin de trame comme indiqué par les flèches en (e). Si le condensateur 42 de l'échantillonneur-bloqueur 9, tout comme d'ailleurs le condensateur 43 de l'échantillonneur-bloqueur 10, a une capacité suffisante, la perte sur celui-ci devient négligeable, et ne perturbe donc pas le fonctionnement correct exposé ci-dessus de l'échantillonneur-bloqueur 9 ou de l'échantillonneur-bloqueur 10. The storage circuits 9 and 10 are identical and each constituted by a sampling-blocker storing during the current frame the maximum or minimum extreme voltage values detected during the previous frame. Thus, during the current frame, the electronic control switches 40 or 41 of each sample-and-hold circuit are open so that the maximum or minimum voltage value detected by the previous frame is present at the output of the corresponding sample-and-hold circuit. An end-of-current-frame signal FT stores the maximum or minimum voltage value detected during this frame which ends, these two values of maximum and minimum voltage replacing at the output of the sample-and-hold circuits respectively circuits 9 and 10. , the maximum and minimum voltage values detected during the previous frame. Of course, the end-of-frame signal FT closes the switch 40 or 41, turning on the sample-and-hold circuit 9 or 10. Figure 13 clearly illustrates the operating principle explained above of each sample-and-hold device for storing the maximum voltage value. In (a) and (b) of this figure are represented respectively the start of frame DT and end of frame signals FT in relation to the corresponding SV video signal on each frame and repesented in (c). In (d) are shown the maximum voltage values detected on each frame. The memory of the sample-and-hold circuit 9 is thus refreshed at each end-of-frame signal as indicated by the arrows in (e). If the capacitor 42 of the sample-and-hold device 9, as indeed the capacitor 43 of the sample-and-hold device 10, has a sufficient capacity, the loss on the latter becomes negligible, and thus does not disturb the correct operation. discussed above of the sample-and-hold device 9 or the sample-and-hold device 10.

Le circuit d'ajustement 6 ou circuit opérateur comprend un premier soustracteur 44 effectuant la différence entre la valeur de tension maximum Vmax mémorisée dans le circuit 9 et la valeur de la tension minimum Vmin mémorisée dans le circuit 10 et un second soustracteur 45 effectuant la différence entre la valeur de tension courante Ve du signal provenant du circuit d'amplification 3 et la valeur de tension minimum Vmin présente en sortie du circuit 10. Les sorties des deux soustracteurs 44 et 45 sont appliquées respectivement aux entrées X et Y d'un diviseur 46 effectuant la division
Y , c'est-à-dire Ve - Vmin
X Vmax - Vmin
La référence il désigne le circuit de correction des décalages dûs aux tensions de décalage Vd des diodes 20 et 21 des circuits de détections 4 et 5. Le décalage est positif pour la valeur de tension minimum et négatif pour la tension de valeur maximum. On obtient donc un décalage total de -2 Vd pour Vmax - Vmin et - Vd pour Ve - Vmin.The adjustment circuit 6 or operator circuit comprises a first subtractor 44 making the difference between the maximum voltage value Vmax stored in the circuit 9 and the value of the minimum voltage Vmin stored in the circuit 10 and a second subtracter 45 making the difference between the current voltage value Ve of the signal from the amplification circuit 3 and the minimum voltage value Vmin present at the output of the circuit 10. The outputs of the two subtractors 44 and 45 are respectively applied to the inputs X and Y of a divider 46 performing the division
Y, that is, Ve - Vmin
X Vmax - Vmin
The reference 11 designates the correction circuit of the shifts due to the offset voltages Vd of the diodes 20 and 21 of the detection circuits 4 and 5. The offset is positive for the minimum voltage value and negative for the maximum value voltage. We thus obtain a total offset of -2 Vd for Vmax - Vmin and - Vd for Ve - Vmin.

Comme représenté en figure 9, les deux soustracteurs 44 et 45 sont réalisés autour d'un amplificateur opérationnel 44a pour le soustracteur 44 et 47 pour le soustracteur 45. Pour le soustracteur 45, l'amplificateur opérationnel doit être <RTI l'amplificateur opérationnel doit être capable de débiter un courant suffisant pour attaquer l'entrée du diviseur 46. Chaque soustracteur comprend une entrée supplémentaire à laquelle est reliée le circuit de correction de décalage 11 constitué par un potentiomètre. As shown in FIG. 9, the two subtractors 44 and 45 are made around an operational amplifier 44a for the subtractor 44 and 47 for the subtractor 45. For the subtractor 45, the operational amplifier must be <RTI. be able to output a current sufficient to drive the input of the divider 46. Each subtractor comprises an additional input to which is connected the offset correction circuit 11 constituted by a potentiometer.

Si l'on considère le soustracteur 44 de la figure 9, on a Vsl = Ve - Vmin - Vd + Vcor,
Si Vcor = Vd, alors Vs = Ve - Vmin.If we consider the subtractor 44 of FIG. 9, we have Vs1 = Ve - Vmin - Vd + Vcor,
If Vcor = Vd, then Vs = Ve - Vmin.

Pour le soustracteur 45, on a Vs2 = Vmax - Vmin - 2Vd + Vcor. For the subtractor 45, we have Vs2 = Vmax - Vmin - 2Vd + Vcor.

Si Vcor = 2Vd, alors Vs2 = Vmax - Vmin. If Vcor = 2Vd, then Vs2 = Vmax - Vmin.

Le diviseur 46 peut être réalisé avec un multiplieur analogique à grande bande passante où l'entrée W1 reçoit Ve - Vmin et l'entrée X reçoit Vmax
Vmin par l'intermédiaire d'une résistance ajustable 48 permettant de régler le niveau de sortie du diviseur 46 et de le rendre compatible avec les normes vidéo.The divider 46 can be realized with a high bandwidth analog multiplier where the input W1 receives Ve - Vmin and the input X receives Vmax
Vmin through an adjustable resistor 48 to adjust the output level of the divider 46 and make it compatible with video standards.

Le signal S issu du diviseur 46 est dilaté de sorte que la dynamique de luminance occupe la plage de 1,4 volt, c'est-à-dire deux fois le signal vidéo normalisé pour les mêmes raisons qu'exposées précédemment en ce qui concerne l'amplificateur 13. Cependant, la partie du signal correspondant au top de synchronisation et au niveau de suppression a également été dilatée. I1 est donc nécessaire d'éliminer cette partie du signal et de la remplacer par des signaux compatibles avec les normes vidéo. Le signal d'entrée ayant été clampé ou aligné à zéro volt, le niveau de suppression doit être zéro volt et le fond du top de synchronisation de ligne à moins 0,6 volt. Il est donc nécessaire d'effectuer un multiplexage ou découpage temporel par un multiplexeur M du circuit 12 pour reconstituer le signal vidéo de sortie. Ce découpage temporel peut être effectué comme suit
- un comparateur détecte le top de synchronisation de ligne et la sortie de celui-ci autorise la sortie du -0,6 volt au multiplexeur
- la sortie du multiplexeur M est forcée à O pendant le signal de synchronisation de ligne si le top précédent n'est pas détecté
- la sortie du diviseur 46 est transmise pendant le temps restant.The signal S coming from the divider 46 is expanded so that the luminance dynamics occupies the range of 1.4 volts, that is to say twice the normalized video signal for the same reasons as explained previously with regard to the amplifier 13. However, the part of the signal corresponding to the synchronization peak and the suppression level has also been expanded. It is therefore necessary to eliminate this part of the signal and to replace it with signals compatible with the video standards. If the input signal has been clamped or zero volt aligned, the suppression level must be zero volts and the bottom of the line sync peak at minus 0.6 volts. It is therefore necessary to perform a multiplexing or temporal division by a multiplexer M of the circuit 12 to reconstitute the output video signal. This temporal division can be done as follows
a comparator detects the line synchronization top and the output of this allows the -0.6 volt output to the multiplexer
the output of multiplexer M is forced to O during the line synchronization signal if the previous top is not detected
the output of the divider 46 is transmitted during the remaining time.

La figure 16 représente ce découpage temporel sur une ligne du signal vidéo expansé représenté en (a) avec le top produit par le comparateur représenté en (b) lors de la détection du synchronisation de ligne. On voit également que la sortie multiplexe en (d) est forcée à O pendant le signal de synchronisation de ligne en (c) lorsque le top précédent n'est pas produit et le signal de luminance est transmis pendant le temps restant.  FIG. 16 represents this temporal division over a line of the expanded video signal represented in (a) with the top produced by the comparator shown in (b) during the detection of the line synchronization. It is also seen that the multiplexed output at (d) is forced to O during the line synchronization signal in (c) when the previous top is not produced and the luminance signal is transmitted for the remaining time.

Le multiplexeur M a pour fonction, en plus du réalignement ci-dessus, d'aiguiller vers le circuit buffer 14 le signal non traité SN. Cet aiguillage peut être commandé manuellement par le biais de l'interrupteur
I ou automatiquement lors des synchro-trames ou lorsque le signal d'entrée n'est pas suffisament contrasté. En position ouverte de l'interrupteur I, seul le signal non traité SN peut sortir du multiplexeur M.The function of the multiplexer M is, in addition to the realignment above, to direct the unprocessed signal SN to the buffer circuit 14. This switch can be controlled manually by means of the switch
I or automatically when synchro-frames or when the input signal is not sufficiently contrasted. In the open position of the switch I, only the unprocessed signal SN can leave the multiplexer M.

On va décrire maintenant le circuit logique associé au muitiplexeur M pour accomplir les fonctions d'aiguillage et de réalignement d'un signal vidéo. We will now describe the logic circuit associated with the Muitiplexer M to perform the functions of switching and realignment of a video signal.

L'interrupteur I est relié d'une part au potentiel positif d'alimentation Vcc et d'autre part à une entrée d'une porte ET 49 ayant une autre entrée reliée à la sortie d'un comparateur 50, dont l'entrée inverseuse reçoit la différence Vmax - Vmin et l'entrée non inverseuse est reliée à une résistance ajustable 51 établissant une tension de référence. La porte ET 49 a une troisième entrée reliée en sortie d'une bascule RS 52 ayant l'une de ses entrées recevant le signal de fin de trame FT et son autre entrée recevant le signal de début de trame DT. La sortie de la porte ET 49 est reliée à l'entrée d'un inverseur 53 et à une entrée d'une porte ET 54, dont une autre entrée reçoit le signal de synchronisation de ligne SL. La porte ET 54 a une troisième entrée reliée en sortie d'un inverseur 55 dont l'entrée est reliée à une entrée d'une porte OU 56. Cette dernière a son autre entrée reliée en sortie de la porte ET 49. The switch I is connected on the one hand to the positive supply voltage Vcc and on the other hand to an input of an AND gate 49 having another input connected to the output of a comparator 50, whose inverting input receives the difference Vmax - Vmin and the non-inverting input is connected to an adjustable resistor 51 establishing a reference voltage. The AND gate 49 has a third input connected to the output of an RS flip-flop 52 having one of its inputs receiving the end-of-frame signal FT and its other input receiving the frame start signal DT. The output of the AND gate 49 is connected to the input of an inverter 53 and to an input of an AND gate 54, of which another input receives the line synchronization signal SL. The AND gate 54 has a third input connected at the output of an inverter 55 whose input is connected to an input of an OR gate 56. The latter has its other input connected at the output of the AND gate 49.

L'entrée de l'inverseur 55 reçoit le top représenté en figure 16(b). La sortie de la porte ET 54 est reliée à une entrée d'une porte OU 57 ayant sa sortie reliée à l'entrée Al du multiplexeur M, par exemple du type AD 7502. L'autre entrée de la porte OU 57 est reliée en sortie de l'inverseur 53 et à une entrée d'une autre porte OU 58 dont l'autre entrée est reliée en sortie de la porte ET 56. La sortie de la porte OU 58 est reliée à l'entrée AO du multiplexeur M.The input of inverter 55 receives the top shown in FIG. 16 (b). The output of the AND gate 54 is connected to an input of an OR gate 57 having its output connected to the input A1 of the multiplexer M, for example of the AD 7502 type. The other input of the OR gate 57 is connected in output of the inverter 53 and an input of another OR gate 58 whose other input is connected to the output of the AND gate 56. The output of the OR gate 58 is connected to the input AO of the multiplexer M.

En position ouverte de l'interrupteur I, la sortie de la porte ET 49 est à O de sorte que les sorties des portes OU 57 et 58 sont toutes les deux à 1, amenant le multiplexeur M à sortir le signal non traité SN. En position de traitement, c'est-à-dire lorsque l'interrupteur I est fermé, le signal traité doit être remplacé par le signal non traité SN dans deux cas premièrement lorsque la dynamique du signal d'entrée est trop faible, c'est-à-dire lorsque le comparateur 50 a sa sortie à O ; deuxièmement, entre le signal fin de trame d'une trame et le signal début de trame de la suivante. In the open position of the switch I, the output of the AND gate 49 is at 0 so that the outputs of the OR gates 57 and 58 are both at 1, causing the multiplexer M to output the untreated signal SN. In the processing position, that is to say when the switch I is closed, the processed signal must be replaced by the unprocessed signal SN in two cases firstly when the dynamic range of the input signal is too low, that is, when the comparator 50 has its output at O; secondly, between the end of frame signal of one frame and the start of frame signal of the next.

Cette période délimitée par le passage à zéro de la sortie de la bascule 52 englobe la synchro-trame du signal vidéo, ce qui évite d'avoir à la reconstruire.This period delimited by the zero crossing of the output of the flip-flop 52 includes the synchro-frame of the video signal, which avoids having to reconstruct it.

Autrement, en position de traitement, la sortie de la porte ET 49 est à 1 et lorsque se produit le top de la figure 16(b), la porte ET 56 et donc la sortie de la porte OU 58 passent à 1, autorisant le multiplexeur à sortir le -0,6 volt. Pendant le signal de synchronisation de ligne SL (figure 16c) et en l'absence du top précité, la sortie de la porte ET 54 et la sortie de la porrte OU 57 passent à 1 forçant le multiplexeur M à sortir le O volt. Lorsque les sorties des portes OU 57 et 58 sont à
O, le multiplexeur M transmet la sortie S du diviseur 46.Otherwise, in the processing position, the output of the AND gate 49 is at 1 and when the top of FIG. 16 (b) occurs, the AND gate 56 and thus the output of the OR gate 58 go to 1, allowing the multiplexer to output the -0.6 volts. During the line synchronization signal SL (FIG. 16c) and in the absence of the above-mentioned top, the output of the AND gate 54 and the output of the OR gate 57 go to 1 forcing the multiplexer M to output the O volt. When the outputs of OR gates 57 and 58 are at
O, the multiplexer M transmits the output S of the divider 46.

Le circuit 2 pour produire les impulsions de clamp C et le signaux de synchronisation de ligne et de trame est déjà connu en soi et n'a pas à être décrit en détail. On précisera toutefois que le circuit 2 doit permettre la détection des signaux vidéo en 50 ou 60 Hz et s'il possède une sortie d'identification 50/60 Hz, celle-ci pourra être utilisée dans le circuit de production 15 comme expliqué ci-dessus. The circuit 2 for producing the clamp pulses C and the line and frame synchronization signals is already known per se and does not have to be described in detail. Note however that the circuit 2 must allow the detection of video signals at 50 or 60 Hz and if it has a 50/60 Hz identification output, it can be used in the production circuit 15 as explained above. above.

Le circuit 15 comprend un circuit 59 de production d'un signal de fin de ligne et comprenant un inverseur 60 recevant le signal de synchronisation de ligne et ayant sa sortie reliée à une entrée d'une porte
OU 61 et à une borne d'une résistance 62 dont l'autre borne est reliée à l'entrée d'un trigger de Schmitt 63 à sortie inversée et à une borne d'un condensateur 64, dont la borne opposée est reliée au potentiel de O volt. La sortie du trigger de Schmitt 63 est reliée à l'autre entrée de la porte OU 61. Le fonctionnement du circuit 59 ressort des courbes (a), (b), (c), et (d) de la figure 14 représentant respectivement le signal de synchronisation de ligne SL, la tension VC aux bornes du condensateur 64, la sortie du trigger de Schmitt 63 et la sortie de la porte OU 61.The circuit 15 comprises a circuit 59 for producing an end-of-line signal and comprising an inverter 60 receiving the line synchronization signal and having its output connected to an input of a gate
OR 61 and to a terminal of a resistor 62 whose other terminal is connected to the input of an inverted output Schmitt trigger 63 and a terminal of a capacitor 64 whose opposite terminal is connected to the potential from O volt. The output of the Schmitt trigger 63 is connected to the other input of the OR gate 61. The operation of the circuit 59 is apparent from the curves (a), (b), (c), and (d) of FIG. the line synchronization signal SL, the voltage VC across the capacitor 64, the output of the Schmitt trigger 63 and the output of the OR gate 61.

Le circuit de production 15 comprend de plus un circuit 65 produisant les signaux de début et de fin de trame. Le circuit 65 comprend un compteur 66 dont l'entrée horloge reçoit les signaux de synchronisation de ligne SL et l'entrée de remise à zéro reçoit le signal de synchronisation de trame et un circuit de comparaison à trois comparateurs 67, 68 et 69, par exemple à 9 bits, reliés aux sorties du compteur 66. Les deux comparateurss 67 et 68 ont leurs sorties reliées à un portier 169 comprenant une porte ET 70 ayant l'une de ses deux entrées reliées en sortie du comparateur 67 et son autre entrée reliée à l'entrée d'un inverseur 71 ; une porte ET 72 ayant une entrée reliée en sortie du comparateur 68 et son autre entrée reliée en sortie de l'inverseur 71, et une porte OU 73 reliée aux sorties des portes ET 70 et 72. L'entrée de l'inverseur 71 reçoit un signal logique de détermination de la fréquence de trame de 50 ou de 60
Hz suivant le standard utilisé. Par exemple, pour la fréquence de trame de 50 Hz, l'entrée de l'inverseur 71 est à 1 et est à O lorsque la fréquence de trame est de 60 Hz. Le signal logique de détermination de la fréquence de trame de 50/60 Hz est également appliqué au comparateur 69 dont la sortie indique le début de la trame quelle que soit la fréquence car le nombre auquel est comparé le contenu du compteur dépend de l'entrée 50/60 Hz. Le signal logique de détermination de fréquence de trame utilisée peut être produit par le circuit 2 comme expliqué précédemment. Pour une fréquence de trame de 50 Hz, le début de la trame est positionné en ligne 22 et la fin de la trame est positionnée en ligne 306 tandis que pour une fréquence de trame de 60 Hz, le début de la trame est positionné en ligne 16 et la fin de la trame est positionnée en ligne 254, afin que les lignes constituant le signal de synchronisation trame ne soient pas prises en compte dans le traitement.The production circuit 15 further comprises a circuit 65 producing the start and end frame signals. The circuit 65 comprises a counter 66 whose clock input receives the line synchronization signals SL and the reset input receives the frame synchronization signal and a comparator circuit with three comparators 67, 68 and 69, by 9-bit example, connected to the outputs of the counter 66. The two comparators 67 and 68 have their outputs connected to a gatekeeper 169 comprising an AND gate 70 having one of its two inputs connected to the output of the comparator 67 and its other connected input. at the input of an inverter 71; an AND gate 72 having an input connected to the output of the comparator 68 and its other input connected to the output of the inverter 71, and an OR gate 73 connected to the outputs of the AND gates 70 and 72. The input of the inverter 71 receives a logic signal for determining the frame rate of 50 or 60
Hz according to the standard used. For example, for the 50 Hz frame rate, the input of the inverter 71 is at 1 and is at 0 when the frame frequency is 60 Hz. The logic signal for determining the frame rate of 50 / 60 Hz is also applied to the comparator 69 whose output indicates the start of the frame regardless of the frequency because the number to which the contents of the counter are compared depends on the input 50/60 Hz. The logic signal for determining the frequency of used frame can be produced by the circuit 2 as explained above. For a frame frequency of 50 Hz, the beginning of the frame is positioned in line 22 and the end of the frame is positioned in line 306 while for a frame frequency of 60 Hz, the beginning of the frame is positioned in line 16 and the end of the frame is positioned in line 254, so that the lines constituting the frame synchronization signal are not taken into account in the processing.

En fonctionnement pour une fréquence de trame de 50 Hz, le compteur 66, après sa remise à zéro par le signal de synchronisation trame, comptera les signaux ou tops de synchronisation de ligne et le comparateur 69 produira un signal de sortie de niveau haut lorsque le compteur 66 aura compté 22 lignes, ce signal de niveau haut indiquant ainsi le début de trame. Lorsque le compteur aura compté 306 lignes, la sortie du comparateur 67 passera à un niveau haut et la sortie de la porte ET 70 et donc celle de la porte OU 73 produiront une impulsion correspondant au signal de fin de trame pour la fréquence de trame de 50 Hz. Pour une fréquence de trame de 60 Hz, lorsque le compteur 66 comptera 16 lignes, le comparateur 69 produira à sa sortie un signal de niveau indicatif du signal de début de trame et lorsque le compteur 66 comptera 254 lignes, la sortie du comparateur 68 produira un signal de niveau haut à l'entrée de la porte ET 72 de façon que la porte OU 73 produise un signal de fin de trame pour la fréquence de trame de 60
Hz.In operation for a frame frequency of 50 Hz, the counter 66, after being reset by the frame synchronization signal, will count the line synchronization signals or timers and the comparator 69 will produce a high level output signal when the counter 66 will have counted 22 lines, this high level signal thus indicating the start of the frame. When the counter has counted 306 lines, the output of the comparator 67 will go to a high level and the output of the AND gate 70 and thus that of the OR gate 73 will produce a pulse corresponding to the end of frame signal for the frame rate of 50 Hz. For a frame frequency of 60 Hz, when the counter 66 has 16 lines, the comparator 69 will produce at its output a level signal indicative of the start of frame signal and when the counter 66 will have 254 lines, the output of the comparator 68 will produce a high level signal at the input of the AND gate 72 so that the OR gate 73 produces a frame end signal for the frame frequency of 60
Hz.

Le portier 169 permet ainsi de choisir comme signal de fin de trame la sortie du comparateur 67 (ligne 306) ou celle du comparateur 68 (ligne 254) en fonction de la fréquence utilisée (50 ou 60 Hz). Gatekeeper 169 thus makes it possible to choose as the end of frame signal the output of comparator 67 (line 306) or that of comparator 68 (line 254) as a function of the frequency used (50 or 60 Hz).

Si le circuit 2 ne produit pas de signaux logiques identifiant la fréquence de trame utilisée de 50
Hz ou de 60 Hz, le dispositif portier 74 représenté en figure 12 peut être utilisé à la place du portier 69 de la figure 11. Le dispositif portier 74 comprend une bascule du type D 75, dont l'entrée horloge est reliée à la sortie d'un inverseur 76 ayant son entrée reliée à la sortie du comparateur 67. L'entrée D de la bascule 75 est à "1" tandis que l'entrée de remise à zéro de la bascule 75 est reliée à la sortie du comparateur 68. L'entrée de l'inverseur 76 est également reliée à une entrée d'une porte ET 77, dont l'autre entrée est reliée à la sortie Q de la bascule 75. La sortie du comparateur 68 est reliée à une entrée d'une porte ET 78 dont l'autre entrée est reliée à la sortie Q de la bascule 75. Les sorties des portes ET 77 et 78 sont reliées aux entrées d'une porte
OU 79. La figue 15 représente le fonctionnement du dispositif 74 pour une séquence de trame de 50 Hz. Pour cette fréquence, le front arrière ou front descendant de chaque top "254" représenté en (b) de la figure 16 et produit en sortie du comparateur 67, fait passer à "1" la sortie Q de la bascule 75 comme indiqué en (d). Peu après survient le top "306" représenté en (a) en figure 16 et qui remet à zéro la sortie Q de la bascule 75 et faisant passer à 1 la sortie Q de cette bascule, autorisant ainsi la sortie du top "306" par la porte ET 78 (figure 15f) tout en bloquant le prochain top "254". Comme les deux tops arrivent toujours à tour de rôle, les tops "254" sont toujours bloqués et seuls les tops "306" correspondant aux signaux de fin de trame représenté en g en figure 5 sont propagés jusqu'à la sortie du' dispositif portier 74.If circuit 2 does not produce logic signals identifying the used frame frequency of 50
Hz or 60 Hz, the gate device 74 shown in Figure 12 can be used in place of the gatekeeper 69 of Figure 11. The gate device 74 comprises a D-type flip-flop 75 whose clock input is connected to the output an inverter 76 having its input connected to the output of the comparator 67. The input D of the flip-flop 75 is at "1" while the reset input of the flip-flop 75 is connected to the output of the comparator 68 The input of the inverter 76 is also connected to an input of an AND gate 77, whose other input is connected to the Q output of the flip-flop 75. The output of the comparator 68 is connected to an input of an AND gate 78 whose other input is connected to the Q output of the flip-flop 75. The outputs of the AND gates 77 and 78 are connected to the inputs of a gate
OR 79. Fig. 15 shows the operation of the device 74 for a 50 Hz frame sequence. For this frequency, the trailing edge or falling edge of each top "254" shown in (b) of Fig. 16 and output of the comparator 67, the output Q of the flip-flop 75 is changed to "1" as indicated in (d). Shortly thereafter occurs the top "306" represented in (a) in FIG. 16 and which resets the Q output of the flip-flop 75 and passes to 1 the Q output of this flip-flop, thus allowing the output of the "306" top to ET gate 78 (Figure 15f) while blocking the next top "254". As the two tops always arrive in turn, the tops "254" are still blocked and only the tops "306" corresponding to the end of frame signals shown in g in FIG. 5 are propagated to the exit of the gatekeeper device. 74.

Pour une fréquence de trame de 60 Hz, le front arrière ou front descendant du premier top "254" fait passer la sortie Q de la bascule 75 à "1". Comme le compteur n'atteint jamais "306", la sortie Q de la bascule 75 reste donc toujours dans le même état de sortie et les tops "254" se trouve donc acheminé en permanence jusqu'à la sortie'du dispositif portier 74. For a frame frequency of 60 Hz, the trailing edge or falling edge of the first top "254" causes the Q output of flip-flop 75 to "1". As the counter never reaches "306", the Q output of the flip-flop 75 thus remains in the same output state and the tops "254" is thus routed continuously to the output of the gate device 74.

Le système de traitement conforme à l'invention a donc été conçu pour être utilisé avec des systèmes de vision industriels utilisés notamment pour des robots et permet de diminuer la sensibilité aux variations d'éclairement d'une scène à examiner en augmentant le contraste entre la pièce à isoler et le fond. L'invention permet d'envisager des applications à faibles contrastes impossibles à résoudre jusque là. The treatment system in accordance with the invention was therefore designed to be used with industrial vision systems used in particular for robots and makes it possible to reduce the sensitivity to the variations of illumination of a scene to be examined by increasing the contrast between the piece to isolate and the bottom. The invention makes it possible to envisage low-contrast applications that have not been possible to solve until now.

L'importance du niveau du fond quand il est plus sombre que la pièce à isoler étant fortement amoindrie, la propreté de celui-ci devient moins critique, ce qui est un plus indéniable dans l'ambiance industriel. Enfin, l'invention peut également être utilisée avec tout système vidéo nécessitant un renforcement du contraste (vision de nuit, vision en milieu enfumé, etc...). The importance of the bottom level when it is darker than the room to be insulated is greatly diminished, the cleanliness of it becomes less critical, which is a plus undeniable in the industrial atmosphere. Finally, the invention can also be used with any video system requiring contrast enhancement (night vision, smoky vision, etc ...).

Claims (18)

REVENDICATIONS 1. Procédé de traitement d'un signal composite vidéo provenant d'une caméra vidéo et séquencé sous forme de trames, l'entrelacement de deux trames consécutives représentant l'image d'une scène à examiner, caractérisé en ce qu'il consiste à détecter deux valeurs de tension respectivement maximum et minimum d'un signal de luminance pendant un trame ; à mémoriser ces deux valeurs de tension ; et à dilater ou expandre dynamiquement le signal de luminance sur la trame suivante relativement à une valeur de seuil fixe de binarisation de signal de luminance et suivant une fonction de transfert déterminée utilisant les deux valeurs de tension mémorisées. A method of processing a composite video signal from a video camera and sequencing in the form of frames, the interleaving of two consecutive frames representing the image of a scene to be examined, characterized in that it consists in detecting two respectively maximum and minimum voltage values of a luminance signal during a frame; to memorize these two voltage values; and dynamically expanding or expanding the luminance signal on the next frame relative to a fixed luminance signal binarization threshold value and following a determined transfer function using the two stored voltage values. 2. Procédé selon la revendication 1, caractérisé en ce que la fonction de transfert précitée est définie comme suit 2. Method according to claim 1, characterized in that the aforementioned transfer function is defined as follows Ve - Vmin Ve - Vmin Vs = 0,7 x -------- Vs = 0.7 x -------- Vmax - Vmin où  Vmax - Vmin where Vmax : tension maximum de l'information de Vmax: maximum voltage of the information of luminance obtenue pendant la trame luminance obtained during the frame précédente former Vmin : tension minimum de l'information de Vmin: minimum voltage of the information of luminance obtenue pendant la trame luminance obtained during the frame précédente former Ve : tension de l'information de luminance Ve: voltage of the luminance information sur la trame en cours on the current frame 0,7 : tension limite normalisée que peut 0.7: normalized limit voltage that can atteindre le signal reach the signal Vs : tension de sortie du signal à Vs: signal output voltage at transmettre au système de vision.  transmit to the vision system. 3. Procédé selon la revendication 1 ou 2, caractérisé en ce qu'il consiste, pour des raisons de compatibilité avec les normes vidéo, à amplifier d'un facteur deux le signal composite vidéo traité, à effectuer un découpage temporel du signal composite vidéo de façon à éliminer a partie de ce signal correspondant à l'impulsion de synchronisation ligne et au niveau de suppression et à remplacer cette partie de signal par des signaux compatibles avec les normes vidéo. 3. Method according to claim 1 or 2, characterized in that it consists, for reasons of compatibility with the video standards, to amplify by a factor of two the processed composite video signal, to perform a temporal division of the composite video signal. in such a way as to eliminate part of this signal corresponding to the line synchronization pulse and the suppression level and to replace this signal part with signals compatible with the video standards. 4. Système de traitement d'un signal composite vidéo provenant par exemple d'une caméra vidéo pour la mise en oeuvre du procédé tel que défini aux revendications 1 à 3, caractérisé en ce qu'il comprend deux circuits de détection (4;5) respectivement de deux valeurs de tension maximum et minimum du signal de luminance sur une ligne ; un premier circuit (7) de comparaison, à chaque fin de ligne, de la valeur de tension maximum détectée sur celle-ci du signal de luminance à la valeur maximum de tension de ce signal mémorisée depuis le début d'une trame et de mémorisation de la valeur de tension maximum détectée sur la ligne lorsqu'elle est supérieure à la valeur de tension maximum mémorisée ; un second circuit (8) de comparaison, à chaque fin de ligne, de la valeur de tension minimum détectée sur celle-ci du signal de luminance à la valeur de tension de ce signal mémorisée depuis le début d'une trame et de mémorisation de la valeur de tension minimum détectée sur la ligne lorsqu'elle et inférieure à la valeur de tension minimum mémorisée ; deux mémoires (9;10) mémorisant pendant la trame en cours les valeurs de tension maximum et minimum détectées pendant la trame précédente ; et un circuit opérateur (6) destiné à dilater dynamiquement pendant la trame en cours le signal de luminance suivant la fonction de transfert précitée.  4. System for processing a composite video signal coming for example from a video camera for implementing the method as defined in claims 1 to 3, characterized in that it comprises two detection circuits (4; ) respectively two values of maximum and minimum voltage of the luminance signal on a line; a first comparison circuit (7), at each end of line, of the maximum voltage value detected thereon of the luminance signal at the maximum voltage value of this signal stored from the beginning of a frame and of storage the maximum voltage value detected on the line when it is greater than the stored maximum voltage value; a second comparison circuit (8), at each end of line, of the minimum voltage value detected thereon of the luminance signal at the voltage value of this signal stored from the beginning of a frame and storing the the minimum voltage value detected on the line when and below the minimum voltage value stored; two memories (9; 10) storing during the current frame the maximum and minimum voltage values detected during the previous frame; and an operator circuit (6) for dynamically expanding during the current frame the luminance signal according to the aforementioned transfer function. 5. Système selon la revendication 4, caractérisé en ce que les mémoires des premier (4) et second (5) circuits de comparaison et de mémorisation précités sont constituées chacune par un échantillonneur-bloqueur (25;31) dont la sortie est reliée à une entrée du comparateur correspondant (30;32) dont l'autre entrée reçoit la valeur de tension maximum ou minimum du signal de luminance sur une ligne, chaque échantillonneurbloqueur (25;31) étant rendu. passant par un signal de début de trame (DT) ou, en cours de trame, par un signal de fin de ligne (FL) avec la sortie du comparateur correspondant (30;32) produisant un signal logique indiquant que la valeur de tension maximum ou minimum de signal de luminance sur une ligne est respectivement supérieure ou inférieure à la valeur de tension maximum ou minimum mémorisée depuis le début de la trame. 5. System according to claim 4, characterized in that the memories of the first (4) and second (5) comparison and storage circuits mentioned above are each constituted by a sample-and-hold circuit (25; 31) whose output is connected to an input of the corresponding comparator (30; 32) whose other input receives the maximum or minimum voltage value of the luminance signal on a line, each samplerblocker (25; 31) being rendered. passing through a frame start signal (DT) or, during the frame, an end of line signal (FL) with the corresponding comparator output (30; 32) producing a logic signal indicating that the maximum voltage value or minimum luminance signal on a line is respectively greater than or less than the maximum or minimum voltage value stored from the beginning of the frame. 6. Système selon la revendication 4 ou 5, caratérisé en ce que les deux mémoires (9;10) précitées sont constituées chacune par un échantillonneur-bloqueur relié en sortie du circuit de comparaison et de mémorisation correspondant (7;8) précité et rendu passant par un signal de fin de trame. 6. System according to claim 4 or 5, characterized in that the two memories (9; 10) above each consist of a sample-and-hold circuit connected at the output of the corresponding comparison and storage circuit (7; 8) mentioned above and rendered passing through an end of frame signal. 7. Système selon l'une des revendications 4 à 6, caractérisé ence que le circuit opérateur (6) précité comprend deux moyens soustracteurs (44;45), l'un (44) recevant les deux valeurs de tension Vmax et Vmin précitées pour effectuer la soustraction (Vmax - Vmin) et l'autre (45) recevant la tension Ve précitée et la tension Vmin pour effectuer la soustraction (Ve - Vmin) et un moyen diviseur (46) effectuant la division 7. System according to one of claims 4 to 6, characterized in that the aforementioned operating circuit (6) comprises two subtracter means (44; 45), one (44) receiving the two voltage values Vmax and Vmin above for performing the subtraction (Vmax - Vmin) and the other (45) receiving the aforementioned voltage Ve and the voltage Vmin to perform the subtraction (Ve - Vmin) and divisive means (46) performing the division Ve - Vmin Ve - Vmin Vmax - Vmin Vmax - Vmin 8. Système selon la revendication 7, caractérisé en ce que les moyens soustracteurs (44;45) précités sont réalisés à partir de sommateurs à amplificateurs opérationnels. 8. System according to claim 7, characterized in that the subtractor means (44; 45) above are made from summators with operational amplifiers. 9. Système selon la revendication 7, caractérisé en ce que le moyen diviseur (46) est réalisé à partir d'un multiplieur analogique à grande bande passante. 9. System according to claim 7, characterized in that the divider means (46) is made from a high bandwidth analog multiplier. 10. Système selon l'une des revendications 4 à 9, caractérisé en ce qu'il comprend un circuit de multiplexage du signal en sortie du circuit opérateur (6) de façon à réaligner le signal aux normes vidéo. 10. System according to one of claims 4 to 9, characterized in that it comprises a signal multiplexing circuit at the output of the operator circuit (6) so as to realign the signal to the video standards. 11. Système selon la revendication 10, caractérisé en ce que le circuit de multiplexage reçoit également un signal composite vidéo non-traité provenant de la caméra vidéo et qui est aiguillé en sortie du circuit de mulitplexage (45) lorsque la dynamique du signal vidéo d'entrée à traiter est trop faible ou lors de la présence des signaux de synchronisation de trame. 11. System according to claim 10, characterized in that the multiplexing circuit also receives an untreated composite video signal from the video camera and which is switched at the output of the multiplexing circuit (45) when the dynamics of the video signal of input to be processed is too weak or when the frame synchronization signals are present. 12. Système selon 1-' une des revendications 4 à 11, caractérisé en ce qu'il comprend un circuit de production (59) d'un signal de fin de ligne (FL) comportant -un 'trigger de Schmitt (63) dont l'entrée est reliée à une borne d'un condensateur (64) recevant un signal de synchronisation ligne (SL) de façon à produire le signal de fin de ligne lors du front de descente du signal de synchronisation de ligne. 12. System according to one of claims 4 to 11, characterized in that it comprises a production circuit (59) of an end of line signal (FL) comprising a Schmitt trigger (63) of which the input is connected to a terminal of a capacitor (64) receiving a line synchronization signal (SL) so as to produce the end of line signal at the falling edge of the line synchronization signal. 13. Système selon l'une des revendications 4 à 12, caractérisé en ce qu'il comprend un dispositif de production (65) de signaux respectivement de début et de fin de trame (FT) et comportant un compteur (66), dont l'entrée horloge reçoit les signaux de synchronisation de ligne et la remise à zéro est effectuée par le signal de synchronisation de trame ; un circuit de comparaison relié au compteur de lignes (66) et délivrant  13. System according to one of claims 4 to 12, characterized in that it comprises a device (65) for producing signals respectively start and end of frame (FT) and comprising a counter (66), whose the clock input receives the line synchronization signals and the reset is performed by the frame synchronization signal; a comparison circuit connected to the line counter (66) and delivering successivement une première impulsion lorsque le compteur successively a first pulse when the counter (66) a compté un nombre déterminé de lignes après la (66) counted a certain number of lines after the remise à zéro de celui-ci et une seconde impulsion reset it and a second impulse lorsque le compteur (66) a compté un nombre déterminé de when the counter (66) has counted a determined number of lignes supérieur au précédent, chaque nombre de lignes lines greater than the previous one, each number of lines comptées dépendant de la fréquence de trame, 50 ou 60 Hz, counted depending on the frame frequency, 50 or 60 Hz, du standard utilisé, les première et seconde impulsions of the standard used, the first and second pulses correspondant respectivement aux signaux de début et de respectively corresponding to the start and end signals fin de trame. end of frame 14. Système selon la revendication 13, 14. System according to claim 13, caractérisé en ce qu'il comprend un portier (69) auquel characterized in that it comprises a gatekeeper (69) to which est appliqué un signal logique représentatif de la is applied a logical signal representative of the fréquence de trame utilisée et laissant passer la seconde frame rate used and letting the second pass impulsion précitée correspondant à la fréquence de trame aforementioned pulse corresponding to the frame rate utilisée et en ce que le circuit de comparaison précité used and in that the comparison circuit mentioned above comprend un comparateur (69) auquel est appliqué ledit comprises a comparator (69) to which said signal logique et produisant à sa sortie la première logical signal and producing at its output the first impulsion précitée correspondant à la fréquence de trame aforementioned pulse corresponding to the frame rate utilisé. used. 15. Système selon la revendication 14, 15. System according to claim 14, caractérisé en ce que le portier (69) comprend deux portes ET (70;72), les deux entrées de l'une (70) des characterized in that the gatekeeper (69) comprises two AND gates (70; 72), the two inputs of one (70) of the portes ET étant reliées respectivement à une sortie du AND gates being respectively connected to an output of the circuit de comparaison sur laquelle sont produites les première et seconde impulsions correspondant à la comparison circuit on which are produced the first and second pulses corresponding to the fréquence de trame de 60 Hz et à l'entrée d'un inverseur 60 Hz frame frequency and at the input of an inverter (71), les deux entrées de l'autre porte ET (72) étant (71), the two inputs of the other AND gate (72) being reliées respectivement à une autre sortie du circuit de comparaison sur laquelle sont produites les première et respectively connected to another output of the comparison circuit on which the first and seconde impulsions correspondant à la fréquence de trame de 50 Hz et à la sortie de l'inverseur (71); second pulses corresponding to the frame frequency of 50 Hz and the output of the inverter (71); 16. Système selon les revendication 15, 'caractérisé en ce que les sorties des portes ET (70, 72) sont reliées aux entrées d'une porte OU (75).  16. System according to claim 15, characterized in that the outputs of the AND gates (70, 72) are connected to the inputs of an OR gate (75). 17. Système selon la revendication 13, caractérisé en ce qu'il comprend un dispositif portier (74) laissant passer les première et seconde impulsions en fonction de la fréquence de trame utilisée et comprenant une bascule (i5), par exemple du type D, dont l'entrée horloge reçoit, par l'intermédiaire d'un inverseur (76), les première et seconde impulsions correspondant respectivement aux signaux de début et de fin de trame pour la fréquence de trame de 60 Hz et l'entrée de remise à zéro reçoit les première et seconde impulsions correspondant respectivement aux signaux de début et de fin de trame pour la fréquence de trame de 50 17. System according to claim 13, characterized in that it comprises a gate device (74) passing the first and second pulses as a function of the frame frequency used and comprising a flip-flop (i5), for example of the D type, whose clock input receives, via an inverter (76), the first and second pulses respectively corresponding to the start and end of frame signals for the 60 Hz frame rate and the reset input. zero receives the first and second pulses respectively corresponding to the start and end of frame signals for the frame frequency of 50 Hz ; et un portier comprenant une première porte ET (77) dont les deux entrées sont reliées respectivement à l'entrée de l'inverseur (76) et à la sortie Q de la bascule (75) et une seconde porte ET (78) dont les deux entrées sont reliées respectivement à l'entrée de remise à zéro et à la sortie Q de la bascule (75).Hz; and a gatekeeper comprising a first AND gate (77) whose two inputs are respectively connected to the input of the inverter (76) and the Q output of the flip-flop (75) and a second AND gate (78) whose two inputs are respectively connected to the reset input and the Q output of the flip-flop (75). 18. Système selon la revendication 15, caractérisé en ce que les sorties des deux portes ET (77, 78) précitées sont reliées aux entrées d'une porte OU (79).  18. The system of claim 15, characterized in that the outputs of the two AND gates (77, 78) above are connected to the inputs of an OR gate (79).