FR2632091A1 - Method for electronic memory storage of data by means of dual-state cells, and its means of implementation - Google Patents
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Abstract
Description
La présente invention est du domaine de l'informatique et a plus particulièrement pour objet un procédé de memorisation électronique de donnees au moyen de cellules a deux etats et ses moyens de mise en oeuvre. The present invention is in the field of data processing and more particularly relates to a method of electronic storage of data by means of cells with two states and its means of implementation.
La plupart des mémoires électroniques connues a' ce jour sont structurées avec un système d'adressage assurant les transferts de l'information dans des cellules mémoires et mettent en oeuvre des registres dont le cycle assure le transfert de chaque bit en deux temps. Or les memoires statiques nécessitent un rafraîchissement périodique des informations qu'elles contiennent et cette regeneration engendre une surconsommation de courant ainsi qu'une interruption du cycle de consultation de m9'moires.Pour connaître un art antérieur du domaine de l'invention, on pourra avantageusement se rapporter a' la publication : US 4.321.694. Most of the electronic memories known to date are structured with an addressing system ensuring the transfer of information in memory cells and use registers whose cycle ensures the transfer of each bit in two stages. However, static memories require periodic updating of the information they contain and this regeneration generates an overconsumption of current as well as an interruption of the memory consultation cycle. To know a prior art in the field of the invention, one can advantageously refer to the publication: US 4,321,694.
En considération des inconvénients de l'art antérieur, la présente invention a pour but de proposer- un procédé de mémorisation électronique de données présentant une integration maximale, permettant un stockage a' accès séquentiel d'informations avec un rafraîchissement continu et automatique des cellules ne nécessitant ni interruption du cycle de consultation des mémoires ni surconsommation de courant. In consideration of the drawbacks of the prior art, the aim of the present invention is to propose - a method of electronic storage of data having maximum integration, allowing storage with sequential access of information with continuous and automatic refresh of the cells. requiring neither interruption of the memory consultation cycle nor overconsumption of current.
Selon la présente invention, un procédé de mémorisation électronique de données au moyen de cellules å deux états organisées en modules constitués d'une colonne a' n niveau de cellules mémoires est caractérisé d'une manière genérale en ce que, successivement pour les cellules de deux colonnes voisines et pour ensemble des colonnes organisées de façon circulaire, on recopie l'état de la cellule (C) d'une colonne dans la cellule correspondante, c'est à dire ayant le même niveau, de la colonne directement voisine (C+1) préalablement mise a' l'état "zéro" ; on compare l'état de chacune des cellules en correspondance, puis- si la comparaison revole une analogie totale, bit à bit de même niveau des deux colonnes, on désactive toutes les cellules de la colonne (C), puis on valide les portes permettant le passage de l'information se trouvant dans la cellule (C-l) vers la cellule (C) afin de mettre chaque cellule mémoire de (C) h l'image de celle de (C-1). According to the present invention, a method of electronic storage of data by means of cells with two states organized in modules made up of a column at n level of memory cells is generally characterized in that, successively for the cells of two neighboring columns and for all of the columns organized in a circular manner, the state of cell (C) of a column is copied into the corresponding cell, that is to say having the same level, of the column directly neighboring (C +1) previously set to "zero"; we compare the state of each of the cells in correspondence, then if the comparison revolves a total analogy, bit by bit of the same level of the two columns, we deactivate all the cells of column (C), then we validate the gates allowing the passage of the information located in the cell (Cl) towards the cell (C) in order to put each memory cell of (C) h the image of that of (C-1).
La présente invention a aussi pour objet un dispositif pour la mise en oeuvre du procédé permettant d'assurer la synchronisation de trois operations, ce dispositif peut être soit un compteur, soit un registre à décalage, la première opération ayant pour fonction la validation des portes pour le passage de l'information, la seconde le contrôle du contenu de la cellule d'arrivée de l'information tandis que la troisième désactive les cellules de la colonne de départ dont les informations viennent d'être transitées. The present invention also relates to a device for implementing the method for ensuring the synchronization of three operations, this device can be either a counter or a shift register, the first operation having for function the validation of the doors. for the passage of information, the second controls the content of the information arrival cell while the third deactivates the cells of the start column whose information has just been transmitted.
Selon une caractéristique principale, lors de l'opération de comparaison des cellules de même niveau de deux colonnes successives le procédé
prévoit l'émission d'un signal indiquant la concordance des etats de deux cellules (C) et (ciel) en correspondance, puis le pilote charge de désactiver les cellules de la colonne de départ est valide, un autre circuit contrôlant la mise a l'état "O" de toutes les cellules est mis en oeuvre générant un autre signal, et activant le second pilote qui validera les portes assurant la transition de (C-1) vers (C).According to a main characteristic, during the operation of comparing cells of the same level of two successive columns, the method
provides for the emission of a signal indicating the agreement of the states of two cells (C) and (sky) in correspondence, then the pilot responsible for deactivating the cells of the starting column is valid, another circuit controlling the setting to l 'state "O" of all cells is implemented generating another signal, and activating the second pilot which will validate the doors ensuring the transition from (C-1) to (C).
Avantageusement pour chaque module comprenant une colonne de n niveaux de cellules (n : fixé) et un registre à décalage, ou compteur, le dispositif incorpore un circuit de détection de panne réalisé au moyen d'un pont programmable electroniquement incluant une fonction d'erreur permettant d'éliminer un éventuel module défaillant. Cette détection aura lieu si l'operation de transit ne s'effectue pas après une pèriode minimale. Ce temps peut correspondre au temps que chaque cellule nécessite avant la détérioration du niveau d'information. Advantageously, for each module comprising a column of n cell levels (n: fixed) and a shift register, or counter, the device incorporates a fault detection circuit produced by means of an electronically programmable bridge including an error function. allowing to eliminate a possible faulty module. This detection will take place if the transit operation is not carried out after a minimum period. This time can correspond to the time that each cell requires before the deterioration of the level of information.
Selon une seconde caractéristique principale le dispositif incorpore des moyens dits interfaces, pour lléchange d'informations soit en lecture et en écriture, en série et en parallèle, a' différents niveaux (par une programmation approprié des pilotes) et sur différentes colonnes a' la fois sans pour cela affecter le temps du cycle global, ce qui a pour résultat d'autoriser des fonctions complèmentaires diverses (contrôle et validité de l'information qui a transitée). According to a second main characteristic, the device incorporates means known as interfaces, for the exchange of information either in reading and writing, in series and in parallel, at 'different levels (by appropriate programming of the pilots) and on different columns at the times without affecting the overall cycle time, which results in authorizing various additional functions (control and validity of the information that has passed).
Avantageusement les interfaces d'change utilisent comme moyen d'indexage l'un des éléments du groupe d'éléments comprenant un indexage par le pilote (indexage extérieur), un indexage par un bit et un indexage par un mot de la mémoire en position M (n,c), ce qui précise l'instant de cet change, et en ce que, la concordance avec l'index choisi étant établi, le transfert de l'information est autorisé. Advantageously, the exchange interfaces use as an indexing means one of the elements of the group of elements comprising indexing by the pilot (external indexing), indexing by a bit and indexing by a word of the memory in position M (n, c), which specifies the instant of this change, and in that, the concordance with the chosen index being established, the transfer of information is authorized.
Avantageusement encore, chaque module est constitué de deux parties comportant chacune des moyens de défilement independants, chaque partie tant constituée d'un ensemble de cellules mémoires destinées pour les unes a' contenir des informations, pour les autres à contenir un code correspondant à un element d'indexage de telle sorte que la seconde partie pourra être stoppée dans son défilement alors que le première continuera à défiler. Advantageously also, each module consists of two parts each comprising independent scrolling means, each part both consisting of a set of memory cells intended for some to contain information, for others to contain a code corresponding to an element indexing so that the second part can be stopped in its scrolling while the first will continue to scroll.
Avantageusement encore une partie sera utilisée pour contenir des macro-instructions et l'autre les instructions dites micro-instructions que met en oeuvre la macro-instruction lors de son exécution, le dispositif mettant en oeuvre un système qui détermine par coincidence avec les index situés sur les deux parties du module l'endroit où débute la succession de micro-instructions correspondantes, la première partie pourra ainsi défiler tant qu'il y aura.coincidence d'index avec la seconde partie restant fixe. On notera que chaque macro-instruction peut aussi faire appel pour son exécution à un ensemble de sous-programmes qui sont indexés par une instruction indiquant le nombre de saut àeffectuer. Advantageously, another part will be used to contain macro-instructions and the other the so-called micro-instructions that the macro-instruction implements during its execution, the device implementing a system which determines by coincidence with the indexes located. on the two parts of the module where the succession of corresponding micro-instructions begins, the first part can thus scroll as long as there is an index incidence with the second part remaining fixed. It will be noted that each macro-instruction can also call for its execution a set of subroutines which are indexed by an instruction indicating the number of jumps to be performed.
La presente invention sera mieux comprise et des détails en relevant apparaîtront à la description qui va être faite d'une forme particulière de réalisation, en relation avec les figures de la planche unique annexée dans laquelle
- La fig.l est un synoptique de principe montrant un fragment du dispositif,
- La fig.2 est un diagramme illustrant la succession des phases du processus de transfert des informations.The present invention will be better understood and details will be apparent from the description which will be given of a particular embodiment, in relation to the figures of the single sheet appended in which
- Fig.l is a block diagram showing a fragment of the device,
- Fig.2 is a diagram illustrating the succession of phases of the information transfer process.
- La fig. 3 est une reprsenta- tion partielle schématique du dispositif par lequel, est réalisé le transfert des informations d'une cellule mémoire à une autre,
- La fig. 4 est une représentation partielle schématique de la disposition des deux pilotes PO, P1 et des signaux de contrôle.- Fig. 3 is a partial schematic representation of the device by which the transfer of information is carried out from one memory cell to another,
- Fig. 4 is a partial schematic representation of the arrangement of the two pilots PO, P1 and of the control signals.
- La fig. 5 est une illustration du dispositif mettant en oeuvre des modules en deux parties. - Fig. 5 is an illustration of the device using modules in two parts.
- La fig. 6 est un mode de réalisation particulier de la fonction de comparaison utilisée dans le dispositif de l'invention et la fig.7 de la fonction d'éffacement. - Fig. 6 is a particular embodiment of the comparison function used in the device of the invention and FIG. 7 of the erasure function.
La fig. 8 est une représentation schématique du pont programmable utilisé dans l'invention. Fig. 8 is a schematic representation of the programmable bridge used in the invention.
La fig. 9 est une représentation schématique illustrant l'application du procéda selon l'invention à un système de gestion de données. Fig. 9 is a schematic representation illustrating the application of the procedure according to the invention to a data management system.
La fig. 10 est une illustration du spot de balayage d'un tube à lumiphore, parcourant ltécran en spirale rectangulaire. Fig. 10 is an illustration of the scanning spot of a lumiphorous tube, traversing the screen in a rectangular spiral.
fig. -11 est une représentation schématique illustrant l'utilisation du procédé selon l'invention à la gestion d'un écran selon la fig. 10. Sur la fig.l on a représenté deux modules 5 de cellules mémoires 9 à deux étants, la cellule mémoire élémentaire étant indépendante de la technologie employée. Chaque colonne de cellules est divisée afin de constituer des modules 5 comportant un nombre défini de cellules, un registre à décalage 4 et autant de portes logiques 8 ayant pour fonction "et" qu'il y a de cellules dans le module. Chaque registre à décalage 4 comporte au moins deux pilotes Po et P1.La validation du premier pilote P1 active l'une des entrées de chaque porte " ET " 8 du même module; l'état de l'autre entrée étant définie par l'état de chaque cellule de même niveau de la colonne précé- dente, ainsi chaque cellule mémoire de la colonne C est mise à l'image de celle de C-l. Par contre Si Po est activé alors on vient mettre un état O à l'entrée de toutes les cellules 9, ce qui correspond à la fonction d'effacement après la vérification de concordance des deux cellules voisines afin de continuer le cycle et transporter les informations de la colonne C-2 à la colonne C-l. fig. -11 is a schematic representation illustrating the use of the method according to the invention for managing a screen according to FIG. 10. In fig.l there are shown two modules 5 of memory cells 9 with two components, the elementary memory cell being independent of the technology used. Each column of cells is divided in order to constitute modules 5 comprising a defined number of cells, a shift register 4 and as many logic gates 8 having the function "and" as there are cells in the module. Each shift register 4 comprises at least two pilots Po and P1. The validation of the first pilot P1 activates one of the inputs of each "AND" gate 8 of the same module; the state of the other entry being defined by the state of each cell of the same level in the preceding column, thus each memory cell of column C is put in the image of that of C-1. On the other hand If Po is activated then we come to put a state O at the input of all the cells 9, which corresponds to the erase function after the verification of concordance of the two neighboring cells in order to continue the cycle and transport the information from column C-2 to column Cl.
Sur la fig.2, T représente le signal autorisant le transfert d'une cellule mémoire à une autre, R est le signal de remise à zéro de la cellule, et décrit ltetat de la cellule. Le temps est représentE sur l'celle horizontale. Ainsi au temps tl, s'éffectue la remise à zéro de la cellule sur laquelle on veut transférer l'information, au temps t2, la fin de ltéffacement, au temps t3, l'autorisation de transfert, au temps t4, la cellule sur laquelle on transfert l'information prend ltetat de la cellule de la colonne précédente et sur le même niveau au temps t5, le transfert se termine et on met à zero la cellule que l'on vient de transférer. In fig. 2, T represents the signal authorizing the transfer from one memory cell to another, R is the cell reset signal, and describes the state of the cell. Time is represented on the horizontal one. Thus at time tl, the cell to which the information is to be transferred is reset to zero, at time t2, the end of erasure, at time t3, the transfer authorization, at time t4, the cell on which the information is transferred takes the state of the cell in the previous column and on the same level at time t5, the transfer ends and the cell that has just been transferred is set to zero.
Sur a fig. 3, on observe le dispositif par lequel est réalisé le transfert dinforma- tions de cellules mémoires en cellules mémoires ; celui-ci met en oeuvre des groupes -comportant pour chacun deux portes -ET(22 et 23 pour le premier) et une porte "ou" 24 ; la ligne 26 représente le point de passage d'un module (m - 1) à un autre m. Lorsque l'information passe sur la ligne 26, elle est transmise sur la ligne 26' et 28 et si le pilote P1 connecté à la ligne 29 est initialise, la sortie de la porte 30 sera à l'image de l'information transportée par la ligne 28, et l'tat de cette sortie viendra s'inscrire dans la cellule mémoire m préalablement effacée.Un comparateur vérifie la concordance de chaque cellule mémoire des deux colonnes consecutives ; si la concordance est établie, PO (m - 1) est initialise et la sortie de la porte -ET 23 sera à ltetat "zéro" si la ligne 26 transportait un bit à l'état "un" ; si par contre elle transportait un état "zéro" alors quelque soit la valeur donnée par
P0 la sortie de la porte 23 serait à "zéro" ; cette sortie à l'état "zéro" met la cellule mémoire m - 1 à l'état "zé- ro", puis, après avoir vérifié que toutes les cellules mémoires de la colonne ont été mises à "zéro" grâce à un dispositif non représente, le pilote P - 1 est initialise afin de permettre la passage de l'information du module (m-2) vers le module m - 1 ; ce processus étant répété pour l'ensemble des cellules mémoires d'une même colonne et par toutes les colonnes.On a fig. 3, the device by which the transfer of information from memory cells to memory cells is carried out; this implements groups -comportant for each two doors -ET (22 and 23 for the first) and a door "or"24; line 26 represents the point of passage from one module (m - 1) to another m. When the information passes on line 26, it is transmitted on line 26 'and 28 and if the pilot P1 connected to line 29 is initialized, the output of gate 30 will be in the image of the information transported by line 28, and the state of this output will be entered in the memory cell m previously erased. A comparator checks the concordance of each memory cell of the two consecutive columns; if the agreement is established, PO (m - 1) is initialized and the output of the gate -ET 23 will be in the "zero" state if the line 26 carried a bit in the "one"state; if on the other hand it carried a "zero" state then whatever the value given by
P0 the output of gate 23 would be "zero"; this output in the "zero" state puts the memory cell m - 1 in the "zero" state, then, after having verified that all the memory cells in the column have been set to "zero" using a device not shown, the pilot P - 1 is initialized in order to allow the passage of information from the module (m-2) to the module m - 1; this process being repeated for all the memory cells of the same column and by all the columns.
Sur la fig. 4 on a représenté le schéma interne des pilotes PO et P1 constituant le registre à décalage, ces deux pilotes délivrant une sortie a l'état "un" périodiquement et successivement. Chaque pilote est constitué de deux portes -ET 31 et 33 et d'une porte -OU 32. L'information dans le registre à décalage circule dans le sens inverse du sens du transfert dans les cellules mémoires.Ainsi lorsqu'on veut transférer une information, on s'assure que la cellule mémoire sur la quelle on veut écrire est bien à l'état "zéro", si c'est le cas le dispositif représente en E(n) le t#moignant;le signal d'effacement est généré par le contrôle de la mise à zéro de l'ensemble des bits du module ; un état "un" est mis à l'entrée de la porte 33 et donc également à celle de la porte 32 ce qui initialise le pilote Pl qui vient permettre le passage d'un module (n-l) au suivant (n) puis on compare le contenu des deux cellules de départ et d'arrivée et le comparateur (n - 1) met un état "un" à une borne d'entrée de la porte 34 lorsqu'il y a concordance, ce qui initialise le pilote PO de la cellule mémoire (n-l), celui-ci mettant toutes les cellules de départ (n-l) à l'état "zéro" et ainsi de suite pour toutes les cellules mémoires d'une même colonne et pour toutes les colonnes. In fig. 4 shows the internal diagram of the pilots PO and P1 constituting the shift register, these two pilots delivering an output in the state "one" periodically and successively. Each pilot consists of two doors -ET 31 and 33 and a door -OR 32. The information in the shift register circulates in the opposite direction to the direction of transfer in the memory cells. information, we make sure that the memory cell on which we want to write is indeed in the "zero" state, if this is the case the device represents in E (n) the least t #; the erase signal is generated by checking that all the bits of the module are set to zero; a state "one" is set at the entrance of door 33 and therefore also to that of door 32 which initializes the pilot Pl which comes to allow the passage of a module (nl) to the next one (n) then one compares the content of the two departure and arrival cells and the comparator (n - 1) puts a "one" state at an input terminal of gate 34 when there is a match, which initializes the pilot PO of the memory cell (nl), this putting all the starting cells (nl) in the "zero" state and so on for all the memory cells of the same column and for all the columns.
Sur la fig. 5, on peut observer des modules qui ont été séparés en deux parties comportant chacuns des moyens de défilement indépendants. En 36 est représentee la zone comportant par exemple, les macro-instructions et en 37 celle comportant les éléments d'indexation de cette zone 36 ; puis en 38, les élemeats d'indexation de la zone 35 qui pourra comporter les instructions dites micro-instructions.Un dispositif non décrit 39, établit la concordance, permettant lorsqu'on veut exécuter une macro-instruction 40 de stopper le défilement des zones 36, 37, qui pourront être visibles ou non, de faire défiler les parties 35, 38 jusqu'a ce qu'il y ait concordance entre les indices des deux zones d'indexation en regard 41 et 42, le défilement des zones 35,38 sera arrêté lorsque les concordances entre les zones 41et 42 ne sera plus vérifie. In fig. 5, one can observe modules which have been separated into two parts each comprising independent scrolling means. In 36 is represented the zone comprising for example, the macro-instructions and in 37 that comprising the indexing elements of this zone 36; then in 38, the indexing elements of the zone 35 which may include the instructions called micro-instructions. A device not described 39, establishes the concordance, making it possible, when a macro-instruction 40 is to be executed, to stop the scrolling of the zones 36, 37, which may or may not be visible, of scrolling through the parts 35, 38 until there is agreement between the indices of the two indexing zones opposite 41 and 42, the scrolling of the zones 35, 38 will be stopped when the concordances between zones 41 and 42 are no longer checked.
Sur la fig. 6, le dispositif assurant la fonction de comparaison est composé d'une porte logique 53 ayant pour fonction "et" , dont les deux entres sont reliées pour l'une à la sortie d'une porte nand 55 et pour l'autre à la sortie d'une porte 54 de fonction "et" ; les deux entrées de la porte "et" 54 sont reliées aux deux entrées de la porte "nand" 55. In fig. 6, the device ensuring the comparison function is composed of a logic gate 53 having the function "and", the two inputs of which are connected for one to the output of a nand gate 55 and for the other to the output of a door 54 of function "and"; the two inputs of the door "and" 54 are connected to the two inputs of the door "nand" 55.
Sur la fig.7 la fonction d'effacement est assurée par une porte 56 ayant la fonction "nor" (c'est à dire "non ou" ). In fig.7 the erase function is provided by a door 56 having the function "nor" (ie "no or").
Dans un autre mode de réalisation on peut envisager l'application du procédé selon l'invention, à un système de gestion de données. In another embodiment, it is possible to envisage the application of the method according to the invention, to a data management system.
Sur la fig.9, un buffer d'entrée 48 reçoit les informations sous forme de codage série. Celles-ci sont chargées dans un registre correspondant à une zone série 49 qui permet de stocker l'information temporairement, puis les données sont stockées en zone mémoire 50 aprés que l'unité logique de décision 51 ait vérifié la position et enfin les données sont disponibles en sortie 52 en parallèle.On pourra également prévoir des moyens pour faire circuler des données vers un module qui aura été selectionné pour délivrer à sa sortie les dites informations.On pourra noter que le dispositif selon l'invention pourra aussi avantageusement être applique à la gestion d'un cran.On peut en effet imaginer un dispositif de visualisation tel un tube à lumiphore dont le spot de balayage est. compose d'un seul faisceau d'électron, le dit spot parcourant l'écran en spirale rectangulaire, # fig. îO > balaye successivement la lumiphore des trois couleurs nécessaires pour la tricomie.In fig. 9, an input buffer 48 receives the information in the form of serial coding. These are loaded into a register corresponding to a serial zone 49 which makes it possible to temporarily store the information, then the data are stored in memory zone 50 after the decision logic unit 51 has checked the position and finally the data are available at output 52 in parallel. It is also possible to provide means for circulating data towards a module which has been selected to deliver said information at its output. It may be noted that the device according to the invention can also advantageously be applied to the management of a notch. One can indeed imagine a display device such as a lumiphore tube whose scanning spot is. composed of a single electron beam, the said spot traversing the screen in a rectangular spiral, # fig. îO> successively sweeps the lumiphore of the three colors necessary for tricomy.
Le registre à décalage 42 utilisé dans cette application comportera quatre etages (fig.ll) : un pour ltintensité du spot 43, un pour les coordonnées du pixel 44, deux pour le balayage verticalE 45 et horizontal 46. Il a un cycle de transfert rapide, ce qui permet d'intervenir sur la rémanance du lumiphore et ainsi éviter le scintillement.The shift register 42 used in this application will comprise four stages (fig.ll): one for the intensity of the spot 43, one for the coordinates of the pixel 44, two for the vertical scanning 45 and horizontal 46. It has a rapid transfer cycle , which allows to intervene on the remanance of the lumiphore and thus avoid flickering.
Il attaque des convertisseurs 47 logiques/analogiques dont la validation est synchrone à son cycle de transfert et qui commanderont le balayage du spot. L'acquisition des informations est multi-accès. On pourra aller de la validation en plusieurs zones de mêmes coordonnees pixels pour l'acquisition de la couleur du point jusqu'8 la réalisation d'une interface validant directement les pixels correspondant aux caractères ou figures prealablement mémorisés en mémoire annexe. Sur le premier étage du registre à décalage seront envoyés les ordres concernant le déplacement vertical du spot, sur le second, les ordres concernant le deplacement horizontal du spot ; ce qui permet la réalisation, les ordres étant envoyés de la droite vers la gauche, d'une spire rectangulaire gérant ltécran. It attacks logic / analog converters 47 whose validation is synchronous to its transfer cycle and which will control the scanning of the spot. Information acquisition is multi-access. We can go from validation in several zones of the same pixel coordinates for the acquisition of the color of the point until the creation of an interface directly validating the pixels corresponding to the characters or figures previously stored in the annex memory. On the first stage of the shift register will be sent the orders concerning the vertical displacement of the spot, on the second, the orders concerning the horizontal displacement of the spot; which allows the realization, the orders being sent from the right to the left, of a rectangular turn managing the screen.
Il est à noter que l'on pourra également établir et utiliser la concordance d'index entre deux zones en regard de deux parties d'un même module sur une partie seulement de la zone servant a l'indexation et utiliser ainsi la concordance partielle. It should be noted that it will also be possible to establish and use the index concordance between two zones opposite two parts of the same module over only part of the zone used for indexing and thus use the partial concordance.
Il est egalement à noter que l'on pourra utiliser ce type de mémoire afin d'effectuer des transcodages en divers codes. Pour cela il existe deux solutions : l'une consistant à mettre le code sur une partie du mot composant le module, la seconde consistant à indexer celui-ci à un nombre K de modules et grâce à des moyens de logique séquentielle de sortir le code après K signaux indiquant que le mot traduit est prisent sur la sortie. It should also be noted that this type of memory can be used in order to transcode into various codes. There are two solutions for this: one consisting in putting the code on part of the word making up the module, the second consisting in indexing it to a number K of modules and using sequential logic means to output the code after K signals indicating that the translated word is present on the output.
Ce type de mémoire permet une complementarité des instructions. En effet, dans la mémoire programme principal, le macro-programme contient des instructions dans le langage de programmation ; lorsque le programme s'exécute celles-ci sont décodées par la zone mémoire programme, ce qui permet en décodant chaque instruction, d'aller prendre toutes les micro-instructions nécessaires pour le défilement jusqu'à concordance des adresses de la zone exécutable, de rendre accessibles celles-ci directement sur le buffer de sortie et de les charger dans la mémoire principale, ce qui réduit la tâche du processeur; le programme est donc prêt à être exécuté évitant ainsi les recherches de sous-programmes devenues désormais inutiles. This type of memory allows a complementarity of the instructions. In fact, in the main program memory, the macro-program contains instructions in the programming language; when the program is executed, these are decoded by the program memory area, which makes it possible, by decoding each instruction, to take all the micro-instructions necessary for scrolling until the addresses of the executable area match, from make them accessible directly on the output buffer and load them into the main memory, which reduces the task of the processor; the program is therefore ready to be executed, thus avoiding searches for subroutines which have now become unnecessary.
Ce procédé de mémorisation selon l'invention trouve ses applications dans tout système informatique mettant en oeuvre des cellules mémoires nécessitant une possibilité d'accès séquentiel et multiple, et est donc particulièrement destiné aux mémoires tampon pour écran et interface d'adaptation. Chaque code peut avoir son équivalent dans une zone mémoire. Dans le cas où le registre de transfert agira en différents points de la mémoire celui-ci autorisera des fréquences plus rapides et pourra s'appliquer aux réseaux de tflématique par exemple. This storage method according to the invention finds its applications in any computer system implementing memory cells requiring the possibility of sequential and multiple access, and is therefore particularly intended for buffer memories for screen and adaptation interface. Each code can have its equivalent in a memory area. In the case where the transfer register will act at different points in the memory, this will authorize faster frequencies and may be applied to programming networks for example.
Bien que l'on ait décrit et représenté des modes particuliers de réalisation de l'invention, il doit être compris que celle-ci n'est pas limitée à cette forme et à ces moyens, mais qu'elle s'étend à toute forme et à tout moyen comportant les caractéristiques générales énoncées plus haut. Although particular embodiments of the invention have been described and shown, it should be understood that it is not limited to this form and to these means, but that it extends to any form and any means containing the general characteristics set out above.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8807508A FR2632091A1 (en) | 1988-05-30 | 1988-05-30 | Method for electronic memory storage of data by means of dual-state cells, and its means of implementation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8807508A FR2632091A1 (en) | 1988-05-30 | 1988-05-30 | Method for electronic memory storage of data by means of dual-state cells, and its means of implementation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2632091A1 true FR2632091A1 (en) | 1989-12-01 |
Family
ID=9366979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8807508A Withdrawn FR2632091A1 (en) | 1988-05-30 | 1988-05-30 | Method for electronic memory storage of data by means of dual-state cells, and its means of implementation |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2632091A1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588847A (en) * | 1969-04-09 | 1971-06-28 | Singer General Precision | Automatic first-in first-out system |
| US3736575A (en) * | 1972-02-01 | 1973-05-29 | Dyad Systems Inc | Single line per bit asynchronous circuit and system |
| DE3546006A1 (en) * | 1984-12-27 | 1986-07-03 | Mitsubishi Denki K.K., Tokio/Tokyo | SLIDING REGISTER |
-
1988
- 1988-05-30 FR FR8807508A patent/FR2632091A1/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588847A (en) * | 1969-04-09 | 1971-06-28 | Singer General Precision | Automatic first-in first-out system |
| US3736575A (en) * | 1972-02-01 | 1973-05-29 | Dyad Systems Inc | Single line per bit asynchronous circuit and system |
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