FR2598257A1 - Procede de passivation du canal inverse de transistors a effet de champ en silicium amorphe. - Google Patents

Procede de passivation du canal inverse de transistors a effet de champ en silicium amorphe. Download PDF

Info

Publication number
FR2598257A1
FR2598257A1 FR8706230A FR8706230A FR2598257A1 FR 2598257 A1 FR2598257 A1 FR 2598257A1 FR 8706230 A FR8706230 A FR 8706230A FR 8706230 A FR8706230 A FR 8706230A FR 2598257 A1 FR2598257 A1 FR 2598257A1
Authority
FR
France
Prior art keywords
amorphous silicon
field effect
passivation
etching
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8706230A
Other languages
English (en)
Other versions
FR2598257B1 (fr
Inventor
George Edward Possin
Harold George Parks
William Weidman Piper
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of FR2598257A1 publication Critical patent/FR2598257A1/fr
Application granted granted Critical
Publication of FR2598257B1 publication Critical patent/FR2598257B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/958—Passivation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)

Abstract

ON EMPLOIE UNE SOLUTION D'UNE BASE ORGANIQUE OU MINERALE COMME MOYEN DE PASSIVATION DE LA REGION A CANAL INVERSE D'UN TRANSISTOR A EFFET DE CHAMP EN SILICIUM AMORPHE A LA SUITE DE LA GRAVURE PAR PLASMA DE CETTE REGION. LA PASSIVATION ASSUREE A POUR EFFET DE REDUIRE GRANDEMENT LES COURANTS DE FUITE DU CANAL INVERSE, PERMETTANT D'OBTENIR DES TRANSISTORS A EFFET DE CHAMP QUI SONT COMPATIBLES AVEC LES PROCEDES CLASSIQUES DE TRAITEMENT ET QUI PRESENTENT DES PROPRIETES SOUHAITABLES POUR EMPLOI DANS LES DISPOSITIFS DE VISUALISATION A CRISTAUX LIQUIDES. APPLICATION AUX DISPOSITIFS DE VISUALISATION A CRISTAUX LIQUIDES.

Description

La présente invention concerne, dans ses grandes lignes, un procédé pour
la passivation des régions de canal inverse dans des transistors A effet de champ en silicium amorphe (TEC), en particulier dans les transistors utilisés 5 dans des dispositifs de visualisation aà cristaux liquides
adressés par matrice. Plus particulièrement, la présente invention est relative a un procédé de traitement pour un dispositif TEC en silicium amorphe qui se traduit par des valeurs sensiblement réduites du courant "à l'état non-pas10 sant" du transistor.
Dans les dispositifs de visualisation à cristaux
liquides adressés par matrice, on sait utiliser des dispositifs à transistor à effet de champ à chaque élément d'image.
Dans le cas des dispositifs de visualisation, chaque élément 15 d'image a environ 100 micromètres de côté. Dans les dispositifs de visualisation à cristaux liquides adressés par matrice, chaque élément d'image est rendu conducteur et non-conducteur par le fonctionnement d'un transistor aà effet de champ. En outre, Il est souhaitable de procéder à un 20 traitement à basse température, ce qui favorise l'utilisation de dispositifs TEC comprenant du silicium amorphe dopé et non-dopé. Pendant le fonctionnement, un certain transistor à effet de champ ou un jeu de transistors à effet de champ est rendu conducteur et la charge peut s'accumuler sur 25
une électrode contiguë d'un élément d'image, qui en nême temps qu'une électrode plane mise a la masse, agit doune façon très semblable a un dispositif capacitif de stockage.
Le champ électrique entre l'électrode de l'élément d'image et une électrode plate transparente de mise a la masse affecte de préférence le matériau en cristaux liquides disposé entre les électrodes d'une manière telle qu'il y a variation de leurs propriétés optiques, d'o la fonction d'affichage. Afin d'obtenir la stabilité de l'affichage de l'image, il est souhaitable que tout courant circulant a l'état 'non-passant" du transistor à effet de champ soit:: minimal. Plus precisement, le courant A l'état non-passant doit être inférieur à 50 picoampères. Des courants de faible intensité à l'état passant assurent que la charge a laquelle les électrodes des éléments d'image sont soumises se maintient pendant une longue durée sans qu'il soit nécessaire de procéder a une régénération immédiate. Pendant cette période, d'autres éléments d'image du dispositif de visualisation
peuvent être adressés.
Les transistors a effet de champ en silicium amorphe utilisés dans les dispositifs de visualisation a cristaux liquides adressés par matrice font généralement appel à une structure dans laquelle une partie du silicium amorphe est exposée par l'intermédiaire d'une couche métal25 lique de contact. La couche de silicium amorphe comporte également une couche supérieure de silicium amorphe dopé, cette dernière couche étant exposée par l'intermédiaire d'ouvertures ménagées dans une couche métallique de contactLa région située au fond de cet intervalle métallique de contact forme la région du canal du dispositif. On sait
éliminer la couche de silicium amorphe dopé entre les contacts métalliques en employant des procédés de gravure.
Typiquement, on élimine une couche N+ de silicium amorphe par gravure dans un dispositif de gravure A plasma en cylin35 dre utilisant comme masque des motifs pour le métal de
2J98257
- 3 contact de la source et du drain en molybdène.Après gravure, il est nécessaire de protéger la surface exposée du silicium contre la contamination par l'environnement. La présente invention a pour objet un procédé fournissant le degré 5 désiré de protection. Si cette protection n'est pas assurée, un état de charge positive nette a tendance a se produire sur la surface exposée du silicium. Cela a pour effet de provoquer un canal électronique dans la zone proche de la surface. Ces électrons sont mobiles et provoquent la conduc10 tion entre la source et le drain, ce qui se traduit par ce qu'on appelle une fuite par canal inverse. Cette fuite augmente la valeur du courant a l'état non-passant. Comme il faut de faibles courants a l'état non-passant pour les opérations d'affichage et d'imagerie, cela constitue un 15 problème important dans les dispositifs de ce type. Alors qu'on emploie souvent des chapeaux de protection en nitrure de silicium comme matériau de passivation, a la suite d'une attaque de canal inverse, on a constaté que les seuls moyens de passivation de ce type sont beaucoup plus à même de 20 produire des fuites par canal inverse que le traitement de
la présente invention.
Selon un mode de réalisation préféré de la présente invention, un procédé de passivation de la région du canal inverse de transitors a effet de champ en silicium 25 amorphe comprend une suite d'étapes de traitement qui commencent avec la gravure d'une couche de matériau en silicium amorphe dopé au fond d'un interstice ménagé dans une couche métallique de recouvrement. Cette première gravure est effectuée dans le but d'éliminer environ 10 nanomètres du 30 matériau dont on pense qu'il est constitué d'une couche de SiO2 ou MosIx de composition inconnue, laquelle a tendance a se former pendant le dépôt par crépitement du molybdène de la source et du drain, ainsi que pendant les étapes ultérieures du traitement. Ensuite, on attaque le silicium 35 amorphe dopé en même temps qu'une partie du silicium amorphe - 4 sous-jacent. Dans la présente invention, il est extrêmement important que la région du canal inverse ainsi formée soit exposée a une base organique avant la formation d'un chapeau de passivation, par exemple en nitrure de silicium. Selon un mode de réalisation préféré de la présente invention, la base organique comprend une solution de monoéthanolamine. De plus, la présente invention comprend de préférence le rinçage du transistor à effet de champ dans l'eau distillée et le chauffage dans l'air aussitôt après l'exposition à la base organique. On a ainsi constaté que les courants de fuite du canal inverse ont été réduits d'environ 50 picoampères a des valeurs d'intensité qui sont typiquement
inférieures à 1 picoampere.
En conséquence, la présente invention a pour objet de fournir une passivation pour la région du canal inverse
de transistors à effet de champ en silicium amorphe.
La présente invention a également pour objet de produire des transistors à effet de champ dont le courant de
fuite du canal inverse est faible.
La présente invention a encore pour objet des dispositifs à effet de champ qui soient utiles dans la fabrication de dispositifs de visualisation a cristaux
liquides adressés par matrice.
Enfin, mais sans que cela soit limitatif, la présente invention a pour objet un procédé de fabrication de dispositifs à transistor à effet de champ qui soit économique tout en gardant les procédés classiques de fabrication
des transistors à effet de champ.
La suite de la description se réfère aux figures
annexées qui représentent respectivement figure 1, une vue en élévation de côté, en coupe, d'un stade de traitement d'un transistor à effet de champ qui précède la gravure en retrait du silicium amorphe dans la région du canal; figure 2, une vue similaire à la figure 1, illus%1 - 5 trant l'effet de la gravure du canal inverse; figure 3, une vue similaire à la figure 2, illustrant plus particulièrement la formation d'une couche finale
de passivation.
La figure 1 illustre, dans une vue en coupe, un transistor typique a effet de champ en silicium amorphe, tel qu'il est employé dans un dispositif de visualisation à cristaux liquides adressé par matrice. Plus particulièrement, une couche isolante d'oxyde de silicium 12 est déposée 10 sur un substrat en verre 10. Une partie de l'électrode 14 de
l'élément d'image est également visible. Cette électrode est typiquement constituéed'un matériau conducteur transparent, par exemple de l'oxyde d'indium et d'étain. Sur la couche isolante 12, un métal conducteur de grille 16 est déposé, 15 métal constitué typiquement d'un matériau tel que le titane.
Une couche isolante 18 est placée entre le matériau 16 de la grille et le silicium amorphe 20. La couche isolante 18 est typiquement constituée de nitrure de silicium. La figure 1 illustre également le fait que le silicium amorphe 20 com20 porte également une couche supérieure 22 de silicium dopé.
Typiquement, on emploie un dopant N+, tel que le phosphore. Des motifs 24 et 26 de métallisation de la source et du drain recouvrent cette structure. En particulier, le contact 26 agit également pour relier le transistor à effet 25 de champ à l'électrode 14 de l'élément d'image. Comme l'électrode plane de masse et le cristal liquide lui-même ne sont pas nécessaires à la compréhension de la présente invention et étant donné qu'ils constituent des caractéristiques classiques bien connues, on ne les a pas illustrés.
Pour que le transistor à effet de champ fonctionne correctement, il est nécessaire d'enlever la couche 22 de silicium amorphe dopé au fond de l'interstice 25. Cependant, avant de procéder a l'attaque au plasma de la couche 22 et d'une partie de la couche 20 dans un dispositif de gravure 35 au plasma en cylindre, pour enlever le matériau N+ du -6 canal inverse, on a également constaté qu'il est souhaitable d'attaquer par crépitement les tranches sous atmosphère d'argon dans le but d'éliminer environ 10 nanomètres de matière (non représentés à cause de l'échelle). On pense que S ce matériau est une couche de SiO2 ou MoSi de composix tion inconnue, qui a tendance a se former pendant le dépôt par crépitement de la source de molybdène et du matériau du drain. Cette couche en surface se grave très lentement dans des dispositifs de gravure a cylindre et aura par conséquent 10 tendance à provoquer une élimination non-uniforme de la couche N si elle n'est pas enlevée par attaque par crépitement. Cette étape d'attaque par crépitement est hautement souhaitable afin d'obtenir une bonne maîtrise de la gravure ulterieure en cylindre. Alors qu'on préfère ce type de 15 gravure, on peut souhaiter employer un dispositif de gravure plan dans le cas o6u il est important d'obtenir l'uniformité
des tranches en matière d'échelle.
A la suite de la gravure par crépitement, on
execute une gravure au plasma de la couche 22 et d'une 20 partie de la couche 20, comme cela est illustré en figure 2.
:A la suite de cette gravure au plasma, laquelle est de preference effectuée dans un dispositif de gravure à cylindre, les courants a l'état non-passant des dispositifs sont très faibles indiquant l'absence d'une couche d'accumulation d'électrons dans la région 30 du canal inverse. Cependant, si de tels dispositifs sont coiffés en utilisant du nitrure de silicium amorphe dépose au plasma, les courants a l'état
non-passant augmentent dramatiquement.
Cependant, et cela est extr mement important pour 30 la présente invention, si la surface est exposée à une
solution de monoëthanolamine, à une température d'environ 60"C, puis est rincée a l'eau distillée, et cuite a l'air a une température d'environ 250 C pendant une durée de 15 minutes avant la formation de la coiffe, les courants à 35 l'état non-passant sont typiquement inférieurs a un picoam-
-7
père pour un transistor à effet de champ ayant une longueur de canal de 6 micromètres et une largeur de 200 micromètres.
Le courant à l'état non-passant doit généralement être inférieur à 50 picoampères pour des applications du type 5 dispositif de visualisation à cristaux liquides. Une solution de monoéthanolamine qui est une base forte, telle que le produit décapant dit R10 pour réserve, par exemple, est considérée comme pouvant être employée comme traitement de passivation à la suite de la gravure du canal inverse dans 10 des transistors à effet de champ en silicium amorphe. Alors qu'on préfère une solution de monoéthanolamine pour une telle passivation, des bases organiques et non-organiques
fournissent une passivation similaire.
On remarquera que les motifs 24 et 26 du métal de 15 contact assurent le masquage pour la gravure au plasma du silicium amorphe dopé et des couches sous-jacentes de silicium amorphe. A la suite de l'étape de passivation par exposition du silicium amorphe à une solution basique, on forme une coiffe permanente de passivation 28, comme cela 20 est représenté en figure 3, sur le substrat. La coiffe, ou couche diélectrique isolante 28, est de préférence en matériau tel que le nitrure de silicium. Plus particulièrement, la coiffe 28 est de préférence en nitrure de silicium, lequel est appliqué par dépôt en phase vapeur en plasma a 25 une température d'environ 150"C. On remarquera également que la gravure au plasma du silicium amorphe dopé, telle qu'elle se produit entre les étapes illutrées en figures 1 et 2, se traduit par la formation de couches 22a et 22b dopées de
source et de drain, comme cela est illustré.
Par conséquent, on voit d'après ce qui précède que
la présente invention prévoit un procédé de passivation de la région à canal inverse de transistors à effet de champ en silicium amorphe. On voit que le procédé implique la gravure au plasma pour l'élimination du silicium dopé N+ du canal 35 inverse, puis la fourniture d'une suite d'opérations chimi-
3 298257
-8
ques a l'état humide et à l'état sec avant la pose d'une coiffe avec une couche de nitrure de silicium a basse température afin de produire un dispositif protégé et stable.
On voit également que le processus de passivation de la présente invention est conforme aux procéd6s classiques de fabrication des dispositifs de visualisation a transistors à effet de champ et A cristaux liquides. On voit également que le procédé de passivation prévu dans la présente invention se traduit par des courants de fuite sensiblement réduits pour le canal inverse du transistor à effet de champ et, par
conséquent, par un dispositif à transistors à effet de champ qui convient beaucoup mieux dans des dispositifs de visualisation à cristaux liquides.
1 \

Claims (10)

REVENDICATIONS
1. Procédé pour la passivation de la région à canal inverse de transistors à effet de champ en silicium amorphe, caractérisé en ce qu'il consiste à: graver par crépitement du silicium amorphe dopé (22) au fond d'un interstice (25) dans une couche métallique en surplomb, d'o il résulte l'élimination du siliciure présent;, graver au plasma le silicium amorphe dopé et une 10 partie d'une couche sous-jacente de silicium amorphe (20); exposer la surface en silicium amorphe à une solution basique et, déposer une couche diélectrique de passivation
(28) sur le transistor à effet de champ.
2. Procédé selon la revendication 1, caractérisé
en ce que la gravure par crépitement est effectuée en atmosphère d'argon.
3. Procédé selon la revendication 1, caractérisé
en ce que la gravure au plasma est effectuée dans un dispo20 sitif de gravure au plasma en cylindre.
4. Procédé selon la revendication 1, caractérisé
en ce que la base comprend une base inorganique.
5. Procédé selon la revendication 1, caractérisé
en ce que la base comprend une base organique.
6. Procédé selon la revendication 5, caractérisé
en ce que la base organique comprend une solution de monoethanolamine.
7. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, aussitôt après l'exposition à 30 la solution basique, les étapes consistant à: rincer le transistor à effet de champ dans l'eau
distillée et chauffer à l'air.
8. Procédé selon la revendication 7, caractérisé
en ce que le chauffage à l'air est effectué à une tempéra35 ture d'environ 250 C pendant une durée d'environ 15 minutes.
- 10
9. Procédé selon la revendication 1, caractérisé en ce que la couche de passivation (28) est constituée de nitrure de silicium appliqué par dépôt en phase vapeur à plasma. $
10. Procédé selon la revendication 9, caractérisé en ce que la couche de passivation (28) est déposée a une
température d'environ 1500C.
FR878706230A 1986-05-05 1987-05-04 Procede de passivation du canal inverse de transistors a effet de champ en silicium amorphe. Expired - Fee Related FR2598257B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/859,526 US4704783A (en) 1986-05-05 1986-05-05 Method for passivating the back channel of amorphous silicon field effect transistors

Publications (2)

Publication Number Publication Date
FR2598257A1 true FR2598257A1 (fr) 1987-11-06
FR2598257B1 FR2598257B1 (fr) 1990-08-24

Family

ID=25331127

Family Applications (1)

Application Number Title Priority Date Filing Date
FR878706230A Expired - Fee Related FR2598257B1 (fr) 1986-05-05 1987-05-04 Procede de passivation du canal inverse de transistors a effet de champ en silicium amorphe.

Country Status (7)

Country Link
US (1) US4704783A (fr)
JP (1) JPS62291069A (fr)
KR (1) KR870011702A (fr)
DE (1) DE3714482A1 (fr)
FR (1) FR2598257B1 (fr)
GB (1) GB2190242B (fr)
SE (1) SE8701755L (fr)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6319876A (ja) * 1986-07-11 1988-01-27 Fuji Xerox Co Ltd 薄膜トランジスタ装置
JPS6331168A (ja) * 1986-07-25 1988-02-09 Hitachi Ltd 薄膜トランジスタの製造方法
FR2631743A1 (fr) * 1988-05-23 1989-11-24 Gen Electric Structure a electrodes non coplanaires pour affichage matriciel a cristaux liquides a transistors en couches minces de silicium amorphe et procede de fabrication
JPH0283941A (ja) * 1988-09-21 1990-03-26 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
GB2223353A (en) * 1988-09-30 1990-04-04 Philips Electronic Associated Thin-film transistor
US4990460A (en) * 1989-01-27 1991-02-05 Nec Corporation Fabrication method for thin film field effect transistor array suitable for liquid crystal display
US5100816A (en) * 1990-07-20 1992-03-31 Texas Instruments Incorporated Method of forming a field effect transistor on the surface of a substrate
US5633175A (en) * 1991-12-19 1997-05-27 Hitachi, Ltd. Process for stripping photoresist while producing liquid crystal display device
JP2530990B2 (ja) * 1992-10-15 1996-09-04 富士通株式会社 薄膜トランジスタ・マトリクスの製造方法
US5384271A (en) * 1993-10-04 1995-01-24 General Electric Company Method for reduction of off-current in thin film transistors
JP2655126B2 (ja) * 1995-03-31 1997-09-17 日本電気株式会社 薄膜トランジスタの製造方法
JPH09270519A (ja) * 1996-03-31 1997-10-14 Furontetsuku:Kk 薄膜トランジスタの製造方法
FR2751131B1 (fr) * 1996-07-09 2001-11-09 Lg Electronics Inc Procede de fabrication d'un dispositif d'affichage a matrice active a cristal liquide et structure du dispositif d'affichage selon ce procede
US7041548B1 (en) * 1996-07-16 2006-05-09 Micron Technology, Inc. Methods of forming a gate stack that is void of silicon clusters within a metallic silicide film thereof
US7078342B1 (en) 1996-07-16 2006-07-18 Micron Technology, Inc. Method of forming a gate stack
US6613673B2 (en) * 1996-07-16 2003-09-02 Micron Technology, Inc. Technique for elimination of pitting on silicon substrate during gate stack etch
US6281131B1 (en) * 1998-02-27 2001-08-28 Micron Technology, Inc. Methods of forming electrical contacts
US7382421B2 (en) * 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3115424A (en) * 1961-04-20 1963-12-24 Int Rectifier Corp Process for the passivation of semiconductors
FR2548452A1 (fr) * 1983-06-16 1985-01-04 Hitachi Ltd Dispositif a couche mince, notamment transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2533072B1 (fr) * 1982-09-14 1986-07-18 Coissard Pierre Procede de fabrication de circuits electroniques a base de transistors en couches minces et de condensateurs
US4545112A (en) * 1983-08-15 1985-10-08 Alphasil Incorporated Method of manufacturing thin film transistors and transistors made thereby
US4646424A (en) * 1985-08-02 1987-03-03 General Electric Company Deposition and hardening of titanium gate electrode material for use in inverted thin film field effect transistors
EP0211402B1 (fr) * 1985-08-02 1991-05-08 General Electric Company Procédé et structure pour une matrice à transistors à film mince adressant des dispositifs d'affichage à cristaux liquides

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3115424A (en) * 1961-04-20 1963-12-24 Int Rectifier Corp Process for the passivation of semiconductors
FR2548452A1 (fr) * 1983-06-16 1985-01-04 Hitachi Ltd Dispositif a couche mince, notamment transistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
EXTENDED ABSTRACTS, vol. 81-2, octobre 1981, pages 570-572, résumé no. 238, Pennington, New Jersey, US; H. MURAOKA et al.: "Cleaning solutions based on choline" *

Also Published As

Publication number Publication date
DE3714482A1 (de) 1987-11-12
GB2190242B (en) 1990-03-28
SE8701755L (sv) 1987-11-06
SE8701755D0 (sv) 1987-04-28
US4704783A (en) 1987-11-10
FR2598257B1 (fr) 1990-08-24
GB2190242A (en) 1987-11-11
GB8710358D0 (en) 1987-06-03
KR870011702A (ko) 1987-12-26
JPS62291069A (ja) 1987-12-17

Similar Documents

Publication Publication Date Title
FR2598257A1 (fr) Procede de passivation du canal inverse de transistors a effet de champ en silicium amorphe.
KR940007451B1 (ko) 박막트랜지스터 제조방법
CN100490179C (zh) 薄膜晶体管及其制造方法
KR100225098B1 (ko) 박막트랜지스터의 제조방법
KR100844392B1 (ko) 박막 트랜지스터와 이의 제조 방법
KR100229676B1 (ko) 셀프얼라인 박막트랜지스터 제조방법
EP0166647B1 (fr) Procédé de fabrication d'au moins un transistor à effet de champ en couche mince, et transistor obtenu par ce procédé
US5384271A (en) Method for reduction of off-current in thin film transistors
US4751196A (en) High voltage thin film transistor on PLZT and method of manufacture thereof
KR970072462A (ko) 오옴 접촉 구조가 개선된 스태거드 박막 트랜지스터와 그 제조방법
FR2849529A1 (fr) Masque stencil avec moyen d'empechement d'accumulation de charges et procede pour sa fabrication
FR2728390A1 (fr) Procede de formation d'un transistor a film mince
EP0165863A1 (fr) Procédé de fabrication d'au moins un transistor à effet de champ, en couche mince, et transistor obtenu par ce procédé
US6358798B1 (en) Method for forming gate electrode by damascene process
US7163868B2 (en) Method for forming a lightly doped drain in a thin film transistor
KR19980082176A (ko) 박막트랜지스터 및 그 제조방법
KR100351871B1 (ko) 박막트랜지스터제조방법
GB2137806A (en) Ion implantation in semiconductor bodies
FR2648622A1 (fr) Procede de fabrication d'un circuit integre comportant un transistor a effet de champ a double implantation
KR100696262B1 (ko) 액정표시장치의 제조방법
KR100275957B1 (ko) 박막트랜지스터의 제조방법
FR2691289A1 (fr) Dispositif semiconducteur à effet de champ, procédé de réalisation et application à un dispositif à commande matricielle.
EP1057215A1 (fr) Procede de realisation de transistors cmos et dispositifs associes
KR100215778B1 (ko) 액정표시장치의 박막트랜지스터 제조방법
KR100724741B1 (ko) 박막트랜지스터 제조방법

Legal Events

Date Code Title Description
ST Notification of lapse
ST Notification of lapse