FR2596600A1

FR2596600A1 - Programmable generator of synchronisation signals

Info

Publication number: FR2596600A1
Application number: FR8604286A
Authority: FR
Inventors: Jean-Yves Eouzan; Jean-Claude Heurtaux
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1986-03-25
Filing date: 1986-03-25
Publication date: 1987-10-02
Also published as: FR2596600B1

Abstract

A generator comprises: a pulse generator 2, a pulse counter 3, a first memory 4 for memorising characteristic instants, an address generator 7 for addressing the first memory 4, a comparator circuit 6 for detecting, at an instant defined by the pulse counter, coincidence between characteristic instants and the number of pulses totalled by the pulse counter 3, a second memory 5 of states of signals corresponding to each characteristic instant, an output register 8 and a control circuit 9. Application: high-definition television.

Description

Générateur de signaux de synchronisation programmable
La présente invention concerne un générateur de signaux de synchronisation programmable et plus particulièrement, les circuits de base de temps pour:
- caméras à haute définition à tube ou à senseur solide,
- caméras conventionnelles à tube ou à senseur solide,
- les mémoires d'image conventionnelle ou de télévision haute définition,
- les générateurs de mires synthétiques etc....Programmable synchronization signal generator
The present invention relates to a programmable synchronization signal generator and more particularly, the time base circuits for:
- high definition tube or solid sensor cameras,
- conventional tube or solid-state cameras,
- conventional image or high definition television memories,
- the generators of synthetic sights etc ...

Le fonctionnement de ces dispositifs nécessite un nombre important de signaux de commande dont les positions relatives dans le temps sont définies par rapport à un standard. The operation of these devices requires a large number of control signals whose relative positions over time are defined with respect to a standard.

I1 est connu d'élaborer ces signaux à l'aide, soit de circuits logiques ou de mémoires mortes programmables, soit encore, à l'aide de circuits connus sous l'algorithme FPLA qui est la contraction de la désignation anglo-saxonne (Field Programmable Logic Array), travaillant à une fréquence double de la fréquence de balayage ligne. I1 is known to develop these signals using either logic circuits or programmable read only memories, or even using circuits known under the FPLA algorithm which is the contraction of the Anglo-Saxon designation (Field Programmable Logic Array), working at twice the line sweep frequency.

A cause du nombre important instants caractéristiques susceptibles d'être décodés à Intérieur d'une trame du signal de télévision, les réalisations à circuits logiques sont complexes et leurs structures figées ne permettent pas de les adapter d'une façon simple et rapide aux différents standards existants ou futurs. Because of the large number of characteristic instants that can be decoded within a television signal frame, the embodiments with logic circuits are complex and their fixed structures do not allow them to be easily and quickly adapted to the different standards. existing or future.

Les réalisations programmées à mémoires mortes programmables permettent une adaptation plus souple des bases de temps aux différents standards mais, elles ne sont pas transposables aux caméras et aux mémoires d'image de télévision à haute définition du fait que, la capacité de mémoire requise pour mémoriser tous les points d'une trame d'image haute définition est très importante, avec une fréquence point très élevée, ce qui n'est pas compatible avec les capacités actuelles des mémoires mortes programmables. The programmed realizations with programmable read-only memories allow a more flexible adaptation of the time bases to the different standards but, they cannot be transposed to cameras and to high-definition television image memories because the memory capacity required to memorize every point of a high definition image frame is very important, with a very high point frequency, which is not compatible with the current capacities of programmable read-only memories.

Enfin, si les modes de réalisation à circuit FPLA peuvent fonctionner jusqu'à des fréquences voisines de 20 MHz, ces solutions ne peuvent plus être envisagées pour les bases de temps des caméras et des mémoires d'image haute définition où les fréquences prévues sont comprises entre 100 et 150 MHz. Finally, if the FPLA circuit embodiments can operate up to frequencies close to 20 MHz, these solutions can no longer be envisaged for the time bases of the cameras and high definition image memories where the planned frequencies are included. between 100 and 150 MHz.

Le but de l'invention est de pallier les inconvénients précités. The object of the invention is to overcome the aforementioned drawbacks.

A cet effet, l'invention a pour objet, un générateur de signaux de synchronisation programmable, caractérisé en ce qu'il comprend:
- un générateur d'impulsions,
- un compteur d'impulsions progressant au rythme du générateur d'impulsions pour définir des instants en nombre d'impulsions,
- une premiere mémoire pour mémoriser des instants caractéristiques, exprimés en nombre d'impulsions,
- un compteur dadresses pour adresser chaque instant caractéristique contenu dans la première mémoire,
- un comparateur couplé au compteur d'impulsions et à la sortie de données de la première mémoire, pour détecter, à un instant défini par le contenu du compteur d'impulsions, la comcidence entre chaque instant caractéristique exprimé en nombre d'impulsions adressé par le compteur d'adresses et le nombre d'impulsions totalisé par le compteur d'impulsions,
- une deuxième mémoire adressée par le compteur d'adresses pour mémoriser des états de signaux correspondant à chaque instant caractéristique mémorisé dans la première mémoire,
- un registre de sortie couplé à la sortie de la deuxième mémoire,
- et un circuit de commande pour transférer le contenu de la deuxième mémoire, à Adresse indiquée par le compteur d'adresses, dans le registre de sortie et augmenter le compteur d'adresses d'une unité chaque fois que le comparateur constate la coincidence entre les instants fournis par la première mémoire et le compteur d'impulsions.To this end, the subject of the invention is a programmable synchronization signal generator, characterized in that it comprises:
- a pulse generator,
- a pulse counter progressing at the rate of the pulse generator to define instants in number of pulses,
a first memory for memorizing characteristic instants, expressed in number of pulses,
- an address counter for addressing each characteristic instant contained in the first memory,
- a comparator coupled to the pulse counter and to the data output of the first memory, to detect, at an instant defined by the content of the pulse counter, the coincidence between each characteristic instant expressed in number of pulses sent by the address counter and the number of pulses totaled by the pulse counter,
a second memory addressed by the address counter to store signal states corresponding to each characteristic instant stored in the first memory,
- an output register coupled to the output of the second memory,
- and a control circuit for transferring the content of the second memory, at Address indicated by the address counter, into the output register and increasing the address counter by one unit each time the comparator finds the coincidence between the instants provided by the first memory and the pulse counter.

L'invention a principalement pour avantage qu'elle permet le décodage d'un nombre élevé d'instants caractéristiques dans une trame d'image tout en utilisant des mémoires mortes programmables de faible capacité ce qui permet, à la fois, d'aller très vite dans la détection des instants caractéristiques et dans la délivrance des signaux correspondants. The main advantage of the invention is that it allows the decoding of a large number of characteristic instants in an image frame while using low-capacity programmable read-only memories which makes it possible both to go very fast in detecting characteristic moments and in delivering the corresponding signals.

Egalement, la faible capacité de mémoire requise par standard de télévision permet l'utilisation des mêmes circuits de mémoire pour adapter le générateur de signaux de l'invention à plusieurs standards. Also, the low memory capacity required by television standard allows the use of the same memory circuits to adapt the signal generator of the invention to several standards.

Outre son application à la réalisation des circuits de cadencement des capteurs d'image de caméra, sa structure le rend apte à d'autres applications et en particulier à celles de générateur de signaux de test à fréquence très élevée, de l'ordre d'une centaine de mégahertz, ou encore de générateur de réticule dans les appareils de prise de vues. Besides its application to the realization of the timing circuits of camera image sensors, its structure makes it suitable for other applications and in particular for those of very high frequency test signal generator, of the order of a hundred megahertz, or even a reticle generator in cameras.

D'autres caractéristiques et avantages de l'invention apparaîtront au cours de la description qui suit faite en regard des dessins annexés qui représentent:
- la figure l les détails de réalisation du générateur de signaux programmable selon l'invention;
- les figures 2 et 3 des diagrammes de temps illustrant le fonctionnement du générateur de signaux représenté à la figure 1.Other characteristics and advantages of the invention will appear during the following description given with reference to the appended drawings which represent:
- Figure l the details of the programmable signal generator according to the invention;
- Figures 2 and 3 time diagrams illustrating the operation of the signal generator shown in Figure 1.

Le générateur qui est représenté à la figure 1 à l'intérieur d'une ligne en pointillés 1 comprend, un générateur d'impulsions représenté à l'intérieur d'une ligne en pointillés 2 constitué par un oscillateur 2A couplé à un diviseur de fréquence 2B, un compteur d'impulsions 3, une première mémoire 4 de mémorisation d'instants caractéristiques, une deuxième mémoire 5 de mémorisation des états des signaux du générateur correspondants de chacun des instants caractéristiques mémorisés dans la première mémoire 4, un circuit comparateur 6, un compteur d'adresses 7, un registre de sortie 8, un circuit de commande 9, des circuits d'inhibition 10 et 11, un compteur 12 de demi-lignes durant toute Pimage ou de demilignes seulement durant la suppression trame et de lignes entières durant la partie utile de l'image et un décodeur de blocs 13. The generator which is represented in FIG. 1 inside a dotted line 1 comprises, a pulse generator represented inside a dotted line 2 constituted by an oscillator 2A coupled to a frequency divider 2B, a pulse counter 3, a first memory 4 for memorizing characteristic moments, a second memory 5 for memorizing the states of the signals of the corresponding generator of each of the characteristic moments memorized in the first memory 4, a comparator circuit 6, an address counter 7, an output register 8, a control circuit 9, inhibition circuits 10 and 11, a counter 12 for half-lines during any image or for semi-lines only during the suppression of frame and of whole lines during the useful part of the image and a block decoder 13.

La sortie du diviseur de fréquence 2B fournit des impulsions qui sont totalisées dans le compteur d'impulsions 3. The output of the frequency divider 2B provides pulses which are summed up in the pulse counter 3.

Le circuit comparateur 6 est couplé par une première entrée aux sorties du compteur d'impulsions 3 et par une deuxième entrée aux sorties de la mémoire d'instants 4, pour comparer, à chaque instant de progression du compteur d'impulsons 3, le contenu du compteur d'impulsions 3 à la valeur d'instant fourni par la mémoire d'instant 4. La mémoire d'instant 4 est reliée par ses entrées d'adressage au compteur d'adresses 7 au moyen d'une ligne d'adresses BUS A. Lorsque la valeur de l'instant contenu dans la mémoire d'instant 4 à l'adresse indiquée par le compteur d'adresses 7 est égale à l'instant exprimé en nombre d'impulsions contenu dans le compteur d'impulsions 3, le circuit comparateur 6 émet un signal à destination du circuit de commande 9 qui est relié par une entrée à la sortie du diviseur de fréquence 2B.La sortie du circuit de commande 9 est également reliée à l'entrée d'horloge du compteur d'adresses 7 de façon, à augmenter d'une unité le contenu du compteur d'adresses 7 à chaque apparition du signal d'horloge fourni par la sortie du diviseur de fréquence 2B au travers du circuit de commande 9, chaque fois que ce dernier est validé ou commandé par la sortie du circuit comparateur 6. La mémoire d'états 5 est, comme la mémoire 4, reliée par son entrée d'adressage à la sortie du compteur d'adresses 7 par l'intermédiaire de la ligne d'adresses
BUS A, mais sa sortie est reliée par l'intermédiaire d'une ligne de données
BUS D à l'entrée du registre de sortie 8.The comparator circuit 6 is coupled by a first input to the outputs of the pulse counter 3 and by a second input to the outputs of the moment memory 4, in order to compare, at each instant of progression of the pulse counter 3, the content from the pulse counter 3 to the instant value provided by the instant memory 4. The instant memory 4 is connected by its addressing inputs to the address counter 7 by means of an address line BUS A. When the value of the instant contained in the instant 4 memory at the address indicated by the address counter 7 is equal to the instant expressed in number of pulses contained in the pulse counter 3 , the comparator circuit 6 transmits a signal to the control circuit 9 which is connected by an input to the output of the frequency divider 2B. The output of the control circuit 9 is also connected to the clock input of the counter d 'addresses 7 so as to increase the content of the address counter 7 by one each time appearance of the clock signal supplied by the output of the frequency divider 2B through the control circuit 9, each time the latter is validated or controlled by the output of the comparator circuit 6. The state memory 5 is, like the memory 4, connected by its addressing input to the output of the address counter 7 via the address line
BUS A, but its output is connected via a data line
BUS D at the input of the output register 8.

Cette disposition permet l'adressage simultané, avec la même valeur d'adresse fournie par le compteur d'adresses 7, des deux mémoires d'instants 4 et d'états 5 en associant à chaque instant caractéristique contenu dans la mémoire 4 un état de signal contenu dans la mémoire 5, et permet d'obtenir par anticipation les signaux relatifs à chaque instant caractéristique bien avant leurs détections par le circuit comparateur 6. This arrangement allows the simultaneous addressing, with the same address value provided by the address counter 7, of the two time memories 4 and of states 5 by associating at each characteristic instant contained in memory 4 a state of signal contained in the memory 5, and makes it possible to obtain in advance the signals relating to each characteristic instant well before their detections by the comparator circuit 6.

L'instant caractéristique et l'état du signal qui lui correspond sont en effet appliqués simultanément et respectivement d'une part, sur la deuxième entrée du circuit comparateur 6 et dautre part, sur l'entrée du registre de sortie 8, le chargement de l'état du signal dans le registre 8 n'étant exécuté qu'au moment où l'impulsion fournie par la sortie du diviseur de fréquence 2B est validée par le circuit de commande 9, c'est à-dire chaque fois que l'état du compteur d'impulsions colncide avec
Pinstant caractéristique fourni par la mémoire 4 à l'adresse indiquée par le compteur d'adresses 7.The characteristic instant and the state of the signal which corresponds to it are in fact applied simultaneously and respectively on the one hand, to the second input of the comparator circuit 6 and on the other hand, to the input of the output register 8, the loading of the state of the signal in the register 8 being executed only when the pulse supplied by the output of the frequency divider 2B is validated by the control circuit 9, that is to say each time that the state of the pulse counter coincides with
The characteristic instant provided by memory 4 at the address indicated by the address counter 7.

L'impulsion qui est ainsi fournie par le circuit de commande 9 est également appliquée à l'entrée de progression du compteur d'adresse 7 ce qui a pour conséquence d'augmenter le contenu de ce dernier d'une unité, pour permettre l'adressage de l'instant caractéristique suivant contenu dans la mémoire 4 et de l'état du signal correspondant contenu dans la mémoire 5. The impulse which is thus provided by the control circuit 9 is also applied to the progression input of the address counter 7 which has the consequence of increasing the content of the latter by one unit, to allow the addressing of the next characteristic instant contained in memory 4 and of the state of the corresponding signal contained in memory 5.

Le processus d'adressage et d'extraction des instants caractéristiques et des états des signaux correspondants se poursuivent ainsi, de la façon qui vient dêtre décrite, à chaque nouvelle adresse indiquée par le compteur d'adresse 7, jusqu'au dernier état de signal contenu dans la mémoire 5 dont un bit, signal RAZ sur la figure 1, provoque la remise à zéro du compteur d'adresse 7 et du compteur d'impulsions 3. The process of addressing and extracting the characteristic instants and the states of the corresponding signals thus continues, as has just been described, at each new address indicated by the address counter 7, until the last signal state contained in memory 5, one bit of which, signal RESET in FIG. 1, causes the address counter 7 and the pulse counter 3 to be reset to zero.

Pour pouvoir fonctionner correctement en base de temps de télévision par exemple, dans le cas d'une caméra à senseur solide à transfert de trame, les mémoires 4 et 5 sont partagées entre quatre zones (zone 0 à zone 3) afin de délivrer des signaux à fréquence trame, de la façon décrite par les chronogrammes des figures 2 et 3 qui représentent l'un (figure 2) les signaux qui sont fournis par le générateur à certains instants caractéristiques définis sur la première ligne du chronogramme et l'autre, figure 3, l'utilisation de chacune des quatre zones de mémoire à l'intérieur d'un cycle de trame. La sélection de chacune des quatre zones des mémoires 4 et 5 est réalisée par l'ensemble des éléments 10, 11, 12 et 13 de la figure 1, et plus spécialement par le décodeur de zone 13 qui est validé par le compteur demi-ligne ou ligne 12.Le décodeur de zone 13 peut avoir la forme d'une logique programmable FPLA ou FPLS cette dernière étant l'abréviation anglo-saxonne de "Field Programmable Logic
Sequencer". Cette logique programmable est programmée pour un cycle de trame et permet le changement de zone de mémoire à des instants caractéristiques définis par des nombres entiers de 1/2 ligne ou ligne.To be able to function correctly in television time base for example, in the case of a solid frame transfer sensor, memories 4 and 5 are shared between four zones (zone 0 to zone 3) in order to deliver signals at frame frequency, as described by the timing diagrams of FIGS. 2 and 3 which represent one (FIG. 2) the signals which are supplied by the generator at certain characteristic times defined on the first line of the timing diagram and the other, FIG. 3, the use of each of the four memory areas within a frame cycle. The selection of each of the four zones of memories 4 and 5 is carried out by all of the elements 10, 11, 12 and 13 of FIG. 1, and more particularly by the zone decoder 13 which is validated by the half-line counter. or line 12. The zone decoder 13 may have the form of a FPLA or FPLS programmable logic, the latter being the English abbreviation for "Field Programmable Logic
Sequencer ". This programmable logic is programmed for a frame cycle and allows the memory zone to be changed at characteristic times defined by whole numbers of 1/2 line or line.

L'adresse des zones de mémoire est fournie par le décodeur 13 sur la ligne
BUS A sous la forme par exemple de 2 bits au travers du circuit d'inhibition 10 commandé par un signal de commande DL qui est fourni par la mémoire 5 sur le bus de donnée D à la fin de chaque demi-ligne ou ligne durant la partie utile de l'image. Le décodeur de zone 13 délivre également un signal de parité trame PT au travers du circuit d'inhibition 11 commandé également par un8it d'état du registre de sortie 8.The address of the memory zones is provided by the decoder 13 on the line
BUS A in the form for example of 2 bits through the inhibition circuit 10 controlled by a control signal DL which is supplied by the memory 5 on the data bus D at the end of each half-line or line during the useful part of the image. The zone decoder 13 also delivers a frame parity signal PT through the inhibition circuit 11 also controlled by a status unit of the output register 8.

Un exemple d'obtention de signaux de commande à fréquence ligne (période 64 1us) pour caméra à senseur solide est représenté sur l'organigramme de la figure 2, la position de ceux-ci dans le temps est déterminée relativement à celle des instants caractéristiques figurés sur la première ligne. Il s'agit des signaux IH, SL, CLAMP, fL et
- IH est le signal de synchronisation ligne
- SL est le signal de suppression ligne
- CLAMP est le signal déterminant la référence du noir
- fL est un signal destiné à la commande du registre lecture du dispositif photosensible de la caméra
et fM désigne le signal de commande de la mémoire du dispositif photosensible de la caméra.An example of obtaining line frequency control signals (period 64 1us) for solid sensor camera is represented on the flow diagram of FIG. 2, the position of these in time is determined relative to that of the characteristic instants shown on the first line. These are the signals IH, SL, CLAMP, fL and
- IH is the line synchronization signal
- SL is the line delete signal
- CLAMP is the signal determining the reference of black
- fL is a signal intended for controlling the reading register of the photosensitive device of the camera
and fM designates the memory control signal of the photosensitive device of the camera.

D'autres signaux IS et IE à fréquence demi-ligne sont également représentés. Other IS and IE signals at half-line frequency are also shown.

IS désigne des impulsions de synchronisation
et IE désigne des impulsions d'égalisation.IS stands for synchronization pulses
and IE denotes equalization pulses.

Les séquences lignes du type décrit par l'organigramme de la figure 2 n'occupent que la zone 1 des mémoires 4 et 5, ces séquences étant définies sur la figure 3 par le repère (1). Les trois autres repères (0), (2) et (3) qui apparaissent sur la figure 3 désignent d'autres séquences qui se déroulent pendant les durées de 25 lignes de suppression des trames paires et impaires en utilisant respectivement les trois autres zones des mémoires 4 et 5. La séquence (0) permet la validation du signal OM et se déroule en utilisant les informations contenues en zone 0 des mémoires 4 et 5, entre les demi-lignes 9 et 22 et 322 et 335. Line sequences of the type described by the flowchart in FIG. 2 occupy only zone 1 of memories 4 and 5, these sequences being defined in FIG. 3 by the reference (1). The other three marks (0), (2) and (3) which appear in FIG. 3 designate other sequences which take place during the durations of 25 lines of suppression of the even and odd frames using respectively the three other zones of the memories 4 and 5. The sequence (0) allows the validation of the signal OM and takes place using the information contained in zone 0 of memories 4 and 5, between the half-lines 9 and 22 and 322 and 335.

La séquence (2) permet l'élaboration de signaux de synchronisation de trame représentés par IS à la figure 2, elle se déroule d'une part, entre la ligne I et la demi-ligne 3 et d'autre part, entre la demi-ligne 313 et la ligne 315 en utilisant les informations contenues en zone 2 des mémoires 4 et 5. The sequence (2) allows the development of frame synchronization signals represented by IS in FIG. 2, it takes place on the one hand, between line I and half line 3 and on the other hand, between half -line 313 and line 315 using the information contained in zone 2 of memories 4 and 5.

La séquence (3) fournit les signaux d'égalisation représentés par IE à la figure 2 durant les lignes 623 à 625,3 à 5, 311 à 313 et 316 à 318 en utilisant la zone 3 des mémoires 4 et 5. The sequence (3) provides the equalization signals represented by IE in FIG. 2 during lines 623 to 625.3 to 5, 311 to 313 and 316 to 318 using zone 3 of memories 4 and 5.

L'invention n'est pas limitée au mode particulier de réalisation du générateur de signaux de synchronisation ni à son mode particulier d'utilisation pour les caméras de télévision. A titre exemple, pour permettre une adaptation rapide du générateur de signaux de synchronisation aux différents standards de télévision existant on pourra, du fait de la faible occupation de l'espace des mémoires 4 et 5, envisager, sans sortir du cadre même de l'invention, de partager cet espace en autant de sousespaces de n x m zones qu'il existe de standard de télévision, n représentant le nombre de standards et m le nombre de zones nécessaires à rélaboration d'un standard. The invention is not limited to the particular embodiment of the synchronization signal generator or to its particular mode of use for television cameras. For example, to allow rapid adaptation of the synchronization signal generator to the various existing television standards, it will be possible, due to the low occupancy of the memory space 4 and 5, without departing from the very framework of the invention, to divide this space into as many subspaces of nxm zones as there are television standards, n representing the number of standards and m the number of zones necessary for developing a standard.

Claims

REVENDICATIONS

1. Générateur de signaux de synchronisation programmable caractérisé en ce qu'il comprend: 1. Programmable synchronization signal generator characterized in that it comprises:

- un générateur d'impulsions (2); - a pulse generator (2);

- un compteur d'impulsions (3) progressant au rythme du générateur d'impulsions pour définir des instants en nombre d'impulsions, - a pulse counter (3) progressing at the rate of the pulse generator to define instants in number of pulses,

- une première mémoire (4) pour mémoriser des instants caractéristiques, exprimés en nombre d'impulsions, a first memory (4) for memorizing characteristic instants, expressed in number of pulses,

- un générateur d'adresses (7) pour adresser chaque instant caractéristique contenu dans la première mémoire (4), an address generator (7) for addressing each characteristic instant contained in the first memory (4),

- un circuit comparateur (6) couplé au compteur d'impulsions (3) et à la sortie de données de la première mémoire (4) pour détecter à un instant défini par le contenu du compteur d'impulsions (3), la coincidence entre chaque instant caractéristique, exprimé en nombre d'impulsions, adressé par le générateur d'adresses (7) et le nombre d'impulsions totalisé par le compteur d'impulsions (3), - a comparator circuit (6) coupled to the pulse counter (3) and to the data output of the first memory (4) to detect at a time defined by the content of the pulse counter (3), the coincidence between each characteristic instant, expressed in number of pulses, addressed by the address generator (7) and the number of pulses totaled by the pulse counter (3),

- une deuxième mémoire (5) adressée par le générateur d'adresses (7) pour mémoriser des états de signaux correspondant à chaque instant caractéristique mémorisé dans la première mémoire (4), a second memory (5) addressed by the address generator (7) to store signal states corresponding to each characteristic instant stored in the first memory (4),

- un registre de sortie (8) couplé à la sortie de la deuxième mémoire (5), - an output register (8) coupled to the output of the second memory (5),

- et un circuit de commande (9) pour transferer le contenu de la deuxième mémoire (5), à l'adresse indiquée par le générateur d'adresses (7), dans le registre de sortie (8) et augmenter le compteur d'adresses (7) d'une unité chaque fois que le circuit ~comparateur (6) constate la coincidence entre les instants fournis par la première mémoire (4) et le compteur d'impulsions (3). - And a control circuit (9) for transferring the content of the second memory (5), to the address indicated by the address generator (7), in the output register (8) and increasing the counter addresses (7) of a unit each time the circuit ~ comparator (6) notes the coincidence between the instants provided by the first memory (4) and the pulse counter (3).

2. Utilisation du générateur de signaux selon la revendication 1 à la commande de capteurs d'images de caméras, de mémoires d'images conventionnelles ou à haute définition ou de générateur de mires, caractérisée en ce que pour cette utilisation, les première (4) et deuxième (5) mémoires comprennent plusieurs zones de mémorisation pour permettre l'élaboration des signaux de synchronisation à la fréquence trame du signal de télévision, les signaux de séquence ligne du signal de télévision étant fournis à partir des états de signaux contenus dans une première zone (zone 1) de mémorisation et les autres signaux de synchronisation étant fournis par les états des autres signaux contenus dans les autres zones de la deuxième mémoire (5) pendant l'intervalle de suppression trame du signal de télévision. 2. Use of the signal generator according to claim 1 for controlling image sensors from cameras, conventional or high definition image memories or test pattern generator, characterized in that for this use, the first (4 ) and second (5) memories include several storage areas to allow the development of synchronization signals at the frame frequency of the television signal, the line sequence signals of the television signal being supplied from the signal states contained in a first storage area (area 1) and the other synchronization signals being provided by the states of the other signals contained in the other areas of the second memory (5) during the frame blanking interval of the television signal.

3. Utilisation selon la revendication 2, caractérisée en ce que les signaux de synchronisation de trame sont obtenus à partir des instants caractéristiques et d'états des signaux contenus dans une deuxième zone de mémorisation des première et deuxieme mémoires (4, 5). 3. Use according to claim 2, characterized in that the frame synchronization signals are obtained from the characteristic instants and states of the signals contained in a second storage area of the first and second memories (4, 5).

4. Utilisation selon les revendications 2 et 3, caractérisée en ce que les signaux d'égalisation du signal de télévision sont obtenus à partir des instants caractéristiques et états des signaux contenus dans une troisième zone de mémorisation des première et deuxième mémoires (4,5). 4. Use according to claims 2 and 3, characterized in that the equalization signals of the television signal are obtained from the characteristic instants and states of the signals contained in a third storage area for the first and second memories (4,5 ).

5. Utilisation selon l'une quelconque des revendications 2 à 4, caractérisée en ce que le changement de zone de mémoire a lieu à des instants caractéristiques définis en nombres entiers de demi-lignes du signal de télévision et est exécuté à l'aide d'un compteur (12) de demiligne, ou de demi-ligne durant la suppression trame et de ligne durant la période des lignes utiles. 5. Use according to any one of claims 2 to 4, characterized in that the change of memory area takes place at characteristic instants defined in whole numbers of half-lines of the television signal and is executed using 'a semi-line or half-line counter (12) during frame and line suppression during the useful lines period.

6. Utilisation selon la revendication 5, caractérisée en ce que le nombre de zones de mémoire est déterminé en fonction de l'application envisagée. 6. Use according to claim 5, characterized in that the number of memory areas is determined according to the envisaged application.