FR2576434A1 - Dispositif permettant de recuperer et de reemettre des informations conformes a un premier standard du commerce et de transformer des informations conformes a un second standard en informations de premier standard - Google Patents
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Abstract
LE DISPOSITIF COMPREND UNE INTERFACE 3 COMPORTANT UN DISPOSITIF 11 DE RECEPTION-EMISSION PHYSIQUE DE SIGNAUX DU PREMIER STANDARD, UN MICRO-ORDINATEUR 10 DE COMMANDE ET UN ENSEMBLE 12 FORMANT INTERFACE POUR AU MOINS UN TERMINAL 6 DE SECOND STANDARD.
Description
invention concerne un dispositif permettant de récupérer et de ré émettre des informations conformes à un pre mier standard du commerce et de transformer des informations conformes à un second standard-en informations de premier standard.
On connaît des systèmes de télétraitements par informutique destinés notamment à des applications de type bancaire. A un site
informatique central d'un tel système de télétraitement sont connectés plusieurs micro ordinateurs conformes au standard IBM "Finance communications Systems" IBM 4700 et IBM 3600, dénommé dans ce qui suit 1,premier standard" -de tels microordinateurs étant appelés contrôleurs. Les contrôleurs de ce premier standard ne supportent que des terminal de ême standard. Les terminau sont connectés au contrôleur suivant une structure de boucle.Le protocole de traitement du premier standard est tout à fait spécifique tant par la nature physique des signaux sur la ligne que par la logique du dialogue entre les terminaux et le contrôleur.
informatique central d'un tel système de télétraitement sont connectés plusieurs micro ordinateurs conformes au standard IBM "Finance communications Systems" IBM 4700 et IBM 3600, dénommé dans ce qui suit 1,premier standard" -de tels microordinateurs étant appelés contrôleurs. Les contrôleurs de ce premier standard ne supportent que des terminal de ême standard. Les terminau sont connectés au contrôleur suivant une structure de boucle.Le protocole de traitement du premier standard est tout à fait spécifique tant par la nature physique des signaux sur la ligne que par la logique du dialogue entre les terminaux et le contrôleur.
Le dispositif selon l'invention est monté conformes ment à un protocole du premier standard sur des boucles dxm réseau du premier standard afin de permettre des échanges d'informations entre le co~Lrôleur et des terminaux conformes à un second standard et prévus pour un autre type de protocole de communication.
Du fait de lginterface du dispositif de l'invention n'importe quel type de microprocesseur devient ainsi capable d'échanger des informations avec. le dispositif de contrôle de la boucle du premier standard.
Le dispositif de la présente invention reçoit ainsi des informations du premier standard et les réémet sous le contrôle d'un processeur. Un ensemble formant interface relié à ce processeur et à un terminai conforme à un second système permaL- à des informations de second standard d'être traitées comme des informations du premier standard.
Le dispositif permettant de récupérer et de réémettre des informations conformes au premier standard et de transformer des informations conformes à un second standard en informations du premier standard est caractérisé en ce qu'il comprend une interface comportant un dispositif de réceptionémission physique de signaux du premier standard, un microordinateur de commande et un ensemble formant interface pour au moins un terminal de second standard.
Diverses autres caractéristiques de l'invention ressortent d'ailleurs de la description détaillée qui suit.
Des formes de réalisation de l'objet de l'invention sont représentées, à titre d'exemples non limitatifs, aux dessins annexés.
La fig. 1 est une représentation schématique d'une installation incorporant l'interface conforme à l'invention.
La fig. 2 est un schéma d'ensemble de l'interface.
La fig. 3 est un schéma détaillé de l'interface.
La fig. 4 est un diagramme temporel montrant llen- ehaînement des principaux signaux.
A la fig. 1, on a représenté en 1 une unité de commande conforme au premier standard et qui est reliée à au moins un terminal 2 du premier standard et à l'interface 3 conforme à l'invention. L'interface 3 est elle-meme reliée, d'une part, par la boucle 4 du premier standard à l'unité de commande 1 conforme au premier standard et, d'autre part, par une liaison 5 à un terminal 6 de second standard.
Comme on le voit plus en détail à la fig. 2, 1 'in- terface 3 comprend principalement un micro-ordinateur 10 relié, d'une part, à un dispositif 11 de réception/émission physique de signaux du premier standard et, d'autre part, à un ensemble 12 formant interface pour le terminal 6 de la fig. 1.
Le micro-ordinateur 10 peut être réalisé à l'aide de la plupart des composants appropriés disponibles sur le marché. Le micro-ordinateur 10 qui constitue ainsi le noyau de l'interface 3 comporte un microprocesseur 13 relié à une mémoire morte de programmation 14 comprenant un minimum, par exemple, de 2048 octets, à une mémoire vive de données 15 présentant une taille variable selon le type de terminal 6 à raccorder et compris, par exemple, entre 256 et 2048 octets, à un ensemble de ports entrée-sortie tels que les ports a, b d'entrée et les ports c, d, e et f de sortie, et à une horloge locale 17 dont la fréquence doit, dans un cas particulier, être un multiple de 9600 Hertz.
L'horloge locale 17 est elle-même reliée à une horloge de boucle asservie 18 qui est reliée au microprocesseur 13.
L'horloge locale 17 est également reliée à une horloge 19 dite de protocole terminal extérieur pour le contrôle de l'ensemble 12. Le rôle et la constitution de l'horloge de boucle asservie seront bien visibles en liaison avec la description de la fig. 3.
L'ensemble 12 formant interface avec le terminal 6 de second standard, auquel il est relié par l'intermédiaire de la ligne 5, comprend un processeur logique 20 et un processeur physique 21 de type connu et qui sont reliés l'un à l'autre par des liaison symbolisées par des flèches. Le processeur logique 20 est lui-même relié par les ports e et f respectivement au microprocesseur 13 et à l'horloge 19.
Le dispositif de réception-émission 11 comprend un organe de réception physique 25 relié à l'unité de commande 1 et recevant des signaux provenant de la boucle 4. Ces signaux sont traités dans un processeur des signaux de boucle 26 relié à l'organe de réception 25 et à un dispositif 27 d'émission physique de signaux du premier standard qui sont ramenés par la boucle 4 vers l'unité de commande 1.
L'organe de réception physique 25 est relié par le port d'entrée a du micro-ordinateur 10 à l'horloge de boucle asservie 18 qui est elle-même reliée par le port de sortie c au processeur 26 des signaux de boucle. Par le port b d'entrée du micro-ordinateur 10, le microprocesseur 13 est également relié à la sortie du dispositif de réception physique 25 dont il reçoit des informations et, par le port de sortie d,directement au processeur 26 des signaux de boucle.
Du fait de la liaison du microprocesseur 13 de l'interface 3 selon l'invention avec, d'une part, le processeur logique 20 du terminal extérieur de second standard et avec, d'autre part, le processeur 26 des signaux de boucle, le terminal 6 de second standard peut communiquer sur la boucle 4 du premier standard.
On décrit maintenant, de façon plus détaillée,en référence avec la fig. 3, divers organes constituant l'interface 3 de l'invention.
Organe 25 de réception physique
Le signal de boucle du premier standard est reçu sur le primaire 30a d'un transformateur 30 dont le rapport primaire/ secondaire est de 1/3 dans l'exemple représenté et dont le secondaire est équipé d'un point milieu. De préférence, le temps de montée du transformateur 30 est inférieur à une micro seconde et le temps de descente est compris entre 20 et 100 micro secondes.
Le signal de boucle du premier standard est reçu sur le primaire 30a d'un transformateur 30 dont le rapport primaire/ secondaire est de 1/3 dans l'exemple représenté et dont le secondaire est équipé d'un point milieu. De préférence, le temps de montée du transformateur 30 est inférieur à une micro seconde et le temps de descente est compris entre 20 et 100 micro secondes.
Le secondaire 30b du transformateur 30 a son milieu mis à la masse à travers un condensateur 31, et la ligne de transmission est adaptée par la mise en parallèle sur les deux demi-enroulements du secondaire 30b d'une résistance 32 et d'un condensateur 33.
De préférence, le condensateur 31 a une capacité de 0,47 ssF, tandis que la résistance 32 est de 220 Ohms et que le condensateur 33 a une capacité de 470 p F.
Chacun des points extérieurs 34 et 35 du secondaire 30b est relié à un circuit de réception de ligne 36 et, respectivement, 37 formant inverseur. Les circuits de réception de ligne 36 et 37 présentent tous deux, de préférence, un seuil de déclenchement sur pente positive de 1,3 volts, un seuil de déclenchement sur pente négative de 0,1 volt et un niveau continu moyen sur le secondaire 30b du transformateur# 30 de 0,7 volt.
On peut, par exemple, utiliser, pour les circuits de réception de ligne 36 et 37, un circuit de nomenclature
SN75189A avec polarisation de l'entrée de contrôle par une résistance de 22 Kohms reliée à une tension d'alimentation +
Vcc de 5V.
SN75189A avec polarisation de l'entrée de contrôle par une résistance de 22 Kohms reliée à une tension d'alimentation +
Vcc de 5V.
A la sortie des circuits de réception de ligne 36 et 37 apparaît le signal de boucle du premier standard en niveau logique positif et, respectivement, en niveau logique négatif.
Dans l'exemple décrit, le seul signal utilisé est un signal en logique positive compatible TTL 0-5 volts et est référencé RXI.
On donne maintenant une description des changements d'état et de la mémorisation du signal de boucle du premier standard (une telle mémorisation est connue dans la technique sous le terme de "patch").
Le signal de boucle RXI est envoyé dans un dispositif de mémorisation comprenant une bascule 38, par exemple, un circuit SN74LS74. La bascule 38 reçoit, sur sa borne D, le signal RXI et sa borne ~ de déclenchement est reliée à l'horloge ge de boucle asservie la décrite plus loin en détail par un inverseur 39 et un ensemble resistance-capacité 40 présentant, par exemple, une constante de temps d'environ 600ns.
La sortie Q de la bascule 38 est reliée à une entrée d'un circuit OU exclusif 41 qui reçoit, sur son autre entrée, le signal RXI et dont la sortie est reliée à l'inverseur 39.
Grâce à la fonction OU exclusif du circuit 41, la bascule 38 permet de comparer le signal RXI d'entrée à son état précédemment mémorisé. En cas d'inégalité, le circuit OU exclusif 41 forme en F un signal de détection de changement d'état. Le signal formé en F est inversé par l'inverseur 39 puis retardé par l'ensemble 40. Le signal F ainsi retardé provoque la mémorisation du nouveau niveau de RXI.
Le point F est, d'autre part, relié à l'horloge de boucle asservie 18 décrite plus loin en détail et le signal formé en F à la sortie du circuit OU exclusif 41 est utilisé comme signal de synchronisation de l'horloge de boucle asservie.
Horloge de boucle asservie 18
Un premier circuit diviseur 42 reçoit, -sur sa borne d'horloge, un signal HO fourni par l'horloge locale 17 du micro-ordinateur 10 et sa borne CLR de remise à zéro est reliée par un inverseur 43 au point F de sortie du circuit OU exclusif 41.
Un premier circuit diviseur 42 reçoit, -sur sa borne d'horloge, un signal HO fourni par l'horloge locale 17 du micro-ordinateur 10 et sa borne CLR de remise à zéro est reliée par un inverseur 43 au point F de sortie du circuit OU exclusif 41.
La borne CLR du circuit 42 est également reliée à la borne CLR de remise à zéro d'un second circuit diviseur 44 dont la borne d'horloge HO' est reliée à la sortie du circuit 42 Le circuit 44 comprend quatre sorties qui sont chacune reliées par des circuits OU logique 45, d'une part, par la ligne 46a à la borne ~ de- déclenchement d'une bascule 47 faisant partie du processeur de signaux de boucle 26 et qui sera décrite plus loin et, d'autre part, par une ligne 46b et un circuit 48 à une borne INT du micro-ordinateur.
Les circuits 42 et 44 sont, respectivement, par exemple du type SN74LS393 et SN74LS93.
La seconde entrée des circuits OU logique 45 est reliée à quatre contacteurs 49 permettant le choix de la vitesse de la boucle du premier standard.
Comme on l'a vu précédemment, le signal d'horloge
HO est, par exemple, à une fréquence multiple de 9600 Hz. Cette fréquence est divisée par le circuit diviseur 42 pour donner la fréquence de 9600 Hz.
HO est, par exemple, à une fréquence multiple de 9600 Hz. Cette fréquence est divisée par le circuit diviseur 42 pour donner la fréquence de 9600 Hz.
La fréquence du signal à 9600 Hz de sortie du diviseur 42 est, à son tour, divisée par le circuit 44 pour fournir quatre fréquences à 4 800, 2 400, 1 200 et 600 Hz qui sont les quatre vitesses de transmission possibles sur une boucle du premier standard pris comme exemple.
Chacune des quatre fréquences ci-dessus est comparée, par le circuit OU logique 45 correspondant, à l'information fournie par les contacteurs 49.
Si l'on prend soin de ne fermer que l'un des contacteurs 49 à la fois, le signal H1 de sortie des circuits OU logique 45 est, suivant le contacteur choisi, un signal carré de fréquence égale à 4 800, 4 200, 1 200 ou 600 Hz. Un tel signal H1 a été représenté à la fig. 4.
Afin d'éliminez les risques de dérive de l'horloge locale 17 du micro-ordinateur lq, par rapport à l'horloge de la boucle du premier standard, le signal de détection de changement d'état obtenu en F à la sortie du circuit OU exclusif 40 remet à zéro, chaque fois qu'il se présente, le dispositif de division de fréquence décrit plus haut. Ceci assure un calage du signal H1 de sortie de l'horloge de boucle asservie 18 sur la fréquence de la boucle du premier standard.
Du fait que l'horloge de la boucle asservie 18 est reliée au microprocesseur, le signal H1 décrit plus haut est utilisé par l'intermédiaire du circuit 48 pour émettre le signal INT d'interruption en direction du micro-ordinateur 10 de l'interface.
Le signal INT d'interruption déclenche, au niveau du micro-ordinateur 10, la lecture de la valeur du signal de boucle présent sur le port d'entrée TO qui est relié par un inverseur à la sortie Q de la bascule 38.
Comme on le voit à la fig. 4, le signal d'interruption INT est émis une demi-période après la détection d'un début de bit afin de limiter le risque de lecture erronée lors des changements d'état.
A titre d'exemple sur le front montant du signal d'horloge Hi, on émet une impulsion de durée fixe d'environ 20 micro secondes.
Processeur 26 des signaux de contrôle
La bascule 47 énoncée précédemment est identique à la bascule 38 du côté- réception, et elle est reliée par son entrée D à la sortie d'un circuit OU exclusif 50 dont une entrée est reliée à un port de sortie S1 du micro-ordinateur et dont l'autre entrée est reliée à la sortie d'un circuit logique OU 51 dont une entrée est reliée à un port SO de sortie du microordinateur et dont l'autre entrée est reliée directement à la sortie Q de la bascule 38.
La bascule 47 énoncée précédemment est identique à la bascule 38 du côté- réception, et elle est reliée par son entrée D à la sortie d'un circuit OU exclusif 50 dont une entrée est reliée à un port de sortie S1 du micro-ordinateur et dont l'autre entrée est reliée à la sortie d'un circuit logique OU 51 dont une entrée est reliée à un port SO de sortie du microordinateur et dont l'autre entrée est reliée directement à la sortie Q de la bascule 38.
Grâce au signal d'interruption INT de sortie du circuit 48 et au signal émis sur le port d'entrée TO du microordinateur de l'interface du dispositif conforme à l'invention, ce micro-ordinateur est en mesure de reconstituer le message reçu sur la boucle du premier standard conformément à sa structure logique.
Le message étant ainsi reconstitué, le micro-ordinateur est à même d'effectuer les opérations logiques qui lui permettront de déterminer la nature du message à réémettre en réponse.
Le p#rotocole de gestion des échanges d'informations sur la boucle du premier standard établit que la réponse à la réception d'un bit de données peut être de quatre types
- réponse A : réémission du même bit quelle que soit
sa valeur
- réponse B : réémission du même bit inversé quelle
que soit sa valeur
- réponse C : émission d'un niveau logique 1 quelle
que soit la valeur du bit reçu
- réponse D : émission d'un niveau logique 0 quelle
que soit la valeur du bit reçu.
- réponse A : réémission du même bit quelle que soit
sa valeur
- réponse B : réémission du même bit inversé quelle
que soit sa valeur
- réponse C : émission d'un niveau logique 1 quelle
que soit la valeur du bit reçu
- réponse D : émission d'un niveau logique 0 quelle
que soit la valeur du bit reçu.
Pour commander les réponses ci-dessus, au niveau du dispositif de liaison physique, le micro-ordinateur dispose de deux signaux SO et S1 sur les ports de sortie de même référence de la fig.3.
La configuration logique des signaux SO et S1 provoque ainsi la réponse voulue suivant le tableau.
Niveau logique SO S1
réponse A...................... A 1 1 réponse B....................... B 0 1
réponse C........................ C 0 O réponse D....................... D 1 0
Par conséquent, suivant la réception d'un bit de données, le micro-ordinateur choisit, en fonction de sa logique interne, de ses traitements antérieurs et de son environnement, le type de réponse à fournir et positionne, en conséquence, les signaux SO et S1.
réponse A...................... A 1 1 réponse B....................... B 0 1
réponse C........................ C 0 O réponse D....................... D 1 0
Par conséquent, suivant la réception d'un bit de données, le micro-ordinateur choisit, en fonction de sa logique interne, de ses traitements antérieurs et de son environnement, le type de réponse à fournir et positionne, en conséquence, les signaux SO et S1.
Comme on le voit en liaison avec la fig. 4, le dispositif décrit associe ces deux signaux au signal ID sur la sortie Q de la bascule 38 afin de calculer la valeur du bit à transmettre TXI émis en sortie du circuit OU exclusif 50.
Organe d'émission physique 27
La bascule 47 est reliée par sa sortie Q à un inverseur 52 identique à l'inverseur 36 du côté réception, tandis que sa sortie Q est reliée à un inverseur 53 identique à l'inverseur 37. La sortie des inverseurs 52 et 53 est reliée au secondaire 54b d'un transformateur 54 identique au transformateur 30 et dont le primaire 54a est relié à la boucle 4 de la fig. 1.
La bascule 47 est reliée par sa sortie Q à un inverseur 52 identique à l'inverseur 36 du côté réception, tandis que sa sortie Q est reliée à un inverseur 53 identique à l'inverseur 37. La sortie des inverseurs 52 et 53 est reliée au secondaire 54b d'un transformateur 54 identique au transformateur 30 et dont le primaire 54a est relié à la boucle 4 de la fig. 1.
Le protocole de boucle impose que le bit envoyé en réponse à -un bit reconstitué soit retardé d'une période (fonctionnement en retard d'un bit).
Ainsi, le signal TXI entrant en D sur la bascule 47 et qui est formé à partir des signaux SO, S1 et ID ne peut être transmis sur la ligne de sortie qu'à la fin de la période d'horloge H1 (liaison 46a).
Ces fonctions sont réalisées par l'intermédiaire de la bascule 47 qui est déclenchée par le front descendant du signal d'horloge H1.
A partir du signal TX1, la bascule 47 forme les signaux TXIO et TXIO. Ces signaux sont envoyés aux deux extrémités du secondaire 54b au travers de résistances limitatrices de-courant 52a et 53a présentant par exemple une valeur de 470 Ohms.Le signal émis en sortie sur le transformateur 54 se retrouve ainsi identique au signal reçu en entrée sur le tran s- formateur 30.
Il y a lieu en outre de prévoir un contacteur d'adresse représenté de manière schématique à la fig. 3 par quatre commutateurs 60 reliés à des portes AO, Al, A2, A3 de l'ordinateur par l'intermédiaire de quatre circuits inverseurs.
Le contacteur d'adresse permet ainsi d'afficher, sous représentation binaire, une adresse de quatre bits afin dlidenti- fier l'interface 3 vis-à-vis de la boucle 4 du premier standard.
Un ensemble de cinq voyants lumineux LO, L1, L2 et
L3 et SYN est en outre requis sur l'interface 3. Les quatre voyants LO, L1, L2 et. L3 sont positionnés par le micro-ordinateur de l'interface comme résultat d'une commande particulière reçue sur la boucle du premier standard. Le voyant SYNC de la fig. 3 atteste de la synchronisation logique du microordinateur sur la séquence des messages de la boucle du premier standard.
L3 et SYN est en outre requis sur l'interface 3. Les quatre voyants LO, L1, L2 et. L3 sont positionnés par le micro-ordinateur de l'interface comme résultat d'une commande particulière reçue sur la boucle du premier standard. Le voyant SYNC de la fig. 3 atteste de la synchronisation logique du microordinateur sur la séquence des messages de la boucle du premier standard.
Au dessin, on a représenté les voyants en tant que diodes électroluminescentes 70 commandées par des circuits inverseurs eux-mêmes raccordés à des ports de sortie LO, L1,
L2,L3 et SYN du micro-ordinateur.
L2,L3 et SYN du micro-ordinateur.
L'invention n'est pas limitée aux exemples de réalisation représentés et décrits en détail car diverses moditications peuvent y être apportées sans sortir de son cadre.
Claims (10)
1. Dispositif permettant de récupérer et de réemettre des informations conformes à un premier standard du commerce et de transformer des informations conformes à un second standard en informations du premier standard, caractérisé en ce qu'il comprend une interface (3) comportant un dispostif (11) de réception-émission physique de signaux du premier standard, un micro-ordinateur (10) de commande et un ensemble (12) formant interface pour au moins un terminal (6) de second standard.
2. Dispositif selon la revendication I, caractérisé en ce que le micro-ordinateur (10) comprend un microprocesseur (12) relié à une mémoire morte de programmation (14) et à une mémoire vive de données (15), l'horloge locale (17) du microprocesseur étant reliée,d'une part, à une horloge de boucle asservie (18) et, d'autre part, à une horloge de protocole de terminal extérieur (19), le dispositif de réception-émission physique de signaux du premier standard comprenant un organe de réception physique (25) relié, d'une part, à l'horloge de contrôle asservie et, d'autre part, à un processeur de signaux de boucle (26) également relié à l'horloge de boucle asservie et au microprocesseur, la sortie du processeur de signaux de boucle étant reliée à un organe d'émission physique (27), et en ce que l'ensemble formant interface de second standard comprend un processeur logique de terminal extérieur (20) relié, d'une part, à l'horloge de protocole de terminal extérieur et, d'autre part, au microprocesseur ainsi qu'à un processeur physique de terminal extérieur (21) relié au terminal extérieur de second standard.
3. Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que l'espace de mémoire morte de programmation comprend un minimum de 2048 octets, tandis que l'espace de mémoire vive comprend entre 256 et 2048 octets.
4. Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que l'horloge locale a une fréquence multiple de 9600 Hertz.
5. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que le signal de boucle du premier standard est converti en niveau TTL logique positif et est envoyé à un dispositif de déclenchement.
6. Dispositif selon l'une des revendications 1 à 5, caractérisé en ce qu'on prévoit un diviseur de fréquence permettant de -fournir quatre fréquences à 4 800, 2 400, 1 200 et 600 Hertz.
7. Dispositif selon l'une des revendications 1 à 6, caractérisé en ce que tant l'organe de réception physique (25) que l'organe d'émission physique (27) comprennent un transformateur à rapport primaire/secondaire égal2à 1/3 et dont le temps de montée est de préférence inférieur à 1 us et le temps de descente est compris entre 20 et 100 micro secondes, ledit transformateur présentant un secondaire à point milieu à la masse par une capacité égale de préférence à 0,47 ,uF.
8. Dispositif selon l'une des revendications 1 à 7, caractérisé en ce que les transformateurs sont adaptés sur la ligne de transmission par la mise en parallèle sur les -demienroulements d'une résistance de préférence égale à 220 Ohms et d'une capacité de 470 pF.
9. Dispositif selon l'une des revendications 1 à 8, caractérisé par un contacteur d'adresse relié au micro-ordinateur.
10. Dispositif selon l'une des revendications 1 à 9, caractérisé par une série de voyants lumineux reliés au microordinateur pour le contrôle des messages de la boucle de premier standard.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8500788A FR2576434A1 (fr) | 1985-01-21 | 1985-01-21 | Dispositif permettant de recuperer et de reemettre des informations conformes a un premier standard du commerce et de transformer des informations conformes a un second standard en informations de premier standard |
Applications Claiming Priority (1)
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| FR8500788A FR2576434A1 (fr) | 1985-01-21 | 1985-01-21 | Dispositif permettant de recuperer et de reemettre des informations conformes a un premier standard du commerce et de transformer des informations conformes a un second standard en informations de premier standard |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2576434A1 true FR2576434A1 (fr) | 1986-07-25 |
Family
ID=9315433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8500788A Pending FR2576434A1 (fr) | 1985-01-21 | 1985-01-21 | Dispositif permettant de recuperer et de reemettre des informations conformes a un premier standard du commerce et de transformer des informations conformes a un second standard en informations de premier standard |
Country Status (1)
| Country | Link |
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| FR (1) | FR2576434A1 (fr) |
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| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 17, no. 9, février 1975, pages 2808-2810, New York, US; A.X.WIDMER: "Interface between terminal and repeater" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 26, no. 7A, décembre 1983, pages 3483-3484, New York, US; R.A.PASCOE: "Interconnecting devices of different communication protocols" * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2652178A1 (fr) * | 1989-09-20 | 1991-03-22 | Aigle Azur Concept | Dispositif de mise en communication d'au moins deux stations de traitement de signaux. |
| EP0436458A2 (fr) * | 1990-01-04 | 1991-07-10 | International Business Machines Corporation | Connecteur programmable |
| EP0436458A3 (en) * | 1990-01-04 | 1991-12-04 | International Business Machines Corporation | Programmable connector |
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