FR2555379A1 - DEVICE FOR ADJUSTING THE PHASE OF TWO SIGNALS BETWEEN THEM IN A MULTIPLICATION SYSTEM THEREOF - Google Patents

Abstract

L'INVENTION CONCERNE UN DISPOSITIF DESTINE A REGLER, DANS UN SYSTEME DE MULTIPLICATION D'UN PREMIER SIGNAL PAR UN SECOND POUR DONNER UN SIGNAL DE PRODUIT, LA RELATION DE PHASE ENTRE LES PREMIER ET SECOND SIGNAUX. LE DISPOSITIF COMPORTE DES MOYENS NUMERIQUES DE DECALAGE 160 DESTINES A REALISER UN REGLAGE CHOISI DU TEMPS SUR AU MOINS L'UN DES PREMIER I ET SECOND I SIGNAUX AFIN D'ETABLIR UNE RELATION CHOISIE DE PHASE ENTRE CEUX-CI ET COMPRENANT DESMOYENS 160 DESTINES A RETARDER UN SIGNAL APPLIQUE A LEUR ENTREE, D'UN NOMBRE CHOISI D'INTERVALLES DISCRETS, AFIN DE PRODUIRE LEDIT REGLAGE CHOISI DU TEMPS INDEPENDAMMENT DU SIGNAL QUI EST REGLE, ET DES MOYENS 82, 86 DESTINES A MULTIPLIER LES PREMIER ET SECOND SIGNAUX L'UN PAR L'AUTRE POUR DONNER UN SIGNAL DE PRODUIT PROPORTIONNEL A LA VALEUR DU PRODUIT DES PREMIER ET SECOND SIGNAUX AYANT ENTRE EUX LADITE RELATION DE PHASE. APPLICATION : MESURE DE L'ENERGIE ELECTRIQUE.THE INVENTION RELATES TO A DEVICE FOR ADJUSTING, IN A SYSTEM FOR MULTIPLICATION OF A FIRST SIGNAL BY A SECOND TO GIVE A PRODUCT SIGNAL, THE PHASE RELATIONSHIP BETWEEN THE FIRST AND SECOND SIGNALS. THE DEVICE INCLUDES 160 DIGITAL OFFSET MEANS FOR ACHIEVING A SELECTED TIME ADJUSTMENT ON AT LEAST ONE OF THE FIRST I AND SECOND I SIGNALS IN ORDER TO ESTABLISH A SELECTED PHASE RELATIONSHIP BETWEEN THEM AND INCLUDING 160 DESTINATIONS TO DELAY A SIGNAL APPLIED TO THEIR INPUT, OF A SELECTED NUMBER OF DISCREET INTERVALS, IN ORDER TO PRODUCE THIS SELECTED SETTING OF THE TIME INDEPENDENT OF THE SIGNAL THAT IS SET, AND OF MEANS 82, 86 DESTINED TO MULTIPLY THE FIRST AND SECOND SIGNALS BY ONE BY THE OTHER TO GIVE A SIGNAL OF PRODUCT PROPORTIONAL TO THE VALUE OF THE PRODUCT OF THE FIRST AND SECOND SIGNALS HAVING BETWEEN THE said PHASE RELATIONSHIP. APPLICATION: MEASUREMENT OF ELECTRICAL ENERGY.

Description

L'invention concerne d'une manière générale des circuits destinés àThe invention generally relates to circuits intended for

produire un ou plusieurs signaux proportionnels à la puissance ou à un autre paramètre de mesure choisi, et elle a trait plus particulièrement à un circuit perfectionné de mesure de puissance et  producing one or more signals proportional to the power or other selected measurement parameter, and more particularly to an improved power measurement circuit and

à un procédé qui utilise une modulation delta-moins-  to a process that uses delta-less modulation

sigma et un système de compensation de décalage.  sigma and an offset compensation system.

Des instruments destinés a mesurer avec précision l'énergie électrique parcourant une ligne constituent une partie essentielle d'un système utilisateur  Instruments for accurately measuring the electrical energy flowing through a line are an essential part of a user system

de l'énergie électrique. Le type le plus courant d'ins-  electrical energy. The most common type of

trument de mesure utilisé par l'industrie utilisatrice du courant électrique est actuellement le compteur à disque rotatif qui, dans sa forme fondamentale, est précis et fiable, mais qui ne donne qu'une information limitée à l'utilisateur en ce qui concerne l'usage de la puissance. En plus de la consommation totale d'énergie en kilowattsheures, les utilisateurs ont souvent besoin de mesurer d'autres paramètres pour déterminer convenablement le coût d'alimentation de certaines charges. Certaines charges hautement réactives, par exemple, sont plus coûteuses à alimenter car elles induisent un déphasage courant/tension connu sous le nom de facteur de puissance. Pour déterminer le facteur de puissance, on a conçu certaines mesures  The measuring instrument used by the electricity user industry is currently the rotating disk meter which, in its basic form, is accurate and reliable, but which gives only limited information to the user regarding the use of power. In addition to total energy consumption in kilowatt hours, users often need to measure other parameters to properly determine the cost of supplying certain loads. Some highly reactive charges, for example, are more expensive to power because they induce a phase shift current / voltage known as the power factor. To determine the power factor, some measures have been

normalisées de puissance. Deux mesures largement utili-  standardized power. Two widely used measures

sées sont les VARS (volts-ampères réactifs) et Q. Il s'agit de deux mesures de puissance proportionnelles au produit du courant de ligne et de la tension, la tension étant en déphasage arrière, par rapport au courant, de 90 pour VARS et de 60" pour Q. En même temps que la consommation d'énergie globale, les valeurs de VARS et de Q permettent a l'utilisateur de mesurer le facteur de puissance pour lequel il est habituellement  These are the VARS (reactive volt-amperes) and Q. These are two power measurements proportional to the product of the line current and the voltage, the voltage being in backward phase shift, relative to the current, of 90 for VARS. and 60 "for Q. At the same time as the overall power consumption, the VARS and Q values allow the user to measure the power factor for which it is usually

pénalisé. Un autre paramètre intéressant pour les utili-  penalized. Another interesting parameter for users

sateurs est la polarité ou sens de circulation de l'éner-  is the polarity or direction of circulation of energy

gie, car certaines applications consomment à la fois  because some applications consume at the same time

de l'énergie et en restituent au réseau de distribution.  energy and return it to the distribution network.

Il existe un besoin continuel, dans l'industrie utilisa-  There is a continuing need in the industry

trice du courant électrique, de systèmes de mesure capables de mesurer des paramètres tels que VARS, Q et la polarité, en plus de la consommation d'énergie totale. Divers systèmes électroniques de mesure ont été conçus ou proposés pour remplacer l'instrument de mesure à disque tournant. Des exemples de systèmes électroniques de mesure de l'art antérieur sont donnés dans les brevets des Etats - Unis d ' Amérique N 3 875 508, N 3 955 138 et No 4 182 983. Ces systèmes utilisent tous des modulateurs qui produisent un signal à modulation d'impulsions en largeur, proportionnel au courant ou à la tension, puis utilisent une division temporelle ou multiplication d'intervalles, qui déclenche ou inverse la polarité de l'autre signal pour obtenir un signal produit. Les impulsions du signal produit varient en amplitude par rapport à une valeur analogique (courant ou tension) et varient en largeur par rapport à l'autre valeur analogique. Un filtre passe-bas extrait la composante continue du signal produit, qui est proportionnelle à la consommation d'énergie. Il serait avantageux de disposer d'un système de mesure très précis, de type électronique, capable d'afficher en  electrical current, measuring systems capable of measuring parameters such as VARS, Q and polarity, in addition to the total energy consumption. Various electronic measuring systems have been designed or proposed to replace the rotating disc measuring instrument. Examples of prior art electronic measuring systems are given in U.S. Patent Nos. 3,875,508, 3,955,138 and 4,182,983. These systems all use modulators that produce a signal at a time. Pulse modulation in width, proportional to the current or voltage, then use a time division or multiplication of intervals, which triggers or reverses the polarity of the other signal to obtain a signal produced. The pulses of the produced signal vary in amplitude with respect to an analog value (current or voltage) and vary in width with respect to the other analog value. A low-pass filter extracts the DC component of the produced signal, which is proportional to the power consumption. It would be advantageous to have a very precise measuring system, of electronic type, capable of displaying in

conntinu des valeurs d'énergie, à la fois en kilowatts-  know about energy values, both in kilowatts-

heures et en VARS ou Q. au coût le plus bas possible.  hours and in VARS or Q. at the lowest possible cost.

Il serait également avantageux qu'un tel système de mesure puisse mesurer séparément le débit net d'énergie dans chaque sens. Le système de mesure doit également êtra pratiquement exempt d'erreurs dues aux décalages de tension dans les éléments de circuits actifs. Le  It would also be advantageous if such a measurement system could separately measure the net energy flow in each direction. The measurement system must also be virtually free of errors due to voltage offsets in the active circuit elements. The

système doit donc comprendre avantageusement un disposi-  system must therefore advantageously include a

tif de compensation de décalage qui puisse compenser économiquement les erreurs apparaissant dans des éléments  offset compensation that can economically compensate for errors in elements

amplificateurs multiples.multiple amplifiers.

L'invention a donc pour objet un système et un procédé de mesure destinés à mesurer la puissance électrique transportée par une ligne. Le système comprend des moyens destinés à contrôler des signaux de courant  The invention therefore relates to a measurement system and method for measuring the electrical power carried by a line. The system comprises means for controlling current signals

et de tension présents sur la ligne. Un premier transduc-  and voltage present on the line. A first transducer

teur de signal produit un premier signal analogique proportionnel à l'un des signaux de courant et de tension et un second transducteur de signal produit un second signal analogique proportionnel à l'autre des signaux de courant et de tension. Un modulateur module l'un des signaux analogiques afin de produire un premier signal modulé qui peut alterner entre deux niveaux à des premiers intervalles d'horloge prédéterminés de façon que le premier signal modulé présente un niveau moyen, sur tout intervalle suffisant, proportionnel à l'un, choisi, des signaux analogiques. Des premiers moyens de multiplication sont destinés à déclencher  The signal generator produces a first analog signal proportional to one of the current and voltage signals, and a second signal transducer produces a second analog signal proportional to the other of the current and voltage signals. A modulator modulates one of the analog signals to produce a first modulated signal that can alternate between two levels at first predetermined clock intervals so that the first modulated signal has a mean level, over any sufficient interval, proportional to the one, chosen, analog signals. First means of multiplication are intended to trigger

l'autre des signaux analogiques en réponse à des change-  the other analog signals in response to changes

ments de niveau du premier signal modulé, multipliant les signaux analogiques entre eux pour donner un signal produit qui est proportionnel à la puissance transportée par la ligne. Un convertisseur convertit ensuite le signal produit en un premier signal de sortie qui, dans la forme préférée de réalisation, peut alterner  level of the first modulated signal, multiplying the analog signals together to give a product signal which is proportional to the power carried by the line. A converter then converts the produced signal into a first output signal which, in the preferred embodiment, can alternate

entre deux niveaux à des-intervalles d'horloge de conver-  between two levels at converging clock intervals

tisseur prédéterminés, d'une manière qui est proportion-  weaver, in a manner that is proportionate

nelle au signal produit et à la puissance portée par  the signal produced and the power

la ligne.line.

Le système préféré de mesure selon l'invention comprend un convertisseur qui mesure séparément la puissance à chaque polarité de la ligne et qui comprend des moyens numériques destinés à modifier la relation de phase entre les signaux analogiques afin de donner un signal produit proportionnel à une valeur de puissance à relation de phase choisie, telle que VARS ou Q. Le système comprend également un dispositif de copensation de décalage qui corrige les décalages de tension dans les divers amplificateurs opérationnels d'un système de mesure afin d'éliminer les erreurs de décalage et  The preferred measurement system according to the invention comprises a converter which separately measures the power at each polarity of the line and which comprises digital means for modifying the phase relationship between the analog signals to give a product signal proportional to a value. selected phase-related power system, such as VARS or Q. The system also includes an offset coping device that corrects the voltage offsets in the various operational amplifiers of a measurement system to eliminate offset errors and

de donner une haute précision. Le dispositif de compensa-  to give a high precision. The compensation scheme

tion de décalage décrit corrige le décalage de tension entre les entrées de N éléments amplificateurs. Ce dispositif de compensation de décalage comprend N éléments  The offset offset described corrects the voltage offset between the inputs of N amplifier elements. This offset compensation device comprises N elements

de mémorisation de décalage qui sont connectés respecti-  offset memory which are connected to each other

vement à une.entrée de chacun des éléments amplificateurs afin de recevoir une tension de compensation qui réduit sensiblement l'erreur de décalage à l'autre entrée de l'élément amplificateur. Toute différence entre la tension de compensation et le décalage de tension de l'élément amplificateur est exprimée par une tension  at least one input of each of the amplifier elements to receive a compensation voltage which substantially reduces the offset error at the other input of the amplifier element. Any difference between the compensation voltage and the voltage offset of the amplifier element is expressed by a voltage

d'erreur qui apparaît à l'autre entrée de l'amplificateur.  of error that appears at the other input of the amplifier.

Le dispositif comprend un circuit d'annulation qui peut être connecté successivement a chacun des N éléments amplificateurs et à l'élément de mémorisation de décalage associé à chaque élément amplificateur afin que tous les éléments amplificateurs fassent l'objet, tour à  The device comprises a cancellation circuit which can be successively connected to each of the N amplifier elements and to the offset storage element associated with each amplifier element so that all the amplifying elements are subject to

tour, d'une compensation de décalage. Le circuit d'annu-  turn, offset compensation. The cancellation circuit

lation est d'abord connecté à l'autre entrée de l'élément amplificateur choisi pendant une période de transfert  lation is first connected to the other input of the selected amplifier element during a transfer period

intermittente afin de déterminer la tension d'erreur.  intermittent to determine the error voltage.

Puis le circuit d'annulation est connecté à l'élément de mémorisation de décalage relié à la première entrée de l'élément amplificateur choisi pendant une période de charge intermittente qui suit la période de transfert. Le dispositif de compensation de décalage comprend des moyens destinés à établir séquentiellement les périodes de transfert et de charge pour chacun des N éléments amplificateurs afin d'éliminer sensiblement  Then the cancellation circuit is connected to the offset storage element connected to the first input of the selected amplifier element during an intermittent charging period following the transfer period. The offset compensation device includes means for sequentially establishing the transfer and charge periods for each of the N amplifier elements to substantially eliminate

les erreurs de décalage du système de mesure.  offset errors of the measuring system.

L'invention sera décrite plus en détail  The invention will be described in more detail

en regard des dessins annexés à titre d'exemples nulle-  with reference to the accompanying drawings as examples

ment limitatifs et sur lesquels: - la figure 1 est un schéma simplifié d'un système de mesure de la puissance d'une ligne conforme à l'invention; - la figure 2 est un schéma du circuit de la première partie de modulation du système de mesure montré sur la figure 1; - la figure 3 est un schéma du circuit de la première partie de conversion de sortie du système de mesure montré sur la figure 1; - les figures 4A à 4G sont des diagrammes des temps montrant certains signaux internes et de sortie, choisis, produits pendant le fonctionnement du système de mesure représenté sur les figures 1 à 3; - les figures 5A à 5I sont des diagrammes des temps montrant divers signaux internes et de sortie produits par le convertisseur de la figure 3 pendant la mesure de signaux de polarités différentes; - la figure 6 est -un schéma d'un circuit d'une autre forme de réalisation de modulateur pouvant être utilisés dans le système de mesure de puissance selon l'invention, introduisant un déphasage avant dans le signal de sortie modulé; - les figures 7A à 7G sont des diagrammes des temps montrant certains signaux internes et de sortie, choisis, produits par le modulateur de la figure 6; - la figure 8 est un schéma simplifié d'un système de mesure selon l'invention qui comprend un appareil destiné à produire des mesures de VARS et de Q; - la figure 9 est un schéma d'un circuit de multiplicateur de signal qui peut être utilisé dans le système de mesure de la figure 8 et qui comprend un circuit numérique de réglage de phase permettant de produire des mesures de VARS et Q; - les figures 10A à 10H sont des diagrammes des temps montrant certains signaux internes et de sortie choisis, produits dans le multiplicateur de la figure 9; - la figure 11 est un schéma montrant d'autres détails du circuit de réglage de phase numérique de la figure 9; - les figures 12A à 12D sont des diagrammes des temps montrant un réglage de phase choisi d'un  and in which: FIG. 1 is a simplified diagram of a system for measuring the power of a line according to the invention; FIG. 2 is a diagram of the circuit of the first modulation part of the measurement system shown in FIG. 1; FIG. 3 is a diagram of the circuit of the first output conversion part of the measurement system shown in FIG. 1; FIGS. 4A to 4G are timing diagrams showing selected internal and output signals generated during operation of the measurement system shown in FIGS. 1 to 3; FIGS. 5A to 5I are timing diagrams showing various internal and output signals produced by the converter of FIG. 3 during the measurement of signals of different polarities; FIG. 6 is a diagram of a circuit of another embodiment of a modulator that can be used in the power measurement system according to the invention, introducing a forward phase shift in the modulated output signal; FIGS. 7A to 7G are timing diagrams showing selected internal and output signals produced by the modulator of FIG. 6; FIG. 8 is a simplified diagram of a measurement system according to the invention which comprises an apparatus for producing VARS and Q measurements; Fig. 9 is a diagram of a signal multiplier circuit which may be used in the measurement system of Fig. 8 and which includes a digital phase control circuit for producing VARS and Q measurements; FIGS. 10A-10H are timing diagrams showing selected internal and output signals produced in the multiplier of FIG. 9; Fig. 11 is a diagram showing further details of the digital phase setting circuit of Fig. 9; FIGS. 12A to 12D are timing diagrams showing a selected phase adjustment of a

signal modulé produit par le multiplicateur de la figu-  modulated signal produced by the multiplier of the

re 9; - la figure 13 est un schéma d'une forme de réalisation d'un dispositif de compensation de décalage de tension utilisé dans le système selon l'invention - la figure 14 est un graphique montrant la variation de la tension d'erreur produite dans le dispositif de compensation de la figure 13; - la figure 15 est un schéma du circuit d'un dispositif de compensation de décalage de tension du type montré sur la figure 13, destiné à un système de mesure de puissance entière; - la figure 16 est un diagramme des temps montrant le fonctionnement du dispositif de compensation de décalage de la figure 15; - la figure 17 est un schéma d'une deuxième forme de réalisation du modulateur utilisé dans le système de mesure de puissance de la figure 1; - les figures 18A à 18E sont des diagrammes  re 9; FIG. 13 is a diagram of one embodiment of a voltage offset compensation device used in the system according to the invention; FIG. 14 is a graph showing the variation of the error voltage produced in FIG. compensation device of Figure 13; FIG. 15 is a circuit diagram of a voltage offset compensation device of the type shown in FIG. 13, for an entire power measurement system; Fig. 16 is a timing chart showing the operation of the offset compensation device of Fig. 15; FIG. 17 is a diagram of a second embodiment of the modulator used in the power measurement system of FIG. 1; FIGS. 18A to 18E are diagrams

des temps montrant divers signaux produits par le modula-  times showing various signals produced by the modula-

teur de la figure 17; - la figure 19 est un schéma du circuit du modulateur de la figure 17 comportant une variante de dispositifs de compensation de décalage de tension; - la figure 20 est un diagramme des temps  of Figure 17; Fig. 19 is a circuit diagram of the modulator of Fig. 17 including an alternative voltage offset compensation device; - Figure 20 is a timing diagram

montrant les signaux de commande du dispositif de compen-  showing the control signals of the compensating device

sation de décalage de tension de la figure 19; - la figure 21 est un schéma d'une autre forme de réalisation d'un modulateur destiné à être utilisé avec le système de mesure de la figure 1, comportant un circuit de compensation de décalage de tension; - la figure 22 est un diagramme des temps  voltage shift arrangement of FIG. 19; Fig. 21 is a diagram of another embodiment of a modulator for use with the measurement system of Fig. 1, including a voltage offset compensation circuit; - Figure 22 is a timing diagram

montrant les signaux de commande du dispositif de compen-  showing the control signals of the compensating device

sation de décalage de la figure 21; - la figure 23 est un schéma d'une autre forme de réalisation de modulateur et d'un circuit associé de sortie à double polarité; et - les figures 24A à 24J sont des diagrammes  offset arrangement of Fig. 21; Fig. 23 is a diagram of another embodiment of a modulator and an associated dual polarity output circuit; and - Figures 24A-24J are diagrams

des temps montrant divers signaux produits par le modula-  times showing various signals produced by the modula-

teur de la figure 23 et le circuit de sortie associé.  Figure 23 and the associated output circuit.

La figure 1 représente schématiquement le système de mesure selon l'invention qui constitue un moyen permettant de mesurer la puissance électrique parcourant une ligne 10 d'énergie, d'une source 12 a une charge 14. Le courant de la ligne 10 est indiqué globalement en IL et la tension en VL. Le système comprend des moyens de contrôle et de conditionnement de signaux  FIG. 1 diagrammatically represents the measurement system according to the invention which constitutes a means for measuring the electric power traveling through a line of energy, from a source 12 to a load 14. The current of the line 10 is indicated globally in IL and the voltage in VL. The system includes control and signal conditioning means

tels que des transformateurs 16 et 18, destinés à contrô-  such as transformers 16 and 18, intended to control

ler ou détecter respectivement VL et IL. Le transformateur 16, constituant le premier moyen à signaux, produit un premier signal analogique IA1 proportionnel à VL sur la ligne 20. Le transformateur 18, constituant le second moyen à signaux, produit un second signal analogique IA2 proportionnel à IL sur une ligne 22, Une résistance 24 de shuntage est connectée aux bornes de l'enroulement secondaire du transformateur 18 de façon à être parcourue par la plus grande partie du courant circulant sur la ligne 22. La résistance 24 de shuntage offre un trajet à faible impédance pour le passage du courant et elle peut être choisie de façon à déterminer la  or detect respectively VL and IL. Transformer 16, constituting the first signal means, produces a first analog signal IA1 proportional to VL on line 20. Transformer 18, constituting the second signal means, produces a second analog signal IA2 proportional to IL on a line 22, A shunt resistor 24 is connected across the secondary winding of the transformer 18 so as to be traversed by most of the current flowing on the line 22. The shunt resistor 24 provides a low impedance path for the passage of the current and it can be chosen so as to determine the

plage globale du signal de courant IA2 de la ligne 22.  overall range of current signal IA2 of line 22.

Le système et le procédé de mesure selon l'invention travaillent en multipliant ensemble les premier et second signaux analogiques IA1 et IA2 portés  The system and measurement method according to the invention work by multiplying together the first and second analog signals IA1 and IA2 carried

respectivement par les lignes 20 et 22, puis en conver-  lines 20 and 22 respectively and then

tissant le signal du produit de la multiplication en une forme numérique convenable. D'une façon générale, ceci est effectué par modulation de l'un des signaux puis déclenchement, ou commutation, de l'autre des signaux pour donner un signal complexe ou produit ayant  weaving the signal of the multiplication product into a suitable digital form. In general, this is done by modulating one of the signals and then triggering, or switching, the other of the signals to give a complex signal or product having

une valeur moyenne proportionnelle à la puissance.  an average value proportional to the power.

Il est évident à l'homme de l'art que le courant ou la tension pourrait être modulé, et que le signal modulé résultant pourrait être utilisé pour déclencher l'autre des deux signaux analogiques afin de donner le signal produit. Par conséquent, la désignation des premier et second signaux analogiques en tant que signaux de tension et de courant, respectivement, pourrait être inversée sans que le fonctionnement fondamental du  It is obvious to those skilled in the art that the current or voltage could be modulated, and that the resulting modulated signal could be used to trigger the other of the two analog signals to provide the produced signal. Therefore, the designation of the first and second analog signals as voltage and current signals, respectively, could be reversed without the fundamental operation of the

circuit de-mesure montré sur la figure 1 soit modifié.  The measuring circuit shown in FIG. 1 is modified.

De façon similaire, les désignations des premier et second détecteurs de signaux pourraient être inversées  Similarly, the designations of the first and second signal detectors could be reversed

de la même manière.in the same way.

Le système de mesure comporte un dispositif destiné à multiplier entre eux des signaux IA1 et IA2 afin de donner un signal produit qui est proportionnel à la puissance transportée sur la ligne. Pour réaliser la multiplication nécessaire, on applique d'abord le signal de tension IA1 à un premier circuit modulateur qui constitue un moyen modulateur destiné à convertir le signal analogique de tension A1 en un premier signal  The measurement system comprises a device for multiplying between them IA1 and IA2 signals to give a product signal which is proportional to the power transported on the line. To achieve the necessary multiplication, the voltage signal IA1 is first applied to a first modulator circuit which constitutes a modulator means for converting the analog voltage signal A1 into a first signal.

modulé qui peut alterner entre deux niveaux à des inter-  modulated which can alternate between two levels at inter-

valles d'horloge prédéterminés. Conformément aux princi-  predetermined clock valleys. In accordance with

pes de la modulation delta-moins-sigma, le premier signal modulé de sortie présente un niveau moyen, sur tout intervalle suffisant, qui est proportionnel au premier signal analogique appliqué à l'entrée 32 du modulateur. Comme montré sur la figure 2, le signal analogique (tension > Al est appliqué à un noeud 36  In the case of delta-less-sigma modulation, the first modulated output signal has a mean level, over any sufficient interval, which is proportional to the first analog signal applied to the input 32 of the modulator. As shown in FIG. 2, the analog signal (voltage> Al is applied to a node 36

de sommation par l'intermédiaire d'une impédance 38.  summation via impedance 38.

Le modulateur 30 comprend un élément de réaction destiné à produire un signal IF de réaction qui est également appliqué au noeud 36 de sommation. IF dépend du signal de sortie du modulateur, appelé le premier signal modulé, qui apparait sur une ligne 34. L'une ou l'autre de deux sources de référence Vl+ et Vl- sont sont connectées  The modulator 30 includes a feedback element for producing a feedback signal IF which is also applied to the summing node 36. IF depends on the output signal of the modulator, called the first modulated signal, which appears on a line 34. One or the other of two reference sources Vl + and Vl- are connected

alternativement au noeud 36 de sommation par l'intermé-  alternatively at the summing node 36 via

diaire d'une impédance 40 en fonction du niveau du premier signal modulé. Le signal de réaction IF oscille entre les sources de référence positive et négative d'une manière qui équilibre, avec le temps, le premier signal analogique IA1. Les différences instantanées entre IF et le premier signal analogique donnent un signal de différence Idiff à la sortie du noeud 36 de sommation. La différence instantanée entre les signaux d'entrée et de réaction, à savoir Idiff, est intégrée  impedance 40 as a function of the level of the first modulated signal. The IF feedback signal oscillates between the positive and negative reference sources in a manner that, over time, balances the first analog signal IA1. The instantaneous differences between IF and the first analog signal give an Idiff difference signal at the output of the summing node 36. The instantaneous difference between input and feedback signals, ie Idiff, is integrated

et mesurée par un circuit 42 de mesure du modulateur.  and measured by a measurement circuit 42 of the modulator.

Le circuit 42 de mesure comprend un intégrateur actif comportant un condensateur 44 en tant qu'élément de  The measurement circuit 42 comprises an active integrator comprising a capacitor 44 as part of

réaction d'un amplificateur opérationnel 46 à inversion.  reaction of an operational amplifier 46 to inversion.

Le signal apparaissant à la sortie 48 de l'amplificateur présente une pente croissante ou descendante suivant la polarité de Idiff. Le signal intégré en 48 est comparé à un niveau de seuil du modulateur par un comparateur  The signal appearing at the output 48 of the amplifier has a slope increasing or decreasing according to the polarity of Idiff. The integrated signal at 48 is compared to a threshold level of the modulator by a comparator

qui passe au niveau haut lorsque le signal est supé-  which goes high when the signal is higher than

rieur au niveau de seuil du modulateur et à un niveau bas lorsque le signal est inférieur au niveau de seuil  at the modulator threshold level and at a low level when the signal is below

du modulateur.of the modulator.

Le signal de sortie du comparateur 50 est  The output signal of the comparator 50 is

appliqué à l'entrée D d'un circuit bistable 52 du modula-  applied to the input D of a bistable circuit 52 of the modula-

teur. La sortie Q du circuit bistable 52 donne le premier signal modulé. Le circuit bistable 52 change uniquement à des premiers intervalles d'horloge prédéterminés qui dépendent d'une horloge extérieure. Une horloge convenant à cet effet est constituée par un oscillateur classique 54 et par un circuit diviseur de fréquence  tor. The Q output of the bistable circuit 52 gives the first modulated signal. The bistable circuit 52 changes only at first predetermined clock intervals which depend on an external clock. A clock suitable for this purpose consists of a conventional oscillator 54 and a frequency divider circuit.

56, montrés sur les figures 1 et 2. Pour plus de simpli-  56, shown in Figures 1 and 2. For simplicity,

cité, l'intervalle de temps entre les impulsions produites par le diviseur de fréquence 56 est appelé premier signal d'horloge.. Le circuit bistable 52 comporte une sortie Q ainsi qu'une sortie Q. la sortie Q étant l'inverse de la sortie Q. Les deux sorties Q et Q sont utilisées pour commander le signal de réaction IF en agissant sur deux commutateurs 58 et 60, respectivement. Etant donné que les sorties Q et Q sont en relation inverse l'une avec l'autre, seule la sortie Q est considérée ici comme donnant le premier signal modulé. Il convient  quoted, the time interval between the pulses produced by the frequency divider 56 is called the first clock signal. The bistable circuit 52 has an output Q and an output Q. the output Q being the inverse of the Q. The two Q and Q outputs are used to control the IF feedback signal by acting on two switches 58 and 60, respectively. Since the outputs Q and Q are in inverse relation to each other, only the output Q is considered here as giving the first modulated signal. It suits

cependant de noter que les deux sorties Q et Q contien-  note, however, that both Q and Q outputs contain

nent l'information représentée par l'expression "premier signal modulé", et que la ligne 34 désigne les lignes parcourues par les deux signaux Q et Q. Etant donné que le premier signal modulé est émis par l'intermédiaire du circuit bistable 52, le premier signal modulé présent sur la ligne 34 peut alterner entre deux niveaux aux premiers intervalles d'horloge prédéterminés. Bien que le niveau puisse ne pas changer à chaque intervalle d'horloge, le circuit modulateur assure que, lorsque le premier signal modulé change de niveau, ce changement s'effectue uniquement aux premiers intervalles d'horloge prédéterminés et non à d'autres instants. Des changements entre les niveaux haut et bas du premier signal modulé produisent un basculement simultané des commutateurs 58 et 60 et des inversions correspondantes de la polarité du signal de réaction IF au noeud 36 de sommation. Lorsque le signal intégré de différence passe par le niveau de seuil du comparateur 50 en montant ou en descendant, des changements de niveau apparaissent à la sortie du comparateur. A chaque intervalle d'horloge, le circuit bistable 52 détermine si la sortie du comparateur 50 a changé et, si tel est le cas, il produit un changement correspondant des sorties Q et Q. L'amplitude du signal analogique d'entrée provoque une variation directement proportionnelle de l'intervalle de temps pendant lequel le premier signal modulé est à un niveau donné. Par conséquent, le premier signal modulé présente un niveau moyen ou une amplitude moyenne se trouvant à l'un ou l'autre de ses deux niveaux, ou entre ses deux niveaux  denote the information represented by the expression "first modulated signal", and that the line 34 designates the lines traversed by the two Q and Q signals. Since the first modulated signal is emitted via the bistable circuit 52, the first modulated signal present on line 34 can alternate between two levels at the first predetermined clock intervals. Although the level may not change at each clock interval, the modulator circuit ensures that when the first modulated signal changes level, this change occurs only at the first predetermined clock intervals and not at other times. . Changes between the high and low levels of the first modulated signal produce a simultaneous switchover of the switches 58 and 60 and corresponding inversions of the polarity of the IF feedback signal at the summing node 36. When the integrated difference signal passes through the threshold level of the comparator 50 when going up or down, level changes appear at the output of the comparator. At each clock interval, the bistable circuit 52 determines whether the output of the comparator 50 has changed and, if so, produces a corresponding change of the Q and Q outputs. The amplitude of the analog input signal causes a directly proportional variation of the time interval during which the first modulated signal is at a given level. Therefore, the first modulated signal has a mean level or an average amplitude at one or both of its two levels, or between its two levels.

et, sur tout intervalle de temps suffisant, cette ampli-  and, over any sufficient period of time, this ampli-

tude moyenne est proportionnelle au signal analogique  average study is proportional to the analog signal

d'entrée.input.

A titre d'exemple du fonctionnement du modula-  As an example of how the modula-

teur 30, si le signal à l'entrée 32 est zéro, la sortie Q du circuit bistable 52 sera haute pendant exactement la même durée qu'elle est basse, donnant un niveau moyen situé. exactement à mi-distance entre les niveaux haut et bas de la sortie Q. Si le signal à l'entrée 32 est de valeur positive, le courant positif arrivant au noeud 36 de sommation doit être équilibré par un courant négatif plus important appliqué au noeud de sommation par la référence négative Vl-, par l'intermé- diaire du commutateur 58. Par conséquent, la sortie Q sera basse proportionnellement plus longtemps qu'elle  If the signal at the input 32 is zero, the output Q of the bistable circuit 52 will be high for exactly the same duration as it is low, giving a mean level located. exactly halfway between the high and low levels of the Q output. If the signal at the input 32 is of positive value, the positive current arriving at the summing node 36 must be balanced by a larger negative current applied to the node. by the negative reference V1- via the switch 58. Therefore, the output Q will be low proportionately longer than it

est haute et le commutateur 58 sera fermé et le commuta-  is high and the switch 58 will be closed and the switch

teur 60 ouvert pendant une durée plus longue que dans la situation inverse. Si le signal d'entrée est négatif, la référence de réaction positive doit être appliquée plus longtemps pour que IF équilibre le signal d'entrée, et la sortie Q sera haute pendant plus longtemps qu'elle n'est basse. Une caractéristique du modulateur selon l'invention est que la sortie Q peut rester haute ou  60 for a longer duration than in the opposite situation. If the input signal is negative, the positive feedback reference must be applied longer for IF to balance the input signal, and the Q output will be high for longer than it is low. A characteristic of the modulator according to the invention is that the output Q can remain high or

basse pendant tout le temps qu'il faut à IF pour équili-  low for the time it takes for IF to balance

brer le signal d'entrée au noeud de sommation.  break the input signal to the summing node.

Pour produire un signal de courant destiné à être multiplié avec le signal de tension modulée, le système comprend des moyens destinés à produire des représentations inversées et non inversées du courant de ligne I L En référence à la figure 1, le signal analogique de courant IA2 est d'abord appliqué à un  To produce a current signal to be multiplied with the modulated voltage signal, the system comprises means for producing inverted and non-inverted representations of the line current IL. With reference to FIG. 1, the current analog signal IA2 is first applied to a

amplificateur 70 à gain, après quoi le signal est appli-  gain amplifier 70, after which the signal is applied

qué à un circuit inverseur 72. Le circuit d'inversion représenté- comprend un amplificateur opérationnel  An inverting circuit 72. The inverting circuit represented comprises an operational amplifier.

74 et des résistances 76 et 78 de réglage de gain.  74 and gain control resistors 76 and 78.

Le signal amplifié IA2 est appliqué à l'entrée d'inver-  The amplified signal IA2 is applied to the invert input

sion de l'amplificateur 74 qui est monté de façon à présenter un gain de 1. Le signal inversé est ensuite appliqué à l'un de deux commutateurs qui forment ensemble un premier dispositif de déclenchement 80. Le signal inversé arrive à un commutateur 82 et une seconde ligne  amplifier of the amplifier 74 which is mounted to have a gain of 1. The inverted signal is then applied to one of two switches which together form a first trigger device 80. The inverted signal arrives at a switch 82 and a second line

84 transmet le signal amplifié non inversé IA2 à un com-  84 transmits the non-inverted amplified signal IA2 to a

mutateur 86. Il convient de noter qu'un transformateur convenable à prise centrale pourrait être utilisé à la place du second transformateur 18, auquel cas les signaux transmis aux commutateurs 82 et 86 pourraient  It should be noted that a suitable center-plug-in transformer could be used in place of the second transformer 18, in which case the signals transmitted to the switches 82 and 86 could

provenir directement du transformateur.  come directly from the transformer.

Les sorties Q et Q du circuit bistable du  The Q and Q outputs of the bistable circuit of

modulateur 52 sont utilisées pour la commande des commu-  modulator 52 are used for controlling the

tateurs 82 et 86 afin de déclencher le second signal  82 and 86 to trigger the second signal

analogique IA2 en réponse au premier signal modulé.  analog IA2 in response to the first modulated signal.

Etant donné que la sortie Q est l'inverse de la sortie Q, les commutateurs 82 et 86 sont commandés de façon  Since the Q output is the opposite of the Q output, the switches 82 and 86 are controlled so

alternée, de sorte que la sortie 88 des moyens de déclen-  alternate, so that the output 88 of the trigger means

chement donne un signal analogique commuté de manière modulée entre des polarités positive et négative. Une telle opération de déclenchement est généralement appelée  This provides a modulated analog signal modulated between positive and negative polarity. Such a triggering operation is usually called

division temporelle ou modulation amplitude-intervalle.  temporal division or amplitude-interval modulation.

Les commutateurs 82 et 86 réalisent la multiplication des deux signaux analogiques représentant le courant  The switches 82 and 86 perform the multiplication of the two analog signals representing the current

et la tension de la puissance portéepar la ligne 10.  and the voltage of the power carried by line 10.

Le signal résultant, appelé signal produit, apparaSt à la première sortie 88 du dispositif de déclenchement et il est proportionnel à la puissance portée  The resulting signal, called the generated signal, appears at the first output 88 of the triggering device and is proportional to the power output.

par la ligne 10.by line 10.

Comme montré sur la figure 1, le signal produit sortant du premier dispositif de déclenchement  As shown in FIG. 1, the signal produced coming out of the first triggering device

est appliqué à un premier circuit convertisseur 90.  is applied to a first converter circuit 90.

Le circuit convertisseur convertit le signal produit en un premier signal de sortie, sur une ligne 92, ce premier signal pouvant alterner entre les deux niveaux,  The converter circuit converts the produced signal into a first output signal, on a line 92, this first signal being able to alternate between the two levels,

à des intervalles d'horloge prédéterminés du convertis-  at predetermined clock intervals of the converts

seur, d'une manière proportionnelle au signal produit.  proportional to the signal produced.

Le convertisseur 90 travaille essentiellement en filtre passe-bas qui extrait la composante continue ou la valeur moyenne du signal produit. Le premier signal résultant de sortie est proportionnel à la puissance  The converter 90 essentially operates as a low-pass filter which extracts the DC component or the average value of the signal produced. The first resulting output signal is proportional to the power

portée par la ligne 10.carried by line 10.

En référence a la figure 3, le convertisseur est essentiellement un modulateur delta-moins-sigma d'un type similaire au modulateur 30, conçu pour produire  With reference to FIG. 3, the converter is essentially a delta-less-sigma modulator of a type similar to modulator 30, designed to produce

des signaux modulés séparés de sortie qui sont proportion-  separate modulated output signals which are proportionally

nels à chaque polarité du signal d'entrée. Pour simplifier  each polarity of the input signal. To simplify

la description, on décrira d'abord le convertisseur  the description, we will first describe the converter

et son fonctionnement en fonction d'une première polarité de travail. Les composants situés à l'intérieur du cadre 94 comprennent tous les éléments utilisés lors d'une opération à une polarité. Dans l'exemple suivant, on suppose que le signal produit à convertir  and its operation according to a first working polarity. The components inside the frame 94 include all the elements used in one-polarity operation. In the following example, we assume that the signal produced to convert

est à prédominance positive, ce qui est supposé corres-  is predominantly positive, which is assumed to correspond to

pondre à une circulation d'énergie sur la ligne 10 de la source 12 vers la charge 14. De même que dans le modulateur 30, le signal d'entrée du convertisseur  to a flow of energy on the line 10 of the source 12 to the load 14. As in the modulator 30, the input signal of the converter

, désigné I (signal produit), est initialement appli-  , designated I (product signal), is initially

p qué à un noeud 96 de sommation par l'intermédiaire d'une impédance 95. Un dispositif de réaction applique un second signal 12 au noeud de sommation & partir de l'une de plusieurs sources de référence. Pour une opération à polarité positive, les sources de référence alternent entre une source de référence négative 98 (VR-), connectée par l'intermédiaire d'un commutateur  A feedback device applies a second signal 12 to the summing node from one of a plurality of reference sources. For a positive polarity operation, the reference sources alternate between a negative reference source 98 (VR-), connected via a switch

, et une connexion de masse 102, connectée par l'in-  , and a ground connection 102, connected by the

termédiaire d'un commutateur 104. Etant donné que seules les valeurs positives du signal produit sont considérées, la commutation du signal 12 entre la valeur de masse et la valeur négative sera suffisante pour équilibrer  As a result of the fact that only the positive values of the signal produced are considered, switching of the signal 12 between the mass value and the negative value will be sufficient to balance

avec le temps le signal produit, au noeud 96 de sommation.  with time the signal produced, at the summing node 96.

Comme décrit précédemment pour le modulateur  As previously described for the modulator

, toute différence entre le signal produit I et le si-  , any difference between the product signal I and the

p gnal 12 est un signal de différence qui est appliqué à un circuit 106 de mesure. Ce dernier intègre le signal de différence et le compare à un premier niveau de seuil. La forme préférée de réalisation du circuit de mesure montré sur la figure 3 comprend un intégrateur actif 107 constitué d'un amplificateur opérationnel 108 et d'un condensateur 110 en tant qu'élément de réaction. La tension à la sortie 112 de l'amplificateur présente une pente montante ou descendante suivant la polarité du signal de différence au noeud 96 de sommation. Le signal de différence intégré en 112 est appliqué à un premier comparateur 114 qui présente un seuil établi à un premier niveau choisi. Lorsque le signal de différence intégré en 112 est supérieur au premier niveau de seuil, la sortie du comparateur 114 est haute. Lorsque le signal de différence intégré est inférieur au premier niveau de seuil, la sortie  Fig. 12 is a difference signal which is applied to a measurement circuit 106. The latter integrates the difference signal and compares it with a first threshold level. The preferred embodiment of the measuring circuit shown in FIG. 3 comprises an active integrator 107 consisting of an operational amplifier 108 and a capacitor 110 as a reaction element. The voltage at the output 112 of the amplifier has a rising or falling slope depending on the polarity of the difference signal at the summing node 96. The integrated difference signal at 112 is applied to a first comparator 114 which has a threshold set at a first selected level. When the integrated difference signal at 112 is greater than the first threshold level, the output of the comparator 114 is high. When the integrated difference signal is less than the first threshold level, the output

du comparateur 114 est basse.comparator 114 is low.

Le signal de sortie du comparateur, appelé premier signal de commande, est appliqué à l'entrée D d'un circuit bistable 118 par l'intermédiaire d'une ligne 116. La sortie Q du circuit bistable 118 doit alterner uniquement à des intervalles d'horloge de convertisseur prédéterminés, qui sont avantageusement  The output signal of the comparator, called the first control signal, is applied to the input D of a bistable circuit 118 via a line 116. The output Q of the bistable circuit 118 must alternate only at different intervals. predetermined converter clock, which are advantageously

plus longs que les premiers intervalles d'horloge asso-  longer than the first clock intervals associated with

ciés au modulateur 30. Les intervalles d'horloge du convertisseur peuvent être produits par addition d'un second diviseur de fréquence 120 à la première horloge  to the modulator 30. The converter clock intervals may be produced by adding a second frequency divider 120 to the first clock

56. Les intervalles de temps entre les impulsions produi-  56. The time intervals between the pulses produced

tes par le diviseur de fréquence 120 sont appelés inter-  by the frequency divider 120 are called inter-

valles d'horloge du convertisseur, et le diviseur de fréquence est appelé horloge du convertisseur. La sortie Q du circuit bistable 118 donne le premier signal de sortie qui commande les commutateurs 100 et 104 afin de déterminer le fonctionnement du dispositif de réaction  clock valleys of the converter, and the frequency divider is called converter clock. The Q output of the bistable circuit 118 gives the first output signal which controls the switches 100 and 104 to determine the operation of the feedback device.

qui applique le second signal 12 au noeud 96 de sommation.  which applies the second signal 12 to the summing node 96.

Le commutateur 104 est commandé par l'intermédiaire d'une porte 122 qui délivre un signal de niveau haut de façon à fermer le commutateur uniquement lorsque ses deux entrées 124 et 126 sont basses. La porte 122, comme représenté, est une porte NON-ET classique. Pendant les périodes de présence de signaux produits positifs,  The switch 104 is controlled via a gate 122 which delivers a high level signal so as to close the switch only when its two inputs 124 and 126 are low. Gate 122, as shown, is a conventional NAND gate. During the periods of presence of positive product signals,

l'entrée 126 reste basse, comme décrit ci-dessous.  input 126 remains low, as described below.

Par conséquent, lorsque la sortie Q est haute, le commu- tateur -100 estfermé, connectant VR- au noeud 96 de  Therefore, when output Q is high, switch -100 is closed, connecting VR- to node 96 of

sommation, et lorsque la sortie Q est basse, le commuta-  summation, and when the output Q is low, the switching

teur 100 est ouvert et le commutateur 104 est fermé.  100 is open and the switch 104 is closed.

Le mode opératoire et le procédé mis en oeuvre par le système de mesure selon l'invention seront  The procedure and the method implemented by the measuring system according to the invention will be

à présent décrits en référence aux figures 1 à 4G.  now described with reference to Figures 1 to 4G.

Pour plus de simplicité, on suppose que l'énergie par-  For simplicity, it is assumed that the energy

court la ligne 10 principalement dans le sens positif.  runs line 10 mainly in the positive direction.

La tension présente sur la ligne 10 est représentée sur la figure 4A sous la forme d'un courant alternatif sinusoidal. Le courant IL est représenté sur la figure 4F comme ayant une valeur croissante indiquée par une courbe 128. La première étape consiste enune détection, par les transformateurs 16 et 18, des signaux de courant et de tension et en la production, en réponse à cette  The voltage on line 10 is shown in FIG. 4A as a sinusoidal alternating current. The current IL is represented in FIG. 4F as having an increasing value indicated by a curve 128. The first step consists of a detection, by the transformers 16 and 18, of the current and voltage signals and in the production thereof, in response to this

détection, de signaux analogiques IA1 et IA2 qui sont pro-  detection, analog signals IA1 and IA2 which are pro-

portionnels à la tension et au courant de la ligne, respectivement. L'un des signaux analogiques, le signal de tension IA1 dans la forme préférée de réalisation, est alors appliqué en premier au premier modulateur 30. La figure 4C montre le signal de différence intégré  proportional to the voltage and current of the line, respectively. One of the analog signals, the voltage signal IA1 in the preferred embodiment, is then applied first to the first modulator 30. FIG. 4C shows the integrated difference signal

produit dans le modulateur 30 par la technique de modula-  produced in the modulator 30 by the modula-

tion delta-moins-sigma décrite ci-dessus. Le signal de différence intégré est appliqué au circuit de mesure 42. La figure 4B illustre les premiers intervalles d'horloge produits par la première horloge 56. Ainsi qu'on peut le voir, la pente du signal de différence intégré de la figure 4C ne chenge qu'aux intervalles d'horloge prédéterminés, établis par le signal de la première horloge. Etant donné que le circuit bistable 52 se déclenche au passage du flanc avant de chaque impulsion à progression croissante, les intervalles prédéterminés de la première horloge sont représentés comme commençant aux points identifiés en a, b, c, d, etc., sur la figure 4B. Le signal de différence intégré est ensuite appliqué au comparateur 50. La ligne 103 de la figure 4C représente le niveau de seuil du modulateur dans le comparateur 50. Il convient de noter que le signal de différence intégré change de pente au commencement de chaque intervalle d'horloge après passage par le seuil 130. Le signal de sortie  delta-less-sigma described above. The integrated difference signal is applied to the measuring circuit 42. FIG. 4B illustrates the first clock intervals produced by the first clock 56. As can be seen, the slope of the integrated difference signal of FIG. channel only at predetermined clock intervals established by the signal of the first clock. Since the bistable circuit 52 is triggered as it passes the leading edge of each progressively increasing pulse, the predetermined intervals of the first clock are represented as starting at the points identified at a, b, c, d, etc. in the figure. 4B. The integrated difference signal is then applied to the comparator 50. The line 103 in FIG. 4C represents the threshold level of the modulator in the comparator 50. It should be noted that the integrated difference signal changes slope at the beginning of each interval. clock after passing through the threshold 130. The output signal

du comparateur 50 est représenté sur la figure 4D.  comparator 50 is shown in FIG. 4D.

Lorsque le signal de différence intégré est inférieur au seuil 130, la sortie du comparateur est basse, et lorsque le signal de différence intégré est supérieur au seuil 130, la sortie du comparateur est haute. Le signal de sortie du comparateur est alors appliqué à l'entrée D du circuit bistable 52 qui produit le signal de sortie Q. ou premier signal de sortie modulé, illustré sur la figure 4E. Le signal de sortie Q est le résultat de la modulation du signal de tension et il peut alterner entre deux niveaux aux intervalles prédétermines de  When the integrated difference signal is below the threshold 130, the output of the comparator is low, and when the integrated difference signal is greater than the threshold 130, the output of the comparator is high. The output signal of the comparator is then applied to the input D of the bistable circuit 52 which produces the output signal Q or the first modulated output signal, illustrated in FIG. 4E. The output signal Q is the result of the modulation of the voltage signal and it can alternate between two levels at predetermined intervals of time.

la première horloge.the first clock.

Etant donné que le circuit bistable alterne uniquement aux intervalles d'horloge prédéterminés montrés sur la figure 4B, les variations de la sortie  Since the bistable circuit alternates only at the predetermined clock intervals shown in FIG. 4B, the variations in the output

Q sont en léger retard sur celles de la sortie du compa-  Q are slightly behind those of the release of the

rateur montrée sur la figure 4D. Suivant le niveau  shown in Figure 4D. Next level

de précision demandé. dans le dispositif de multiplica-  precision requested. in the multiplication device

tion de signaux, il peut être souhaitable de compenser ce léger retard du signal modulé, introduit par le circuit bistable 52. Une telle correction peut être réalisée par l'insertion d'un réseau RC dans la ligne afin d'introduire un petit déphasage avant dans  signal, it may be desirable to compensate for this slight delay of the modulated signal introduced by the bistable circuit 52. Such a correction can be made by inserting an RC network in the line to introduce a small phase shift before in

le signal IA1 à son arrivée à l'entrée 32 du modulateur.  the signal IA1 on arrival at the input 32 of the modulator.

Une autre technique peut consister à induire un léger  Another technique may be to induce a slight

retard dans le signal analogique de courant IA2. Une troi-  delay in the current analog signal IA2. A third

sième variante, utilisant un modulateur delta-moins-  second variant, using a delta-less modulator

sigma comportant un circuit numérique de déphasage avant, sera décrite ciaprès. Le réglage de phase intro- duit, qui n'est égal qu'à une fraction d'un intervalle de la première horloge, doit correspondre à la moyenne de temporisation induite par le retard du signal Q  sigma comprising a digital phase shift circuit before, will be described below. The entered phase setting, which is equal to only a fraction of an interval of the first clock, must correspond to the delay average induced by the delay of the Q signal.

par rapport au signal de sortie du comparateur.  relative to the output signal of the comparator.

La figure 4F montre des signaux analogiques  Figure 4F shows analog signals

égaux et opposés, proportionnels au courant IL de la ligne.  equal and opposite, proportional to the current IL of the line.

La ligne 128 représente un signal de courant croissant et la ligne 129 représente le signal inverse produit  Line 128 represents a rising current signal and line 129 represents the inverse signal produced

par l'inverseur 72. L'étape suivante consiste à déclen-  by the inverter 72. The next step is to trigger

cher le signal analogique de courant à l'aide du disposi-  the analogue current signal with the aid of

tif 80 de déclenchement. La sortie de ce dispositif de déclenchement donne le signal produit, indiqué par la courbe 131 sur la figure 4G. La courbe 131 est obtenue par commutation entre les signaux 128 et 129, en réponse au premier signal modulé montré sur la figure 4E. Le niveau moyen ou la composante continue de la courbe 131 est représenté par une ligne 132 sur la  trigger 80. The output of this trigger device gives the product signal indicated by curve 131 in FIG. 4G. Curve 131 is obtained by switching between signals 128 and 129 in response to the first modulated signal shown in FIG. 4E. The average level or the continuous component of the curve 131 is represented by a line 132 on the

figure 4G.Figure 4G.

Dans l'exemple donné, on suppose que l'énergie circule principalement dans un sens, vers la charge 14. Par conséquent, le signal produit 131 montré sur la figure 4G est principalement de polarité positive, représentée par la ligne 132. On suppose, pour décrire le fonctionnement du convertisseur 90, ci-dessous, que le signal produit présente une prédominance et une valeur moyenne positives. Bien que la polarité réelle du signal produit soit une question de choix, le signal produit est principalement d'une première polarité lorsque l'énergie parcourant la ligne 10 est d'une première polarité, l'énergie circulant dans un premier sens, et il est principalement d'une seconde polarité lorsque l'énergie de la ligne 10 est d'une seconde polarité, opposée a la première, l'énergie  In the example given, it is assumed that the energy flows mainly in one direction, towards the load 14. Consequently, the signal produced 131 shown in FIG. 4G is mainly of positive polarity, represented by the line 132. It is assumed, to describe the operation of the converter 90, below, that the produced signal has a positive predominance and a positive average value. Although the actual polarity of the signal produced is a matter of choice, the signal produced is mainly of a first polarity when the energy traveling on the line 10 is of a first polarity, the energy flowing in a first direction, and it is mainly of a second polarity when the energy of the line 10 is of a second polarity, opposed to the first, the energy

circulant alors en sens contraire.then moving in the opposite direction.

L'étape suivante consiste à convertir le signal produit Ip en un premier signal de sortie pouvant alterner entre deux niveaux a des nte&raes prédéterm..ins, d'une manière proportionnelle à I. On se référera P à présent aux figures 3, 4A à 4G et 5A 5i. Le signal produit Ip, montré sur la figure 4G, est appliqué au convertis_ seur 90. Le signal Ip et le second signal 12 sont tous  The following step consists in converting the product signal Ip into a first output signal that can be alternated between two levels at predetermined intervals, in a proportional manner to I. Referring now to FIGS. 4G and 5A 5i. The product signal Ip, shown in FIG. 4G, is applied to the converter 90. The signal Ip and the second signal 12 are all

- les deux appliqués au noeud 96 de sommation o la diffé-  both applied to the summation node 96 where the difference

rence instantanée est intégrée dans un intégrateur 106. La constante de:emps de l'intégrateur 106 est choisie de façon à être longue par rapport à la fréquence - de commutation du premier modulateur 30. Le convertisseur peut donc se comporter comme un filtre passe-bas, ne réagissant qu'à la composante continue, ou a leur moyenne, du signal produit I. C'est la raison pour laquelle I est représenté sur la figure 5A sous la forme d'une courbe analogique non brisée, bien qu'en  The instantaneous constant is integrated in an integrator 106. The constant of the integrator 106 is chosen to be long with respect to the switching frequency of the first modulator 30. The converter can therefore behave as a pass filter. low, reacting only to the DC component, or their average, of the product signal I. This is why I is shown in FIG. 5A as an unbroken analog curve, although

fait il varie de la manière montrée sur la figure 4G.  it varies in the manner shown in Figure 4G.

La figure 5A représente seulement la valeur moyenne  Figure 5A represents only the average value

de I. L'échelle des temps de la figure 5A est considéra-  I. The time scale of Figure 5A is consid-

P blement comprimée par rapport à celle de la figure  Poorly compressed compared to that of the figure

4G. A des fins d'illustration, on suppose qu'un interval-  4G. For purposes of illustration, it is assumed that an interval

le 134 de la figure 5A équivaut à toute la longueur de la courbe 132 de la figure 4G. La figure 5B montre les intervalles d'horloge du convertisseur produits  134 of Figure 5A is equivalent to the entire length of curve 132 of Figure 4G. Figure 5B shows the converter clock intervals

par l'horloge 120.by the clock 120.

En considérant uniquement une circulation positive d'énergie, illustrée entre les temps to et t1 sur la figure 5A, on voit que l'intégrateur 106 délivre à sa sortie un signal de différence intégré (IDS) tel que représenté sur la figure 5C. Le signal de différence intégré monte et descend par rapport au premier niveau de seuil TL1 du comparateur 114. Le signal de différence intégré (IDS) est appliqué au comparateur 114 o il est comparé au premier niveau de seuil TL1. Le comparateur 114 délivre un signal de commande 133 sur une ligne 116, comme montré sur la figure 5D. Le signal suivant produit est le premier signal de sortie montré sur la figure 5E. qui est émis par l'intermédiaire d'un circuit bistable 118. Le signal 133 de commande change de niveau suivant le niveau du signal de différence intégré par rapport au seuil TL1. Lorsque le signal (IDS) est supérieur au seuil TL1, le signal 133 est haut et lorsque le signal (IDS) est inférieur à TL1, le signal 133 est bas. L'étape suivante consiste à émettre le premier signal de sortie représenté sur la figure 5E, par l'intermédiaire du premier circuit bistable 118. La première sortie présente un niveau moyen proportionnel à une première polarité de puissance  Considering only a positive energy flow, illustrated between the times to and t1 in FIG. 5A, it can be seen that the integrator 106 delivers at its output an integrated difference signal (IDS) as represented in FIG. 5C. The integrated difference signal rises and falls relative to the first threshold level TL1 of the comparator 114. The integrated difference signal (IDS) is applied to the comparator 114 where it is compared to the first threshold level TL1. The comparator 114 outputs a control signal 133 on a line 116, as shown in FIG. 5D. The next signal produced is the first output signal shown in Figure 5E. which is transmitted via a bistable circuit 118. The control signal 133 changes level according to the level of the integrated difference signal with respect to the threshold TL1. When the signal (IDS) is greater than the threshold TL1, the signal 133 is high and when the signal (IDS) is lower than TL1, the signal 133 is low. The next step consists in transmitting the first output signal represented in FIG. 5E, via the first bistable circuit 118. The first output has a mean level proportional to a first power polarity

sur la ligne 10, sur tout intervalle de temps suffisant.  on line 10, on any sufficient time interval.

Il peut alterner uniquement à des intervalles d'horloge prédéterminés de convertisseur, illustrés en w, x,  It can alternate only at predetermined converter clock intervals, illustrated in w, x,

y et z sur la figure 5B.y and z in Figure 5B.

Le fonctionnement sous polarité unique du convertisseur 90 implique une commutation du signal de réaction 12 entre une première source de référence 98 et une seconde source de référence 102, suivant  The single-polarity operation of the converter 90 involves a switching of the feedback signal 12 between a first reference source 98 and a second reference source 102, as follows.

le niveau du premier signal de sortie (figure- 5E).  the level of the first output signal (FIG. 5E).

Etant donné que la seconde source de référence 102 est une connexion à la masse, la partie du convertisseur 90 décrite jusqu'à présent ne traite pas une circulation d'énergie de sens négatif sur la ligne 110. Lorsque la circulation de l'énergie (Ip) devient négative, comme c'est le cas entre les temps t1 et t2 sur la figure A, un autre circuit faisant partie du convertisseur 90 est utilisé. Comme représenté sur la figure 3, le convertisseur 90 ccmprend un second comparateur 140 qui reçoit le signal de sortie de l'intégrateur 107. Le comparateur présente un second niveau de seuil TL2 qui est différent du premier niveau de seuil du comparateur 114. Les niveaux de seuil doivent être établis de façon à être suffisamment espacés pour convenir aux plus fortes variations prévues du signal de différence intégré sortant de l'intégrateur 107, sans que ce dernier passe  Since the second reference source 102 is a ground connection, the portion of the converter 90 described so far does not deal with a negative direction of energy flow on the line 110. When the flow of energy ( Ip) becomes negative, as is the case between the times t1 and t2 in FIG. A, another circuit forming part of the converter 90 is used. As shown in FIG. 3, the converter 90 includes a second comparator 140 which receives the output signal from the integrator 107. The comparator has a second threshold level TL2 that is different from the first threshold level of the comparator 114. thresholds must be established so as to be sufficiently spaced to accommodate the greatest expected variations of the integrated difference signal coming out of the integrator 107, without the latter going through

simultanément par les niveaux de seuil des deux compara-  simultaneously by the threshold levels of the two comparisons

teurs. Le signal de différence intégré est appliqué à l'entrée directe du comparateur 114 et à l'entrée à inversion du comparateur 140, de sorte que leurs  tors. The integrated difference signal is applied to the direct input of comparator 114 and to the inverting input of comparator 140, so that their

sorties sont de polarité opposée. La sortie du compara-  Outputs are of opposite polarity. The output of the

teur 140 passe à un niveau haut lorsque le signal de différence intégré est inférieur au second niveau de seuil dans le comparateur 140, et elle passe à un niveau bas lorsque le signal de différence intégré est supérieur  140 becomes high when the integrated difference signal is less than the second threshold level in the comparator 140, and goes to a low level when the integrated difference signal is higher than the second threshold level in the comparator 140;

au second niveau de seuil dans le comparateur 140.  at the second threshold level in the comparator 140.

Le signal de sortie du comparateur 140 est appliqué à l'entrée D d'un deuxième circuit bistable 142 qui délivre, par sa sortie Q. un second signal de sortie se plaçant à l'un de deux niveaux suivant le niveau du signal de différence intégré par rapport au second niveau de seuil à chacun des intervalles d'horloge du convertisseur. Le second signal de sortie est appliqué à une entrée 126 d'une porte NON-ET 122 et à un commutateur 146 pour la connexion d'une troisième source de référence VR+ au noeud 96 de sommation. Le signal de réaction 12 est donc piloté par le niveau du second signal de sortie, qui possède un niveau moyen proportionnel à la puissance de seconde polarité portée  The output signal of the comparator 140 is applied to the input D of a second bistable circuit 142 which, by its output Q, delivers a second output signal placed at one of two levels according to the level of the difference signal. integrated with respect to the second threshold level at each of the converter clock intervals. The second output signal is applied to an input 126 of a NAND gate 122 and a switch 146 for connection of a third reference source VR + to the summing node 96. The feedback signal 12 is therefore controlled by the level of the second output signal, which has a mean level proportional to the power of second polarity

par la ligne 10.by line 10.

Le fonctionnement à la seconde polarité du convertisseur 90 sera décrit en référence aux figures 3 et 5A à 5I. Après l'instant tl, le sens de circulation de l'énergie s'inverse et le signal produit I commence P à se retirer du noeud 96 de sommation. En référence  The operation at the second polarity of the converter 90 will be described with reference to FIGS. 3 and 5A to 5I. After time t1, the flow direction of the energy reverses and the signal I begins P to withdraw from the summing node 96. In reference

a la figure 5C, immédiatement avant l'instant t1, le si-  in FIG. 5C, immediately before the instant t1, the

gnal de différence intégré descend, ce qui signifie que la source de référence.négative VR- est connectée au noeud de sommation par l'intermédiaire du commutateur 100. A l'impilIsioh d'horloge suivant le passage par le premier niveau de seuil TL1, le commutateur 100 s'ouvre et le commutateur 104 se ferme, connectant le noeud de sommation à la masse. Etant donné que le signal produit Ip est négatif après l'instant t1, le signal de différence intégré continue son intégration vers le bas, jusqu'à ce qu'il atteigne le second niveau de seuil TL2 du comparateur 140, lorsque sa sortie 135 passe au niveau haut (voir figure 5G). A L'intervalle d'horloge suivant du convertisseur, après le passage au niveau haut du comparateur 140, la sortie Q du circuit bistable 142 (le second signal de sortie) devient haute, comme montré sur la figure 5H. Lorsque le second signal de sortie passe au niveau haut, un commutateur 146, connecté à la troisième source de référence 148 (VR+), se ferme. La troisième source de référence fournit un courant positif 12 au noeud 96 de sommation afin  the integrated difference signal goes down, which means that the negative reference source VR- is connected to the summing node via the switch 100. At the clock pulse following the passage through the first threshold level TL1, switch 100 opens and switch 104 closes, connecting the summing node to ground. Since the product signal Ip is negative after time t1, the integrated difference signal continues its integration downwards until it reaches the second threshold level TL2 of the comparator 140 when its output 135 passes. at the high level (see Figure 5G). At the next clock interval of the converter, after the high level of the comparator 140 has passed, the Q output of the bistable circuit 142 (the second output signal) becomes high, as shown in FIG. 5H. When the second output signal goes high, a switch 146 connected to the third reference source 148 (VR +) closes. The third reference source supplies a positive current 12 to the summing node 96 so

de contrebalancer le signal produit négatif I et de re-  counterbalance the negative product signal I and

p faire passer le signal IDS par le seuil TL2. Au passage de ce seuil TL2, le signal 135 devient de nouveau bas, faisant passer au niveau bas le second signal de sortie  p pass the IDS signal by the threshold TL2. As this threshold TL2 passes, the signal 135 becomes low again, causing the second output signal to go low.

à l'intervalle d'horloge suivant. Pendant le fonctionne-  at the next clock interval. During the operation

ment à la seconde polarité, le premier signal de sortie (figure 5E) reste bas et, lorsque le second signal de sortie (figure 5H) est bas, les deux entrées de  at the second polarity, the first output signal (FIG. 5E) remains low and, when the second output signal (FIG. 5H) is low, the two inputs of FIG.

la porte 122 sont basses et sa sortie devient haute.  the gate 122 are low and its output becomes high.

Lorsque la sortie de la porte 122 devient haute, le commutateur 104 se ferme et la source 102 de référence en connexion à la masse est connectée au noeud 96 de sommation. Lorsque l'interrupteur 104 se ferme, le signal IDS est autorisé à repasser dans l'autre sens par le seuil TL2. Pendant l'intervalle entre les temps t1 et t2, lorsque l'énergie circule en sens négatif, le signal de différence intégré est maintenu au voisinage  When the output of the gate 122 becomes high, the switch 104 is closed and the reference source 102 connected to the ground is connected to the summing node 96. When the switch 104 closes, the IDS signal is allowed to go back in the other direction by the threshold TL2. During the interval between times t1 and t2, when the energy flows in negative direction, the integrated difference signal is maintained in the vicinity

du second niveau de seuil TL2.the second threshold level TL2.

Le convertisseur 90 représenté sur la figure 3 présente trois sources différentes de référence, la deuxième étant une connexion à la masse commune o10 pour le circuit de mesure. Etant donné la configuration des éléments du circuit, la connexion à la masse est utilisée lorsque le signal de différence intégré se trouve dans la zone comprise entre les premier et second seuils TL1 et TL2. Il n'est pas essentiel que la deuxième  The converter 90 shown in FIG. 3 has three different reference sources, the second being a connection to the common ground o10 for the measuring circuit. Given the configuration of the circuit elements, the ground connection is used when the integrated difference signal is in the area between the first and second threshold TL1 and TL2. It is not essential that the second

source de référence soit une connexion à la masse.  reference source is a connection to the ground.

Des sources de référence positive et négative séparées  Separate positive and negative reference sources

pourraient être utilisées pour chaque polarité de fonc-  could be used for each polarity of function

tionnement, si cela est souhaité. Dans ce cas, les première et deuxième sources de référence sont utilisées  if desired. In this case, the first and second reference sources are used

pour appliquer le second signal 12 au noeud 96 de somma-  to apply the second signal 12 to the node 96 of

tion lorsque le signal produit I est d'une première P polarité, et des troisième et quatrième sources séparées  when the product signal I is of a first P polarity, and the third and fourth separate sources

de référence pourraient être utilisées alors pour appli-  reference data could then be used to

quer le second signal 12 au noeud 96 de sommation dans  send the second signal 12 to the summing node 96 in

le cas o le signal produit Ip est de l'autre polarité.  the case where the product signal Ip is of the other polarity.

En pratique, la sélection des valeurs pour les sources de référence dépend de la nécessité de maintenir le signal de différence intégré au voisinage du niveau de seuil du comparateur en cours d'utilisation. Les amplitudes et les polarités des sources de référence  In practice, the selection of the values for the reference sources depends on the need to maintain the integrated difference signal in the vicinity of the threshold level of the comparator in use. Amplitudes and polarities of reference sources

sont autrement totalement une question de choix.  are otherwise totally a matter of choice.

En utilisant dans le convertisseur 90 des  Using in the converter 90 of

sources de référence qui comprennent au moins une con-  reference sources which include at least one

nexion à la masse, on améliore la précision d'ensemble des signaux modulés de sortie. Alors que des variations peuvent affecter les sources de référence à tensions  grounding, the overall accuracy of the modulated output signals is improved. While variations may affect voltage reference sources

positive et négative, la connexion de masse reste fixe.  positive and negative, the ground connection remains fixed.

* Si l'une des sources de référence positive et négative, ou ces deux sources, sont au-dessus ou au-dessous de leur valeur correcte, une erreur apparaitra à un niveau légèrement plus long ou plus court qu'il devrait être, car, pendant que la source de référence de tension fournit le signal de réaction, elle fournit également légèrement trop ou légèrement trop peu de courant; Plus le signal d'entrée est proche de la masse (zéro) , plus petite est l'erreur. Des sources de référence égales et opposées, telles que celles utilisées dans le dispositif de réaction du modulateur 30, présentent un potentiel d'erreur plus grand en cas de désaccord entre les tensions de référence Vl+ et Vl-. Etant donné que le dispositif de réaction du modulateur 30 alterne toujours entre Vl+ et VI-, toute erreur résultant d'un désaccord des tensions de référence tend à placer le signal de sortie modulé & l'un ou l'autre des niveaux pendant une durée incorrecte, quelle que soit l'amplitude du signal d'entrée. Ceci ne pose pas de problème dans le cas du modulateur 30, car ce dernier module le signal de tension de ligne, qui ne varie généralement que d'une faible valeur. La précision ne doit donc être maintenue que sur une plage étroite. Cependant, le convertisseur exige une plus grande précision en raison des larges variations du signal produit représentant la puissance de la ligne. C'est la raison pour laquelle la séparation des opérations effectuées par le convertisseur, entre des polarités de puissance positive et négative, présente de nets avantages. Etant donné que seule une polarité est mesurée par chaque comparateur, les sources de référence peuvent utiliser une connexion à la masse pour produire le signal de réaction, ce qui améliore la précision d'ensemble du convertisseur. L'information fournie en ce qui concerne la circulation d'énergie de chaque polarité est également souhaitable, car elle apporte des données supplémentaires concernant la nature* If any of the positive and negative reference sources, or both sources, are above or below their correct value, an error will appear at a level slightly longer or shorter than it should be, because , while the voltage reference source provides the feedback signal, it also provides slightly too much or slightly too little current; The closer the input signal is to ground (zero), the smaller the error. Equal and opposite reference sources, such as those used in the feedback device of the modulator 30, have a greater error potential in case of disagreement between the reference voltages Vl + and Vl-. Since the modulator 30 feedback device always alternates between V1 + and V1, any error resulting from a mismatch of the reference voltages tends to place the modulated output signal at one or other of the levels for a period of time. incorrect, regardless of the amplitude of the input signal. This is not a problem in the case of the modulator 30, since the latter modulates the line voltage signal, which generally varies only by a small value. Precision must therefore be maintained only over a narrow range. However, the converter requires greater precision because of the wide variations in the signal produced representing the power of the line. This is the reason why the separation of the operations carried out by the converter between positive and negative polarity of power presents clear advantages. Since only one polarity is measured by each comparator, the reference sources may use a ground connection to produce the feedback signal, which improves the overall accuracy of the converter. The information provided with regard to the energy flow of each polarity is also desirable as it provides additional data concerning the nature of

de la charge et ses exigences en énergie.  the load and its energy requirements.

Les premier et second signaux de sortie apparaissant sur les lignes 92 et 144 du convertisseur (voir figure 1) peuvent alterner entre deux niveaux aux intervalles d'horloge du convertisseur. Pour produire un signal de sortie mis convenablement sous une forme numérique, signal dans lequel la densité des impulsions est proportionnelle au débit de l'énergie, un dispositif destiné à convertir les signaux de sortie en trains d'impulsions est prévu. En référence aux figures 1 et 5, les premier et second signaux de sortie sont appliqués respectivement à des première et seconde portes ET 150 et 152. Une seconde entrée de chacune  The first and second output signals appearing on lines 92 and 144 of the converter (see FIG. 1) can alternate between two levels at the converter clock intervals. To produce an output signal appropriately in digital form, a signal in which the pulse density is proportional to the energy flow rate, a device for converting the output signals into pulse trains is provided. With reference to FIGS. 1 and 5, the first and second output signals are respectively applied to first and second AND gates 150 and 152. A second input of each

des portes ET est connectée à l'horloge 120 du convertis-  doors AND is connected to the clock 120 of the converts

seur. La figure 5F montre le train d'impulsions produit  sor. Figure 5F shows the pulse train produced

par la porte ET 150 pour une première polarité de puis-  by the AND gate 150 for a first polarity of

sance. Ce train présente une densité d'impulsions propor-  ciency. This train has a proportional pulse density

tionnelle à l'amplitude de l'énergie circulant dans un sens sur la ligne 10. De façon similaire, dans le cas d'une circulation d'énergie en sens opposé, la figure 5I représente un train d'impulsions correspondant à une puissance d'une seconde polarité et émis par la porte ET 152. Divers moyens peuvent être utilisés pour traiter les premier et second signaux numériques de sortie représentés respectivement sur les figures F et 5I. Par exemple, il est commode d'appliquer les signaux numériques à un dispositif destiné à compter les impulsions de polarités positive et négative. Le compteur peut alors délivrer un signal d'affichage  This is similar to the amplitude of the energy flowing in a direction on the line 10. Similarly, in the case of a flow of energy in the opposite direction, FIG. 5I represents a pulse train corresponding to a power of a second polarity and issued by the AND gate 152. Various means can be used to process the first and second digital output signals respectively shown in Figures F and 5I. For example, it is convenient to apply the digital signals to a device for counting the positive and negative polarity pulses. The meter can then deliver a display signal

ou un signal enregistrant la consommation totale d'éner-  or a signal recording the total energy consumption

gie. Le compteur 154 représente un exemple de ce concept d'affichage. Si, de plus, un signal de déclenchement est appliqué au compteur 154, des mesures de puissance en unités appropriées, par exemple en kilowatts, peuvent être aisément obtenues. On peut également obtenir des mesures séparées portant sur la circulation d'énergie dans chaque sens. Comme noté précédemment, étant donné que le circuit bistable 52 (figure 2) ne peut alterner qu'à des intervalles d'horloge prédéterminés, un léger  ogy. The counter 154 represents an example of this display concept. If, in addition, a trigger signal is applied to the counter 154, power measurements in appropriate units, for example in kilowatts, can be easily obtained. Separate measurements of energy flow in each direction can also be obtained. As noted above, since the bistable circuit 52 (FIG. 2) can only alternate at predetermined clock intervals, a light

retard est introduit dans le signal modulé de sortie.  delay is introduced into the modulated output signal.

La figure 6 représente un nouveau modulateur delta-  Figure 6 shows a new delta modulator

moins-sigma 30' comportant un circuit numérique de  less-sigma 30 'having a digital circuit of

déphasage avant destiné à compenser le retard de phase.  forward phase shift to compensate for phase delay.

Les éléments communs aux modulateurs des figures 2 et 6 portent les mêmes références numériques. Il convient de noter qu'un tel circuit numérique de déphasage avant convient à des applications autres que des systèmes de mesure de puissance. De plus, si cela est souhaité, on peut établir un déphasage avant plus que suffisant pour compenser le déphasage arrière dû au circuit bistable  The elements common to the modulators of FIGS. 2 and 6 bear the same numerical references. It should be noted that such a forward phase shift digital circuit is suitable for applications other than power measurement systems. In addition, if desired, a phase shift can be established before more than enough to compensate for the rear phase shift due to the bistable circuit.

52 de sortie de la figure 2.52 of the output of FIG.

Le modulateur modifié 30' de la figure 6, de même que le modulateur de la figure 2, comprend un circuit bistable 52 commandant une source de courant de réaction IF par l'intermédiaire de commutateurs 58 et 60. Un noeud 36 de sommation reçoit le signal  The modified modulator 30 'of FIG. 6, as well as the modulator of FIG. 2, comprises a bistable circuit 52 controlling a source of feedback current IF via switches 58 and 60. A summing node 36 receives the signal

d'entrée IA1 par l'intermédiaire d'une résistance d'en-  IA1 through a resistance of

trée 38. Les différences instantanées entre les signaux de réaction et d'entrée sont représentées par Idiff et ce  38. The instantaneous differences between the reaction and input signals are represented by Idiff and this

signal de différence est mesuré par un circuit 42.  difference signal is measured by a circuit 42.

Le signal de commande sortant du comparateur 50 est de niveau haut 'lorsque le signal de différence intégré est supérieur au seuil du comparateur et il est de niveau bas lorsque le signal de différence intégré  The control signal output from the comparator 50 is high level when the integrated difference signal is greater than the threshold of the comparator and is low when the integrated difference signal

est au-dessous du seuil.is below the threshold.

Le modulateur 30' diffère du modulateur  The modulator 30 'differs from the modulator

de la figure 2 par le fait qu'il comporte un disposi-  of Figure 2 in that it includes a device

tif numérique de décalage entre le circuit 42 de mesure et le circuit bistable 52. Le dispositif numérique de décalage introduit une temporisation dans le signal de commande sortant du comparateur 5.0. Sur la figure 6, le dispositif numérique de décalage est constitué par un circuit bistable 59 qui reçoit à son entrée D le signal de commande sortant du comparateur. Aux fins d'un exemple donné ci-dessous, le circuit bistable 59 est commandé à la même fréquence que le circuit bistable 52, mais avec un déphasage correspondant à  the digital shift device between the measurement circuit 42 and the bistable circuit 52. The digital shift device introduces a delay into the control signal output from the comparator 5.0. In FIG. 6, the digital shift device is constituted by a bistable circuit 59 which receives at its input D the control signal coming out of the comparator. For the purposes of an example given below, the bistable circuit 59 is controlled at the same frequency as the bistable circuit 52, but with a phase shift corresponding to

un intervalle d'une demi-période d'horloge.  an interval of half a clock period.

Le fonctionnement du modulateur montré sur la figure 6 pour introduire un déphasage avant dans le signal de sortie modulé sera décrit en référence aux figures 7A à 7G. Le signal d'entrée IAl du modulateur ' est montré sur la figure 7A. Le signal de sortie  The operation of the modulator shown in Fig. 6 to introduce a forward phase shift into the modulated output signal will be described with reference to Figs. 7A-7G. The input signal IA1 of the modulator is shown in FIG. 7A. The output signal

de la première horloge 56 est indiqué à la figure 7B.  of the first clock 56 is shown in Figure 7B.

La première horloge 56 fournit également le signal au circuit bistable 59 par l'intermédiaire d'un inverseur 57, et le second signal d'horloge est montré sur la figure 7C. Si le signal IA1 est positif à l'impulsion d'horloge a et que la sortie Q du circuit bistable 52, représenté sur la figure 7G, est initialement haute, IF sera positif à son arrivée au noeud 36 de  The first clock 56 also provides the signal to the bistable circuit 59 through an inverter 57, and the second clock signal is shown in Figure 7C. If the signal IA1 is positive at the clock pulse a and the output Q of the bistable circuit 52, represented in FIG. 7G, is initially high, IF will be positive on arriving at the node 36 of

sommation. Ceci donne un signal positif Idiff qui est ap-  summons. This gives a positive signal Idiff which is ap-

pliqué à l'entrée d'inversion de l'amplificateur 46 d'intégration, ce qui a pour effet sur le signal de  plicated to the inverting input of the integration amplifier 46, which has the effect on the signal of

différence intégré, au point 47, de descendre initiale-  integrated difference, in point 47, to descend initially

ment, comme indiqué en 21 sur la figure 7D. La ligne 22 de la figure 7D représente le seuil du comparateur 50. Lorsque le signal de différence intégré passe par le seuil 22, le signal de commande montré sur la figure 7E passe du niveau haut-au niveau bas. Si l'on suppose que le circuit bistable 59 se déclenche au passage d'impulsions a', b', c', d', e', etc., a progression vers le haut, la sortie du circuit bistable 59 passe du niveau haut au niveau bas à l'impulsion d'horloge a'. La sortie Q' du circuit bistable 59 donne ici le signal de commande retardé, qui est ensuite appliqué à l'entrée D du circuit bistable 52. La figure 7F montre le signal de commande retardé et la figure 7G montre le signal de la sortie Q du signal bistable 52. Lorsque la sortie Q' passe du niveau haut au niveau bas, la sortie Q du circuit bistable 52 passe également du  as shown at 21 in Figure 7D. Line 22 of Figure 7D represents the threshold of the comparator 50. When the integrated difference signal passes through the threshold 22, the control signal shown in Figure 7E changes from the high-to-low level. If it is assumed that the bistable circuit 59 is triggered at the passage of pulses a ', b', c ', d', e ', etc., progressing upwards, the output of the bistable circuit 59 passes from the level high to low level at clock pulse a '. The output Q 'of the bistable circuit 59 here gives the delayed control signal, which is then applied to the input D of the flip-flop circuit 52. Fig. 7F shows the delayed control signal and Fig. 7G shows the output signal Q of the bistable signal 52. When the output Q 'goes from the high level to the low level, the output Q of the bistable circuit 52 also switches from

niveau haut au niveau bas à l'impulsion d'horloge suivan-  high to low level at the next clock pulse

te b. Le changement de la sortie Q provoque l'ouverture du commutateur 60 et la fermeture du commutateur 58 et rend négatif le signal IF. Le signal de différence intégré présente alors une pente vers le haut, passant par le seuil 22 du comparateur et faisant de nouveau  te b. The change of the Q output causes the switch 60 to open and the switch 58 to close and negates the IF signal. The integrated difference signal then has an upward slope, passing through the threshold 22 of the comparator and making again

passer au niveau haut le signal de commande. A l'impul-  go high on the control signal. At the impulse

sion d'horloge d' de la seconde horloge, la sortie  clock of the second clock, the output

Q' du circuit bistable 59 devient de nouveau haute.  Q 'of the bistable circuit 59 becomes high again.

Ceci provoque le passage au niveau haut de la sortie Q du premier circuit bistable 52 à l'impulsion d'horloge  This causes the high level of the Q output of the first flip-flop 52 to go to the clock pulse.

suivante e.next e.

Le processus décrit ci-dessus se poursuit, la sortie Q du circuit bistable 52 fournissant les signaux destinés à commander la boucle de réaction du modulateur. En supposant que le retard introduit par le dispositif numérique de décalage constitué par  The process described above continues, the Q output of the bistable circuit 52 providing the signals for controlling the modulator feedback loop. Assuming that the delay introduced by the digital offset device constituted by

le circuit bistable 59 ne soit pas suffisant pour engen-  the bistable circuit 59 is not sufficient to generate

drer une instabilité dans la boucle de réaction, le modulateur 30' produit un signal modulé qui équivaut,  to cause instability in the feedback loop, the modulator 30 'produces a modulated signal which is equivalent to

sans lui être identique, à celui de la sortie du modula-  without being identical to that of the output of the modula-

teur 30. Par équivalence, on entend que la sortie Q du circuit bistable 52 est un signal modulé pouvant  30. By equivalence, it is meant that the Q output of the bistable circuit 52 is a modulated signal

alterner à des premiers intervalles d'horloge prédétermi-  alternating with first predetermined clock intervals

nés, d'une manière proportionnelle au signal d'entrée du modulateur. La sortie Q' du circuit bistable 59 est en avance sur la sortie Q du premier circuit bistable 52 d'une valeur dépendant de la différence entre les  in proportion to the input signal of the modulator. The output Q 'of the bistable circuit 59 is ahead of the output Q of the first bistable circuit 52 by a value depending on the difference between the

signaux d'horloge appliqués aux deux circuits bistables.  clock signals applied to the two bistable circuits.

Cette avance apparaît comme une conséquence naturelle du fait que la sortie Q du circuit bistable 52 ne change qu'a l'impulsion d'horloge suivant un changement de la sortie Q' du circuit bistable 59. La sortie Q' produit donc un signal qui "précede" réellement celui de la sortie Q. Le signal de sortie sur la ligne 34 présente un déphasage avant égal à la moitié d'un intervalle de la première horloge, par rapport aux signaux des sorties Q et Q du circuit bistable 52. Etant donné que les intervalles d'horloge appliqués aux deux circuits bistables 59 et 52 sont les mêmes, le signal de commande  This advance appears as a natural consequence of the fact that the Q output of the bistable circuit 52 only changes at the clock pulse following a change of the output Q 'of the bistable circuit 59. The output Q' therefore produces a signal which The output signal on line 34 has a front phase shift equal to half an interval of the first clock, with respect to the signals of the Q and Q outputs of the bistable circuit 52. given that the clock intervals applied to the two bistable circuits 59 and 52 are the same, the control signal

retardé émis sur les lignes 34 alterne aux mêmes inter-  delay on lines 34 alternates with the same

valles que les sorties Q et Q du circuit bistable 52 et ressemble autrement à tout autre signal à modulation delta-moins-sigma. Le signal d'horloge appliqué au circuit bistable 59 devient en fait le signal d'horloge déterminant qui régit les changements affectant la sortie du modulateur. Il serait possible d'utiliser tout autre type de dispositif numérique de décalage, par exemple un registre à décalage à étages multiples à la place du circuit bistable 59, pourvu que le retard introduit ne soit pas assez long pour déstabiliser la boucle de réaction. Le dispositif numérique de décalage utilisé pourrait être commandé à une fréquence d'horloge différente de celle du premier circuit bistable 52, bien que ceci modifierait les caractéristiques du signal de commande retardé. Si, par exemple, un registre à décalage à étages multiples, commandé par les impulsions d'horloge à haute fréquence, était inséré à la place du circuit bistable 59, il retarderait le signal de commande d'un nombre choisi d'intervalles courts. Le signal de sortie d'un tel registre à décalage serait un signal de commande retardé qui pourrait alterner  valles that the Q and Q outputs of the bistable circuit 52 and otherwise resembles any other delta-less-sigma modulation signal. The clock signal applied to the bistable circuit 59 in fact becomes the decisive clock signal that governs the changes affecting the output of the modulator. It would be possible to use any other type of digital shift device, for example a multistage shift register in place of the bistable circuit 59, provided that the introduced delay is not long enough to destabilize the feedback loop. The digital offset device used could be controlled at a clock frequency different from that of the first bistable circuit 52, although this would change the characteristics of the delayed control signal. If, for example, a multi-stage shift register, controlled by the high frequency clock pulses, were inserted in place of the bistable circuit 59, it would delay the control signal by a selected number of short intervals. The output signal of such a shift register would be a delayed command signal that could alternate

à la fréquence d'horloge plus élevée. On pourrait égale-  at the higher clock rate. We could also

ment utiliser un registre à décalage comportant des étages différents commandés par des impulsions d'horloge  use a shift register with different stages controlled by clock pulses

à des fréquences différentes. Dans une telle configura-  at different frequencies. In such a configuration

tion, le plus long intervalle d'horloge utilisé pour la commande de l'un quelconque des étages déterminerait les intervalles auxquels le signal final de commande retardé pourrait alterner. Tout dispositif destiné à retarder le signal de commande doit comporter au moins un circuit bistable commandé par des impulsions d'horloge à intervalles distincts afin que le signal de sortie modulé du modulateur (le signal de commande  The longer clock interval used to control any of the stages would determine the intervals at which the delayed control signal could alternate. Any device for delaying the control signal shall comprise at least one bistable circuit controlled by clock pulses at different intervals so that the modulated modulator output signal (the control signal

retardé) puisse alterner à ces intervalles distincts.  delayed) can alternate at these separate intervals.

Le déphasage avant produit dans le modulateur ' peut être choisi. Ce choix est obtenu. Ce choix est obtenu par réglage des signaux d'horloge appliqués aux circuits bistables 52 et 59. En supposant qu'un premier signal d'horloge produisant des impulsions à des premiers intervalles d'horloge est appliqué au circuit bistable 52 et qu'un second signal d'horloge, produisant des impulsions à des seconds intervalles d'horloge, est appliqué au dispositif numérique de décalage (circuit bistable 59), etque les premiers et seconds intervalles d'horloge sont égaux, le décalage des phases entre les signaux d'horloge détermine  The forward phase shift produced in the modulator can be chosen. This choice is obtained. This choice is obtained by adjusting the clock signals applied to the bistable circuits 52 and 59. Assuming that a first clock signal producing pulses at first clock intervals is applied to the bistable circuit 52 and that a second clock signal, producing pulses at second clock intervals, is applied to the digital shift device (bistable circuit 59), and that the first and second clock intervals are equal, the phase shift between the signals of clock determines

l'importance de l'avance du signal de sortie du modula-  the importance of the advance of the modula-

teur. Dans l'exemple décrit en regard des figures 7A à 7G, le second signal d'horloge est l'inverse du premier signal d'horloge et le décalage total est égal à la moitié d'un intervalle d'horloge. Si les impulsions d'horloge appliquées par la seconde horloge au circuit bistable 59 précédaient de trois quarts d'un intervalle d'horloge les impulsions appliquées au circuit bistable 52, on obtiendrait un déphasage avant de trois quart d'intervalle d'horloge. La durée du temps d'avance du signal émis sur les lignes 34 est déterminée par l'importance du retard entre un changement du signal de la sortie Q' du circuit bistable 59 et de la sortie  tor. In the example described with reference to FIGS. 7A to 7G, the second clock signal is the inverse of the first clock signal and the total offset is equal to half of a clock interval. If the clock pulses applied by the second clock to the bistable circuit 59 preceded by three quarters of a clock interval the pulses applied to the bistable circuit 52, a phase shift would be obtained before three quarters of a clock interval. The duration of the advance time of the signal transmitted on the lines 34 is determined by the importance of the delay between a change of the signal of the output Q 'of the bistable circuit 59 and the output

Q du circuit bistable 52.Q of the bistable circuit 52.

L'importance du déphasage avant pouvant être obtenu avec le modulateur de la figure 6 dépend du degré de retard pouvant être introduit dans la boucle  The importance of the forward phase shift that can be obtained with the modulator of FIG. 6 depends on the degree of delay that can be introduced into the loop.

de réaction du modulateur delta-moins-sigma, sans provo-  reaction of the delta-less-sigma modulator, without

quer sa déstabilisation. Il est cependant connu qu'un retard d'une fraction d'impulsion d'horloge, de la manière décrite dans l'exemple cidessus, est fonctionnel et produit le déphasage avant dans le signal modulé,  to destabilize it. However, it is known that a delay of a fraction of a clock pulse, as described in the example above, is functional and produces the forward phase shift in the modulated signal,

comme décrit.as described.

La figure 8 représente une autre forme de réalisation du système de mesure selon l'invention qui réalise une mesure supplémentaire de puissance de sortie en VARS ou Q. Comme décrit dans le préambule  FIG. 8 represents another embodiment of the measurement system according to the invention which performs an additional measurement of power output in VARS or Q as described in the preamble.

de la présente demande, les valeurs VARS et Q représen-  of the present application, the values VARS and Q represent

tent des mesures de puissance dans lesquelles une rela-  measures of power in which a rela-

tion de phase déterminée est introduite entre les signaux de courant et de tension. La valeur VARS est obtenue par multiplication du courant par un signal de tension en quadrature de phase arrière; la valeur Q est obtenue par multiplication du courant par un signal de tension en déphasage arrière de 60 . Dans le système de mesure de cette forme de réalisation de l'invention, la valeur VARS, Q ou autre valeur de puissance souhaitée, en relation avec la phase, peut être aisément obtenue par retardement d'une valeur choisie du signal de sortie du modulateur 30. Ce retard peut être commodément produit à l'aide d'un dispositif de temporisation tel  determined phase is introduced between the current and voltage signals. The value VARS is obtained by multiplying the current by a rear phase quadrature voltage signal; the Q value is obtained by multiplying the current by a back-phase voltage signal of 60. In the measurement system of this embodiment of the invention, the value VARS, Q or other desired power value, in relation to the phase, can be easily obtained by delaying a selected value of the modulator output signal. 30. This delay can be conveniently produced using a delay device such as

qu'un registre à décalage, de la manière décrite ci-  that a shift register, in the manner described above,

dessous. La sortie Q du modulateur 30 de la forme de réalisation de la figure 8 fournit des signaux à la fois au dispositif 80 de déclenchement età un registre à décalage 160. Ce dernier retarde le signal de sortie du modulateur 30.d'un intervalle choisi. L'importance du retard dépend de la valeur de puissance souhaitée (VARS ou Q), en relation de phase choisie, ainsi que de la fréquence du courant alternatif telle que mesurée (50 ou 60 Hz). Pour simplifier le circuit, seul le  below. The output Q of the modulator 30 of the embodiment of Fig. 8 provides signals to both the trigger device 80 and a shift register 160. The latter delays the output signal of the modulator 30 by a selected interval. The magnitude of the delay depends on the desired power value (VARS or Q), in selected phase relation, as well as the frequency of the alternating current as measured (50 or 60 Hz). To simplify the circuit, only the

signal de la sortie Q du modulateur 30 est appliqué au re-  signal of the Q output of the modulator 30 is applied to the

gistreà décalage 160. Le signal de sortie retardé du registre à décalage est ensuite appliqué à un inverseur  shift register 160. The delayed output signal of the shift register is then applied to an inverter

161, et les deux signaux, inversé et non inversé, devien-  161, and the two signals, inverted and not inverted, become

nent le signal retardé présent sur une ligne 162. Les expressions "signal retardé' et "signal à phase modifiée" sont utilisées indifféremment l'une pour l'autre, et  the delayed signal present on a line 162. The expressions "delayed signal" and "modified phase signal" are used interchangeably for each other, and

il convient de noter que la modification de phase intro-  it should be noted that the phase change introduces

duite est effectuée par l'introduction d'un retard  picking is done by introducing a delay

dans le signal.in the signal.

La poursuite du traitement du signal modulé retardé s'effectue exactement comme pour le premier -signal modulé de la forme de réalisation de la figure 1. Le signal modulé retardé est appliqué à un second  Further processing of the delayed modulated signal is performed exactly as for the first modulated signal of the embodiment of FIG. 1. The delayed modulated signal is applied to a second modulated signal.

dispositif 164 de déclenchement qui comprend deux commu-  triggering device 164 which comprises two

tateurs 166 et 168 commandés par le signal modulé retardé.  controllers 166 and 168 controlled by the delayed modulated signal.

Le signal analogique de courant inversé et non inversé IA2 est appliqué aux commutateurs 166 et 168. Le signal  The inverse and non-inverted analog current signal IA2 is applied to the switches 166 and 168. The signal

modulé à phase modifiée ferme alternativement les commu-  modified-phase modulated alternately closes the

tateurs 166 et 168 pour multiplier entre eux les signaux de courant et de tension et donner un second signal de produit en 170. Le second signal de produit est alors appliqué à l'entrée d'un convertisseur VARS/Q 172 qui est exactement identique au convertisseur 90 montré sur la figure 3. Le convertisseur VARS/Q 172 délivre des premier et second signaux de sortie suivant  166 and 168 to multiply the current and voltage signals with each other and to provide a second product signal at 170. The second product signal is then applied to the input of a VARS / Q converter 172 which is exactly the same as the converter 90 shown in FIG. 3. The VARS / Q converter 172 delivers first and second output signals according to FIG.

la polarité de l'énergie parcourant la ligne 10, exacte-  the polarity of the energy running along the line 10, exactly

ment de la même manière que le convertisseur 90. Les premier et second signaux de sortie du convertisseur 172 peuvent alterner entre deux niveaux, aux intervalles d'horloge du convertisseur, d'une manière proportionnelle au second signal produit et à la valeur de puissance en relation avec la phase choisie (VARS ou Q. 50 ou 60 Hz) de l'énergie parcourant la ligne 10. La poursuite du traitement des premier et second signaux de sortie du convertisseur VARS/Q 172 est exactement la même que celle des signaux de sortie du convertisseur 90 montré sur la figure 1, y compris l'utilisation d'un compteur convenant pour délivrer des valeurs de puissance choisies. Un sélecteur (non représenté) peut être prévu pour sélectionner soit la valeur VARS, soit la valeur Q, en tant que second signal de sortie du système de mesure. Le sélecteur règle le registre à décalage afin de produire le retard de tension nécessaire pour la génération de la relation de phase choisie  In the same way as the converter 90. The first and second output signals of the converter 172 can alternate between two levels, at the converter clock intervals, in a manner proportional to the second product signal and the power value. relationship with the chosen phase (VARS or Q. 50 or 60 Hz) of the energy passing through the line 10. The processing of the first and second output signals of the VARS / Q converter 172 is exactly the same as that of the signals of output of the converter 90 shown in Figure 1, including the use of a meter suitable for delivering selected power values. A selector (not shown) may be provided to select either the VARS value or the Q value as the second output signal of the measurement system. The selector adjusts the shift register to produce the necessary voltage delay for generating the selected phase relationship

et il sélectionne simultanément un affichage approprié.  and he simultaneously selects an appropriate display.

La technique numérique perfectionnée de sélection de phase, représentée à titre d'exemple sur la figure 8, n'est pas limitée à des applications de mesure de puissance. Elle peut être utilisée dans toutes applications effectuant une multiplication de signaux, o la relation de phase entre les signaux d'entrée peut être réglée afin de mesurer des valeurs de produit  The improved digital phase selection technique, shown by way of example in FIG. 8, is not limited to power measurement applications. It can be used in all signal multiplication applications, where the phase relationship between input signals can be adjusted to measure product values

en relation avec la phase choisie.in relation to the chosen phase.

La figure 9 représente un multiplicateur analogue à celui utilisé dans le système de mesure de puissance de la figure 8. Les mêmes éléments sont désignés par les mêmes références numériques. Les signaux IA1 et IA2 doivent être multipliés l'un par l'autre et ils sont supposés avoir des formes d'ondes périodiques, non nécessairement sinusoïdales, ayant une relation de phase prédéterminée l'un avec l'autre. De même que dans le système de mesure de puissance de la figure 8, la multiplication est réalisée par la technique  FIG. 9 represents a multiplier similar to that used in the power measurement system of FIG. 8. The same elements are designated by the same reference numerals. The signals IA1 and IA2 must be multiplied by each other and they are assumed to have periodic waveforms, not necessarily sinusoidal, having a predetermined phase relationship with each other. As in the power measurement system of FIG. 8, the multiplication is carried out by the technique

connue sous le nom de multiplication de division tempo-  known as time division multiplication

relle ou d'intervalle, dans laquelle l'un des signaux IA2 est modulé puis utilisé pour déclencher ou inverser la polaritô de l'autre signal IA1 afin que l'on obtienne un signal produit. Le signal IA2 est appliqué à un  or a range, wherein one of the signals IA2 is modulated and then used to trigger or invert the polarity of the other signal IA1 to obtain a signal produced. The signal IA2 is applied to a

dispositif de déclenchement, sous les deux formes inver-  trigger device, in both forms

sée et non inversée. Un inverseur classique 72 applique le signal à un commutateur 82. Le signal non inversé est appliqué à un commutateur 65. Le signal modulé  not reversed. A conventional inverter 72 applies the signal to a switch 82. The non-inverted signal is applied to a switch 65. The modulated signal

destiné à commander les commutateurs 65 et 66 est appli-  intended to control the switches 65 and 66 is

qué au dispositif de déclenchement par une ligne 34.  to the triggering device by a line 34.

Le modulateur 30 de la figure 9 est d'une réalisation et d'un fonctionnement équivalent à ceux  The modulator 30 of FIG. 9 is of an embodiment and an operation equivalent to those

du modulateur correspondant indiqué en 30 sur les figu-  corresponding modulator indicated in 30 in the

res 1 et 2. Pour établir une relation de phase choisie entre les signaux IA1 et IA2, on utilise un dispositif numérique 160 de décalage qui introduit un retard choisi dans le signal de sortie du modulateur 30. Le dispositif numérique 160 de décalage peut prendre de nombreuses formes, une version simple étant illustrée par l'élément 198 de la figure 11. Le fonctionnement d'un registre à décalage peut être illustré commodément par des étages en série constitués de circuits bistables 200 à 204 connectés de façon que la sortie Q d'un circuit bistable  1 and 2. To establish a selected phase relationship between the signals IA1 and IA2, a digital offset device 160 is used which introduces a selected delay into the output signal of the modulator 30. The digital offset device 160 may take numerous forms, a simple version being illustrated by the element 198 of Figure 11. The operation of a shift register can be conveniently illustrated by series stages consisting of bistable circuits 200 to 204 connected so that the output Q d a bistable circuit

soit reliée à l'entrée D du circuit bistable adjacent.  is connected to the input D of the adjacent bistable circuit.

Un signal d'horloge, appliqué à chacun d'un circuit  A clock signal, applied to each of a circuit

bistable par une ligne 196, provoque la commande simulta-  bistable by a line 196, causes the simultaneous

née de tous les étages. Une impulsion numérique présente sur une ligne 53 aboutissant au registre 198 à décalage, cette impulsion étant d'une progression d'un niveau bas vers un niveau haut ou d'un niveau haut vers un niveau bas, est retardée d'un intervalle d'horloge d'entrée par chaque circuit bistable à son passage à travers ce dernier. Par exemple, si le signal présent sur la ligne 53 passe d'un niveau bas à un niveau haut, la sortie Q du circuit bistable 200 passe d'un niveau  born from all floors. A digital pulse present on a line 53 leading to the shift register 198, which pulse is a progression from a low level to a high level or from a high level to a low level, is delayed by an interval of input clock by each bistable circuit as it passes through it. For example, if the signal on line 53 goes from a low level to a high level, the Q output of the bistable circuit 200 goes from one level to the next.

bas au niveau haut lors de l'impulsion d'horloge suivante.  down to the high level during the next clock pulse.

En raison des retards de commutation propres, lorsque la sortie Q du circuit bistable 200 passe du niveau bas au niveau haut et que le signal est appliqué à l'entrée D du circuit bistable 201, sa sortie Q doit attendre l'impulsion d'horloge suivante pour passer au niveau haut. De cette manière, des signaux numériques peuvent être commodément retardés de tout nombre souhaité d'intervalles discrets simplement par l'introduction d'un nombre suffisant d'étages de retard dans le registre à décalage. Habituellement, les registres à décalage comportent plusieurs lignes de sortie 206 sur lesquelles le signal peut être extrait. La position de la broche détermine le retard global introduit, en fonction de  Due to the clean switching delays, when the Q output of the bistable circuit 200 changes from the low level to the high level and the signal is applied to the D input of the bistable circuit 201, its Q output must wait for the clock pulse next to go high. In this way, digital signals can be conveniently delayed from any desired number of discrete intervals simply by introducing a sufficient number of delay stages into the shift register. Usually, the shift registers have a plurality of output lines 206 on which the signal can be extracted. The position of the spindle determines the overall delay introduced, depending on

la fréquence d'horloge.the clock frequency.

Le dispositif numérique 160 du dispositif multiplicateur représenté sur la figure 9 est supposé être un registre à décalage classique tel que le registre  The digital device 160 of the multiplier device shown in FIG. 9 is assumed to be a conventional shift register such as the register

à décalage 198 de la figure 11. Le dispositif multiplica-  shift 198 of FIG. 11. The multiplier device

teur demande l'introduction d'un réglage de temps choisi  request the introduction of a chosen time setting

dans l'un des signaux à multiplier à l'aide d'un disposi-  in one of the signals to be multiplied by means of a

tif numérique de décalage pour introduire une temporisa-  digital offset to introduce a temporisa-

tion qui est un nombre choisi d'intervalles discrets.  which is a chosen number of discrete intervals.

Le registre à décalage 198 est un dispositif numérique  The shift register 198 is a digital device

convenable de décalage destiné à produire un tel retard.  suitable offset for producing such a delay.

En référence à présent aux figures 10A à 10H, on suppose que les signaux IA1 et IA2 doivent être multipliés l'un par l'autre et qu'un déphasage arrière de 90 est introduit dans le signal IA2. La figure 10A montre un exemple d'un premier signal d'entrée IAl (VL) et la figure 10G représente un exemple d'un second signal  Referring now to FIGS. 10A-10H, it is assumed that the signals IA1 and IA2 must be multiplied by each other and that a rear phase shift of 90 is introduced into the signal IA2. Fig. 10A shows an example of a first input signal IA1 (VL) and Fig. 10G shows an example of a second signal

d'entrée IA2 devant être multipliés l'un par l'autre.  input IA2 to be multiplied one by the other.

La figure lOB montre le signal d'horloge produit par l'horloge 56 et la figure 10C montre le signal de sortie de l'intégrateur 42 qui résulte du signal d'entrée IA1. La figure 10D montre le signal de sortie résultant du comparateur 50. Le signal de sortie du modulateur 30 est représenté sur la figure 10E et il est appliqué à la ligne 53 des figures 9 et 11. Le signal de l'horloge 56 du modulateur est transmis au registre à décalage  Fig. 10B shows the clock signal produced by clock 56 and Fig. 10C shows the output signal of integrator 42 which results from input signal IA1. FIG. 10D shows the output signal resulting from comparator 50. The output signal of modulator 30 is shown in FIG. 10E and is applied to line 53 of FIGS. 9 and 11. The clock signal 56 of the modulator is transmitted to the shift register

198 par la ligne 196. Dans l'exemple donné, les interval-  198 in line 196. In the example given, the intervals

les d'horloge, montrés sur la figure lOB, ont vingt-  the clock, shown in Figure lOB, have twenty-

quatre fois la fréquence du signal IA2. Une quadrature arrière nécessite donc un retard de six intervalles d'horloge. En supposant que la broche 206' du registre  four times the frequency of the signal IA2. A rear quadrature therefore requires a delay of six clock intervals. Assuming that pin 206 'of the register

à décalage 198 est la sixième broche, le signal IA2, modu-  198 is the sixth pin, the signal IA2, moduli

lé et retardé de 90 , est donc retardé d'un total de six intervalles d'horloge à la sortie de l'horloge 56. Le signal de sortie de la broche 206' du registre à décalage 198 est illustré sur la figure 10F. Le signal  1 and delayed by 90, is thus delayed by a total of six clock intervals at the output of the clock 56. The output signal of the pin 206 'of the shift register 198 is illustrated in Fig. 10F. The signal

modulé retardé montré sur la figure 10F est une reproduc-  delayed modulated shown in Figure 10F is a reproduc-

tion exacte du signal modulé de la sortie Q du modulateur 30, montré sur la figure 10E, déplacé vers la droite  exact modulation of the modulated signal of the output Q of the modulator 30, shown in FIG. 10E, moved to the right

de six intervalles d'horloge.six clock intervals.

La multiplication des signaux est réalisée par l'application du signal modulé retardé montré sur la figure 10F au dispositif de déclenchement de signaux par l'intermédiaire de la ligne 34. Cette dernière porte à la fois les formes inversée et non inversée du signal modulé retardé par l'application du signal à un inverseur numérique classique 161. Le signal IA1 est celui montré sur la figure 10G, à la fois sous une forme inversée et sous une forme non inversée. La multiplication est effectuée au moyen des commutateurs 82 et 86 qui sont ouverts et fermés alternativement l'un par rapport à l'autre, commutant le point 88 de la figure 9 entre les formes non inversée et inversée du signal IA1. Le signal résultant est montré sur la figure 10H. Le signal de la figure 10H peut ensuite être transmis par un filtre passe-bas convenable 90 afin de donner une valeur moyenne ou continue, comme montré à la ligne 132 de la figure 10H. La ligne 132 représente un signal produit proportionnel à la valeur du produit de IA1 et IA2 avec un déphasage arrière de 90 introduit dans IA2. Si, par exemple, le signal IA1 était proportionnel au courant porté par la ligne d'énergie et que le signal IA2 était proportionnel à la tension de la ligne, le signal produit représenté par la ligne 132 de la figure 10H serait proportionnel  The multiplication of the signals is performed by applying the delayed modulated signal shown in FIG. 10F to the signal triggering device via line 34. The latter carries both the inverted and non-inverted forms of the delayed modulated signal. by applying the signal to a conventional digital inverter 161. The signal IA1 is that shown in Fig. 10G, both in inverted form and non-inverted form. The multiplication is performed by means of the switches 82 and 86 which are open and closed alternately with respect to each other, switching the point 88 of FIG. 9 between the non-inverted and inverted forms of the signal IA1. The resulting signal is shown in Figure 10H. The signal of FIG. 10H may then be transmitted by a suitable low-pass filter 90 to provide a mean or continuous value, as shown at line 132 of FIG. 10H. Line 132 represents a product signal proportional to the product value of IA1 and IA2 with a rear phase shift of 90 introduced into IA2. If, for example, the signal IA1 was proportional to the current carried by the power line and the signal IA2 was proportional to the voltage of the line, the signal produced represented by the line 132 of Figure 10H would be proportional

à VARS.at VARS.

Un avantage particulier de l'utilisation d'un modulateur delta-moinssigma tel que le modulateur 30, conjointement avec le multiplicateur décrit, est  A particular advantage of using a delta-minusigma modulator such as modulator 30, together with the multiplier described, is

que le signal modulé ne peut alterner qu'à des interval-  that the modulated signal can only alternate at intervals

les d'horloge prédéterminés. Les techniques numériques de retard divisent nécessairement un signal d'entrée en unités ou intervalles discrets. La longueur ou la  the predetermined clock. Digital delay techniques necessarily divide an input signal into discrete units or intervals. The length or

durée de ces intervalles est une question de choix.  duration of these intervals is a matter of choice.

Des signaux de type numérique portent une information aux flancs des impulsions, au moment o le signal passe d'un niveau bas à un niveau haut, ou vice versa. Un registre à décalage constitué d'une série de circuits bistables "recherche" ces flancs d'impulsions à chaque  Digital type signals carry information at the pulse edges as the signal goes from a low level to a high level, or vice versa. A shift register consisting of a series of bistable circuits "seeks" these pulse flanks at each

fois qu'il est commandé par une impulsion d'horloge.  once it is controlled by a clock pulse.

Plus la fréquence d'horloge est élevée, plus grande est la fréquence à laquelle l'échantillonnage des flancs des impulsions du signal d'entrée est effectué. Etant donné que le retard introduit dans un signal à chaque étage d'un registre à décalage dépend de la fréquence d'horloge, les registres à décalage commandés par les impulsions d'horloge à une fréquence élevée demandent davantage d'étages, pour produire un retard donné, que des registres à décalage commandés à une fréquence d'horloge basse. Il est évident que la commande d'un registre à décalage à une basse fréquence d'horloge signifie que les flancs des impulsions de signal d'entrée sont moins souvent échantillonnés, et ceci peut être un inconvénient si la position des flancs des impulsions n'est pas connue, comme c'est le cas avec les signaux classiques à modulation par largeur d'impulsions. Le  The higher the clock frequency, the greater the frequency at which the sampling of the flanks of the pulses of the input signal is made. Since the delay introduced in a signal at each stage of a shift register depends on the clock frequency, the shift registers driven by the clock pulses at a high frequency require more stages, to produce a higher clock. given delay, that shift registers controlled at a low clock frequency. It is obvious that the control of a shift register at a low clock frequency means that the edges of the input signal pulses are less frequently sampled, and this may be a disadvantage if the position of the flanks of the pulses is not known, as is the case with conventional pulse width modulation signals. The

modulateur 30 délivre un signal ayant des flancs d'impul-  modulator 30 delivers a signal having pulse flanks

sions qui n'apparaissent qu'à des intervalles d'horloge prédéterminés. En synchronisant les signaux d'horloge appliqués au modulateur et au registre à décalage 198, ce dernier "recherche" les flancs d'impulsions uniquement aux instants demandés. Ceci signifie que le nombre  which appear only at predetermined clock intervals. By synchronizing the clock signals applied to the modulator and the shift register 198, the latter "searches" the pulse flanks only at the requested times. This means that the number

d'étages de registre à décalage nécessaires pour intro-  of shift register stages necessary to introduce

duire un retard donné dans un signal modulé peut être inférieur à celui qui serait nécessaire dans le cas o la position des flancs des 'impulsions n'était pas connue avec précision. En fait, dans l'exemple donné ci-dessus, le registre à décalage peut être commandé à la même fréquence que le modulateur 30, sans perte d'informations quelles qu'elles soient. Il est donc possible d'utiliser un registre à décalage peu coûteux, possédant relativement peu d'étages, pour introduire  to give a given delay in a modulated signal may be less than would be necessary in the case where the position of the flanks of the pulses was not precisely known. In fact, in the example given above, the shift register can be controlled at the same frequency as the modulator 30, without any loss of information whatsoever. It is therefore possible to use an inexpensive shift register with relatively few stages to introduce

un retard donné dans un signal à modulation delta-  a given delay in a delta modulated signal

moins-sigma, alors qu'un registre à décalage beaucoup plus grand serait nécessaire pour produire un retard  less-sigma, whereas a much larger shift register would be needed to produce a delay

comparable dans un signal comportant des flancs d'impul-  comparable in a signal with flanks of impulse

sions situés en des points aléatoires. Même si un regis-  located at random points. Even if a record

tre à décalage à fréquence relativement élevée était utilisé pour retarder un signal modulé de façon aléatoire, de fréquence sensiblement inférieure, une certaine  relatively high frequency shift was used to delay a randomly modulated signal of substantially lower frequency, some

perte d'information apparaîtrait en l'absence de synchro-  loss of information would appear in the absence of synchro-

nisation précise des flancs d'impulsions avec les impul-  precise identification of impulse flanks with impulse

sions d'horloge du registre à décalage. Aucune perte d'information de ce type ne se produit dans la forme de réalisation de l'invention décrite cidessus, car le modulateur et le registre à décalage sont synchronisés entre eux et les flancs d'impulsions ne sont donc pas déplacés. Les intervalles d'horloge par lesquels le registre à décalage est commandé ne doivent pas nécessairement être exactement identiques aux premiers intervalles d'horloge du modulateur 30. Il est cependant préférable que l'horloge du registre à décalage soit synchronisée sur l'horloge du modulateur. Pour éviter toute perte d'information, l'horloge du registre à décalage doit fonctionner à une fréquence qui n'est pas inférieure à celle du modulateur, mais elle peut fonctionner à des fréquences supérieures pour atteindre pratiquement tout retard souhaité. Un moyen commode pour augmenter la fréquence de l'horloge du registre à décalage, tout en maintenant la synchronisation avec les premiers intervalles d'horloge du modulateur, consiste à utiliser un diviseur de fréquence pour l'horloge du modulateur. Bien que dans l'exemple décrit ci-dessus, le retard souhaité dans le signal modulé corresponde à un nombre entier de premiers intervalles d'horloge, il peut ne pas toujours en être ainsi. Pour atteindre une plus grande souplesse dans le choix d'un retard, il peut être souhaitable d'utiliser soit un second registre à décalage, soit des étages supplémentaires d'un registre à décalage unique, qui sont commandés par des impulsions d'horloge à une fréquence supérieure et qui introduisent donc des retards incrémentiels dans le signal modulé. Les états des registres à décalage de l'élément 212 de la figure 11 illustrent une technique destinée à accroître la sélectivité du réglage numérique de temps de la présente invention. Dans cet exemple, le signal retardé de sortie de tout étage choisi du registre à décalage 198 est appliqué à un second groupe d'étages de registre à décalage montrés sur la figure  clock positions of the shift register. No loss of information of this type occurs in the embodiment of the invention described above, since the modulator and the shift register are synchronized with each other and the pulse flanks are therefore not displaced. The clock intervals by which the shift register is controlled need not necessarily be exactly the same as the first clock intervals of the modulator 30. However, it is preferable that the clock of the shift register is synchronized to the modulator clock. . To avoid any loss of information, the shift register clock must operate at a frequency not less than that of the modulator, but it can operate at higher frequencies to achieve almost any desired delay. A convenient way to increase the clock frequency of the shift register, while maintaining synchronization with the first clock intervals of the modulator, is to use a frequency divider for the modulator clock. Although in the example described above, the desired delay in the modulated signal corresponds to an integer number of first clock intervals, it may not always be so. To achieve greater flexibility in the choice of a delay, it may be desirable to use either a second shift register or additional stages of a single shift register, which are controlled by clock pulses at the same time. a higher frequency and thus introduce incremental delays in the modulated signal. The states of the shift registers of element 212 of FIG. 11 illustrate a technique for increasing the selectivity of the digital time setting of the present invention. In this example, the delayed output signal of any selected shift register stage 198 is applied to a second group of shift register stages shown in FIG.

11 sous la forme d'un second registre à décalage 212.  11 in the form of a second shift register 212.

Plusieurs circuits bistables 216 constituent le registre à décalage 212. Le signal retardé sortant du registre à décalage 198 est appliqué à l'entrée 214 du registre à décalage 212. Un signal d'horloge, ayant avantageusement une fréquence supérieure à celle de la première horloge 56, est appliqué par l'intermédiaire d'une ligne 208 aux circuits bistables formant le registre à décalage 212. La fréquence d'horloge supérieure peut commodément être obtenue au moyen d'un oscillateur 220 travaillant à une fréquence supérieure à celle de la première horloge 56. En utilisant un diviseur de fréquence convenable 210, des signaux d'horloge de différentes fréquences peuvent être appliqués aux divers étages du registre  Several bistable circuits 216 constitute the shift register 212. The delayed signal leaving the shift register 198 is applied to the input 214 of the shift register 212. A clock signal, advantageously having a frequency greater than that of the first clock 56, is applied via a line 208 to the bistable circuits forming the shift register 212. The higher clock frequency can conveniently be obtained by means of an oscillator 220 operating at a frequency higher than that of the first clock 56. By using a suitable frequency divider 210, clock signals of different frequencies can be applied to the various stages of the register

à décalage, ainsi qu'au modulateur 30, comme souhaité.  as well as the modulator 30, as desired.

L'expression "premieús intervalles d'horloge" utilisée ici désigne d'une façon générale les signaux  The expression "first clock intervals" as used herein generally refers to the signals

d'horloge sortant de la première horloge 56 et l'expres-  clock coming out of the first clock 56 and the expression

sion "seconds intervalles d'horloge" désigne les signaux sortant de la seconde horloge 220. De plus, les étages du registre à décalage illustrés sur la figure 11 peuvent  "second clock interval" refers to the signals output from the second clock 220. In addition, the stages of the shift register illustrated in FIG.

être considérés comme constituant soit le premier regis-  be considered as constituting either the first regis-

tre-à décalage 198 et le second registre à décalage 212, soit un registre à décalage unique comportant plusieurs étages qui sont commandés par des impulsions d'horloge à diverses fréquences choisies. En utilisant des oscillateurs séparés ou un oscillateur unique associé à un diviseur de fréquence, la présence de signaux d'horloge différents accroît la souplesse des techniques  shifter 198 and the second shift register 212, a single shift register having a plurality of stages which are controlled by clock pulses at various selected frequencies. By using separate oscillators or a single oscillator associated with a frequency divider, the presence of different clock signals increases the flexibility of the techniques.

de décalage numérique utilisées dans la présente invention.  digital offset used in the present invention.

Le retardement d'un signal à l'aide d'un registre à décalage comportant un certain nombre d'étages, tous commandés par les impulsions d'horloge de la même fréquence, permet de retarder un signal d'un nombre quelconque d'intervalles discrets, ces intervalles pouvant atteindre  The delay of a signal by means of a shift register having a number of stages, all controlled by clock pulses of the same frequency, makes it possible to delay a signal by any number of intervals discreet, these intervals being able to reach

le nombre maximal d'étages du registre à décalage.  the maximum number of stages of the shift register.

En utilisant des étages supplémentaires commandés par des signaux d'horloge différents, des intervalles de  By using additional stages controlled by different clock signals,

retard choisis supplémentaires peuvent être obtenus.  additional chosen delay can be obtained.

Un signal peut être transmis par un premier registre à décalage et retardé d'un certain nombre de premiers intervalles, puis transmis par un second groupe d'étages  A signal may be transmitted by a first shift register and delayed by a number of first intervals and then transmitted by a second group of stages

de registre à décalage et retardé d'un nombre supplémen-  shift register and delayed by an additional

taire de seconds intervalles. Ainsi, un retard égal pratiquement à tous incréments entiers et fractionnels  silence of second intervals. Thus, a delay equal to virtually all full and fractional increments

souhaités des premiers intervalles peut être obtenu.  desired first intervals can be obtained.

Une souplesse similaire peut être obtenue dans les  Similar flexibility can be achieved in

retards de signaux par des moyens numériques par l'utili-  signal delays by digital means through the use of

sation d'une seconde horloge qui fonctionne à la même fréquence que la première horloge, mais qui est décalée dans le temps d'une valeur souhaitée. Par exemple, si un signal est transmis à travers un premier registre  a second clock that operates at the same frequency as the first clock but is shifted in time by a desired value. For example, if a signal is transmitted through a first register

à décalage commandé par des premiers intervalles d'hor-  shift controlled by first intervals of hor-

loge, puis qu'il est transmis à un étage supplémentaire commandé par l'inverse des signaux d'horloge présentant les premiers intervalles, un retard supplémentaire égal à la moitié d'un premier intervalle d'horloge est introduit. Suivant le décalage entre les signaux d'horloge appliqués au premier et second groupes d'étages du registre à décalage, on peut introduire pratiquement  when it is transmitted to an additional stage controlled by the inverse of the clock signals having the first intervals, an additional delay equal to half of a first clock interval is introduced. Depending on the offset between the clock signals applied to the first and second groups of stages of the shift register, it is possible to introduce substantially

toute valeur de retard.any delay value.

Un exemple du fonctionnement du modulateur et du dispositif numérique de temporisation des figures 9 et 11 est donné sur les figures 12A à 12D. En supposant un premier signal d'horloge appliqué par l'horloge 56 telle que montrée sur la figure 122 et u.n second signal d'horloge produit par la seconde horloge 220 et analogue à celui montré sur la figure 10A, le signal modulé appliqué a l'entrée du registre à décalage est retardé de la manière décrite ci-dessous. Dans cet exemple, la seconde horloge 220 présente une fréquence égale exactement au double de celle de la première horloge 56. Si, par exemple, un retard égal à deux fois et demieles premiers intervalles d'horloge est souhaité  An example of the operation of the modulator and the digital timer device of Figures 9 and 11 is given in Figures 12A-12D. Assuming a first clock signal applied by the clock 56 as shown in Fig. 122 and a second clock signal produced by the second clock 220 and the like shown in Fig. 10A, the modulated signal applied to the clock The input of the shift register is delayed as described below. In this example, the second clock 220 has a frequency equal to exactly twice that of the first clock 56. If, for example, a delay equal to two and a half times the first clock intervals is desired.

dans le signal modulé, le registre à décalage est confi-  in the modulated signal, the shift register is

guré de façon que la broche de sortie 206" soit connectée à l'entrée 214 du second registre à décalage. De cette manière, un signal modulé d'entrée arrivant par la ligne 53 est transmis par les deux premiers. étages 200 et 201 du registre à décalage et arrive au premier étage du second registre à décalage 212, après quoi le signal sort par la broche 218. Le signal est retardé de deux premiers intervalles d'horloge complets, et d'un second intervalle d'horloge supplémentaire par un tel dispositif. En supposant qu'un signal modulé, tel que montré sur la figure 12C, est appliqué à l'entrée du montage décrit ci-dessus, le signal de sortie à la broche 218 est celui montré sur la figure 12D. Le signal modulé retardé représenté sur la figure 12D est exactement identique au signal modulé représenté sur la figure 12C, mais retardé de deux fois et demie  It is arranged that the output pin 206 "is connected to the input 214 of the second shift register In this way, an input modulated signal arriving via the line 53 is transmitted by the first two stages 200 and 201 of the shift register and arrives at the first stage of the second shift register 212, after which the signal exits through the pin 218. The signal is delayed by two first full clock intervals, and a second additional clock interval by a Such a device assumes that a modulated signal, as shown in Fig. 12C, is applied to the input of the arrangement described above, the output signal at pin 218 is that shown in Fig. 12D. delayed modulated shown in Fig. 12D is exactly the same as the modulated signal shown in Fig. 12C, but delayed by two and a half times

les premier intervalles d'horloge.the first clock intervals.

La technique de décalage numérique du multi-  The technique of digital shift of the multi-

plicateur selon l'invention présente l'avantage, propre  pliant according to the invention has the advantage, clean

aux circuits électroniques numériques, d'être relative-  digital electronic circuits, to be relatively

ment exempte de dérive et d'erreur. En outre, le réglage de temps est réalisé d'une manière indépendante du signal ajusté. En d'autres termes, il ne dépend pas de la fréquence du signal ajusté avec le temps. Le système représenté sur la figure 9 permet un réglage de phase lors de la multiplication de deux signaux analogiques, sans utilisation de réseaux RC et des perturbations de signal qui leur sont associées. Si la modulation delta-moins-sigma est utilisée dans la multiplication, la dimension des registres à décalage utilisés ne doit pas nécessairement être trop importante, tandis qu'un niveau élevé de précision est cependant obtenu. Pour obtenir une précision élevée avec le système de mesure de puissance selon l'invention,  free from drift and error. In addition, the time adjustment is performed independently of the adjusted signal. In other words, it does not depend on the frequency of the adjusted signal over time. The system shown in FIG. 9 allows a phase adjustment during the multiplication of two analog signals, without the use of RC networks and the signal disturbances associated therewith. If the delta-minus-sigma modulation is used in the multiplication, the size of the shift registers used need not necessarily be too large, while a high level of accuracy is however obtained. To obtain a high precision with the power measurement system according to the invention,

sur une large gamme dynamique, il est important d'élimi-  over a wide dynamic range, it is important to eliminate

ner les erreurs de décalage des éléments actifs de circu". Des erreurs de décalage d'amplitude suffisante pour nuire à la précision de la mesure apparaissent souvent dans des amplificateurs opérationnels à bon  The offset errors of the active elements of the circu "offset errors of sufficient amplitude to impair the accuracy of the measurement often appear in operational amplifiers to good

marché. L'expression "décalage de tension" est globale-  market. The expression "voltage offset" is global-

ment définie comme étant la différence de tension entre deux entrées d'un élément actif de circuit, tel qu'un  defined as the voltage difference between two inputs of an active circuit element, such as a

amplificateur opérationnel, lorsque la sortie est zéro.  operational amplifier, when the output is zero.

Elle désigne une discordance entre les entrées de l'am-  It denotes a discrepancy between the entries of the

plificateur, et le système de mesure selon l'invention comporte un dispositif de compensation de décalage  plifier, and the measuring system according to the invention comprises an offset compensation device

qui corrige cette discordance.who corrects this discrepancy.

La figure 13 représente un dispositif per-  Figure 13 shows a device

fectionné de compensation de décalage tel qu'appliqué à un amplificateur unique. La théorie fondamentale du dispositif de compensation de décalage consiste à utiliser un condensateur ou autre élément d'emmagasinage qui est connecté a une entrée de l'amplificateur, puis qui est chargé à une tension de compensation. Il convient de noter que d'autres dispositifs équivalents destinés à emmagasiner et appliquer une tension à une entrée d'amplificateur pourraient être utilisés à la place d'un condensateur. Les amplificateurs opérationnels comportent souvent plus de deux entrées et ils comportent parfois une ou plusieurs entrées conçues spécifiquement à des fins de compensation de décalage. L'invention travaille également bien pour compenser le décalage d'amplificateurs comportant des entrées supplémentaires. Toute entrée désignée pour recevoir une tension de  Fitted offset compensation as applied to a single amplifier. The fundamental theory of the offset compensation device is to use a capacitor or other storage element that is connected to an input of the amplifier and then charged to a compensation voltage. It should be noted that other equivalent devices for storing and applying voltage to an amplifier input could be used in place of a capacitor. Operational amplifiers often have more than two inputs and sometimes have one or more inputs designed specifically for offset compensation purposes. The invention also works well to compensate for the offset of amplifiers having additional inputs. Any entrance designated to receive a voltage of

décalage afin de corriger un décalage de tension consti-  offset in order to correct a voltage

tue l'entrée a laquelle le condensateur est connecté.  kills the input to which the capacitor is connected.

Le dispositif comprend en outre des moyens destinés à charger le condensateur à une tension de décalage qui annule sensiblement l'effet du décalage de tension d'une autre entrée de l'amplificateur. Pour des raisons de simplicité, seul l'amplificateur 70 (figure 1) est montré sur la figure 13, bien -que le dispositif de  The device further comprises means for charging the capacitor to an offset voltage which substantially cancels the effect of the voltage shift of another input of the amplifier. For the sake of simplicity, only the amplifier 70 (FIG. 1) is shown in FIG. 13, although the

compensation de décalage selon l'invention puisse corri-  offset compensation according to the invention can corri-

ger séquentiellement plusieurs amplificateurs, comme  sequentially multi amplifiers, such as

décrit ci-dessous.described below.

Le dispositif de compensation de décalage d'amplificateur, tel qu'appliqué à l'amplificateur 70, comprend un élément d'emmagasinage de décalage, tel qu'un condensateur C1, connecté & une première entrée choisie 181 de l'amplificateur. Un circuit 128 d'annulation, connecté par des commutateurs -à la fois à l'élément d'emmagasinage de décalage et à la seconde entrée choisie 183 de l'amplificateur 70, est également  The amplifier offset compensation device, as applied to the amplifier 70, includes an offset storage element, such as a capacitor C1, connected to a first selected input 181 of the amplifier. A cancellation circuit 128, connected by switches to both the offset storage element and the second selected input 183 of the amplifier 70, is also

prévu. Le circuit 182 d'annulation comprend un amplifica-  planned. The cancellation circuit 182 includes an amplification

teur 184 de charge connecté à la seconde entrée de l'amplificateur 70 par l'intermédiaire d'un commutateur A1. Le circuit d'annulation comporte en outre un élément d'emmagasinage temporaire, à savoir un condensateur  Loader 184 is connected to the second input of amplifier 70 via a switch A1. The cancellation circuit further comprises a temporary storage element, namely a capacitor

186, et une série de commutateurs B, D et E qui connec-  186, and a series of switches B, D and E which connects

tent le condensateur 186 à l'amplificateur 184 de charge, comme décrit cidessous. Des commutateurs supplémentaires G1 et H1 connectent l'amplificateur 184 de charge à un circuit de charge qui règle la tension emmagasinée  Attempt capacitor 186 to charge amplifier 184, as described below. Additional switches G1 and H1 connect the charge amplifier 184 to a charging circuit which regulates the stored voltage.

sur le condensateur C1.on the capacitor C1.

Le signal IA2 du courant de ligne est appliqué à l'entrée à inversion 183 de l'amplificateur 70, qui est de façon idéale une terre virtuelle. Tout décalage de tension dans l'amplificateur 70 apparaît initialement sous la forme d'une tension à l'entrée à inversion 183. Lorsque le condensateur C1 est chargé, la tension appliquée à l'entrée 183 à inversion diminue jusqu'à  The signal IA2 of the line current is applied to the inverting input 183 of the amplifier 70, which is ideally a virtual ground. Any voltage shift in the amplifier 70 initially appears as a voltage at the inverting input 183. When the capacitor C1 is charged, the voltage applied to the inverting input 183 decreases to

ce qu'une condition virtuelle de terre soit atteinte. La différence entre la tension de compensation Vcomp ap-  what a virtual land condition is reached. The difference between the compensation voltage Vcomp ap-

c ompc omp

pliquée à C1 et le décalage de tension réelle de l'ampli-  plotted at C1 and the actual voltage offset of the amplifier

ficateur 70 est appelée tension d'erreur V qui appa-  The indicator 70 is called the error voltage V which appears

err rait à l'entrée 183. Le but du dispositif de compensation de décalage selon l'invention est de réduire jusqu'à  erroneous at the entrance 183. The purpose of the offset compensation device according to the invention is to reduce up to

un minimum la tension d'erreur Vr.a minimum error voltage Vr.

err Le dispositif de compensation de décalage comprend des moyens de commande destinés à assumer  err The offset compensation device comprises control means intended to assume

les fonctions indiquées dans le cadre 190. Essentielle-  the functions indicated in box 190. Essential-

ment, le dispositif de commande manoeuvre les commutateurs A1, B, D, E, G1 et H1 pour produire une série de périodes de transfert et de charge de façon séquentielle. Durant une période initiale de transfert, les commutateurs Ai, B et D sont fermés et les commutateurs E, Gl et Hl sont ouverts. Le commutateur Ai étant fermé, la  The controller operates the switches A1, B, D, E, G1, and H1 to produce a series of transfer and load periods sequentially. During an initial transfer period, the switches A 1, B and D are closed and the switches E, G 1 and H 1 are open. The switch Ai being closed, the

tension Verr est appliquée à l'entrée directe de l'ampli-  Verr voltage is applied to the direct input of the amplifier.

ficateur de charge 184 qui est monté en amplificateur à gain unitaire. Le commutateur B, qui est fermé pendant les périodes de transfert, établit une connexion de réaction entre la sortie 192 de l'amplificateur de charge 184 et l'entrée directe 226. Une première borne 228 du condensateur 186 d'emmagasinage temporaire est également connectée à l'entrée à inversion 226. Le commutateur D, lorsqu'il est fermé, connecte une seconde borne 230 du condensateur 186 à la masse. Ainsi, pendant la période de transfert, la tension Verr apparait à la sortie 192 de l'amplificateur et est emmagasinée sur le condensateur 186 d'emmagasinage temporaire, ainsi que le décalage de tension de l'amplificateur  charging indicator 184 which is mounted as a unity gain amplifier. The switch B, which is closed during the transfer periods, establishes a feedback connection between the output 192 of the charge amplifier 184 and the direct input 226. A first terminal 228 of the temporary storage capacitor 186 is also connected. at the inverting input 226. The switch D, when closed, connects a second terminal 230 of the capacitor 186 to ground. Thus, during the transfer period, the voltage Verr appears at the output 192 of the amplifier and is stored on the capacitor 186 for temporary storage, as well as the voltage offset of the amplifier.

de charge 184 (Voffst-Amp 184).charge 184 (Voffst-Amp 184).

Pendant une période de charge suivante, le dispositif de commande 190 ouvre les commutateurs Al, B et D et ferme les commutateurs E, G1 et H1. Ceci sert à déconnecter la seconde borne 230 du condensateur 186 de la masse et à la connecter à la sortie 192 de  During a subsequent charging period, the controller 190 opens the switches A1, B and D and closes the switches E, G1 and H1. This serves to disconnect the second terminal 230 of the capacitor 186 from the ground and to connect it to the output 192 of

l'amplificateur, dans une seconde boucle de réaction.  the amplifier, in a second feedback loop.

Le résultat est qu'une tension -Verr apparaît à la err sortie 192 de l'amplificateur. Le décalage interne  The result is that a -Verr voltage appears at output 192 of the amplifier. Internal offset

de l'amplificateur de charge 184 (Voffst Amp 184) est an-  of the charge amplifier 184 (Voffst Amp 184) is

nulé par la valeur égale et opposée de la composante -Voffst Amp 184 qui est appliquée à la sortie 192 et  offset by the equal and opposite value of the -Voffst Amp 184 component that is applied at output 192 and

qui provient du condensateur 186. La fermeture du commu-  from the capacitor 186. The closure of the

tateur G1 et l'ouverture du commutateur A1 pendant la période de charge provoquent également l'application de la tension V comp, présente aux bornes du condensateur C1 d'emmagasinage de décalage, à l'entrée directe de  G1 and the opening of the switch A1 during the charging period also cause the application of the voltage V comp, present across the capacitor C1 shift storage, to the direct input of

l'amplificateur de charge 184. La tension -V rr étant pré-  the charge amplifier 184. The voltage -V rr being pre-

sente à la sortie 192 de l'amplificateur de charge et la tension Vcmp étant appliquée à son entrée (pendant comp la période de charge), un courant -Ierr est établi err à travers l'impédance 224 et le commutateur H1 qui règle la tension Vcmp dans le sens nécessaire pour comp réduire la tension Verr lors de la période de transfert suivante. La figure 14 illustre le fonctionnement  At the output 192 of the charge amplifier and the voltage Vcmp being applied to its input (during the charging period), a current -Ierr is set err through the impedance 224 and the switch H1 which regulates the voltage. Vcmp in the direction needed to comp reduce the Verr voltage during the next transfer period. Figure 14 illustrates the operation

du dispositif de compensation de décalage lors de condi-  of the offset compensation device in conditions of

tions de mise en marche. En supposant que la tension Voffst-Amp 70 représente le décalage le tension entre les entrées de l'amplificateur 70 et que la charge appliquée au condensateur C1 (Vcomp) est initialement nulle, la tension Verr, pendant la période de transfert initiale, est égale à VoffstAmp 70' Pendant la période de charge suivante, une tension Verr apparaît à la sortie 192 de l'amplificateur. Un courant -Ierr est alors err appliqué au condensateur 186, augmentant la valeur de Vcomp. La tension Vcomp appliquée au condensateur C1 est destinée à réduire sensiblement l'erreur de décalage de l'amplificateur 70 jusqu'à la période de transfert suivante. Les valeurs de la résistance 224 et du condensateur C1 sont choisies de façon à produire un courant -Ierr qui ne modifie pas excessivement la un cu rat -errqunemdfeaseesimntl tension appliquée au condensateur C1 pendant toute période de charge unique. Le condensateur C1 ne se charge donc pas à la tension complète de décalage pendant  start-up procedures. Assuming that the voltage Voffst-Amp 70 represents the voltage offset between the inputs of the amplifier 70 and that the load applied to the capacitor C1 (Vcomp) is initially zero, the voltage Verr, during the initial transfer period, is equal At VoffstAmp 70 'During the next charging period, a voltage Verr appears at the output 192 of the amplifier. A current -Ierr is then err applied to the capacitor 186, increasing the value of Vcomp. The voltage Vcomp applied to the capacitor C1 is intended to substantially reduce the offset error of the amplifier 70 to the next transfer period. The values of the resistor 224 and the capacitor C1 are chosen to produce an I-current which does not excessively change the temperature of the voltage applied to the capacitor C1 during any single charge period. Capacitor C1 therefore does not charge at the full offset voltage during

les tous premiers cycles de transfert et de charge.  the very first transfer and charge cycles.

Lorsque Vcomp approche de Voffst-Amp 70), la tension Verr diminue de plus en plus. Finalement Verr approche d'une valeur minimale stable suffisante pour compenser les courants de fuite et autres signaux transitoires présents dans le circuit. A ce stade, les erreurs de  When Vcomp approaches Voffst-Amp 70), the Verr voltage decreases more and more. Finally, Verr approaches a stable minimum value sufficient to compensate for the leakage currents and other transient signals present in the circuit. At this point, errors in

décalage sont pratiquement éliminées.  offset are virtually eliminated.

Des périodes suivantes de transfert et de charge peuvent soit suivre immédiatement les périodes précédentes de transfert et de charge, soit en être espacées par une temporisation. Dans la forme préférée de réalisation, o d'autres amplificateurs font l'objet d'une compensation de décalage à l'aide du même circuit 182 d'annulation, les pér:.odes de transfert et de charge associées à des amplificateurs quelconques sont espacées d'intervalles de temps prédéterminés. En référence a la figure 14, la période de transfert suivante présente une tension Verr qui est plus petite, comme indiqué err en 222. Comme précédemment, Verr est d'abord emmagasiné err sur un condensateur 186 puis, pendant la période de  Subsequent transfer and charge periods can either immediately follow the previous transfer and charge periods, or be delayed by a delay. In the preferred embodiment, where other amplifiers are offset compensated by the same cancellation circuit 182, the transfer and charge states associated with any amplifiers are spaced apart by predetermined time intervals. With reference to FIG. 14, the following transfer period has a voltage Verr which is smaller, as indicated by err 222. As before, Verr is first stored err on a capacitor 186 and then, during the period of

charge suivante, il apparaît à la sortie 192 de l'ampli-  next charge, it appears at output 192 of the amplifier

ficateur de charge une tension -V. Pendant cette err période de charge, le courant -Ierr est additionné err à la charge du condensateur Ci, ce qui réduit davantage l'amplitude de Verr pendant la période de transfert suivante. Au cours des cycles qui suivent, la tension Vcomp appliquée au condensateur C1 approche du décalage réel de tension de l'amplificateur 70, réduisant la  charging indicator a voltage -V. During this charging period, the -Ierr current is added to the load of the capacitor Ci, which further reduces the Verr amplitude during the next transfer period. During the following cycles, the voltage Vcomp applied to the capacitor C1 approaches the actual voltage offset of the amplifier 70, reducing the

tension Verr pratiquement à zéro.Voltage Lock virtually to zero.

err Le dispositif de compensation de décalage décrit ci-dessus en ce qui concerne l'amplificateur 70 peut compenser de façon similaire le décalage de  The offset compensation device described above with respect to the amplifier 70 can similarly compensate for the offset of

plusieurs éléments amplificateurs. La figure 15 repré-  several amplifying elements. Figure 15 shows

sente la forme préférée de réalisation du dispositif de compensation de décalage utilisé pour compenser le décalage de cinq amplificateurs différents. Les cinq amplificateurs dont le décalage doit être compensé par le dispositif du système de mesure sont les suivants:  This is the preferred embodiment of the offset compensation device used to compensate for the offset of five different amplifiers. The five amplifiers whose offset must be compensated by the measuring system device are as follows:

l'amplificateur 70 de gain du signal de courant, l'ampli-  the gain amplifier 70 of the current signal, the amplifier

ficateur 74 d'inversion du signal de courant, l'amplifi-  current signal inversion flag 74, the amplifier

cateur 46 d'intégration du premier modulateur, l'amplifi-  integrator 46 of the first modulator, the amplification

* cateur 108 d'intégration du convertisseur de sortieconverter 108 output converter integration

de la puissance active, et l'amplificateur 180 d'intégra-  of the active power, and the amplifier 180 of integra-

tion du convertisseur de sortie VARS/Q. Chacun des amplificateurs est analogue à l'amplificateur 70 de gain décrit en regard de la figure 13, par le fait que tous ces amplificateurs possèdent des entrées à inversion virtuellement à la masse, auxquelles un signal est appliqué. Chacun de ces amplificateurs comporte des éléments respectifs d'emmagasinage à décalage, à savoir des condensateurs C1 à C5. Les entrées directes des amplificateurs sont connectées à l'amplificateur  output converter VARS / Q. Each of the amplifiers is analogous to the gain amplifier 70 described with reference to FIG. 13, in that all of these amplifiers have virtually ground-inverted inputs to which a signal is applied. Each of these amplifiers comprises respective elements of offset storage, namely capacitors C1 to C5. The direct inputs of the amplifiers are connected to the amplifier

184 de charge du circuit 182 d'annulation par l'intermé-  184 charging circuit 182 canceling through

diaire de commutateurs respectifs A1 à A5, comme montré sur la figure 15. Des paires de commutateurs équivalents à G1 et Hl de la figure 13, a savoir G1 à G5 et H1 à H5, connectent l'amplificateur de charge 184 aux condensateurs d'emmagasinage de décalage respectifs  respective pairs of switches A1 to A5, as shown in FIG. 15. Pairs of switches equivalent to G1 and H1 of FIG. 13, namely G1 to G5 and H1 to H5, connect the charge amplifier 184 to the capacitors of FIG. respective offset storage

des amplificateurs.amplifiers.

Un circuit unique 182 d'annulation emmagasine  A unique 182 cancellation circuit stores

la tension d'erreur et charge le condensateur d'emmagasi-  the error voltage and charge the storage capacitor

nage de décalage de chaque amplificateur en utilisant la séquence décrite ci-dessous. Pour plus de clarté, le circuit de commande des divers commutateurs montrés sur la figure 15 est supprimé. Un contrôleur classique de tout type convenable peut être utilisé pour commander les commutateurs conformément au diagramme des temps illustré sur la figure 16. Le contrôleur ferme d'abord les commutateurs A1, B et D pendant une période de transfert initiale pour l'amplificateur 70, puis ouvre les commutateurs A1, B et D et ferme les commutateurs E, G1 et H1 pendant une période de charge. Le contrôleur établit ensuite des périodes successives supplémentaires  offset of each amplifier using the sequence described below. For clarity, the control circuit of the various switches shown in Fig. 15 is removed. A conventional controller of any suitable type may be used to control the switches according to the timing diagram shown in Fig. 16. The controller first closes switches A1, B and D during an initial transfer period for amplifier 70, then opens switches A1, B and D and closes switches E, G1 and H1 during a charging period. The controller then establishes additional successive periods

de transfert et de charge pour chacun des autres amplifi-  transfer and charge for each of the other amplifi-

cateurs devant faire l'objet d'une compensation de décalage. Après la période de charge de l'amplificateur 70, la période de transfert de l'amplificateur 74 commence, le contrôleur fermant les commutateurs A2, D et B puis ouvrant ces commutateurs et fermant les commutateurs E, G2 et H2 pendant la période de charge  which must be offset. After the charge period of the amplifier 70, the transfer period of the amplifier 74 begins, the controller closing the switches A2, D and B and then opening these switches and closing the switches E, G2 and H2 during the charging period

suivante. Dans le cas de l'amplificateur 46, les commuta-  next. In the case of the amplifier 46, the switches

teurs A3, B et D sont fermés pendant la période de transfert et les commutateurs E, G3 et H3 sont fermés pendant la période de charge. Pour l'amplificateur 108, les commutateurs A4, B et D sont fermés pendant la période de transfert et les commutateurs E, G4 et H4 sont fermés pendant la période de charge. Enfin, pour l'amplificateur 180, les commutateurs AS, B et D sont fermés pendant la période de transfert et les commutateurs E, G5 et H5 sont fermés pendant la période  A3, B and D are closed during the transfer period and the switches E, G3 and H3 are closed during the charging period. For the amplifier 108, the switches A4, B and D are closed during the transfer period and the switches E, G4 and H4 are closed during the charging period. Finally, for the amplifier 180, the switches AS, B and D are closed during the transfer period and the switches E, G5 and H5 are closed during the period

de charge.charge.

Apres qu'une période de transfert et de charge a été achevée pour un amplificateur, tous les commutateurs associés à cet amplificateur, à savoir les commutateurs A, G et H, sont laissés en position ouverte. La charge emmagasinée sur les condensateurs respectifs d'emmagasinage de charge reste jusqu'à ce que la séquence du contrôle produise une nouvelle période  After a transfer and charging period has been completed for an amplifier, all switches associated with that amplifier, namely switches A, G and H, are left in the open position. The charge stored on the respective charge storage capacitors remains until the control sequence produces a new period.

de charge associée à ce condensateur. Bien qu'une certai-  charge associated with this capacitor. Although some

ne diminution de la charge se produise, les erreurs dues à la compensation de la tension sont sensiblement réduites pour chacun des amplificateurs. La fréquence à laquelle le contrôle ouvre et ferme les commutateurs associés au. dispositif de compensation de décalage  As no load reduction occurs, errors due to voltage compensation are significantly reduced for each of the amplifiers. The frequency with which the control opens and closes the switches associated with the. offset compensation device

est une question de choix, mais elle peut être sensible-  is a question of choice, but it can be sensitive-

ment inférieure à la fréquence des horloges associées  less than the frequency of the associated clocks

au système de mesure.to the measuring system.

Le dispositif de compensation de décalage décrit peut être utilisé pour corriger des erreurs de décalage dans tout nombre d'éléments amplificateur associés à un système de mesure. Un circuit unique d'annulation tel que le circuit 182 peut être connecté séquentiellement jusqu'à N éléments amplificateurs et à leurs éléments d'emmagasinage associés au cours  The offset compensation device described may be used to correct offset errors in any number of amplifier elements associated with a measurement system. A single cancellation circuit such as circuit 182 may be connected sequentially to N amplifying elements and their associated storage elements during

d'une séquence de périodes de transfert et de charge.  a sequence of transfer and load periods.

Un tel dispositif de compensation de décalage est écono-  Such an offset compensation device is economically

mique et il convient idéalement à l'utilisation de circuits intégrés de technologie CMOS o des erreurs de décalage peuvent poser des problèmes. Bien qu'étant décrit dans son application au système de mesure selon l'invention, le dispositif de compensation de décalage peut être appliqué aussi bien à d'autres types de circuits de mesure de puissance utilisant des amplificateurs opérationnels. Un tel circuit de mesure peut comprendre, par exemple, tous moyens convenables pour multiplier les signaux analogiques représentant le courant et la tension, ainsi que tout convertisseur ou circuit convenable de filtrage destiné à produire un signal de sortie à partir du signal produit. En supposant que le système de mesure utilise jusqu'à N éléments amplificateurs dans ses divers composants, le dispositif de compensation de décalage selon l'invention peut éliminer sensiblement les erreurs de décalage de la  It is ideally suited to the use of CMOS integrated circuits where offset errors can be problematic. Although described in its application to the measuring system according to the invention, the offset compensation device can be applied to other types of power measuring circuits using operational amplifiers. Such a measurement circuit may comprise, for example, any means suitable for multiplying the analog signals representing the current and the voltage, as well as any converter or suitable filtering circuit intended to produce an output signal from the product signal. Assuming that the measurement system uses up to N amplifier elements in its various components, the offset compensation device according to the invention can substantially eliminate the offset errors of the

manière décrite ci-dessous.as described below.

Les N éléments amplificateurs comprennent chacun plusieurs entrées. Une première entrée choisie de l'un quelconque de ces amplificateurs est l'entrée destinée à recevoir une tension de compensation pour  The N amplifier elements each comprise several inputs. A first selected input of any of these amplifiers is the input for receiving a compensation voltage for

la correction du décalage de tension. N éléments d'emma-  the correction of the voltage offset. N elements of emma-

gasinage de décalage, tels que des condensateurs, sont également prévus. L'un des N éléments d'emmagasinage de décalage est connecté à la première entrée choisie de chacun des N éléments amplificateurs. Les éléments d'emmagasinage de décalage reçoivent des tensions de compensation qui réduisent sensiblement l'erreur de décalage à une autre entrée de l'élément amplificateur à laquelle elle est appliquée, l'autre entrée étant désignée la seconde entrée choisie. Toute différence entre la tension de compensation appliquée à l'élément d'emmagasinage de décalage et le décalage de tension de l'élément amplificateur est une tension d'erreur qui apparaît à la seconde entrée choisie de l'élément amplificateur. Un circuit d'annulation tel que le circuit 182 est également prévu pour le système de mesure de puissance. Le circuit d'annulation peut être connecté successivement à chacun des N éléments amplificateurs et à l'élément d'emmagasinage de décalage qui lui est  Offset gas, such as capacitors, are also provided. One of the N shift storage elements is connected to the first selected input of each of the N amplifier elements. The offset storage elements receive compensation voltages that substantially reduce the offset error to another input of the amplifier element to which it is applied, the other input being referred to as the second input selected. Any difference between the compensation voltage applied to the offset storage element and the voltage offset of the amplifier element is an error voltage that occurs at the second selected input of the amplifier element. A cancellation circuit such as circuit 182 is also provided for the power measurement system. The cancellation circuit can be successively connected to each of the N amplifier elements and to the offset storage element which is

associé. Dans la description qui suit, l'élément amplifi-  associated. In the following description, the amplifying element

cateur auquel le circuit d'annulation est connecté, y compris son élément d'emmagasinage associé, est appelé l'élément amplificateur choisi. De la même manière  which the cancellation circuit is connected to, including its associated storage element, is called the selected amplifier element. In the same way

que dans le système décrit ci-dessus, le circuit d'annu-  that in the system described above, the cancellation circuit

lation est d'abord connecté à la seconde entrée de l'élément amplificateur choisi, pendant une période de transfert intermittente. Le circuit d'annulation est ensuite connecté à l'élément d'emmagasinage de décalage associé & l'élément amplificateur choisi pendant la période de charge intermittente suivant la période de transfert. Un dispositif de commande connecte ensuite le circuit d'annulation séquentiellement aux N éléments amplificateurs restants pour établir des périodes de transfert et de charge pour chacun de ces éléments amplificateurs. La séquence est répétée de façon continue, de manière que tous les éléments amplificateurs soient soumis à une compensation de décalage et les erreurs de décalage du système de mesure soient sensiblement  The section is first connected to the second input of the selected amplifier element during an intermittent transfer period. The cancellation circuit is then connected to the offset storage element associated with the selected amplifier element during the intermittent charge period following the transfer period. A controller then connects the cancellation circuit sequentially to the remaining N amplifier elements to establish transfer and charge periods for each of these amplifier elements. The sequence is continuously repeated so that all the amplifier elements are offset compensated and the offset errors of the measurement system are substantially

éliminées.eliminated.

Grâce & la présence du dispositif de compen-  Thanks to the presence of the compensation device

sation de décalage décrit ci-dessus, le système de mesure selon l'invention mesure la puissance avec un  In the above-described shift arrangement, the measuring system according to the invention measures the power with a

degré élevé de précision sur une large gamme dynamique.  high degree of accuracy over a wide dynamic range.

La nécessité d'utiliser des amplificateurs sans erreurs ou étalonnés, d'un coût relativement élevé, est éliminée,  The need to use error-free or calibrated amplifiers of a relatively high cost is eliminated,

ce qui rend le système de mesure relativement bon marché.  which makes the measurement system relatively cheap.

Le système produit des affichages parallèles en continu de la puissance, & la fois en watts et en VARS ou Q. Etant donné que le signal de sortie du modulateur 30 est commandé avec précision aux premiers intervalles d'horloge, il est possible de manipuler le signal à l'aide d'une logique numérique. Un registre à décalage  The system produces continuous parallel displays of power, both in watts and in VARS or Q. Since the output signal of the modulator 30 is precisely controlled at the first clock intervals, it is possible to manipulate the signal using digital logic. A shift register

peut être commodément utilisé pour introduire la tempori-  can be conveniently used to introduce the temporality

sation nécessaire a la production d'un déphasage appro-  necessary to produce an appropriate phase shift

prié pour les mesures en VARS et Q. En choisissant simplement l'étage approprié dans le registre à décalage, on peut ajuster le retard appliqué au signal modulé afin de produire le signal de sortie souhaité (VARS ou Q. 50 ou 60 Hz). L'invention évite donc les dispositifs  Required for VARS and Q measurements. By simply selecting the appropriate stage in the shift register, the delay applied to the modulated signal can be adjusted to produce the desired output signal (VARS or Q. 50 or 60 Hz). The invention thus avoids the devices

analogiques accordés de décalage de phase pour la produc-  analogous phase shifting for the production of

tion du retard de tension souhaité. Etant donné que le signal de sortie du modulateur peut être appliqué  the desired voltage delay. Since the output signal of the modulator can be applied

à la fois à un convertisseur de puissance et à un conver-  to both a power converter and a conver-

tisseur VARS/Q, des lectures simultanées peuvent être effectuées à l'aide d'un seul modulateur. Le système produit en outre des signaux numériques de sortie pour chaque polarité de l'énergie parcourant la ligne. Une information maximale est donc obtenue avec un degré  VARS / Q weaver, simultaneous readings can be performed using a single modulator. The system also produces digital output signals for each polarity of energy traveling along the line. Maximum information is therefore obtained with a degree

de précision élevé, d'une manière efficace et économique.  high precision, in an efficient and economical way.

La figure 17 représente une partie d'une autre variante du modulateur qui est sensiblement plus  FIG. 17 represents a part of another variant of the modulator which is substantially more

simple que la forme de réalisation du modulateur repré-  simple that the embodiment of the modulator represents

senté en 30 sur la figure 2. Dans cette forme de réalisa-  30 in Figure 2. In this form of realization,

tion, un condensateur 44 est monté entre le noeud 36  tion, a capacitor 44 is mounted between the node 36

de sommation et la masse. Le condensateur 34 sert d'inté-  of summation and mass. Capacitor 34 serves as the

grateur de modulation. L'entrée d'inversion d'un compara-  modulation scratcher. The inversion entry of a comparator

teur 50 est également connecté au noeud 36 alors que l'entrée directe est connectée à la masse. Le comparateur  The driver 50 is also connected to the node 36 while the direct input is connected to ground. The comparator

50 produit un signal de commande en réponse à des varia-  50 produces a control signal in response to variances

tions de tension appliquées au noeud 36 qui est relié à un circuit bistable 52. Ce dernier est utilisé pour commander deux commutateurs qui appliquent un signal  voltage applied to the node 36 which is connected to a bistable circuit 52. The latter is used to control two switches which apply a signal

de réaction au noeud 36 comme décrit ci-après.  at the node 36 as described below.

Les figures 18A à 18E illustrent plusieurs  Figures 18A to 18E illustrate several

signaux produits par le modulateur de la figure 17.  signals produced by the modulator of Figure 17.

Un signal d'entrée VL est représenté sur la figure 18A. Il est évident que, dans' des applications à la mesure de puissance sur des courants alternatifs, la tension VL est sinusoïdale. Initialement, le commutateur 58 est supposé être fermé, et un courant de référence  An input signal VL is shown in Fig. 18A. It is evident that in power measurement applications on AC currents the voltage VL is sinusoidal. Initially, the switch 58 is supposed to be closed, and a reference current

négatif est appliqué au noeud 36 de sommation par l'in-  negative is applied to the summation node 36 by the

termédiaire de la résistance 40. Les valeurs de V1-  of resistance 40. The values of V1-

et de la résistance 40 sont choisies de façon à produire un courant IF qui est grand par rapport au signal d'entrée IA1. Le courant Idiff possède donc une valeur nette  and resistor 40 are selected to produce an IF current which is large relative to the input signal IA1. The current Idiff therefore has a net worth

négative, le courant provenant du condensateur 44.  negative, the current from the capacitor 44.

Par conséquent, le signal intégré de tension de différence  Therefore, the integrated difference voltage signal

diminue initialement, comme montré sur la figure 18C.  initially decreases, as shown in Figure 18C.

L'horloge 56 produit un signal tel que montré sur la figure 18B. Le circuit bistable 52 est commandé par le flanc avant de chaque impulsion d'horloge à progression croissante. A l'impulsion d'horloge a, le signal intégré de différence de la figure 18C n'est pas encore passé par le seuil du comparateur 50, de sorte que la sortie Q reste basse et la sortie Q haute et que le signal de différence continue sa décroissance par intégration. Etant donné que le signal de différence est appliqué à l'entrée d' inversion du comparateur  Clock 56 produces a signal as shown in FIG. 18B. The bistable circuit 52 is controlled by the leading edge of each progressively increasing clock pulse. At the clock pulse a, the difference integrated signal of FIG. 18C has not yet passed through the threshold of the comparator 50, so that the Q output remains low and the Q output high and the difference signal continues its decline by integration. Since the difference signal is applied to the inverting input of the comparator

50, lorsqu'il passe par le seuil, la sortie du compara-  50, when passing through the threshold, the exit of the

teur passe du niveau bas au niveau haut. Le signal de commande montré sur la figure 18D représente le signal de sortie du comparateur 50. Par conséquent, à l'impulsion d'horloge b, le circuit bistable 52 change d'état et la sortie Q passe du niveau bas au niveau haut. Lorsque la sortie Q passe au niveau haut, la sortie Q passe au niveau bas et le commutateur 60 est fermé alors que le commutateur 58 s'ouvre. Un signal positif de référence est alors appliqué au noeud 36 de sommation, provoquant la croissance du signal Idiff intégré jusqu'à l'impulsion d'horloge suivante c. Entre les impulsions d'horloge b et c, le signal intégré de différence passe de nouveau par le niveau de seuil du comparateur 50, faisant passer au niveau bas le premier signal de commande. La sortie Q passe alors au niveau bas à l'impulsion d'horloge suivante, rendant de nouveau négatif le signal de référence appliqué au noeud 36 de sommation. Lorsque la tension VL augmente, la pente du signal de différence change et sa valeur diminue jusqu'à ce que le signal passe de nouveau par le niveau de seuil. La sortie Q reste basse jusqu'à  from low to high. The control signal shown in Fig. 18D represents the output signal of the comparator 50. Therefore, at the clock pulse b, the bistable circuit 52 changes state and the output Q goes from the low level to the high level. When the Q output goes high, the Q output goes low and the switch 60 is closed while the switch 58 opens. A positive reference signal is then applied to the summing node 36, causing the integrated Idiff signal to grow until the next clock pulse c. Between the clock pulses b and c, the integrated difference signal again passes through the threshold level of the comparator 50, causing the first control signal to go low. The Q output then goes low to the next clock pulse, again negating the reference signal applied to the summing node 36. As the voltage VL increases, the slope of the difference signal changes and its value decreases until the signal again passes through the threshold level. The Q output remains low until

la détection d'un changement du premier signal de comman-  detecting a change in the first control signal

de à l'impulsion d'horloge f. La sortie Q passe alors au niveau haut, faisant de nouveau passer le signal de référence d'une valeur négative à une valeur positive. Le circuit et le procédé décrits ci-dessus  from the clock pulse f. The Q output then goes high, again passing the reference signal from a negative value to a positive value. The circuit and method described above

fonctionnent à la manière d'un convertisseur delta-  operate in the manner of a delta-converter

moins-sigma dans lequel seule la différence entre les  less-sigma in which only the difference between

signaux d'entrée et de référence est intégrée et mesurée.  Input and reference signals are integrated and measured.

Le circuit maintient toujours le signal intégré de différence autour du niveau de seuil du comparateur 50. La sortie Q du circuit bistable 52 est choisie en tant que premier signal de sortie ayant un niveau moyen ou une amplitude moyenne, avec le temps, qui  The circuit always maintains the integrated difference signal around the threshold level of the comparator 50. The Q output of the bistable circuit 52 is selected as the first output signal having a mean level or an average amplitude, over time, which

est proportionnel à l'amplitude de VL.  is proportional to the amplitude of VL.

La figure 19 représente un circuit modulateur analogue à celui de la figure 17, qui comporte une  FIG. 19 represents a modulator circuit analogous to that of FIG. 17, which comprises a

variante du dispositif de compensation de décalage.  variant of the offset compensation device.

Dans cette forme de réalisation, le comparateur 50, qui est un amplificateur opérationnel, comporte un  In this embodiment, the comparator 50, which is an operational amplifier, has a

dispositif de compensation destiné à éliminer sensible-  compensation device for eliminating

ment toute erreur de décalage résultant d'un décalage de tension existant entre les entrées 306 et 308 de l'amplificateur. Comme décrit précédemment, un décalage de tension est généralement défini comme étant la tension demandée entre les entrées d'un amplificateur pour obtenir zéro en sortie. De façon idéale, un décalage  any offset error resulting from a voltage shift existing between the inputs 306 and 308 of the amplifier. As previously described, a voltage offset is generally defined as the requested voltage between the inputs of an amplifier to obtain zero output. Ideally, an offset

de tension est nul, mais dans la plupart des amplifica-  voltage is zero, but in most amplifiers

teurs opérationnels utilisés en pratique, un décalage de valeur inconnue est habituellement présent. Avec la présente invention, un premier élément d'emmagasinage, tel qu'un condensateur 302, est connecté à l'une des entrées de l'amplificateur, et une tension de décalage  used in practice, an offset of unknown value is usually present. With the present invention, a first storage element, such as a capacitor 302, is connected to one of the inputs of the amplifier, and an offset voltage

sensiblement égale au décalage de tension de l'amplifica-  substantially equal to the voltage offset of the ampli-

teur est emmagasinée sur l'élément d'emmagasinage afin de compenser le décalage de tension. Dans l'exemple montré sur la figure 19, le condensateur 302 est placé sur le trajet électrique entre le noeud 36 de sommation et l'entrée 306 & inversion de l'amplificateur. Il convient de noter que le condensateur 302, de même  It is stored on the storage element to compensate for the voltage shift. In the example shown in Fig. 19, the capacitor 302 is placed on the electrical path between the summing node 36 and the inverting input 306 of the amplifier. It should be noted that the capacitor 302, likewise

que le condensateur 44 et les autres éléments d'emmagasi-  that the capacitor 44 and the other storage elements

nage utilisés dans les formes de réalisation décrites ci-après, représente un type d'élément d'emmagasinage pouvant être utilisé, et que d'autres types d'éléments de circuit, tels que des registres avec des convertisseurs  used in the embodiments described hereinafter, represents a type of storage element that can be used, and that other types of circuit elements, such as registers with converters.

numériques/analogiques et autres, pourraient être utili-  digital / analogue and others, could be used

sés pour les divers éléments d'emmagasinage de la présente invention. Le dispositif de compensation de décalage comprend également une boucle 300 de réaction qui est connectée de façon intermittente, de part et d'autre de l'amplificateur 50, entre l'entrée d'inversion 306 et la sortie de l'amplificateur par l'intermédiaire d'un commutateur C. Lorsque ce dernier est fermé, le décalage de tension apparaît & une faible impédance à l'entrée 306. Pour emmagasiner la tension produite par la boucle de réaction sur le condensateur 302, des commutateurs A et B sont prévus pour déconnecter une extrémité du condensateur du noeud 36 de sommation  for the various storage elements of the present invention. The offset compensation device also comprises a feedback loop 300 which is connected intermittently, on either side of the amplifier 50, between the inverting input 306 and the output of the amplifier by the amplifier. Via a switch C. When the switch is closed, the voltage offset appears at a low impedance at the input 306. To store the voltage produced by the feedback loop on the capacitor 302, switches A and B are provided. to disconnect one end of the capacitor from the summation node 36

et pour la connecter & la masse commune 305.  and to connect it to the common ground 305.

Les moyens destinés & commander le dispositif de compensation de décalage montré sur la figure 19 comprennent une horloge 56 et la figure 20 illustre la fonction de commande. Le circuit bistable 52 est commandé par le flanc avant de chaque période d'horloge, comme indiqué par des flèches 312. Chaque impulsion  The means for controlling the offset compensation device shown in Fig. 19 includes a clock 56 and Fig. 20 illustrates the control function. The bistable circuit 52 is controlled by the leading edge of each clock period, as indicated by arrows 312. Each pulse

à progression croissante représente une impulsion d'hor-  progressively increasing represents a pulse of hor-

loge. Juste au moment o l'impulsion d'horloge commence à passer du niveau bas au niveau haut, les commutateurs B et C sont à l'état hors et le commutateur A est à l'état en, ce qui signifie que la boucle de réaction contournant l'amplificateur 50 est déconnectée et que  box. Just as the clock pulse starts to go from the low level to the high level, the switches B and C are in the off state and the switch A is in the state in, which means that the feedback loop bypassing amplifier 50 is disconnected and that

le condensateur 302 est connecté au noeud 36 de sommation.  the capacitor 302 is connected to the summing node 36.

Dès que l'impulsion d'horloge commence, les commutateurs B et C passent à l'état en et le commutateur A passe à l'état hors, connectant la boucle de réaction autour  As soon as the clock pulse starts, switches B and C go to state en and switch A goes off, connecting the feedback loop around

de l'amplificateur et connectant une borne du condensa-  of the amplifier and connecting a terminal of the condensa-

teur 302 à la masse. Pendant cette période, appelée la période d'annulation, le décalage de tension +V fft de offst l'amplificateur 50 apparaît à l'entrée 306. ZLa-nt donné que le condensateur 302 est connecté entre l'entrée 306 et la masse, la tension +Voffst est emmagasinée sur le condensateur. Pendant la deuxième moitié de chaque période d'horloge, appelée période de mesure, les commutateurs B et C sont de nouveau hors et le commutateur A est en. L'entrée 308 directe étant à la masse, l'erreur à l'entrée 306 à inversion est la  302 to ground. During this period, called the cancellation period, the voltage offset + V fft offst amplifier 50 appears at input 306. Given that capacitor 302 is connected between input 306 and ground, the voltage + Voffst is stored on the capacitor. During the second half of each clock period, called the measurement period, switches B and C are off again and switch A is in. With the direct input 308 grounded, the error at the inverting input 306 is the

valeur négative du décalage de tension -Voffst. Par con-  negative value of the voltage offset -Voffst. By con-

séquent, le signal étant comparé au niveau de seuil par le comparateur 50, lorsque A est fermé et que B et C sont ouverts, la tension au noeud 36 de sommation est constituée par le signal intégré de différence,  the signal being compared with the threshold level by the comparator 50, when A is closed and B and C are open, the voltage at the summing node 36 is constituted by the integrated difference signal,

plus la tension +Voffst plus la tension -Voffst. Le déca-  plus voltage + Voffst plus voltage -Voffst. The deca-

lage de tension du comparateur 50 est donc annulé et l'erreur, qu'il introduirait autrement dans la mesure  The voltage of the comparator 50 is therefore canceled and the error, which it would otherwise introduce into the measurement.

du seuil, est essentiellement éliminée.  threshold, is essentially eliminated.

Une autre forme de réalisation d'un modula-  Another embodiment of a modula-

teur utilisant un dispositif de compensation de décalage  using an offset compensation device

est montrée sur la figure 21. Dans cette forme de réali-  is shown in Figure 21. In this form of embodiment,

sation, le dispositif 298 de mesure comporte des premier  tion, the measuring device 298 comprises first

et second éléments amplificateurs 328 et 336, respective-  and second amplifier elements 328 and 336, respectively

ment, qui servent de comparateurs et qui sont connectés alternativement entre le noeud 36 de sommation et le  which serve as comparators and which are alternately connected between the summation node 36 and the

circuit bistable 52. Un premier amplificateur 328 com-  bistable circuit 52. A first amplifier 328 comprises

porte une boucle commutable 324 de réaction connectant  carries a switchable 324 feedback loop connecting

sa sortie 330 à son entrée 326 à inversion par l'intermé-  its output 330 at its input 326 inverting through

diaire d'un commutateur D. Un premier élément d'emmagasi-  of a D switch. A first storage element

nage, sous la forme d'un condensateur 316, est monté dans le trajet électrique compris entre le noeud 36 de sommation et l'entrée 320 à inversion par l'intermé- diaire d'un commutateur E. Un trajet est établi entre une borne 318 du condensateur 316 et la masse, par l'intermédiaire d'un commutateur F. Le second élément  The capacitor 316 is mounted in the electrical path between the summing node 36 and the inverting input 320 via a switch E. A path is established between a terminal 318 of the capacitor 316 and the mass, via a switch F. The second element

amplificateur 336 comprend également une boucle commuta-  amplifier 336 also includes a switching loop

ble 332 de réaction montée entre la sortie 338 et l'en-  Reactor 332 mounted between output 338 and the

trée 334 à inversion par l'intermédiaire d'un commutateur G, et un élément d'emmagasinage tel qu'un condensateur 320 est placé sur le trajet électrique entre l'entrée  334 to inversion via a switch G, and a storage element such as a capacitor 320 is placed on the electrical path between the input

334 à inversion et le noeud 36 de sommation, par l'inter-  334 inversion and the summation node 36, through

médiaire d'un commutateur H. Un trajet est établi entre  a switch H. A path is established between

une borne 322 du condensateur 320 et la masse par l'in-  a terminal 322 of the capacitor 320 and the mass by the in-

termédiaire d'un commutateur J. La forme de réalisation de la figure 21  intermediate of a switch J. The embodiment of FIG.

est conçue pour former deux circuits comparateurs paral-  is designed to form two parallel comparator circuits

lèles à compensation de décalage destinés à mesurer  offset compensating leles for measuring

le signal intégré de différence au noeud 36 de sommation.  the integrated difference signal at the summing node 36.

Lorsque les commutateurs E et s ont fermés, le premier élément amplificateur 328 applique le premier signal de commande au circuit bistable 52 et lorsque les commutateurs H et L sont fermés, le second élément amplificateur 336 applique le premier signal de commande au circuit bistable 52. En fermant les commutateurs E, G, J et K et en ouvrant les commutateurs D, F, H et L, on place le premier élément amplificateur 328 en mode de mesure appliquant le signal de commande au circuit bistable 52, et le second amplificateur 336 en mode d'annulation dans lequel le décalage de tension de l'élément amplificateur 336 est emmagasiné sur le condensateur 320. Le stockage de la tension Voffst sur les condensateurs 316 et 320 est réalisé  When the switches E and s have closed, the first amplifier element 328 applies the first control signal to the bistable circuit 52 and when the switches H and L are closed, the second amplifier element 336 applies the first control signal to the bistable circuit 52. By closing the switches E, G, J and K and opening the switches D, F, H and L, the first amplifier element 328 is placed in measurement mode applying the control signal to the bistable circuit 52, and the second amplifier 336 in cancellation mode in which the voltage shift of the amplifier element 336 is stored on the capacitor 320. The storage of the voltage Voffst on the capacitors 316 and 320 is realized

exactement de la même manière qu'avec l'élément amplifi-  in exactly the same way as with the amplifying element

cateur 50 et le condensateur 302 de la forme de réalisa-  50 and the capacitor 302 of the embodiment

tion sur la figure 19. En inversant tous les commutateurs, c'est-à-dire en fermant les commutateurs D, F, H et L et en ouvrant les commutateurs E, G, J et K, on place  19. Inverting all the switches, that is by closing the switches D, F, H and L and opening the switches E, G, J and K, is

l'amplificateur 328 en mode d'annulation et l'amplifica-  amplifier 328 in cancellation mode and the amplification

teur 336 en mode de mesure dans lequel le signal intégré de différence au noeud 36 de sommation est appliqué  336 in measurement mode in which the integrated difference signal at the summation node 36 is applied.

à l'entrée 334 à inversion par l'intermédiaire du conden-  at the inverting input 334 via the capacitor

sateur 320, compensant le décalage de tension de l'ampli-  320, compensating for the voltage shift of the amplifier

ficateur 336 et appliquant un premier signal de commande  336 and applying a first command signal

exempt d'erreur à l'entrée D du circuit bistable 52.  error free at the input D of the bistable circuit 52.

Un avantage de la forme de réalisation montrée sur la figure 21 par rapport à celle de la figure 19 est qu'un amplificateur à compensation de décalage  An advantage of the embodiment shown in Fig. 21 with respect to that of Fig. 19 is that an offset compensation amplifier

est constamment disponible dans son mode de mesure.  is constantly available in its measurement mode.

En outre, la commutation entre les modes de mesure et d'annulation de la forme de réalisation de la figure  In addition, the switching between the measurement and cancellation modes of the embodiment of FIG.

19 apparait à la fréquence de l'horloge 56. Si la fré-  19 appears at the frequency of the clock 56. If the frequency

quence d'échantillonnage, telle que déterminée par la fréquence del'horloge 56, est suffisamment élevée, les éléments amplificateurs qui servent de comparateurs sont incapables de se stabiliser après chaque période d'annulation, et des erreurs sont introduites. La forme de réalisation de la figure 21, qui utilise une logique classique de commande pour manoeuvrer les commutateurs D, E, F, G, H, J et L, représentée par l'élément 340, peut être commandée à une fréquence différente de celle de l'horloge 56. Un diviseur classique de fréquence  the sampling rate, as determined by the clock frequency 56, is sufficiently high, the amplifier elements which serve as comparators are unable to stabilize after each cancellation period, and errors are introduced. The embodiment of Fig. 21, which uses conventional control logic to operate the switches D, E, F, G, H, J and L, represented by the element 340, can be controlled at a frequency different from that of the clock 56. A conventional frequency divider

peut être utilisé pour réduire la fréquence des opéra-  can be used to reduce the frequency of

tions de commande, par exemple.order, for example.

Pour assurer qu'un temps convenable est  To ensure that a suitable time is

prévu pour les amplificateurs dans la forme de réalisa-  intended for amplifiers in the form of

tion de la figure 21 pour qu'ils se stabilisent après chaque période d'annulation, la logique 340 de commande, qui sert de mçyen de commande pour la manoeuvre des commutateurs D, E, F, G, H, J, K et L, prolonge la période de mesure de chaque élément amplificateur afin de laisser le temps pour la stabilisation. La figure 22 est un diagramme des temps montrant les opérations  FIG. 21 to stabilize after each cancellation period, control logic 340, which serves as a control mechanism for the operation of switches D, E, F, G, H, J, K and L. , extends the measurement period of each amplifier element to allow time for stabilization. Figure 22 is a timing chart showing operations

des commutateurs D, E, F, G, H, J, K et L sous la com-  switches D, E, F, G, H, J, K and L under the

mande de la logique 340. Les commutateurs K et L, qui connectent les sorties des premier et second éléments amplificateurs, respectivement, au circuit bistable 52, sont commandés en déphasage l'un par rapport à l'autre. Le commutateur K est fermé la moitié du temps et ouvert l'autre moitié du temps, et le commutateur L est ouvert pendant que le commutateur K est fermé, et vice versa. En plus de commander les commutateurs qui connectent les amplificateurs au circuit bistable 52, la logique 340 de commande commande également les commutateurs qui déterminent les périodes d'annulation  The switches K and L, which connect the outputs of the first and second amplifier elements, respectively, to the bistable circuit 52, are controlled in phase shift with respect to one another. The switch K is closed half the time and open the other half of the time, and the switch L is open while the switch K is closed, and vice versa. In addition to controlling the switches that connect the amplifiers to the flip-flop 52, the control logic 340 also controls the switches that determine the cancellation periods.

et de mesure des amplificateurs 328 et 336. Les commuta-  and measuring amplifiers 328 and 336. The switches

teurs D, E et F servent à connecter une boucle de réac-  D, E and F are used to connect a feedback loop.

tion entourant l'amplificateur 328 et à connecter une borne 318 du condensateur 316 à la masse, exactement de la même manière que dans la forme de réalisation de la figure 19. Les commutateurs G, H et J assument la même fonction pour l'amplificateur 306. Ainsi qu'on peut le voir sur la figure 22, les périodes d'annulation et de mesure de chacun des éléments amplificateurs n'ont pas la même durée. La période d'annulation du premier amplificateur 328, par exemple, commence lorsque  surrounding the amplifier 328 and to connect a terminal 318 of the capacitor 316 to the ground, in exactly the same manner as in the embodiment of FIG. 19. The switches G, H and J assume the same function for the amplifier 306. As can be seen in FIG. 22, the cancellation and measurement periods of each of the amplifying elements do not have the same duration. The cancellation period of the first amplifier 328, for example, begins when

le commutateur K s'ouvre et s'achève avant que le commu-  the switch K opens and ends before the

tateur K se referme. De façon similaire, la période d'annulation du second amplificateur 336 commence lorsque  controller K closes again. Similarly, the cancellation period of the second amplifier 336 starts when

le commutateur L s'ouvre et s'achève avant que le commu-  the switch L opens and ends before the

tateur L se referme. Par conséquent, la période d'annula-  driver L closes again. Consequently, the cancellation period

tion de chaque amplificateur est plus courte que la période de mesure, la différence correspondant à un intervalle prédéterminé. Il en est ainsi afin de laisser le temps aux amplificateurs de se stabiliser avant  Each amplifier is shorter than the measurement period, the difference corresponding to a predetermined interval. This is so to allow amplifiers time to stabilize before

qu'ils soient connectés au circuit bistable 52.  they are connected to the bistable circuit 52.

Il convient de noter que, en plus de laisser un temps supplémentaire pour la stabilisation des ampli- ficateurs avant la connexion du premier ou du second amplificateur au circuit bistable, la logique 340 de commande fonctionne, de par sa nature, plus lentement que l'horloge 56. Ainsi qu'on peut le voir sur la figure 22, le signal d'horloge NRL, qui n'est pas rep:ésenté à  It should be noted that, in addition to allowing additional time for amplifier stabilization prior to connecting the first or second amplifier to the bistable circuit, the control logic 340 operates, by its nature, more slowly than the 56. As can be seen in FIG. 22, the NRL clock signal, which is not shown in FIG.

l'échelle, travaille à une fréquence sensiblement supé-  scale, works at a substantially higher frequency

rieure à celle de l'un quelconque des commutateurs de la figure 21. La logique 340 de commande comprend avantageusement un diviseur de fréquence prévu à cet effet. La forme de réalisation montrée sur la figure  greater than that of any of the switches of FIG. 21. The control logic 340 advantageously comprises a frequency divider provided for this purpose. The embodiment shown in the figure

21 peut donc utiliser une horloge à fréquence relative-  21 can therefore use a relative frequency clock-

ment élevée, par exemple 10 kHz, pour produire un échan-  high, for example 10 kHz, to produce a sample of

tillonnage fréquent et une résolution relativement élevée, tandis que l'annulation et la compensation de décalage des éléments amplificateurs sont effectuées à une fréquence assez basse pour minimiser les erreurs dues à la réponse lente des amplificateurs. Sur la figure 22, les périodes d'annulation sont indiquées  frequent readout and relatively high resolution, while the cancellation and offset compensation of the amplifier elements are performed at a low enough frequency to minimize errors due to the slow response of the amplifiers. In Figure 22, the cancellation periods are indicated

en PA et les périodes de mesure en PM.  in PA and measurement periods in PM.

Le procédé selon l'invention mis en oeuvre par la forme de réalisation de la figure 21 comprend une étape supplémentaire dans l'opération de mesure pour établir une commutation entre les premier et second  The method according to the invention implemented by the embodiment of FIG. 21 comprises an additional step in the measuring operation for establishing a switching between the first and second

éléments amplificateurs 328 et 336, respectivement.  amplifier elements 328 and 336, respectively.

L'étape de compensation consiste à effectuer une mesure avec le premier élément amplificateur et une annulation du second élément amplificateur, puis à effectuer une mesure avec le second élément amplificateur et à annuler le premier élément amplificateur, en un cycle continu, de manière qu'au moins l'un des éléments amplificateurs à compensation de décalage soit connecté constamment au noeud de sommation. Dans la forme oreéférée du orocédé de l'invention, les périodes 'annulation et les périodes de esur- sont dif-f- ens a- Ellas s?-. de,érernce plus lentes que les intervalles d'horloge. En outre, les oériodes d'annulation sont plus courtes que les périodes de mesure pour chaque élément amplificateur,  The compensation step consists of taking a measurement with the first amplifier element and canceling the second amplifier element, then measuring with the second amplifier element and canceling the first amplifier element in a continuous cycle so that at least one of the offset compensating amplifiers is constantly connected to the summing node. In the embodiment of the invention, the cancellation periods and the durations are different. more slower than clock intervals. In addition, the cancellation periods are shorter than the measurement periods for each amplifier element,

conformément au diagra-me des temps de la figure 22.  according to the diagra-me of the times of Figure 22.

La derie ce mesure d'un élerent. amificateur commence avant la fin de la période de mesure de l'autre élément amplificateur afin que toutes erreurs dues à la lenteur de la réponse du comparateur du premier des éléments amplificateurs, lorsqu'il est commuté initialement  The derie this measure of an élent. amimer starts before the end of the measurement period of the other amplifier element so that any errors due to the slowness of the comparator response of the first amplifier elements, when it is initially switched

d'une annulation & une mesure, soient éliminées.  of a cancellation & a measure, be eliminated.

Le fonctionnement de la forme de réalisation de la figure 21 donne les résultats illustrés sur les figures 18A à 18E. En supposant que la tension VL soit telle que montrée à la figure 18A, le signal intégré de différence apparaissant au - noeud 36 de sommation est tel que montré sur la figure 18C. Le premicr signal de commande de la figure 18D et le signal de la sortie  The operation of the embodiment of Fig. 21 gives the results shown in Figs. 18A-18E. Assuming that the voltage VL is as shown in FIG. 18A, the integrated difference signal appearing at the summing node 36 is as shown in FIG. 18C. The first control signal of FIG. 18D and the output signal

Q de la figure 18E ne sont pas affectés par le fonction-  Q of Figure 18E are not affected by the function

nement intermittent et les périodes cycliques d'annula-  intermittently and the cyclical periods of cancellation

tion et de mesure des amplificateurs 328 et 336. La forme de réalisation de la figure 21 offre une plus grande précision à des fréquences d'horloge plus élevées,  The embodiment of FIG. 21 provides greater accuracy at higher clock rates,

mais elle est par ailleurs, du point de vue fonctionne-  but it is also, from the point of view

ment, identique à la forme de réalisation de la figure 19. Le modulateur 30 utilisé dans le système de mesure de la figure 1 peut être également utilisé  identical to the embodiment of FIG. 19. The modulator 30 used in the measuring system of FIG. 1 can also be used

dans d'autres applications o il est nécessaire de pro-  in other applications where it is necessary to

duire des signaux modulés qui sont représentatifs de  to create modulated signals that are representative of

la polarité du signal d'entrée.the polarity of the input signal.

En se réf érent à présent à la figure 23, on peut voir une variante du modulateur qui produit  Referring now to FIG. 23, a variant of the modulator that produces

de tels signaux de sortie. Le signal d'entrée A1 est ap-  such output signals. The input signal A1 is

pliqué au noeud 36 de sommation par l'intermédiaire de la résistance 38;. L'un des deux signaux de référence, qui ont de préférence la même amplitude et qui sont de polarité opposée, est également appliqué au noeud  plicated to the summing node 36 via the resistor 38; One of the two reference signals, which preferably have the same amplitude and which are of opposite polarity, is also applied to the node

de sommation par l'intermédiaire de la résistance 40.  summation via the resistor 40.

Les tensions de référence Vl- et Vl+ sont appliquées  Reference voltages V1- and V1 + are applied

au noeud de sommation par l'intermédiaire de deux commu-  summation node via two commu-

tateurs 58 et 60, respectivement, qui sont commandés par le signal de sortie du modulateur. Les différences instantanées entre le courant d'entrée IAl et le courant  58 and 60, respectively, which are controlled by the output signal of the modulator. The instantaneous differences between the IAl input current and the current

de réaction IF au noeud 36 sont appliquées à un intégra-  IF reaction at node 36 are applied to an integration

teur qui produit une tension en rampe ascendante ou descendante. Le signal intégré est alors comparé à un niveau de seuil par un comparateur 50 qui délivre un signal de commande indiquant si le signal de sortie de l'intégrateur est au-dessus ou au-dessous du niveau de seuil. Le signal de sortie du comparateur 50 est  which produces a rising or falling ramp voltage. The integrated signal is then compared to a threshold level by a comparator 50 which outputs a control signal indicating whether the integrator output signal is above or below the threshold level. The output signal of the comparator 50 is

appliqué à un circuit bistable tel qu'une bascule 52.  applied to a bistable circuit such as a flip-flop 52.

Le circuit bistable change d'état uniquement à des intervalles d'horloge prédéterminés, tels que déterminés par l'horloge 56. Lorsque le signal intégré passe par le niveau de seuil du comparateur 50, les  The bistable circuit changes state only at predetermined clock intervals, as determined by the clock 56. When the integrated signal passes through the threshold level of the comparator 50, the

sorties du circuit bistable 52 changent d'état à l'impul-  bistable circuit outputs 52 change state to impulse

sion d'horloge suivante. La sortie Q du circuit bistable 52, qui porte le premier signal modulé de la présente invention, commande le commutateur 60 qui connecte la tension positive de référence Vl+ au noeud 36 de sommation. La sortie Q, qui est toujours l'inverse de la sortie Q. actionne le commutateur 58, connectant la tension négative de référence Vl- au noeud 36 de sommation. Les commutateurs 58 et 60 sont toujours actionnés en alternance, ce qui signifie que l'un ou l'autre des signaux de référence est toujours appliqué  next clock. The Q output of the bistable circuit 52, which carries the first modulated signal of the present invention, controls the switch 60 which connects the reference positive voltage Vl + to the summing node 36. The Q output, which is always the opposite of the Q output, operates the switch 58, connecting the negative reference voltage V1- to the summing node 36. The switches 58 and 60 are always alternately actuated, which means that one or other of the reference signals is always applied

au noeud 36 de sommation.at the summing node 36.

La sortie Q du circuit bistable 52 est connectée à l'entrée D d'un second circuit bistable 53 et ces deux circuits reçoivent des signaux de la même horloge 56. Etant donné les délais de déclenchement, des changements affectant la sortie Q du circuit bistable 53 suivent toujours ceux affectant la sortie Q du circuit bistable 52, retardés d'une impulsion d'horloge. Une porte ET 350 est également destinée à recevoir les signaux des sorties Q des deux circuits bistables 52  The Q output of the bistable circuit 52 is connected to the input D of a second bistable circuit 53 and these two circuits receive signals of the same clock 56. Given the delay of tripping, changes affecting the Q output of the bistable circuit 53 always follow those affecting the Q output of the bistable circuit 52, delayed by one clock pulse. An AND gate 350 is also intended to receive the signals of the Q outputs of the two bistable circuits.

et 53, ainsi qu'un signal provenant de l'horloge 56.  and 53, as well as a signal from clock 56.

La porte ET est destinée à délivrer un premier signal numérique qui est proportionnel à l'amplitude d'une  The AND gate is intended to deliver a first digital signal which is proportional to the amplitude of a

polarité du signal d'entrée.polarity of the input signal.

Les figures 24A à 24J illustrent le fonction-  Figures 24A-24J illustrate the function

nement des éléments du circuit décrit ci-dessus. Eu supposant, à titre d'exemple, que la forme d'onde de la tension au noeud 32, appliquée à cette variation du modulateur, soit comme illustré à la figure 24A, le signal est converti en un premier signal modulé à la sortie Q du circuit bistable 52, de la manière décrite ci-dessus. La sortie Q du circuit bistable 52 est supposée donner la forme d'onde montrée sur la figure 24D. La sortie de la bascule 56 est représentée par la forme d'onde de la figure 24B. La sortie du second circuit bistable 53 est appelée "sortie Q retardée" et elle est illustrée par la forme d'onde de la figure 24E. La sortie Q retardée est sensiblement égale à  elements of the circuit described above. Assuming, by way of example, that the waveform of the voltage at node 32, applied to this variation of the modulator, is as illustrated in FIG. 24A, the signal is converted into a first modulated signal at the output Q of the bistable circuit 52, as described above. The Q output of the bistable circuit 52 is assumed to give the waveform shown in Fig. 24D. The output of flip-flop 56 is represented by the waveform of FIG. 24B. The output of the second bistable circuit 53 is referred to as the "delayed Q output" and is illustrated by the waveform of FIG. 24E. The delayed Q output is substantially equal to

la sortie Q. mais retardée, dans le temps, d'un interval-  exit Q. but delayed, in time, by an interval

le d'horloge. L'invention nécessite de combiner les sorties Q. Q retardée et un signal d'horloge à une  the clock. The invention requires combining the delayed Q Q outputs and a clock signal with a

porte ET 350 (voir la figure 23).AND gate 350 (see Figure 23).

Bien que cela ne soit pas néccessaire dans ces circuits idéalisés dans lesquels les retards de composants sont inexistants, dans le cas de composants utilisés en pratique, il est préférable d'incorporer  Although this is not necessary in these idealized circuits in which component delays are non-existent, in the case of components used in practice, it is preferable to incorporate

un inverseur 57 entre l'horloge 56 et la porte ET 350.  an inverter 57 between the clock 56 and the AND gate 350.

L'inverseur 57 inverse le signal d'horloge pour donner un signal d'horloge inversé indiqué sur la figure 24C. La raison pour laquelle on applique un signal d'horloge inversé à la porte ET est que des retards de propagation dans les circuits bistables 52 et 53 tendent à donner à leurs signaux de sortie un léger retard par rapport au signal de sortie de l'horloge 56 et à donner ainsi brièvement et simultanément aux trois signaux des états "haut" au mauvais moment. L'absence d'inversion du signal d'horloge entraîne l'apparition d'une pointe étrangère en sortie de la porte ET 350, qui représente une impulsion d'horloge. C'est la raison pour laquelle  Inverter 57 reverses the clock signal to provide an inverted clock signal indicated in FIG. 24C. The reason for applying an inverted clock signal to the AND gate is that propagation delays in the bistable circuits 52 and 53 tend to give their output signals a slight delay with respect to the clock output signal. 56 and thus briefly and simultaneously give the three signals "high" states at the wrong time. The absence of inversion of the clock signal causes the appearance of a foreign tip at the output of the AND gate 350, which represents a clock pulse. This is the reason why

l'inverseur 57 est incorporé dans la forme de réalisa-  the inverter 57 is incorporated in the embodiment of

tion de la figure 23. La forme d'onde résultante produite  Figure 23. The resulting waveform produced

par la porte ET 350 est montrée sur la figure 24F.  by the AND gate 350 is shown in Fig. 24F.

La forme d'onde de la figure 24F est essen-  The waveform of Figure 24F is essentially

tiellement une représentation numérique de la valeur par laquelle le temps pendant lequel la sortie Q est au niveau haut dépasse le temps pendant lequel la sortie Q est au niveau bas. Dans l'exemple de la figure 24F, la forme d'onde ne contient que deux impulsions générées l'une à la suite de l'autre et apparaissant sur le  Usually a numerical representation of the value by which the time during which the Q output is high exceeds the time during which the Q output is low. In the example of FIG. 24F, the waveform contains only two pulses generated one after the other and appearing on the

côté droit de la forme d'onde illustrée. Ces deux impul-  right side of the illustrated waveform. These two impulses

sions coincident approximativement avec la zone dans laquelle l'entrée indiquée sur la figure 24A est le plus négatif. De préférence, la fréquence de l'horloge dépasse notablement les variations du signal analogique  are approximately coincident with the area in which the input shown in Figure 24A is the most negative. Preferably, the frequency of the clock significantly exceeds the variations of the analog signal

d'entrée afin que l'on obtienne des résolutions supé-  to obtain higher resolutions

rieures à celles montrées sur les figures 24A à 24J.  than those shown in Figures 24A-24J.

Cependant, le principe de fonctionnement est exactement le méme. Essentiellement, en combinant un signal modulé retardé au signal modulé d'origine, à l'aide d'une porte ET, on obtient un signal de sortie qui passe au niveau haut uniquement lorsque la sortie Q reste  However, the operating principle is exactly the same. Essentially, by combining a delayed modulated signal with the original modulated signal, using an AND gate, an output signal is obtained that goes high only when the Q output remains

haute pendant au moins deux impulsions d'horloge succes-  high for at least two successive clock pulses

sives. Le signal d'horloge fait délivrer en sortie de la porte ET un train d'impulsions dans lequel les impulsions ont des intervalles qui ne sont pas inférieurs  sive. The clock signal sends at the output of the gate AND a pulse train in which the pulses have intervals which are not inferior.

aux intervalles des impulsions du signal d'horloge.  at the intervals of the pulses of the clock signal.

Dans l'exemple venant d'être décrit, la porte ET délivre des impulsions uniquement lorsque tous les signaux qu'elle reçoit sont au niveau haut. Si la sortie Q est basse pendant deux impulsions d'horloge successives ou plus, ceci ne produit aucun effet sur le signal de sortie de la porte ET 350, car seuls les signaux d'entrée de niveau haut sont mesurés. Par conséquent, la sortie de la porte ET est une représentation de  In the example just described, the AND gate delivers pulses only when all the signals it receives are high. If the Q output is low for two or more successive clock pulses, this has no effect on the output signal of the AND gate 350 because only the high level input signals are measured. Therefore, the output of the AND gate is a representation of

l'amplitude d'une seule polarité du signal d'entrée.  the amplitude of a single polarity of the input signal.

La sortie est en fait un signal redressé sur une demi-  The output is actually a rectified signal on half a

période, représenté sous une forme numérique.  period, represented in numerical form.

Pour produire un signal numérique de sortie proportionnel à l'autre polarité de la forme d'onde d'entrée, la variante du modulateur selon l'invention utilise les signaux des sorties Q des sorties bistables 52 et 53 comme premier et second signaux modulés inverses, respectivement. En supposant les mêmes signaux d'entrée et les mêmes signaux d'horloge que ceux montrés sur les figures 24A à 24J, le signal de la sortie Q présente la forme d'onde illustrée sur la figure 24G. Le circuit bistable 53 produit un signal Q retardé tel que montré sur la figure 24H. Les deux signaux sont appliqués à une seconde porte ET 352 (figure 23) en même temps que le signal d'horloge inversé montré sur la figure 24C. Le signal de sortie de la seconde porte ET 352 présente la forme d'onde de la figure 24I et est appelé second signal numérique. La seconde porte ET est destinée à délivrer un second signal numérique qui contient des impulsions en proportion à l'intervalle de temps pendant lequel un niveau du premier signal modulé inverse l'autre niveau. Lorsque les trois entrées de la porte ET sont au niveau haut, des impulsions sont produites à intervalles qui ne sont pas inférieurs aux intervalles de l'horloge 120. Dans l'exemple décrit, la forme d'onde de la figure 24I représente la composante de polarité positive du signal d'entrée. Ainsi qu'on peut le voir, la position des impulsions correspond approximativement aux zones o le signal d'entrée montré sur la figure 24A est haut. La forme d'onde de la figure 24I constitue  To produce a digital output signal proportional to the other polarity of the input waveform, the variant of the modulator according to the invention uses the signals of the outputs Q of the bistable outputs 52 and 53 as first and second inverse modulated signals. , respectively. Assuming the same input signals and clock signals as those shown in Figs. 24A-24J, the output signal Q has the waveform shown in Fig. 24G. The bistable circuit 53 produces a delayed Q signal as shown in FIG. 24H. Both signals are applied to a second AND gate 352 (Fig. 23) together with the inverted clock signal shown in Fig. 24C. The output signal of the second AND gate 352 has the waveform of Fig. 24I and is called the second digital signal. The second AND gate is for providing a second digital signal which contains pulses in proportion to the time interval during which a level of the first modulated signal reverses the other level. When the three inputs of the AND gate are high, pulses are produced at intervals which are not smaller than the intervals of the clock 120. In the example described, the waveform of FIG. 24I represents the component of positive polarity of the input signal. As can be seen, the pulse position corresponds approximately to the areas where the input signal shown in Fig. 24A is high. The waveform of Figure 24I constitutes

une représentation numérique de l'amplitude des composan-  a numerical representation of the amplitude of

tes des demi-périodes positives du signal d'entrée.  positive half-periods of the input signal.

En revenant à la figure 23, on peut en outre utiliser la présente invention pour produire un signal numérique proportionnel à l'amplitude de la forme d'onde complète du signal d'entrée. Ceci est obtenu par l'application du premier signal numérique sortant de la porte ET 350 et du second signal numérique sortant de la porte ET 352 à une porte OU 351 qui sert d'élément de déclenchement pour combiner les signaux numériques et pour délivrer un signal numérique de sommation montré sur la figure 24J. La forme d'onde de la figure 24J est proportionnelle à l'amplitude du signal d'entrée complet, comprenant les deux polarités, qui est appelée ici "amplitude absolue". Les sorties des portes ET 350 et 352 sont connectées aux entrées de comptage et de décomptage d'un compteur/décompteur 354, de sorte que les nombres d'impulsions positives et d'impulsions négatives peuvent être comparés sur  Returning to FIG. 23, the present invention may further be used to produce a digital signal proportional to the amplitude of the complete waveform of the input signal. This is achieved by applying the first digital signal output from the AND gate 350 and the second digital signal output from the AND gate 352 to an OR gate 351 which serves as a trigger element for combining the digital signals and to provide a signal numerical summation shown in Figure 24J. The waveform of FIG. 24J is proportional to the amplitude of the complete input signal, comprising both polarities, which is referred to herein as "absolute amplitude". The outputs of the AND gates 350 and 352 are connected to the counting and counting inputs of a up / down counter 354, so that the numbers of positive pulses and negative pulses can be compared on

tout intervalle de temps choisi.any time interval chosen.

Il va de soi que de nombreuses modifications peuvent être apportées au système de mesure décrit  It goes without saying that many modifications can be made to the measuring system described

et représenté sans sortir du cadre de l'invention.  and shown without departing from the scope of the invention.

Claims (8)

REVENDICATIONS 1. Dispositif destiné à régler, dans un système de multiplication d'un premier signal par un second signal pour donner un signal produit, la relation de phase entre les premier et second signaux et à donner un signal produit qui est proportionnel à une valeur de produit en relation de phase choisie, le dispositif étant caractérisé en ce qu'il comporte des moyens numériques de décalage (160) destinés-à réaliser un réglage de temps choisi sur au moins l'un des premier et second signaux afin d'établir une relation de phase choisie entre les premier et second signaux, les moyens numériques de décalage comprenant des moyens (160) destinés à retarder un signal appliqué à leur entrée, d'un nombre choisi d'intervalles discrets, afin de produire ledit réglage de temps choisi d'une manière indépendante du signal réglé, et des moyens (82, 86) destinés à multiplier les premier et second signaux l'un par l'autre pour donner un signal produit  A device for adjusting, in a multiplication system of a first signal by a second signal to give a product signal, the phase relationship between the first and second signals and for producing a product signal which is proportional to a value of product in selected phase relation, the device being characterized in that it comprises digital offset means (160) for performing a time adjustment selected on at least one of the first and second signals in order to establish a selected phase relationship between the first and second signals, the digital offset means including means (160) for delaying a signal applied to their input with a selected number of discrete intervals to produce said selected time setting in a manner independent of the set signal, and means (82, 86) for multiplying the first and second signals together to provide a signal produced qui est proportionnel à la valeur du produit des pre-  which is proportional to the value of the product of the mier et second signaux ayant ladite relation de phase choisie.  first and second signals having said selected phase relation. 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un modulateur destiné à moduler n des rem.ier et second signaux pour produire un signal modulé pouvant alterner entre deux niveaux à des intervalles d'horloge prédéterminés, le signal modulé alternant d'une manière qui est proportionnelle à l'un des premier-et second signaux et ce signal2. Device according to claim 1, characterized in that it further comprises a modulator for modulating n rem.ier and second signals to produce a modulated signal that can alternate between two levels at predetermined clock intervals, the signal modulated alternating in a manner that is proportional to one of the first-and second-signals and that signal modulé étant utilisé dans lesdits moyens de multipli-  modulated being used in said multiplier means cation afin de donner le signal produit.  cation to give the signal produced. 3. Dispositif selon la revendication 2, caractérisé en ce que les moyens numériques de décalage reçoivent ledit signal modulé et produisent ledit retard choisi en retardant le signal modulé d'un  3. Device according to claim 2, characterized in that the digital shift means receive said modulated signal and produce said selected delay by delaying the modulated signal of a nombre choisi d'intervalles discrets.  selected number of discrete intervals. 4. Dispositif selon la revendication 3> caractérisé en ce que les intervalles discrets au moyen desquels un signal est retardé par lesdits moyens à retard sont synchronisés avec les intervalles  4. Device according to claim 3, characterized in that the discrete intervals by means of which a signal is delayed by said delay means are synchronized with the intervals. d'horloge du modulateur.clock of the modulator. 5. Dispositif selon la revendication 3.  5. Device according to claim 3. caractérisé en ce que les moyens à retard comprennent un premier registre à décalage (160) qui est commandé par les impulsions d'horloge à des premiers intervalles prédéterminés et choisis afin de retarder le signal  characterized in that the delay means comprises a first shift register (160) which is driven by the clock pulses at first predetermined intervals and selected to delay the signal modula d'un nombre choisi desdits premiers intervalles.  modula a chosen number of said first intervals. 6. Dispositif selon la revendication 5, caracérisé en ce que les premiers intervalles sont  6. Device according to claim 5, characterized in that the first intervals are égaux auxdits intervalles d'horloge du modulateur.  equal to said modulator clock intervals. 7. Dispositif selon la revendication 5, caractérisé en ce que les premiers intervalles sont  7. Device according to claim 5, characterized in that the first intervals are plus courts que les intervalles d'horloge du modulateur.  shorter than the clock intervals of the modulator. 8. Dispositif selon la revendication 3, caractérisé en ce que les moyens à retard comprennent plusieurs registres à décalage (160) commandés par des impulsions d'horloge àdes intervalles prédéterminés choisis, ces registres comprenant un premier registre à décalage commandé par des impulsions d'horloge à des premiers intervalles afin de retarder le signal modulé d'un nombre choisi desdits premiers intervalles, et un second registre à décalage commandé par des impulsions d'horloge à des seconds intervalles plus courts que les premiers intervalles afin de retarder le signal modulé d'une valeur choisie qui estplus courte que l'un des premiers intervalles afin qu'un retard égal à la somme du nombre choisi de premiers et seconds intervalles, puisse être  8. Device according to claim 3, characterized in that the delay means comprise a plurality of shift registers (160) controlled by clock pulses at selected predetermined intervals, these registers comprising a first shift register controlled by pulse pulses. clock at first intervals to delay the modulated signal by a selected number of said first intervals, and a second clock-shift controlled register at second intervals shorter than the first intervals to delay the modulated signal of a chosen value that is shorter than one of the first intervals so that a delay equal to the sum of the selected number of first and second intervals can be appliqué au signal modulé.applied to the modulated signal.