FR2542875A1

FR2542875A1 - Method of addressing the memory in a digital image converter

Info

Publication number: FR2542875A1
Application number: FR8304477A
Authority: FR
Inventors: Christian Lachaize; Jean-Pierre Andrieu; Jean-Pierre Bugnard
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1983-03-18
Filing date: 1983-03-18
Publication date: 1984-09-21
Also published as: FR2542875B1

Abstract

Method of addressing the bulk memory of a digital image converter, in which N points of a radial line specified in polar coordinates after conversion to cartesian coordinates are entered simultaneously in N out of the N<2> storage blocks of the bulk memory 3, these blocks corresponding to N<2> points in a square array of a data block defined in the point-space in question; according to the method, N<2> successive points in the same row of several adjacent data blocks are arranged in N<2> different storage blocks. Application to digital image converters.

Description

PROCEDE D'ADRESSAGE DE LA MEMOIRE
DANS UN TRANSFORMATEUR NUMERIQUE D'IMAGES
La présente invention concerne un procédé d'adressage de la mémoire dans un transformateur numérique d'images. Elle vise également un dispositif de mise en oeuvre d'un tel procédé.MEMORY ADDRESSING PROCESS
IN A DIGITAL IMAGE TRANSFORMER
The present invention relates to a method of addressing the memory in a digital image transformer. It also relates to a device for implementing such a method.

Dans ce qui suit, à l'aide de la figure 1. On va rappeler ce qu'est un transformateur numérique d'images. In what follows, using FIG. 1. We will recall what a digital image transformer is.

Un transformateur numérique d'images a pour rôle essentiel de transformer une image à renouvellement relativement lent en une image du type télévision donc très lumineuse permettant son exploitation en ambiance éclairée. Cette image à renouvellement lent est très généralement une image radar, mais ce peuvent être également des images en provenance d'un sonar, de senseurs infra-rouge, de systèmes d'échographie, que l'on veut visualiser sur des écrans fonctionnant en mode télévision. L'invention se rapporte plus particulièrement à un transformateur numérique d'images associé à un équipement radar. The essential role of a digital image transformer is to transform an image with relatively slow renewal into an image of the television type and therefore very bright, allowing it to be used in a lighted environment. This slow-renewal image is very generally a radar image, but it can also be images from sonar, infrared sensors, ultrasound systems, which we want to view on screens operating in mode. television. The invention relates more particularly to a digital image transformer associated with radar equipment.

Suivant la figure 1, Un transformateur numérique d'images comprend essentiellement un circuit 1, dit d'interface radar qui reçoit les signaux vidéo radar VI conjointement avec des signaux de synchronisation (SY), un circuit 2 de conversion des coordonnées, p, 4 de la vidéo radar en XY, représentation cartésienne sur l'écran de télévision. Les circuits 1 et 2 sont connectés à une mémoire numérique 3, mémoire à accès aléatoire (RAM). Un circuit de rémanence 4 est interposé entre le circuit 1 d'interface radar et la mémoire 3, qui est connectée à un circuit 5 dit de visualisation et lecture mémoire. Le moniteur de télévision 6 est connecté au circuit 5. According to FIG. 1, a digital image transformer essentially comprises a circuit 1, called a radar interface circuit which receives the radar video signals VI together with synchronization signals (SY), a coordinate conversion circuit 2, p, 4 of radar video in XY, Cartesian representation on the television screen. Circuits 1 and 2 are connected to a digital memory 3, random access memory (RAM). A remanence circuit 4 is interposed between the radar interface circuit 1 and the memory 3, which is connected to a so-called memory display and read circuit 5. The television monitor 6 is connected to circuit 5.

Les fonctions des différents circuits d'un TDI sont les suivantes: - le circuit d'interface 1 échantillonne et met sous forme numérique les signaux vidéo qui lui sont appliqués. Il comprend un circuit de compression vidéo permettant l'acquisition en temps réel d'une radiale radar, c'est-à- dire l'acquisition des signaux vidéo reçus par ce radar après émission d'une impulsion de synchronisation SY, pour un angle défini de l'antenne, en rotation par rapport à une origine déterminée, et la lecture de ces signaux vidéo, en temps différé et à une vitesse différente, ceci pour s'adapter aux temps d'accès de la mémoire d'image 3, et à la non disponibilité de cette mémoire pendant les cycles de lecture, prioritaires sur les cycles d'écriture;; - le circuit 2 de conversion des coordonnées polaires en coordonnées cartésiennes permet de calculer l'adresse de chaque élément d'image en coordonnées cartésiennes à partir des informations radar reçues en coordonnées polaires; - la mémoire 3 a une résolution adaptée au standard de télévision utilisé. The functions of the various circuits of a TDI are as follows: - interface circuit 1 samples and digitizes the video signals which are applied to it. It comprises a video compression circuit allowing the acquisition in real time of a radial radar, that is to say the acquisition of the video signals received by this radar after emission of a synchronization pulse SY, for an angle defined antenna, in rotation with respect to a determined origin, and the reading of these video signals, in deferred time and at a different speed, in order to adapt to the access times of the image memory 3, and the unavailability of this memory during the read cycles, which take priority over the write cycles ;; the circuit 2 for converting the polar coordinates into Cartesian coordinates makes it possible to calculate the address of each picture element in Cartesian coordinates from the radar information received in polar coordinates; - memory 3 has a resolution adapted to the television standard used.

Elle peut être par exemple de 1024 lignes de 1024 cases mémoire. A chaque case correspond un point de l'image à visualiser. La luminance de chaque point peut être codée par exemple à l'aide de 3 bits, autorisant 8 niveaux de luminosité pour chaque point. Pour cette mémoire, les phases de lecture télévision et écriture radar sont asynchrones.La lecture est prioritaire et pendant une phase lecture, la conversion est arrêtée; - le circuit 5 de visualisation effectue les opérations suivantes: génération des signaux de synchronisation télévision; lecture simultanée de plusieurs points de la mémoire image de façon à respecter les temps d'accès des circuits utilisés et de permettre l'écriture dans cette même mémoire; conversion numérique, analogique des informations de luminosité lues dans la mémoire image pour générer un signal vidéo télévision analogique destiné au moniteur de télévision associé sur lequel apparaissent les informations visualisées; - le circuit de rémanence 4 a pour rôle de restituer pour des informations données en numérique, pour lesquelles la rémanence n'existe pas, un effet de rémanence comparable à celui qui est produit sur un tube mémoire.Sur un tube en effet, la brillance d'un plot commence à décroître dès qu'il est inscrit. Le circuit de rémanence 4 crée un effet semblable, toutefois avec un retard d'un tour d'antenne et une décroissance de niveau quantifiée à chaque tour.It can be for example 1024 lines of 1024 memory cells. Each box corresponds to a point of the image to be displayed. The luminance of each point can be coded for example using 3 bits, allowing 8 levels of luminosity for each point. For this memory, the television reading and radar writing phases are asynchronous. Reading has priority and during a reading phase, the conversion is stopped; the display circuit 5 performs the following operations: generation of television synchronization signals; simultaneous reading of several points of the image memory so as to respect the access times of the circuits used and to allow writing in this same memory; digital to analog conversion of the brightness information read from the image memory to generate an analog television video signal intended for the associated television monitor on which the displayed information appears; - The remanence circuit 4 has the role of restoring for information given in digital, for which the remanence does not exist, a remanence effect comparable to that produced on a memory tube. of a plot begins to decrease as soon as it is entered. The remanence circuit 4 creates a similar effect, however with a delay of one antenna turn and a quantized decrease in level with each turn.

Dans un transformateur numérique d'images, la mémoire travaille en temps partagé, une partie de ce temps étant consacrée à l'écriture des informations entrantes et le reste consacré à la lecture en ligne des informations qui y ont été mémorisées. Pour occuper le moins possible la mémoire à la lecture il est judicieux de lire simultanément un nombre de points maximum par ligne. En ce qui concerne l'écriture, pour en augmenter la rapidité il est souhaitable d'écrire un nombre maximum de points simultanément. Cette condition est d'autant plus intéressante que dans un radar associé au transformateur, le renouvellement de l'image est rapide et pour certains types de radar, il tend à augmenter. Actuellement la vitesse de rotation de l'antenne qui donne la fréquence de renouvellement des informations est de l'ordre de 5 à 40 tours minutes.Cependant cette vitesse de rotation tend à augmenter et des radars de surveillance des pistes d'aérodrome voient leur vitesse atteindre 60 tours minutes et des vitesses supérieures sont même envisagées. In a digital image transformer, the memory works in time-sharing, part of this time being devoted to writing the incoming information and the rest devoted to online reading of the information that has been stored there. To occupy the memory as little as possible during reading, it is advisable to simultaneously read a maximum number of points per line. As far as writing is concerned, in order to increase its speed, it is desirable to write a maximum number of points simultaneously. This condition is all the more interesting since in a radar associated with the transformer, the renewal of the image is rapid and for certain types of radar, it tends to increase. Currently the speed of rotation of the antenna which gives the frequency of renewal of information is of the order of 5 to 40 revolutions per minute. However, this speed of rotation tends to increase and airfield runway surveillance radars see their speed to reach 60 rpm and higher speeds are even considered.

Actuellement pour pouvoir fonctionner avec des radars dont L'antenne ne tourne aux environs de 30 tours minutes, on écrit simultanément N points d'une radiale, ce qui -entraîne pour l'adressage en X et Y des cellules de la mémoire, de pouvoir inscrire simultanément N2 points suivant un carre
La mémoire de masse 3 est composée de blocs mémoires comportant un ou plusieurs boîtiers, chaque boîtier comportant un certain nombre de cellules suivant sa capacité. Plus il y a de cellules dans un bottier, plus sa capacité est grande: on dit aussi que son intrégration est grande.Currently to be able to operate with radars whose antenna does not turn around 30 revolutions minutes, one writes simultaneously N points of a radial, which-entails for the addressing in X and Y of the cells of the memory, to be able simultaneously register N2 points following a square
The mass memory 3 is composed of memory blocks comprising one or more boxes, each box comprising a certain number of cells according to its capacity. The more cells there are in a shoemaker, the greater its capacity: it is also said that its integration is great.

Actuellement on dispose de boîtiers comportant 16 K cellules (16x1024) ou 64 K cellules (64x1024). Cependant dans une mémoire numérique, on ne peut adresser qu'une seule cellule par bottier. Procéder à l'écriture simultanée de plusieurs points nécessite l'utilisation de plusieurs boîtiers.Currently we have boxes comprising 16 K cells (16x1024) or 64 K cells (64x1024). However, in a digital memory, only one cell can be addressed per set. Carrying out the simultaneous writing of several points requires the use of several boxes.

Pour la lecture qui se fait en balayage télévision, c'est-à-dire en ligne, on ne peut lire ou adresser simultanément que des cellules disposées en ligne et contenues dans des blocs ou des boîtiers différents. For reading which is carried out in television scanning, that is to say online, it is only possible to read or address simultaneously only cells arranged in line and contained in different blocks or boxes.

La nécessité de pouvoir écrire simultanément N2 points entraîne de découper la mémoire en N2 blocs, chaque bloc contenant au minimum un bottier. Cependant un bloc peut contenir plusieurs boîtiers si çeux-ci n'ont pas une capacité suffisante. Dans l'espace-points que l'on peut définir comme l'ensemble des points constitutifs de l'image, N2 points répartis dans un carré de côté N et inscrits dans N2 cellules constituent ce que l'on appelle un pavé, chaque point étant "inscrit" toujours dans le même bloc de la mémoire. L'écriture simultanée de N2 points implique donc l'écriture d'un point par bloc dans les N2 prévus et à chaque point ayant une position déterminée dans le pavé considéré correspond de manière figée un bloc. The need to be able to write N2 points simultaneously results in the memory being divided into N2 blocks, each block containing at least one box. However, a block can contain several boxes if they do not have sufficient capacity. In the point-space that can be defined as the set of points constituting the image, N2 points distributed in a square with side N and inscribed in N2 cells constitute what is called a block, each point being "registered" always in the same block of memory. The simultaneous writing of N2 points therefore implies the writing of one point per block in the N2 provided and each point having a determined position in the block considered corresponds in a fixed manner to a block.

La détermination d'un bloc dans la mémoire se fait par le décodage des bits de poids faible dans l'adressage en X et en Y. Dans ces conditions, pour deux pavés adjacents constitués chacun de N2 points, deux points ayant la même position relative à l'intérieur des deux pavés ont la même adresse en Y, mais leur adresse en X différe, d'un pavé à l'autre, d'une unité pour les bits de rang supérieur à ceux utilisés pour le décodage à l'intérieur du pavé.The determination of a block in the memory is done by decoding the least significant bits in the addressing in X and in Y. Under these conditions, for two adjacent blocks each consisting of N2 points, two points having the same relative position inside the two blocks have the same Y address, but their X address differs, from one block to another, by one unit for bits of higher rank than those used for decoding inside pavement.

La figure 2 rend compte de l'organisation de l'espace-points décomposé en pavés adjacents pour lequel on a fait correspondre à chaque point d'un pavé, un bloc mémoire suivant une relation figée conformément à l'art antérieur. Dans l'exemple choisi, N est égal à -4, c'est-à-dire que l'on procéde à linscription-simultanée de 4 points d'une radiale. On considère alors N2 blocs, c'est-à-dire 16 blocs, repérés BO à B15 qui correspondent aux points correspondants des pavés. Les adresses des points rangés dans des blocs sont portées en abscisse X et en ordonnée Y. Ainsi le point d'adresse X1(-01) et Y1(-01) est mémorisé dans le bloc B5. Sur cette figure 2 on a défini 4 pavés adjacents, I, II, III, IV séparés par des traits renforcés.Cependant, avec une telle organisation on remarque qu'à la lecture, le nombre de points que l'on peut lire simultanément est limité au nombre de blocs divisés par N ou lorsqu'il y a plusieurs boîtiers par bloc, au nombre de blocs divisé par N et multiplié par le nombre de boîtiers par bloc. Ainsi dans l'exemple choisi pour 16 blocs constitués chacun par un boîtier, correspondant à l'utilisation de boitiers 64 K pour un trans formateur dqmages de définition 1024 lignes par 1024 points, on ne peut lire simultanément que 16/4 soit 4 points. Un quart des blocs suivant une ligne possède une information intéréssante. Ceci est lié comme on l'a vu précédemment, au fait que deux points d'une même ligne qui ont une même position relative dans deux pavés adjacents, sont rangés dans un même bloc mémoire , mais à une adresse différente.Or il n'est pas possible de lire simultanément deux informations dans un même bloc à deux adresses différentes. Cette correspondance entre l'espace-points et les blocs mémoire suivant l'art antérieur entraîne une augmentation de l'occupation de la mémoire dans le rapport N pour la lecture, lorsque l'on veut procéder à l'écriture simultanée de N points ou N quanta d'une radiale qui nécessite la possibilité de l'écriture simultanée de N2 points en adressage carré X, Y, et une limitation des performances des transformateurs numériques d'images. Elle entraîne également l'utilisation de boîtiers d'une capacité inférieure à 16 K pour un TDI d'une définition de 1024 lignes par 1024 points avec écriture simultanée d'au moins 4 quanta. FIG. 2 gives an account of the organization of the space-points broken down into adjacent blocks for which a memory block has been made to correspond to each point of a block, according to a fixed relation in accordance with the prior art. In the example chosen, N is equal to -4, that is to say that the simultaneous registration of 4 points of a radial is carried out. We then consider N2 blocks, that is to say 16 blocks, marked BO to B15 which correspond to the corresponding points of the blocks. The addresses of the points arranged in blocks are entered on the X-coordinate and on the Y-coordinate. Thus the address point X1 (-01) and Y1 (-01) is stored in the block B5. In this figure 2 we have defined 4 adjacent blocks, I, II, III, IV separated by reinforced lines. However, with such an organization we notice that on reading, the number of points that can be read simultaneously is limited to the number of blocks divided by N or when there are several boxes per block, to the number of blocks divided by N and multiplied by the number of boxes per block. Thus in the example chosen for 16 blocks each constituted by a box, corresponding to the use of 64 K boxes for a transformer of definition images 1024 lines by 1024 points, it is only possible to read simultaneously only 16/4, ie 4 points. A quarter of the blocks following a line have interesting information. This is linked, as we have seen previously, to the fact that two points of the same line which have the same relative position in two adjacent blocks are stored in the same memory block, but at a different address. It is not possible to simultaneously read two pieces of information in the same block at two different addresses. This correspondence between the space-points and the memory blocks according to the prior art leads to an increase in the occupation of the memory in the ratio N for reading, when it is desired to carry out the simultaneous writing of N points or N quanta of a radial which requires the possibility of simultaneous writing of N2 points in X, Y square addressing, and a limitation of the performance of digital image transformers. It also involves the use of boxes with a capacity of less than 16 K for a TDI with a definition of 1024 lines by 1024 points with simultaneous writing of at least 4 quanta.

Dans la pratique, cette solution visant à utiliser des boîtiers de moindre capacité n'est pas souhaitable, car la mémoire ainsi constituée est très volumineuse et chère. In practice, this solution aiming to use boxes of smaller capacity is not desirable, since the memory thus formed is very large and expensive.

L'invention a pour but de remédier à cet inconvénient préjudiciable à la lecture en modifiant l'adressage de la mémoire. The object of the invention is to remedy this disadvantage which is detrimental to reading by modifying the addressing of the memory.

Suivant l'invention le procédé d'adressage de la mémoire d'un transformateur numérique d'images, visant à augmenter la vitesse maximale de rotation admissible, par le transformateur, de l'antenne radar associée ou du capteur d'informations, procédé suivant lequel un certain nombre N de points d'une radiale, repérés en cordonnées polaires et convertis en coodonnées cartésiennes, sont inscrits simultanément dans la mémoire de masse du transformateur, cette mémoire étant constituée par un ensemble de N2 blocs mémoire, chaque bloc comportant un ou plusieurs boîtiers mémoire suivant la capacité dudit boîtier, chaque bloc mémoire correspondant à un point de chaque pavé qui en comprend N2 dans l'espace points, répartis suivant un carré de côté N, ces N2 points d'un pavé pouvant être inscrits simultanément dans des blocs mémoire différents, entraînant de ce fait l'inscription simultanée de N points d'une radiale dans N blocs mémoire différents, est caractérisé en ce que N2 points successifs disposés sur une ligne de même rang de plusieurs pavés adjacents sont inscrits dans N2 blocs mémoire différents à une même adresse. According to the invention, the method of addressing the memory of a digital image transformer, aimed at increasing the maximum permissible speed of rotation, by the transformer, of the associated radar antenna or of the information sensor, the following method in which a certain number N of points of a radial, identified in polar coordinates and converted into Cartesian coordinates, are simultaneously recorded in the mass memory of the transformer, this memory being constituted by a set of N2 memory blocks, each block comprising one or several memory boxes according to the capacity of said box, each memory block corresponding to a point of each block which comprises N2 thereof in the point space, distributed according to a square of side N, these N2 points of a block being able to be entered simultaneously in different memory blocks, thereby resulting in the simultaneous writing of N points of a radial in N different memory blocks, is characterized in that N2 successive points di placed on a row of the same rank of several adjacent blocks are written in N2 different memory blocks at the same address.

D'autres avantages et caractéristiques de l'invention apparaitront dans la description qui suit, donnée à l'aide des figures qui, outre les figures 1 et 2 relevant de l'art antérieur, représentent:
- la figure 3, l'espace-points décomposé en pavés adjacents pour lesquels on fait correspondre à chaque point d'un pavé, un bloc mémoire suivant l'invention;
- la figure 4a, un mot binaire d'adressage suivant l'art antérieur;
- la figure 4b, un mot binaire d'adressage suivant l'invention;
- la figure 5, sous forme schématique, un dispositif réalisant la modification d'adressage suivant l'invention;
- la figure 6, sous forme schématique, un dispositif de lecture de la mémoire dont l'adressage a été modifié suivant l'invention.Other advantages and characteristics of the invention will appear in the description which follows, given with the aid of the figures which, in addition to Figures 1 and 2 relating to the prior art, represent:
FIG. 3, the point-space broken down into adjacent blocks for which a memory block according to the invention is made to correspond to each point of a block;
FIG. 4a, a binary addressing word according to the prior art;
FIG. 4b, a binary addressing word according to the invention;
FIG. 5, in schematic form, a device carrying out the modification of addressing according to the invention;
FIG. 6, in schematic form, a device for reading the memory, the addressing of which has been modified according to the invention.

On a indiqué dans la partie introduction de la présente demande que l'écriture simultanée d'un certain nombre de points d'une radiale, dans la mémoire numérique de masse d'un transformateur numérique d'images (TDI) organisée conformément à ce qui est représenté figure 2, introduisait une limitation dans la phase lecture de cette mémoire, exécutée ligne par ligne suivantvle mode télévision. Cette limitation due à la façon dont la mémoire est adressée, à l'écriture, entraîne une limitation dans l'utilisation d'un TDI, avec des équipements radar dont le renouvellement des informations est rapide, c'est-à-dire dont la vitesse de rotation de l'antenne est grande, avoisinant actuellement les 60 tours minute et même les dépassant.Un transformateur numérique d'images est ainsi caractérisé par la vitesse maximale de rotation de l'antenne radar qu'il admet. On introduit alors dans le TDI, la notion de temps apparent d'écriture d'un point dans la mémoire de masse. Par définition ce temps apparent d'écriture d'un point dans la mémoire est le temps moyen d'écriture de tous les points d'une radiale. Il dépend du temps d'accès à la mémoire, de l'occupation de cette mémoire pour la lecture en mode télévision et du nombre de points ou quanta de la radiale écrits simultanément. It was indicated in the introductory part of the present application that the simultaneous writing of a certain number of points of a radial, in the digital mass memory of a digital image transformer (TDI) organized in accordance with what is shown in Figure 2, introduced a limitation in the reading phase of this memory, executed line by line according to television mode. This limitation due to the way in which the memory is addressed, to writing, leads to a limitation in the use of a TDI, with radar equipment whose information renewal is rapid, that is to say whose speed of rotation of the antenna is high, currently approaching 60 revolutions per minute and even exceeding them. A digital image transformer is thus characterized by the maximum speed of rotation of the radar antenna that it admits. One then introduces in the TDI, the notion of apparent time of writing of a point in the mass memory. By definition, this apparent time for writing a point in the memory is the average writing time for all the points of a radial. It depends on the access time to the memory, the occupation of this memory for reading in television mode and the number of points or quanta of the radial written simultaneously.

te étant le temps d'écriture apparent d'un point, le temps de conversion tc maximum des points d'une radiale des coordonnées polaires dans lesquels ils sont recueillis, en cordonnées cartésiennes dans lesquels ils sont inscrits en mémoire est tc = te x 1024 x A/2 pour une définition de la mémoire de 1024 points par 1024 lignes.Le facteur ~ est introduit par le fait que le temps de conversion maximum est relatif à la radiale coïncidant avec la diagonale de l'écran du moniteur de télévision associé.
Si on convertit 4096 radiales pendant un tour d'antenne, la vitesse de rotation maximale admissible par le transformateur numérique d'images est

toursiminute
Dans ces conditions, un transformateur d'images n'ayant pas de direction privilégiée, les radiales couvrant toutes les valeurs d'angle par rapport à une fréquence donnée pour être certain d'écrire simultanément au moins N points d'une radiale, il est nécessaire de pouvoir écrire N points simultanément en coodonnées cartésiennes. L'écriture simultanée de N2 points implique un nombre de registres tampons d'adresses et données égal à N2.Ces tampons, 24, sont visibles sur la figure 5 qui donne une présentation schématique du dispositif d'inscription de N points d'une radiale pour N = 4.te being the apparent writing time of a point, the maximum conversion time tc of the points of a radial of the polar coordinates in which they are collected, into Cartesian coordinates in which they are recorded in memory is tc = te x 1024 x A / 2 for a memory definition of 1024 points by 1024 lines. The factor ~ is introduced by the fact that the maximum conversion time is relative to the radial coinciding with the diagonal of the associated television monitor screen.
If 4096 radials are converted during one antenna revolution, the maximum rotational speed allowed by the digital image transformer is

round
Under these conditions, an image transformer not having a privileged direction, the radials covering all the angle values with respect to a given frequency to be certain of simultaneously writing at least N points of a radial, it is necessary to be able to write N points simultaneously in Cartesian coordinates. The simultaneous writing of N2 points involves a number of address and data buffer registers equal to N2. These buffers, 24, are visible in figure 5 which gives a schematic presentation of the device for writing N points of a radial for N = 4.

Le temps nécessaire à l'écriture est ainsi divisé par N mais pas le temps d'écriture apparent car il dépend de la correspondance entre l'espace-points et les blocs mémoire constituant la mémoire correspondante qui influe sur le temps de lecture et donc sur le temps de disponibilité pour l'écriture, la mémoire fonctionnant en temps partagé pour l'écriture et la lecture. La mémoire 3 est ainsi découpée en N2 blocs identiques 300 à 315 de façon à permettre l'écriture simultanée d'au moins
N points d'une même radiale. Toutefois comme cela a été déjà dit, cette décomposition en blocs a une limite, fonction de l'intégration des boîtiers mémoire choisis et de la définition souhaitée.The time necessary for writing is thus divided by N but not the apparent writing time because it depends on the correspondence between the point space and the memory blocks constituting the corresponding memory which influences the reading time and therefore on the time available for writing, memory operating in timeshare for writing and reading. The memory 3 is thus divided into N2 identical blocks 300 to 315 so as to allow the simultaneous writing of at least
N points of the same radial. However, as has already been said, this breakdown into blocks has a limit, depending on the integration of the memory units chosen and the desired definition.

On dispose actuellement de boîtiers 16 K x Ibit et de boîtiers 64 K x 1 bit. Pour une définition de 1024 lignes par 1024 points, le nombre maximum de blocs sera de 64 avec des boîtiers 16 K x 1 bit ou 16 avec des bottiers 64 K x 1 bit. De toute façon, le nombre N2 de blocs est inférieur ou égal au nombre de boîtiers. Le temps d'écriture apparent dépendant entre autre, comme on Pa vu précédemment, de l'occupation de la mémoire considérée pour la lecture en télévision, le nombre de points N2 que l'on peut lire simultanément dépend du nombre des boîtiers mémoire
N3, lui même dépendant de la définition souhaitée et de la capacité des boîtiers choisis, ainsi que de l'organisation mémoire en écriture.Si dans les N3 boîtiers choisis on veut être capable d'écrire N2 points simulta nément suivant un adressage carré, permettant l'écriture certaine simultanée d'au moins N points issus de la conversion d'au moins N quanta de la radiale considérée, le nombre de boîtiers pouvant avoir de l'informatión sur une même ligne devient

We currently have 16K x Ibit boxes and 64K x 1 bit boxes. For a definition of 1024 lines by 1024 points, the maximum number of blocks will be 64 with 16 K x 1 bit boxes or 16 with 64 K x 1 bit boxes. In any case, the number N2 of blocks is less than or equal to the number of boxes. The apparent writing time depending among other things, as seen above, on the occupation of the memory considered for reading on television, the number of points N2 that can be read simultaneously depends on the number of memory boxes
N3, itself depending on the desired definition and the capacity of the boxes chosen, as well as the memory organization in writing. If in the N3 boxes chosen we want to be able to write N2 points simultaneously following a square addressing, allowing the simultaneous certain writing of at least N points resulting from the conversion of at least N quanta of the radial considered, the number of boxes that can have information on the same line becomes

Le temps d'écriture apparent est donné par te - tw
-# (1) formule dans laquelle tw est le temps pris par l'écriture dans la mémoire, donnée fournie par le fabricant des boîtiers mémoire,
N ; le nombre de points d'une radiale pouvant être écrits simultanément.The apparent writing time is given by te - tw
- # (1) formula in which tw is the time taken by writing to the memory, given by the manufacturer of the memory boxes,
NOT ; the number of points of a radial that can be written simultaneously.

P ; l'occupation de la mémoire par la lecture. P; memory occupation by reading.

Ce temps d'occupation de la mémoire par la lecture s'exprime par

formule dans laquelle Np représente le nombre de lectures par ligne, TR la durée d'un cycle de lecture, qui est constante suivant les mémoires choisies,
Tp la durée d'une ligne télévision, qui est une constante dépendant du standard télévision choisi.This memory occupation time by reading is expressed by

formula in which Np represents the number of readings per line, TR the duration of a read cycle, which is constant according to the memories chosen,
Tp the duration of a television line, which is a constant depending on the television standard chosen.

Dans ces conditions

In these conditions

formule dans laquelle
N1 est le nombre de points d'une ligne, constante qui dépend de la définition souhaitée, 1024 points par exemple.
N2 le nombre de points lus simultanément.
Il en résulte que

comme cela a déjà été défini.formula in which
N1 is the number of points on a line, a constant which depends on the desired definition, 1024 points for example.
N2 the number of points read simultaneously.
It follows that

as has already been defined.

Le nombre N2 des points lus simultanément correspond ainsi au nombre des boitiers pouvant avoir une information sur une même ligne lorsque l'on veut écrire simultanément N points d'une radiale considérée. The number N2 of points read simultaneously thus corresponds to the number of boxes that can have information on the same line when it is desired to simultaneously write N points of a radial considered.

Le nombre N3 de boîtiers est d'ailleurs une constante dépendant de l'intégration des boîtiers choisis. On a noté que le nombre des boîtiers était de 16 pour des mémoires à accès aléatoire de 64 K x 1 bit et une définition de 1024 points X 1024 lignes. The number N3 of boxes is moreover a constant depending on the integration of the boxes chosen. It was noted that the number of boxes was 16 for random access memories of 64 K × 1 bit and a definition of 1024 points × 1024 lines.

On a noté que N étant le nombre de points d'une radiale pouvant être écrits simultanément, en adressage carré, le nombre N2 est inférieur ou égal à N3.
Reprenant la formule 2, on a

avec

It has been noted that N being the number of points of a radial that can be written simultaneously, in square addressing, the number N2 is less than or equal to N3.
Using formula 2, we have

with

C étant une constante.
Le temps d'écriture apparent devient

C being a constant.
The apparent writing time becomes

Suivant cette équation, on constate que l'écriture simultanée de N points n'est intéressante qui si N (1 - CN) > 1 c'est-à-dire si C < pourN 4. Dans ces conditions effectivement, le temps d'écriture apparent peut être diminue.According to this equation, we see that the simultaneous writing of N points is only interesting if N (1 - CN)> 1 that is to say if C <for N 4. Under these conditions indeed, the time of apparent handwriting may be decreasing.

Ainsi pour écrire simultanément un nombre N de points d'une radiale et respecter la condition énoncée ci-dessus de C inférieur à 1/4, il faut rechercher un compromis entre l'intégration des bottiers mémoire utilisés et les performances du transformateur d'images.Thus to simultaneously write a number N of points of a radial and meet the condition stated above of C less than 1/4, it is necessary to seek a compromise between the integration of the memory boxes used and the performance of the image transformer. .

Pour une définition de 1024 lignes x 1024 points et un standard télévision de 50 Hz avec entrelacement des lignes, avec--des boîtiers mémoire 16 K x 1 bit affichant une durée de 200 ns pour un cycle de 1024 200ns lecture, ona C = 64 x 35,6 ns u 0,09. Avec des boîtiers mémoires de 64 K x l bit, on a C = 0,36 > 0,25. Suivant l'art antérieur le compromis acceptable entraîne l'utilisation de boîtiers mémoires de 16 K x 1 bit ne correspondant pas à l'intégration maximale possible. For a definition of 1024 lines x 1024 points and a television standard of 50 Hz with interlacing of the lines, with - 16 K x 1 bit memory units displaying a duration of 200 ns for a cycle of 1024 200 ns reading, we have C = 64 x 35.6 ns u 0.09. With 64 K x 1 bit memory units, we have C = 0.36> 0.25. According to the prior art, the acceptable compromise entails the use of 16 K × 1 bit memory units which do not correspond to the maximum possible integration.

Pour un nombre N = 4 de points d'une radiale à écrire simultanément, le temps d'écriture apparent devient te = tw avec les boîtiers 16 K x 1. Dans ces conditions, on notera que, pour des boîtiers de capacité moindre, la vitesse de rotation maximale admissible Vm est diminuée par rapport à celle que l'on aurait en inscrivant un seul point. Dans ce cas en effet, le temps d'écriture apparent te vaut tw = tw = tw. La
1-c 1-0,09 0,91 diminution constatée de la vitesse de rotation maximale admissible est de 2,56 0,91 = 2,81. Cette valeur montre que l'écriture simultanée de 4 points d'une radiale n'est alors pas optimisée, puisque la diminution théorique devrait être de 4.For a number N = 4 of points of a radial to be written simultaneously, the apparent writing time becomes te = tw with 16 K x 1 boxes. Under these conditions, it will be noted that, for boxes of lower capacity, the maximum admissible speed of rotation Vm is reduced compared to that which one would have by entering a single point. In this case, in fact, the apparent writing time is equal to you tw = tw = tw. The
1-c 1-0.09 0.91 observed decrease in the maximum permissible rotational speed is 2.56 0.91 = 2.81. This value shows that the simultaneous writing of 4 points of a radial is then not optimized, since the theoretical reduction should be 4.

La figure 2 montre la correspondance, suivant l'art antérieur, entre l'espace-points et les blocs mémoire, plus particulièrement entre l'espace-
points décomposé en pavés adjacents regroupant chacun N2 points en carré et N2 blocs mémoire de la mémoire 3. Cette figure a été décrite dans la partie introductive de la présente demande, elle ne sera pas reprise ici.FIG. 2 shows the correspondence, according to the prior art, between the point-space and the memory blocks, more particularly between the space-
points broken down into adjacent blocks each grouping N2 square points and N2 memory blocks of memory 3. This figure was described in the introductory part of the present application, it will not be repeated here.

La figure 3 montre de façon schématique la correspondance, suivant l'invention, entre l'espace-points décomposé en pavés adjacents, ici, 4, puisque l'on a choisi comme exemple non limitatif pour la description N = 4, chaque pavé regroupant N2(l6) points en carré et N2 blocs de la mémoire numérique de masse 3, suite à la modification de l'adressage, objet de la présente invention. FIG. 3 schematically shows the correspondence, according to the invention, between the point-space broken down into adjacent blocks, here, 4, since N = 4 has been chosen as a non-limiting example for the description, each block grouping together N2 (16) square points and N2 blocks of digital mass memory 3, following the modification of the addressing, object of the present invention.

Suivant la figure 2 relevant de l'art antérieur, le choix des blocs pour les points du pavé était identique d'un pavé à l'autre, entrainant que pour une ligne suivant laquelle la lecture était faite, on retrouvait N2 points successifs de la ligne, rangés dans N blocs à N adresses différentes, nécessitant N accès mémoire; il s'ensuivait une perte de temps, puisqu' ainsi que cela a été expliqué, seulement 1 bloc sur N, ctest-à-dire suivant Exemple choisi l bloc sur 4 contenait une information intéressante pour chaque lecture. Suivant l'adressage conforme à l'invention, N2 points successifs d'une ligne se retrouvent rangés dans les N2 blocs de la mémoire de façon telle qu'à la lecture, faite en mode télévision, tous les blocs détiennent une information.Suivant l'invention donc, l'adressage est tel, que pour une ligne li donnée d'un pavé, dont les points sont caractérisés par une même adresse en Y, on inscrit l'information dans les blocs ayant servi à mémoriser l'information de la ligne li + 1, du pavé adjacent précédent. L'indice de ligne i + 1 est obtenu par une addition modulo N, c'est-à-dire que pour N = i, N + 1 = 1. According to FIG. 2 relating to the prior art, the choice of the blocks for the points of the block was identical from one block to another, resulting in that for a line along which the reading was made, there were N2 successive points of the row, arranged in N blocks with N different addresses, requiring N memory accesses; a waste of time ensued, since as has been explained, only 1 block out of N, that is to say according to Example chosen 1 block out of 4 contained interesting information for each reading. According to the addressing according to the invention, N2 successive points of a line are found stored in the N2 blocks of the memory in such a way that when reading, done in television mode, all the blocks hold information. The invention therefore, the addressing is such that for a given line li of a block, the points of which are characterized by the same address in Y, the information is entered in the blocks used to store the information of the line li + 1, from the previous adjacent block. The row index i + 1 is obtained by a modulo N addition, that is to say that for N = i, N + 1 = 1.

Ce pavé adjacent précédent est constitué de N2 points et deux points ayant la même position relative à l'intérieur du pavé considéré et du pavé précédent ont une même adresse Y mais adresse en X du pavé précédent est celle du pavé considéré moins une unité pour les bits d'adressage en X, en supprimant ceux servant au décodage à l'intérieur du pave. This previous adjacent block is made up of N2 points and two points having the same relative position inside the considered block and the previous block have the same Y address but the X address of the previous block is that of the considered block minus one unit for them. addressing bits in X, removing those used for decoding inside the pave.

La modification d'adressage, suivant l'invention, consiste ainsi à effectuer une permutation dans la sélection des blocs d'un pavé suivant les lignes des pavés adjacents. The modification of addressing, according to the invention, thus consists in carrying out a permutation in the selection of the blocks of a block along the lines of the adjacent blocks.

Ainsi, à titre d'exemple en se reportant à la figure 3, si 11, 12, 13, et 14 désignent des lignes des pavés, on voit que la ligne 11, du pavé Il se mémorise dans les mêmes blocs que la ligne 12 du pavé I, que la ligne 11 du pavé III se mémorise dans les mêmes blocs que la ligne 12 du pavé ll et que la ligne 11 du pavé IV se mémorise dans les mêmes blocs que la ligne 12 du pavé III. Thus, by way of example, referring to FIG. 3, if 11, 12, 13, and 14 denote lines of blocks, it can be seen that line 11 of block II is stored in the same blocks as line 12 of block I, that line 11 of block III is memorized in the same blocks as line 12 of block II and that line 11 of block IV is memorized in the same blocks as line 12 of block III.

De même, la ligne 12 du pavé Il se mémorise dans les mêmes blocs que la ligne 13 du pavé I, la ligne 12 du pavé III se mémorise dans les mêmes blocs que la ligne 13 du pavé 11 et la ligne 12 du pavé IV se mémorise dans les mêmes blocs que la ligne 13 du pavé III. Il en est de même pour les lignes 13 des pavés Il, III, IV qui se mémorisent respectivement dans les mêmes blocs que les lignes 14 des pavés I, Il, III. Les lignes 14 des pavés Il, III et IV se mémorisent dans les mêmes blocs que les lignes 11 des blocs I,- Il, III. Il s'agit bien là d'une permutation modulo N. Likewise, line 12 of block II is memorized in the same blocks as line 13 of block I, line 12 of block III is memorized in the same blocks as line 13 of block 11 and line 12 of block IV. memorize in the same blocks as line 13 of block III. The same is true for lines 13 of blocks II, III, IV which are stored respectively in the same blocks as lines 14 of blocks I, II, III. Lines 14 of blocks II, III and IV are stored in the same blocks as lines 11 of blocks I, - II, III. This is indeed a modulo N permutation.

Dans -ce qui suit, on va expliquer comment est réalisée cette modification de l'adressagè de la mémoire numérique de masse du transformateur numérique d'images, pour l'inscription simultanée de N points d'une radiale, autorisant la lecture simultanée de N2 points en ligne. In what follows, we will explain how this modification of the addressing of the digital mass memory of the digital image transformer is carried out, for the simultaneous recording of N points of a radial, allowing the simultaneous reading of N2 points in line.

La figure 4a représente le mot binaire d'adressage d'un point selon Part antérieur. Ce mot comporte 4 champs d'adressage. Le champ A, de valeur a contenant les bits de poids faible suivant la coordonnée- X permettant d'effectuer le décodage suivant l'abscisse X du bloc mémoire, le champ B, de valeur b contenant les bits de poids faible suivant la coodonnée Y, permettant d'effectuer le décodage suivant la coordonnée Y du bloc mémoire. Ces deux champs A et B permettent donc d'obtenir la désignation du bloc de la mémoire dans lequel est inscrit un point parmi
N2 d'un pavé. Les champs A et B sont suffisants pour décoder un bloc mémoire. On a cependant ajouté aux champs A et , deux autres champs.FIG. 4a represents the binary word for addressing a point according to the prior art. This word has 4 addressing fields. The field A, of value a containing the least significant bits along the X coordinate allowing decoding along the X abscissa of the memory block, the B field of value b containing the least significant bits along the Y coordinate , allowing decoding according to the Y coordinate of the memory block. These two fields A and B therefore make it possible to obtain the designation of the memory block in which a point among
N2 of a paving stone. Fields A and B are sufficient to decode a memory block. However, two other fields have been added to the A and fields.

Le champ C, de valeur-c contenant les bits d'adressage en X de poids immédiatement supérieur à celui des bits de poids faible des bits du champ A, permettant le décodage suivant l'abscisse X du pavé contenant le point considéré parmi N pavés. Le champ D, de valeur d constitue le complément d'adressage tel que l'ensemble des champs C et D donne l'adresse du point dans le bloc qui a été sélectionné.The field C, of value-c containing the addressing bits in X of weight immediately greater than that of the least significant bits of the bits of the field A, allowing decoding along the abscissa X of the block containing the point considered among N blocks . The field D, of value d constitutes the complement of addressing such that the set of fields C and D gives the address of the point in the block which has been selected.

La figure 4b représente le mot binaire d'adressage d'un point selon l'invention. Ce mot comporte 4 champs d'adressage A, B, C et D comme le précédent. Le champ A contenant les bits de poids faible en X de valeur a, n'est pas modifié par rapport au précédent, il permet le décodage suivant l'abscisse d'un bloc mémoire. Le champ B, de valeur b + c est modifié, suivant l'invention, devenant la somme des champs d'adresse B et C précédents et permettant de décoder Coordonnée du bloc mémoire considéré avec la permutation telle qu'elle a été décrite précédemment pour le choix des blocs mémoire suivant les lignes des pavés adjacents. La combinaison des champs B nouveaux et A permet de sélectionner pour N2 points situés sur une même ligne, N2 blocs mémoire différents.Le fait ensuite de prendre pour champ C, de valeur b l'ancien champ B permet d'avoir en plus, les N2 points contenus dans les N2 blocs,à une même adresse. Le champ D de valeur d est conservé sans modification. FIG. 4b represents the binary word for addressing a point according to the invention. This word has 4 addressing fields A, B, C and D like the previous one. The field A containing the least significant bits in X of value a is not modified with respect to the previous one, it allows decoding along the abscissa of a memory block. The field B, of value b + c is modified, according to the invention, becoming the sum of the preceding address fields B and C and making it possible to decode Coordinate of the memory block considered with the permutation as described previously for the choice of memory blocks according to the lines of the adjacent blocks. The combination of the new fields B and A makes it possible to select for N2 points located on the same line, N2 different memory blocks.The fact of taking for field C, of value b the old field B makes it possible to have in addition, the N2 points contained in the N2 blocks, at the same address. The field D of value d is kept without modification.

La figure- 5 représente sous forme schématique un dispositif réalisant la modification d'adressage faite selon l'invention. FIG. 5 represents in schematic form a device carrying out the modification of addressing made according to the invention.

Le circuit de conversion 2 des coordonnées polaires en coordonnées cartésiennes comporte deux circuits 21 et 22, accumulateurs, recevant respectivement les quantités sin G et cos 4. Le circuit accumulateur 21 permet d'obtenir l'abscisse des points repérés en coordonnées polaires en effectuant la suite des opérations XN = XN-l + sin 4, N étant le nombre d'accumulations. La détermination de l'abscisse X en coordonnées car té- siennes se fait donc par itération. L'accumulateur est déclenché par un processeur, non figuré, qui gère les angles repérant les radiales par rapport à une origine déterminée. La valeur d'origine de la conversion est celle correspondant au point d'entrée sur l'écran, la valeur à laquelle le fonctionnement de l'accumulateur cesse est celle correspondant à la sortie de l'écran, ou la fin de la radiale. Le circuit accumulateur 22 fonctionne de la même manière que le circuit 21, pour donner l'ordonnée des points considérés. Il exécute une opération d'itération YN =' YN 1 + cos 8. Le circuit 23 fournit l'adressage de la mémoire de compression vidéo située dans le circuit d'interface 1. Les accumulateurs 21 et 22 délivrent respectivement les coordonnées X et Y des points à inscrire dans la mémoire sous forme numérique, la coordonnée X comportant par exemple 10 bits xg à x0, la cordonnée Y comportant également par exemple 10 bits, yg à y0. The circuit 2 for converting the polar coordinates into Cartesian coordinates comprises two circuits 21 and 22, accumulators, respectively receiving the quantities sin G and cos 4. The accumulator circuit 21 makes it possible to obtain the abscissa of the points identified in polar coordinates by performing the sequence of operations XN = XN-1 + sin 4, N being the number of accumulations. The determination of the abscissa X in car tesian coordinates is therefore done by iteration. The accumulator is triggered by a processor, not shown, which manages the angles identifying the radials with respect to a determined origin. The original value of the conversion is that corresponding to the entry point on the screen, the value at which the operation of the accumulator ceases is that corresponding to the output of the screen, or the end of the radial. The accumulator circuit 22 operates in the same way as the circuit 21, to give the ordinate of the points considered. It performs an iteration operation YN = 'YN 1 + cos 8. Circuit 23 provides the addressing of the video compression memory located in interface circuit 1. The accumulators 21 and 22 respectively deliver the coordinates X and Y points to be written into the memory in digital form, the X coordinate comprising for example 10 bits xg to x0, the Y coordinate also comprising for example 10 bits, yg to y0.

Les bits de poids faible de la coordonnée X, soit par exemple les deux bits x1, x0, permettant comme on l'a déjà noté, de choisir l'abscisse du bloc dans la mémoire, sont appliqués au décodeur 26 permettant en abscisse de sélectionner le bloc mémoire choisi par l'intermédiaire du registre tampon associé 24. Dans l'exemple choisi de N = 4, ces registres sont au nombre de 16, 2400 à 2415. The least significant bits of the X coordinate, that is for example the two bits x1, x0, making it possible, as has already been noted, to choose the abscissa of the block in the memory, are applied to the decoder 26 allowing the abscissa to select the memory block chosen by means of the associated buffer register 24. In the example chosen of N = 4, these registers are 16 in number, 2400 to 2415.

Par contre, pour réaliser le champ B du mot numérique d'adressage de la figure 4b qui, suivant l'invention, est porteur de l'information, somme des valeur b et c, les bits de poids faible de la coordonnée Y soit Y1 et y0 et les bits de poids immédiatement supérieur aux bits xl, x0 de poids faible du champ A, soit les bits de poids moyen x et x25 sont additionnés de façon binaire dans le circuit 25 et sont appliqués au décodeur 26 permettant en ordonnée de sélectionner le bloc mémoire choisi par son registre tampon associé avec le décalage modulo N pour les lignes des pavés adjacents. La sortie S1 permet ainsi la sélection du bloc mémoire. Cette addition binaire réalise bien la permutation des lignes d'un pavé suivant les lignes du pavé adjacent précédent. On the other hand, to produce the field B of the digital addressing word of FIG. 4b which, according to the invention, carries the information, sum of the values b and c, the least significant bits of the Y coordinate, i.e. Y1 and y0 and the most significant bits immediately greater than the least significant bits xl, x0 of the field A, i.e. the average significant bits x and x25 are added binary in circuit 25 and are applied to decoder 26 allowing the ordinate to select the memory block chosen by its associated buffer register with the modulo N shift for the lines of the adjacent blocks. The output S1 thus allows the selection of the memory block. This binary addition effectively performs the permutation of the lines of a block along the lines of the previous adjacent block.

Ainsi, si l'on considère, figure 3, le point du pavé Il qui était rangé dans le bloc Bo, il est rangé dans le bloc B4 par application du procédé de modification de l'adresse suivant l'invention. Thus, if one considers, in FIG. 3, the point of the block II which was stored in the block Bo, it is stored in the block B4 by application of the method for modifying the address according to the invention.

champ d'adresse A de#valeur a suivant X: 00
champ d'adresse B de valeur (b+c) suivant y: 0O + 01 = 01.address field A of # value a following X: 00
address field B of value (b + c) following y: 0O + 01 = 01.

L'ensemble des adresses 00 et 01, suivant respectivement l'abscisse
X et l'ordonnée Y désigne le bloc B4.The set of addresses 00 and 01, respectively along the abscissa
X and the ordinate Y designates the block B4.

De même, si l'on considère, figure 3, le point du pavé Il qui était rangé dans le bloc B7, il est rangé dans le bloc 811 par application du procédé de modification de l'adresse suivant l'invention:
champ d'adresse A de valeur a suivant X: 11
champ d'adresse B de valeur b + c suivant Y: 01 + Ol = 10
L'ensemble des adresses 1 1 et -01, suivant respectivement l'abscisse
X et l'ordonnée Y désigne le bloc B11. Likewise, if one considers, in FIG. 3, the point of block II which was stored in block B7, it is stored in block 811 by applying the method for modifying the address according to the invention:
address field A with value a following X: 11
address field B of value b + c following Y: 01 + Ol = 10
The set of addresses 1 1 and -01, respectively along the abscissa
X and the ordinate Y designates the block B11.

Le décodage dans le circuit 26 des champs d'adresse B et A permet
de sélectionner un registre tampon 24 dans lequel on mémorise l'adressse
écriture à l'intérieur du bloc et la donnée correspondante. Les registres
tampons 2400 à 2415 comportent une partie adresse ad et une partie
donnée do. L'adresse écriture à l'intérieur du bloc sélectionné est
composée du champ D, comportant les bits d'adresse x9 à x4, yg à y2 et du
champ C, soit suivant l'invention, -l'ancien champ B comportant les bits
d'adresse de poids faible yl, y0' permettant d'avoir N2 points d'une même ligne, toujours mémorisés dans N2 blocs avec même adresse en y (yg à y0)
constante pour une ligne et en X (xg à X4) constante pour les 16 points
considérés sur une ligne, dans le cas où N = 4.The decoding in circuit 26 of the address fields B and A allows
to select a buffer register 24 in which the address is stored
write inside the block and the corresponding data. The registers
buffers 2400 to 2415 have an ad address part and a
given do. The write address inside the selected block is
composed of the field D, comprising the address bits x9 to x4, yg to y2 and the
field C, or according to the invention, the old field B comprising the bits
of low order address yl, y0 'allowing to have N2 points of the same line, always stored in N2 blocks with the same address in y (yg to y0)
constant for a line and in X (xg to X4) constant for the 16 points
considered on a line, in the case where N = 4.

Les parties données dO des registres tampons 2400 à 2415 recoivent
du circuit 1, par le conducteur 241, les informations vidéo comprimées. Le
circuit de compression vidéo, situé dans le circuit d'interface avait été
adressé à l'origine par le circuit 23. Déclenché par la commande d'initia
lisation, déclenchant le circuit de conversion 2, c'est-à-dire donnant la
valeur X0, Y0 du point d'entrée sur l'écran du moniteur de télévision et
recevant la commande d'incrèmentation inc, le circuit 23 commande le
circuit de compression vidéo permettant d'obtenir la vidéo comprimée
correspondant aux points considérés.The data parts dO of the buffer registers 2400 to 2415 receive
of circuit 1, by conductor 241, the compressed video information. The
video compression circuit, located in the interface circuit had been
originally addressed by circuit 23. Triggered by the initia command
lisation, triggering the conversion circuit 2, that is to say giving the
X0, Y0 value of the entry point on the TV monitor screen and
receiving the increment command inc, the circuit 23 controls the
video compression circuit for obtaining compressed video
corresponding to the points considered.

La figure 6 représente de façon schématique le dispositif de lecture
de la mémoire 3 numérique de masse, adressée conformément à l'in
vention. Ce dispositif de lecture permet de visualiser les informations lues
dans la mémoire 3, sur le moniteur 6 de télévision associé.FIG. 6 schematically represents the reading device
digital mass memory 3, addressed in accordance with in
vention. This reading device allows you to view the information read
in memory 3, on the associated television monitor 6.

Un oscillateur 27 générant la fréquence du point télévision déclen
che le générateur 28 de synchronisation alimentant le moniteur 6 de télévision. L'oscillateur 27 commande également un générateur 29 délivrant les adresses de lecture de la mémoire 3, à travers un opérateur 40 qui règle le fonctionnement en temps partagé de la mémoire 3 pour l'écriture et la lecture, ces deux phases étant asynchrones avec toutefois la phase lecture prioritaire. L'oscillateur 27 commande aussi le générateur 29 des signaux d'adresse de lecture de la mémoire de masse; on effectue la lecture du nombre de points maximum par cycle de lecture pour diminuer l'occupation de la mémoire. Le nombre de points lus en une seule lecture est égal au nombre de blocs mémoire multiplié par le nombre de boîtiers par bloc dans le cas où il y en a plusieurs, comme cela a été expliqué précédemment.Cependant pour la lecture, les poids d'adressage des pavés adjacents sont remplacés par les poids des bits utilisés pour le décodage des lignes des pavés. Les bits de poids faible yl, y0 remplacent alors les bits x3, x2 dans l'adressage de la mémoire. Les N3 points qui ont été mémorisés à l'écriture sont stockés dans un registre tampon 44 connecté à la mémoire de masse. Dans ce registre tampon 44, sont inscrites sous formes binaire par exemple avec 3 bits, les valeurs de luminance des N3 points. On rappelle que suivant l'invention qui procède à une modification de l'adressage de la mémoire lors de l'écriture, deux points ayant même abscisse, - sur une même ligne de deux pavés adjacents, ne sont pas mémorisés dans le même bloc de la mémoire, mais dans deux blocs différents.L'adressage du registre tampon 44 dans lequel les N3 points lus dans -la mémoire on été stockés se fait conformément à l'adressage à l'écriture. La modification de l'adressage qui doit être réalisée se fait dans le circuit additionneur 43 connecté d'une part au registre tampon 41 qui mémorise les deux bits de poids faible yl, y0 de l'adresse en Y des points à lire, et d'autre part au circuit 42, d'adressage des points en balayage télévision, circuit qui transmet les bits #3' x2 de l'adresse en X. Suivant la sélection effectuée par les deux bits de la sortie de Padditionneur 43 et les deux bits xl, x0 donnés par le circuit 42, le registre tampon 44 délivre de la sorte un signal vidéo numérique qui est converti en un signal analogique dans le transformateur 45. Ce signal est ensuite transmis au moniteur de télévision, conjointement avec le signal de synchronisation délivré par le générateur 28.An oscillator 27 generating the frequency of the triggered television point
che the synchronization generator 28 supplying the television monitor 6. Oscillator 27 also controls a generator 29 delivering the read addresses of memory 3, through an operator 40 which regulates the time-sharing operation of memory 3 for writing and reading, these two phases being asynchronous with, however, the priority reading phase. The oscillator 27 also controls the generator 29 of the read address signals from the mass memory; the maximum number of points per read cycle is read to reduce the memory occupation. The number of points read in a single reading is equal to the number of memory blocks multiplied by the number of boxes per block in the case where there are several, as explained previously. However, for reading, the weights of addressing of adjacent tiles are replaced by the bit weights used for decoding the lines of the tiles. The least significant bits yl, y0 then replace the bits x3, x2 in the addressing of the memory. The N3 points which have been memorized on writing are stored in a buffer register 44 connected to the mass memory. In this buffer register 44, the luminance values of the N3 points are written in binary form, for example with 3 bits. It will be recalled that according to the invention which modifies the addressing of the memory during writing, two points having the same abscissa, - on the same line of two adjacent blocks, are not stored in the same block of the memory, but in two different blocks. The addressing of the buffer register 44 in which the N3 points read from the memory have been stored is done in accordance with the write addressing. The modification of the addressing which must be carried out is made in the adder circuit 43 connected on the one hand to the buffer register 41 which stores the two least significant bits yl, y0 of the Y address of the points to be read, and d 'on the other hand to circuit 42, for addressing the points in television scanning, a circuit which transmits bits # 3' x2 of the address in X. According to the selection made by the two bits of the output of adder 43 and the two bits x1, x0 given by the circuit 42, the buffer register 44 thus outputs a digital video signal which is converted into an analog signal in the transformer 45. This signal is then transmitted to the television monitor, together with the output synchronization signal. by generator 28.

On a ainsi décrit un procédé et un dispositif d'adressage de la mémoire numérique d'un transformateur numérique d'images. A method and a device for addressing the digital memory of a digital image transformer have thus been described.

Claims

REVENDICATIONS

1. Procédé d'adressage de la mémoire d'un transformateur nume- rique d'images, visant à augmenter la vitesse maximale de rotation, admissible par le transformateur, de l'antenne radar associée ou du capteur d'informations, procédé suivant lequel un certain nombre N de points d'une radiale, repérés en coordonnées polaires et convertis en coordonnées cartésiennes, sont inscrits simultanément dans la mémoire de masse du transformateur, cette mémoire étant constituée de N2 blocs mémoire, chaque bloc comportant un ou plusieurs boîtiers mémoire suivant la capacité dudit boîtier, chaque bloc mémoire correspondant à un point de chaque pavé qui en comprend N2 dans Pespace-points, répartis suivant un carré de côté N, ces N2 points d'un pavé pouvant être inscrits simultanément dans des blocs mémoire différents, entraînant de ce fait l'inscription simultanée des N points d'une radiale dans N blocs mémoire différents, caractérisé en ce que N2 points successifs disposés sur une ligne de même rang de plusieurs pavés adjacents sont inscrits dans Nç blocs mémoire différents à une même adresse. 1. Method of addressing the memory of a digital image transformer, aimed at increasing the maximum speed of rotation, admissible by the transformer, of the associated radar antenna or of the information sensor, method according to which a certain number N of points of a radial, identified in polar coordinates and converted into Cartesian coordinates, are simultaneously entered in the mass memory of the transformer, this memory consisting of N2 memory blocks, each block comprising one or more following memory units the capacity of said box, each memory block corresponding to a point of each block which comprises N2 thereof in the space-points, distributed according to a square of side N, these N2 points of a block being able to be written simultaneously in different memory blocks, resulting in therefore the simultaneous recording of the N points of a radial in N different memory blocks, characterized in that N2 successive points arranged on a line of the same rank of several adjacent blocks are written in Nc different memory blocks at the same address.

2. Procédé suivant la revendication 1, suivant lequel l'espace-points étant découpé en pavés constitués par N2 points, un point d'un pavé étant rangé dans un bloc mémoire et la correspondance entre les N2 points d'un pavé et les N2 blocs mémoire étant telle que la position d'un point dans un pavé est donnée par les bits d'adresse de poids faible en X et Y, et que la position d'un pavé dans l'espace-point est donnée par les bits d'adresse de poids supérieur, caractérisé en ce que, pour N2 points successifs d'une ligne de même rang de plusieurs pavés adjacents, le choix d'un bloc mémoire pour un point d'un pavé est déterminé à partir de la ligne de rang immédiatement supérieur du pavé adjacent précédent. 2. Method according to claim 1, wherein the space-points being divided into blocks consisting of N2 points, a point of a block being stored in a memory block and the correspondence between the N2 points of a block and the N2. memory blocks being such that the position of a point in a block is given by the least significant address bits in X and Y, and that the position of a block in point space is given by the d bits 'address of greater weight, characterized in that, for N2 successive points of a row of the same rank of several adjacent blocks, the choice of a memory block for a point of a block is determined from the row of rank immediately above the preceding adjacent block.

3. Procédé suivant l'une des revendications 1 ou 2, caractérisé en ce que, pour une ligne li donnée d'un pavé dont les points sont caractérisés par une même adresse en Y, on inscrit l'information dans les blocs de la ligne li + 1, modulo N, du pavé adjacent précédent dans lesquels l'infor- mation avait été mémorisée. 3. Method according to one of claims 1 or 2, characterized in that, for a given line li of a block whose points are characterized by the same address in Y, the information is entered in the blocks of the line. li + 1, modulo N, of the previous adjacent block in which the information had been stored.

4. Procédé suivant la revendication 3, suivant lequel le mot d'adressage comporte un champ d'adressage A de valeur a contenant les bits de poids faible suivant la coordonnée X, un champ d'adressage B de valeur b, contenant les bits de poids faible suivant la coordonnée Y, un champ d'adressage C de valeur c contenant les bits d'adressage en X de poids immédiatement supérieur à ceux du champ A, permettant le décodage suivant l'abscisse X du pavé contenant le point considéré parmi N pavés, et un champ d'adressage D de valeur d constituant le complément d'adressage, caractérisé en ce que, dans le mot d'adressage, les champs A et D sont conservés et que les champs B et C sont modifiés, le champ B affichant une valeur b + c permettant le décodage suivant l'ordonnée Y d'un bloc mémoire, permettant d'avoir N2points d'une ligne contenus dans 4. Method according to claim 3, wherein the addressing word comprises an addressing field A of value a containing the least significant bits along the X coordinate, an addressing field B of value b, containing the bits of least significant according to the Y coordinate, an addressing field C of value c containing the addressing bits in X of weight immediately greater than those of the field A, allowing decoding along the abscissa X of the block containing the point considered among N blocks, and an addressing field D of value d constituting the addressing complement, characterized in that, in the addressing word, the fields A and D are kept and that the fields B and C are modified, the field B displaying a value b + c allowing the decoding according to the ordinate Y of a memory block, allowing to have N2 points of a line contained in

N2 blocs différents, le champ C affichant une valeur b qui, associée à la valeur d du champ D, constitue le complément d'adressage, permettant d'avoir les N2 points d'une ligne mémorisés à une même adresse dans N2 blocs différents.N2 different blocks, the field C displaying a value b which, associated with the value d of the field D, constitutes the addressing complement, making it possible to have the N2 points of a line stored at the same address in N2 different blocks.

5. Procédé suivant l'une des revendications -1 ou 4, dans lequel la lecture de la mémoire se fait en ligne suivant un balayage télévision, caractérisé en ce que le nombre N3 des points lus en une seule lecture est égal au nombre des blocs mémoire multiplié par le nombre des boîtiers par bloc, l'adresse mémoire des N3 points étant modifiée conformément à ce qui est fait pour l'écriture, en prenant pour valeur d'adresse du champ C, la valeur b, l'ensemble des champs d'adressage C et D donnant l'adresse des points à l'intérieur des blocs, la sélection d'un point parmis N2 des N3 points lus, étant modifiée, conformément à la modification opérée pour la sélection des blocs à écriture, en effectuant le décodage des champs d'adressage B et A de valeur b + c et a respectivement. 5. Method according to one of claims -1 or 4, wherein the reading of the memory is done online following a television scan, characterized in that the number N3 of the points read in a single reading is equal to the number of blocks. memory multiplied by the number of units per block, the memory address of the N3 points being modified in accordance with what is done for writing, taking as the address value of the field C, the value b, all the fields address C and D giving the address of the points inside the blocks, the selection of a point among N2 of the N3 points read, being modified, in accordance with the modification made for the selection of the writing blocks, by performing the decoding of the addressing fields B and A of value b + c and a respectively.

6. Dispositif d'adressage de la mémoire de masse d'un transformateur numérique d'images mettant en oeuvre le procédé suivant l'ensemble des revendications 1 à 4, comprenant un circuit d'interface radar, un circuit de conversion des coordonnées polaires en coordonnées cartésiennes, une mémoire de masse numérique, un circuit de rémanence, et un circuit décodeur, caractérisé en ce qu'il comprend inséré entre le circuit de conversion des coordonnées (2) et la mémoire de masse (3), un circuit additionneur (25), réalisant la modification du champ d'adresse B en effectuant l'addition en binaire des bits de poids faible (y1, y0) de l'adresse suivant l'ordonnée Y, et des bits de poids supérieur (X3, x# de l'adresse suivant l'abscisse X. 6. Device for addressing the mass memory of a digital image transformer implementing the method according to all of claims 1 to 4, comprising a radar interface circuit, a circuit for converting the polar coordinates into Cartesian coordinates, a digital mass memory, a remanence circuit, and a decoder circuit, characterized in that it comprises inserted between the coordinate conversion circuit (2) and the mass memory (3), an adder circuit ( 25), carrying out the modification of the address field B by carrying out the addition in binary of the least significant bits (y1, y0) of the address following the ordinate Y, and of the higher order bits (X3, x # of the address following the abscissa X.

7. Dispositif mettant en oeuvre le procédé suivant la revendication 5, comprenant pour la lecture des points inscrits dans les blocs mémoire, un oscillateur (27) de la fréquence télévision, connecté à un générateur (28) de synchronisation, à un générateur (29) des adresses lecture de la mémoire (3), et à un circuit (42) d'adressage des points de télévision, un transformateur numérique analogique (45) et un moniteur (ó) de télévision, caractérisé en ce qu'il comprend un circuit d'addition (43) en binaire des bits de poids faible (Y1, y0) de l'adresse de lecture mémoire suivant l'ordonné Y, provenant du générateur (29) d'adresse de lecture de la mémoire, à travers un circuit tampon (41) et des bits de poids supérieurs (x3, x2) de l'adresse suivant X délivrée par le circuit (42) d'adressage des points télévision, la sortie dudit circuit additionneur (43) permettant avec les bits d'adressage de poids faible en X (xl, x0), délivrés par le circuit 42, de sélectionner un point parmi les N3 points contenus dans le circuit tampon (44) et lus simultanément dans la mémoire. 7. Device implementing the method according to claim 5, comprising for reading the points written in the memory blocks, an oscillator (27) of the television frequency, connected to a synchronization generator (28), to a generator (29). ) read addresses from the memory (3), and to a circuit (42) for addressing television points, a digital-to-analog transformer (45) and a television monitor (ó), characterized in that it comprises a addition circuit (43) in binary of the least significant bits (Y1, y0) of the memory read address following the ordinate Y, coming from the memory read address generator (29), through a buffer circuit (41) and higher order bits (x3, x2) of the next address X delivered by the television point addressing circuit (42), the output of said adder circuit (43) allowing with the bits of Least significant addressing in X (xl, x0), delivered by circuit 42, to select a point among the N3 in. ints contained in the buffer circuit (44) and simultaneously read from the memory.