FR2516309A1 - Stacked CMOS inverter fabrication LSI integrated circuit - has P-and N-channel MOS transistors with sources and drains self-aligned w.r.t. inverter gate - Google Patents

Stacked CMOS inverter fabrication LSI integrated circuit - has P-and N-channel MOS transistors with sources and drains self-aligned w.r.t. inverter gate Download PDF

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Abstract

The gate of the inverter is formed in a first layer of n+-type polysilicon (6) on the first silica layer. The first layer of polysilicon is then coated with a second layer of silica (8). A third layer of silica (14) doped with phosphorus is deposited between an upper (12) and lower (16) layer of silicon nitride on a second layer of n-type polysilicon (10). A p-channel MOS transistor is formed in the second layer of n-type polysilicon on the second layer of silica by implantation of acceptor ions to define the source (20) and drain (22) of this transistor. Donor ions are then implanted in the p-type silicon substrate to define the source (26) and the drain (28) of an n-channel MOS transistor, so that the sources and the drains of the two MOS transistors are self-aligned w.r.t. the inverter gate. Finally, the various contacts and connections of the inverter are realized.

Description

La présente invention a pour objet un procédé de fabrication d'un inverseur CMOS formé de deux transistors empilés et auto-alignés par rapport à la grille de l'inverseur. Elle s'applique notamment dans le domaine de la fabrication de circuits intégrés. The present invention relates to a method of manufacturing a CMOS inverter formed by two stacked transistors and self-aligned with respect to the grid of the inverter. It is particularly applicable in the field of manufacturing integrated circuits.

Les inverseurs CMOS sont généralement constitués d'un transistor MOS à canal P et d'un transistor MOS à canal N branchés en série. La liaison électrique entre ces deux transistors est généralement réalisée au niveau de leurs drains. Afin d'obtenir une bonne intégration de ce type d'inverseur, les deux transistors MOS peuvent être empilés, c'est-à-dire disposés l'un au dessus de l'autre. En général, lorsque les deux transistors MOS sont empilés, le transistor supérieur est le transistor MOS à canal N et le transistor inférieur est le transistor MOS à canal P. CMOS inverters generally consist of a P-channel MOS transistor and an N-channel MOS transistor connected in series. The electrical connection between these two transistors is generally carried out at their drains. In order to obtain good integration of this type of inverter, the two MOS transistors can be stacked, that is to say arranged one above the other. In general, when the two MOS transistors are stacked, the upper transistor is the N-channel MOS transistor and the lower transistor is the P-channel MOS transistor.

Un procédé de fabrication d'un tel inverseur
CMOS a été décrit dans un article intitulé "One-gatewide CMOS inverter on laser-recrystallized polysilicon" de J.F. Gibbons et K.F. Lee paru dans I.E.E.E.A method of manufacturing such an inverter
CMOS was described in an article entitled "One-gatewide CMOS inverter on laser-recrystallized polysilicon" by JF Gibbons and KF Lee published in IEEE

Electron Device Letters, vol. EDL-1 n06, Juin 1980.Electron Device Letters, vol. EDL-1 n06, June 1980.

Ces inverseurs CMOS présentent malheureusement d'importantes capacités parasites affectant les caractéristiques électriques de ces inverseurs. These CMOS inverters unfortunately have significant parasitic capacities affecting the electrical characteristics of these inverters.

L'invention a justement pour objet un procédé de fabrication d'un inverseur CMOS, formé de deux transistors, l'un à canal N l'autre à canal P, empilés, permettant de remédier à cet inconvénient. The subject of the invention is precisely a method of manufacturing a CMOS inverter, formed of two transistors, one with N channel and the other with P channel, stacked, making it possible to remedy this drawback.

Le procédé selon l'invention comprend les étapes successives suivantes - recouvrement d'un substrat en silicium de type P
d'une première couche de silice - réalisation sur la première couche de silice, dans
une première couche de polysilicium de type N+, de
la grille de l'inverseur - recouvrement de ladite première couche de polysili
cium d'une seconde couche de silice ; - réalisation sur la seconde couche de silice, dans
une seconde couche de polysilicium de type N-, du
transistor MOS à canal P, puis réalisation, dans le
substrat en silicium de type P, du transistor MOS à
canal N de façon que les sources et les drains des
deux transistors MOS soient auto-alignés par rapport
à la grille de l'inverseur ; et, - réalisation des différents contacts et connexions
électriques de l'inverseur.The method according to the invention comprises the following successive steps - covering of a P-type silicon substrate
a first layer of silica - realization on the first layer of silica, in
a first layer of N + type polysilicon,
the inverter grid - covering of said first layer of polysili
cium from a second layer of silica; - realization on the second layer of silica, in
a second layer of N- type polysilicon,
P channel MOS transistor, then realization, in the
P-type silicon substrate, from the MOS transistor to
N channel so that the sources and drains of
two MOS transistors are self-aligned with respect to
to the reverse gate; and, - realization of the different contacts and connections
inverter.

La réalisation d'un inverseur CMOS, formé d'un transistor MOS à canal P et d'un transistor MOS à canal N auto-alignés par rapport à la grille de l'inverseur, permet de diminuer considérablement les capacités parasites de cet inverseur par rapport aux inverseurs de l'art antérieur. The realization of a CMOS inverter, formed by a P-channel MOS transistor and an N-channel MOS transistor self-aligned with respect to the gate of the inverter, makes it possible to considerably reduce the stray capacitances of this inverter by compared to the inverters of the prior art.

Selon un mode préféré de mise en oeuvre du procédé de l'invention, avant de réaliser le transistor MOS à canal P dans la seconde couche de polysilicium de type N-, on dépose sur cette couche de polysilicium une troisième couche de silice dopé au phosphore et, intercalée entre une couche supérieure et une couche inférieure de nitrure de silicium. According to a preferred embodiment of the method of the invention, before making the P-channel MOS transistor in the second layer of N- type polysilicon, a third layer of phosphorus doped silica is deposited on this layer of polysilicon and, sandwiched between an upper layer and a lower layer of silicon nitride.

Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, l'étape de réalisation du transistor MOS à canal P se décompose de la façon suivante - après avoir disposé un masque sur la région centrale
de la couche supérieure de nitrure de silicium, at
taque des deux couches de nitrure de silicium et de
la troisième couche de silice ; - implantation d'ions électro-accepteurs dans la se
conde couche de polysilicium de type N- de façon à
définir la source et le drain de ce transistor ; - recuit de la seconde couche de polysilicium implan
tée de façon à #dre difQiser latéralement les #ns électro-ac
cepteurs dans ladite couche de pOlvSiliFim
Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, l'étape de réalisation du transistor MOS à canal N se décompose de la façon suivante :: - attaque des deux couches de polysilicium ainsi que
de la première et de la seconde couches de silice ; - implantation d'ions électro-donneurs dans le subs
trat en silicium de type P de façon à définir la
source et le drain de ce transistor ; - recuit du substrat implanté de façon à faire diffu
ser les ions électro-donneurs dans ledit substrat ;
et, - recouvrement de la source et du drain dudit transis
tor d'une quatrième couche de silice.According to another preferred embodiment of the method of the invention, the step of producing the P-channel MOS transistor breaks down as follows - after having placed a mask on the central region
of the upper layer of silicon nitride, at
two layers of silicon nitride and
the third layer of silica; - implantation of electro-acceptor ions in the se
layer of polysilicon type N- so as to
define the source and the drain of this transistor; - annealing of the second layer of implanted polysilicon
so as to laterally diffuse the electro-ac #ns
receptors in said layer of pOlvSiliFim
According to another preferred embodiment of the method of the invention, the step of making the N-channel MOS transistor breaks down as follows: - attack on the two layers of polysilicon as well as
the first and second layers of silica; - implantation of electron-donor ions in the subs
type P silicon trat so as to define the
source and drain of this transistor; - annealing of the implanted substrate so as to diffuse
ser the electron donor ions in said substrate;
and, - recovery of the source and the drain of said transis
tor of a fourth layer of silica.

Selon un autre mode préféré de mise en oeuvre du procédé de l'invention, les ions électro-donneurs sont des ions de phosphore et les ions électroaccepteurs sont des ions de bore. According to another preferred embodiment of the process of the invention, the electron donor ions are phosphorus ions and the electro acceptor ions are boron ions.

D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures annexées, sur lesquel les
- les figures 1 à 6 représentent schématiquement les différentes étapes du procédé de fabrication d'un inverseur CMOS, conformément à l'invention ; les figures 1 à 4a et 6 représentent des coupes trans
versales, et, les figures 4b et 5 des coupes longitudinales ; et,
- la figure 7 représente, en perspective, l'inverseur CMOS obtenu avec le procédé de fabrication selon l'invention.Other characteristics and advantages of the invention will emerge more clearly from the description which follows, given by way of illustration and not limitation, with reference to the appended figures, in which the
- Figures 1 to 6 schematically represent the different steps of the manufacturing process of a CMOS inverter, according to the invention; Figures 1 to 4a and 6 show trans sections
versales, and, FIGS. 4b and 5 of the longitudinal sections; and,
- Figure 7 shows, in perspective, the CMOS inverter obtained with the manufacturing method according to the invention.

De façon connue, la première étape du procédé de fabrication d'un inverseur CMOS, formé d'un transistor MOS à canal P et d'un transistor MOS à ca nal N empilés, consiste à réaliser les oxydes de champ de l'ivnerseur selon une technologie appelée technologie LOCOS. Cette première étape consiste à recouvrir d'une couche de nitrure de silicium un substrat en silicium, par exemple de type P, dans lequel va être réalisé l'inverseur CMOS. Cette couche de nitrure de silicium est déposée uniquement sur la région du substrat sur laquelle sera réalisé l'inverseur CMOS. Ensuite, de part et d'autre de cette couche de nitrure de silicium, on fait diffuser dans le substrat des ions électro-accepteurs tels que des ions de bore afin de définir deux régions de type P++ puis, on fait croire à partir de ces régions P++ une couche de silice.Après croissance de cette couche de silice, la couche de nitrure de silicium peut être enlevée, par exemple par attaque chimique. In known manner, the first step of the manufacturing process of a CMOS inverter, formed of a P-channel MOS transistor and of a stacked N-channel MOS transistor N, consists in producing the field oxides of the dinner according to a technology called LOCOS technology. This first step consists in covering with a layer of silicon nitride a silicon substrate, for example of the P type, in which the CMOS inverter will be produced. This layer of silicon nitride is deposited only on the region of the substrate on which the CMOS inverter will be produced. Then, on either side of this layer of silicon nitride, electro-acceptor ions such as boron ions are diffused into the substrate in order to define two regions of P ++ type and then, we believe from these P ++ regions a layer of silica. After this layer of silica has grown, the layer of silicon nitride can be removed, for example by chemical attack.

Afin de simplifier la description ainsi que les figures illustrant le procédé de fabrication de l'inverseur CMOS, conformément à l'invention, les oxydes de champ ne seront pas repris lors de la description du procédé. In order to simplify the description as well as the figures illustrating the process for manufacturing the CMOS inverter, in accordance with the invention, the field oxides will not be used during the description of the process.

Après réalisation de ces oxydes de champ, le substrat en silicium peut être dopé à l'aide d'ions électro-accepteurs tels que des ions de bore à une énergie de 60 keV et à une dose de 2.1011 atomes/cm2 afin d'ajuster la tension de seuil du transistor MOS à canal N qui sera réalisé ultérieurement dans ledit substrat. After these field oxides have been produced, the silicon substrate can be doped using electro-acceptor ions such as boron ions at an energy of 60 keV and at a dose of 2.1011 atoms / cm2 in order to adjust the threshold voltage of the N-channel MOS transistor which will be produced subsequently in said substrate.

Selon l'invention, l'étape suivante du procédé de fabrication de l'inverseur CMOS consiste à comme schématisé sur la figure 1 représentant une coupe transversale de la structure, recouvrir le substrat en silicium de type P portant la référence 2 d'une première couche de silice 4. Cette couche de silice 4, généralement obtenue par croissance à partir du subs trat en silicium, présente par exemple une épaisseur
o de 600 A. Sur cette première couche de silice 4 est ensuite déposée une première couche de polysilicium 6, par exemple de 2000 A, que l'on dope fortement ail moyen d'ions électro-donneurs tels que des ions de phosphore de façon à obtenir une couche de polysilicium de type N+. Cette première couche de polysilicium 6 de type N+ correspond à la grille de l'inverseur
CMOS.According to the invention, the next step in the process for manufacturing the CMOS inverter consists of, as shown diagrammatically in FIG. 1 representing a cross section of the structure, covering the P-type silicon substrate bearing the reference 2 of a first layer of silica 4. This layer of silica 4, generally obtained by growth from the silicon substrate, has for example a thickness
o of 600 A. On this first layer of silica 4 is then deposited a first layer of polysilicon 6, for example of 2000 A, which is strongly doped with electro-donor ions such as phosphorus ions so to obtain an N + type polysilicon layer. This first layer of polysilicon 6 of type N + corresponds to the grid of the inverter
CMOS.

L'étape suivante consiste à recouvrir cette première couche de polysilicium 6 de type N+ d'une
o seconde couche de silice 8, par exemple de 1000 A, en effectuant une croissance à partir de la première couche de polysilicium 6. Sur cette seconde couche de silice 8 est ensuite déposée une seconde couche de polysilicium, par exemple de 5000 A, portant la référence 10, que l'on dope au moyen d'ions électro-donneurs tels que des ions de phosphore, par exemple à une dose comprise entre 5.1010 et 5.1012 atomes/cm2 et à une énergie de 120 keV afin de définir une couche de polysilicium de type N-. Cette seconde couche de polysilicium 10 de type N- est ensuite recuite de façon que la structure cristalline de cette couche 10 se rapproche le plus possible d'une structure monocristalline de silicium. Ce recuit peut être effectué au moyen d'un faisceau laser ou d'un faisceau d'électrons, par exemple. La réalisation du transistor MOS à canal P constituant l'inverseur CMOS sera effectuée ultérieurement dans cette deuxième couche de polysilicium de type N-.The next step consists in covering this first layer of N + type polysilicon 6 with a
o second layer of silica 8, for example of 1000 A, by growing from the first layer of polysilicon 6. On this second layer of silica 8 is then deposited a second layer of polysilicon, for example of 5000 A, carrying the reference 10, which is doped by means of electron-donor ions such as phosphorus ions, for example at a dose between 5.1010 and 5.1012 atoms / cm2 and at an energy of 120 keV in order to define a layer of N- type polysilicon. This second layer of polysilicon 10 of N- type is then annealed so that the crystal structure of this layer 10 is as close as possible to a monocrystalline structure of silicon. This annealing can be carried out by means of a laser beam or an electron beam, for example. The realization of the P-channel MOS transistor constituting the CMOS inverter will be carried out subsequently in this second layer of N- type polysilicon.

L'étape suivante consiste à déposer, sur la seconde couche de polysilicium 10, une couche inférieure de nitrure de silicium 12 par exemple de 430 A, puis à déposer sur cette couche inférieure de nitrure de silicium 12 une troisième couche de silice 14 dopée par exemple au phosphore. Sur cette couche de silice 14, présentant par exemple une épaisseur de 5000 A, est ensuite déposée une couche supérieure de nitrure de silicium 16, présentant par exemple une épaisseur o de 430 A. Après dépôt d'une couche de résine (non re- présentée) et d'un premier masque 18 sur la région centrale de la couche supérieure de nitrure de silicium 16, la réalisation du transistor MOS à canal P dans la seconde couche de polysilicium 10 de type Npeut avoir lieu. The next step consists of depositing, on the second layer of polysilicon 10, a lower layer of silicon nitride 12, for example 430 A, then depositing on this lower layer of silicon nitride 12 a third layer of silica 14 doped with example with phosphorus. On this silica layer 14, having for example a thickness of 5000 A, is then deposited an upper layer of silicon nitride 16, having for example a thickness o of 430 A. After depositing a layer of resin (not presented) and a first mask 18 on the central region of the upper layer of silicon nitride 16, the production of the P-channel MOS transistor in the second layer of polysilicon 10 of N type can take place.

La réalisation du transistor MOS à canal P, conformément à l'invention, consiste tout d'abord à attaquer, par exemple au moyen d'un plasma, les deux couches de nitrure de silicium 12 et 16 ainsi que la troisième couche de silice 14. La structure obtenue, à la suite de cette attaque par plasma, est schématisée sur la figure 2 représentant une coupe transversale de la structure. Après cette attaque puis décapage de la couche de résine servant à protéger le reste de la structure de cette attaque, on implante des ions électro-accepteurs dans la seconde couche de polysilicium 10 de type N- de façon à définir la source et le drain du transistor MOS à canal P. Cette implantation peut être effectuée par exemple avec des ions de bore avec une énergie de 120 keV et une dose de 5.1015 atomes/cm2.Cette implantation d'ions électro-accepteurs est ensuite suivie d'une étape de recuit permettant de faire diffuser latéralement les ions plantés dans la couche de polysilicium 10. The production of the P-channel MOS transistor, in accordance with the invention, firstly involves attacking, for example by means of a plasma, the two layers of silicon nitride 12 and 16 as well as the third layer of silica 14 The structure obtained, following this plasma attack, is shown diagrammatically in FIG. 2 showing a cross section of the structure. After this attack and then pickling of the resin layer used to protect the rest of the structure from this attack, electro-acceptor ions are implanted in the second layer of N-type polysilicon 10 so as to define the source and the drain of the P channel MOS transistor. This implantation can be carried out for example with boron ions with an energy of 120 keV and a dose of 5.1015 atoms / cm 2. This implantation of electro-acceptor ions is then followed by an annealing step. allowing the ions planted in the polysilicon layer 10 to be diffused laterally.

La diffusion thermique des ions éîectro-ac- cepteurs permet d'obtenir deux régions latérales de type P+ 20 et 22 correspondant respectivement à la source et au drain du transistor MOS à canal P. Cette diffusion des ions électro-accepteurs, se faisant de façon identique de part et d'autre de la troisième couche de silice 14 et notamment sous ladite couche 14, permet d'obtenir un auto-alignement de la source et du drain de ce transistor par rapport à la grille de l'inverseur, réalisée dans la première couche de polysilicium 6 de type N+, c'est-à-dire que la région 24 de type N- de la deuxième couche de polysilicium 10, dans laquelle il n'y a pas eu diffusion des ions électro-accepteurs, se trouve située au milieu de la structure de l'inverseur CMOS.Cet auto-alignement du transistor à canal P permet de diminuer de façon considérable les capacités parasites de l'inverseur CMOS constitué notamment de ce transistor. The thermal diffusion of the electro-acceptor ions makes it possible to obtain two lateral regions of type P + 20 and 22 corresponding respectively to the source and to the drain of the P-channel MOS transistor. This diffusion of the electro-acceptor ions, taking place identical on both sides of the third layer of silica 14 and in particular under said layer 14, makes it possible to obtain a self-alignment of the source and the drain of this transistor with respect to the gate of the inverter, produced in the first layer of polysilicon 6 of type N +, that is to say that the region 24 of type N- of the second layer of polysilicon 10, in which there has been no diffusion of the electro-acceptor ions, is located in the middle of the structure of the CMOS inverter. This self-alignment of the P-channel transistor makes it possible to considerably reduce the stray capacitances of the CMOS inverter made up in particular of this transistor.

Les étapes suivantes, concernant la réalisation du transistor MOS à canal N dans le substrat en silicium 2 de type P, sont effectuées à l'aide du même masque 18 afin d'obtenir, conformément à l'invention, l'auto-alignement de la source et du drain de ce transistor MOS à canal N par rapport à la grille de 1 'in- verseur CMOS. La première étape de réalisation de ce transistor MOS à canal N consiste à attaquer, par exemple au moyen d'un plasma, la seconde couche de polysilicium 10 puis à attaquer, par exemple de façon chimique, la première et la seconde couches de silice respectivement 4 et 8 ainsi que la première couche de polysilicium 6. L'attaque de ces différentes couches est ensuite suivie d'une implantation d'ions électrodonneurs dans le substrat en silicium.2 de façon à définir la source et le drain du transistor MOS à canal N.Cette implantation peut être effectuée avec des ions de phosphore avec une energede l20keV et une dose de5.î0'5atomes/cm2. Le substrat en silicium 2 implanté est ensuite recuit de façon à faire diffuser les ions électro-donneurs dans ledit substrat 2. The following steps, concerning the production of the N-channel MOS transistor in the P-type silicon substrate 2, are carried out using the same mask 18 in order to obtain, in accordance with the invention, the self-alignment of the source and drain of this N-channel MOS transistor with respect to the gate of the CMOS inverter. The first step in producing this N-channel MOS transistor consists in attacking, for example by means of a plasma, the second layer of polysilicon 10 then in attacking, for example chemically, the first and the second layers of silica respectively 4 and 8 as well as the first layer of polysilicon 6. The attack of these different layers is then followed by an implantation of electron donor ions in the silicon substrate. 2 so as to define the source and the drain of the MOS transistor at channel N. This implantation can be carried out with phosphorus ions with an energy of 120 keV and a dose of 5.times.5 atoms / cm 2. The implanted silicon substrate 2 is then annealed so as to diffuse the electron-donor ions in said substrate 2.

La diffusion thermique des ions électrodonneurs permet d'obtenir deux régions latérales de type N+ 26 et 28 correspondant respectivement à la source et au drain du transistor MOS à canal N. Cette diffusion thermique des ions électro-donneurs ainsi que l'utilisation du même masque 18 permet l'auto-alignement de la source et du drain de ce transistor par rapport à la grille de l'inverseur, réalisée dans la première couche de polysilicium 6. La structure obtenue après la réalisation du transistor MOS à canal N est représentée sur la figure 3. The thermal diffusion of the electron-donor ions makes it possible to obtain two lateral regions of type N + 26 and 28 corresponding respectively to the source and to the drain of the N-channel MOS transistor. This thermal diffusion of the electron-donor ions as well as the use of the same mask 18 allows the self-alignment of the source and the drain of this transistor with respect to the inverter gate, produced in the first layer of polysilicon 6. The structure obtained after the realization of the N-channel MOS transistor is shown on Figure 3.

Il est à noter que contrairement aux inverseurs CMOS empilés de l'art antérieur, le transistor
MOS à canal P est le transistor supérieur et le transistor à canal N le transistor inférieur. Par ailleurs la réalisation du transistor supérieur selon l'invention à lieu avant celle du transistor inférieur, contrairement à l'art antérieur.It should be noted that unlike the stacked CMOS inverters of the prior art, the transistor
P-channel MOS is the upper transistor and the N-channel transistor is the lower transistor. Furthermore, the realization of the upper transistor according to the invention takes place before that of the lower transistor, unlike the prior art.

Comme schématisé que la figure 4a représentant une coupe transversale de la structure, la réalisation du transistor MOS à canal N est ensuite suivie d'une étape consistant à recourvrir d'une quatrième couche de silice 30 le substrat en silicium 2 de type
P. Cette quatrième couche de silice, présentant par exemple une épaisseur de 1000 A, peut être par exemple réalisée par oxydation du substrat en silicium 2. De même, les cotés latéraux des première et seconde couches de polysilicium respectivement 6 et 10 sont recouverts d'une petite pellicule de silice 32 obtenue par oxydation de ces couches afin de permettre l'isolation électrique du transistor MOS à canal P, réali sée dans la seconde couche de polysilicium 10, et la grille de l'inverseur CMOS, réalisée dans la première couche de polysilicium 6.As shown diagrammatically as FIG. 4a representing a cross section of the structure, the production of the N-channel MOS transistor is then followed by a step consisting in covering with a fourth layer of silica 30 the silicon substrate 2 of the type
P. This fourth layer of silica, having for example a thickness of 1000 A, can for example be produced by oxidation of the silicon substrate 2. Similarly, the lateral sides of the first and second layers of polysilicon 6 and 10 respectively are covered with '' a small silica film 32 obtained by oxidation of these layers in order to allow electrical isolation of the P-channel MOS transistor, carried out in the second polysilicon layer 10, and the grid of the CMOS inverter, produced in the first polysilicon layer 6.

Comme représenté sur cette figure 4a, la couche supérieure de nitrure de silicium .16 est ensuite enlevée, par exemple au moyen d'une attaque chimique après avoir enlevé le masque 18 La troisième couche de silice 14 subit une attaque latérale, lors des différentes attaques précitées, ce qui lui donne des dimensions telles qu'illustrées sur la figure 4a. As shown in this FIG. 4a, the upper layer of silicon nitride .16 is then removed, for example by chemical attack after removing the mask 18 The third layer of silica 14 undergoes a lateral attack, during the different attacks mentioned above, which gives it dimensions as illustrated in FIG. 4a.

L'attaque chimique de cette couche de silice 14 permet d'avoir accès, de façon auto-alignée, à la source 26 et au drain 28 du transistor MOS à canal P réalisés dans la couche de polysilicium 10.The etching of this layer of silica 14 gives access, in a self-aligned manner, to the source 26 and to the drain 28 of the P-channel MOS transistor produced in the polysilicon layer 10.

Les étapes suivantes concernent principalement la réalisation des contacts et des connexions électriques de l'inverseur CMOS. Après avoir déposé une couche de résine 36, constituant un deuxième masque, sur la troisième couche de silice 14, comme schématisé sur la figure 4b qui représente la même structure que celle représentée sur la figure 4a mais en coupe longitudinale, on attaque, par exemple de façon chimique, la troisième couche de silice 14, la couche inférieure de nitrure de silicium 12 ainsi que la seconde couche de polysilicium 10 de type N-. L'utilisation de ce deuxième masque permet de protéger le transistor MOS à canal P ainsi que la grille de l'inverseur CMOS de cette attaque chimique. Après cette attaque chimique, le masque 36 peut être enlevé par un simple décapage. La structure ainsi obtenue est représentée sur la figure 5. The following steps mainly relate to making the contacts and electrical connections of the CMOS inverter. After having deposited a layer of resin 36, constituting a second mask, on the third layer of silica 14, as shown diagrammatically in FIG. 4b which represents the same structure as that represented in FIG. 4a but in longitudinal section, we attack, for example chemically, the third layer of silica 14, the lower layer of silicon nitride 12 as well as the second layer of N- type polysilicon 10. The use of this second mask makes it possible to protect the P-channel MOS transistor as well as the gate of the CMOS inverter from this chemical attack. After this chemical attack, the mask 36 can be removed by a simple stripping. The structure thus obtained is shown in FIG. 5.

L'étape suivante consiste à déposer un nouveau masque sur la surface de la structure permettant de réaliser les contacts de la grille de l'inverseur ainsi que ceux de la source et du drain du transistor
MOS à canal N. Après réalisation de ces contacts, l'ensemble de l'inverseur est recouvert comme schématisé sur la figure 6 d'une couche métallique 38 par exemple en aluminium qui est ensuite gravée. Le dépôt de cette couche métallique permet notamment de mettre en contact les drains 28 et 22 des deux transistors.The next step consists in depositing a new mask on the surface of the structure making it possible to make the contacts of the gate of the inverter as well as those of the source and the drain of the transistor.
N channel MOS. After making these contacts, the entire inverter is covered as shown diagrammatically in FIG. 6 with a metallic layer 38, for example of aluminum, which is then etched. The deposition of this metallic layer makes it possible in particular to bring the drains 28 and 22 of the two transistors into contact.

La réalisation de l'inverseur CMOS se termine en recuisant l'ensemble par exemple à une température de l'ordre de 4650C. The realization of the CMOS inverter ends by annealing the assembly for example at a temperature of the order of 4650C.

La structure de l'inverseur CMOS obtenue selon le procédé de l'invention tel que décrit précédemment, est représentée en perspective sur la figure 7. The structure of the CMOS inverter obtained according to the method of the invention as described above, is shown in perspective in FIG. 7.

Sur cette figure, la référence 40 représente les oxydes de champ de l'inverseur CMOS et la référence 42 représente les régions du substrat dans laquelle ont été diffusés des ions de bore, conformément à la technologie LOCOS. Par ailleurs, les différentes flèches portant la référence 44 correspondent aux différents contacts électriques de l'inverseur CMOS. En vue d'une simplification de ce schéma, la couche de métallisation 38 n'a pas été représentée. In this figure, the reference 40 represents the field oxides of the CMOS inverter and the reference 42 represents the regions of the substrate in which boron ions have been diffused, in accordance with LOCOS technology. Furthermore, the different arrows bearing the reference 44 correspond to the different electrical contacts of the CMOS inverter. With a view to simplifying this diagram, the metallization layer 38 has not been shown.

Claims (9)

REVENDICATIONS 1. Procédé de fabrication d'un inverseur 1. Method of manufacturing an inverter CMOS, formé d'un transistor MOS à canal N et d'un transistor MOS à canal P empilés, caractérisé en ce qu'il comprend les étapes successives suivantes - recouvrement d'un substrat en silicium de type P (2) CMOS, formed by an N-channel MOS transistor and a stacked P-channel MOS transistor, characterized in that it comprises the following successive steps - covering of a P-type silicon substrate (2) d'une première couche de silice (4) ; - réalisation sur la première couche de silice (4), a first layer of silica (4); - production on the first layer of silica (4), dans une première couche de polysilicium de type N+ in a first layer of N + type polysilicon (6), de la grille de l'inverseur - recouvrement de ladite première couche de polysili (6), of the inverter grid - covering of said first layer of polysili cium (6) d'une seconde couche de silice (8) ;; - réalisation sur la seconde couche de silice (8),  cium (6) of a second layer of silica (8) ;; - production on the second layer of silica (8), dans une seconde couche de polysilicium de type N in a second layer of type N polysilicon (10), du transistor MOS à canal P, puis réalisation, (10), of the P channel MOS transistor, then production, dans le substrat en silicium de type P (2), du tran in the P-type silicon substrate (2), tran sistor MOS à canal N de façon que les sources (20, N-channel MOS sistor so that the sources (20, 26) et les drains (22, 28) des deux transistors MOS 26) and the drains (22, 28) of the two MOS transistors soient auto-alignés par rapport à la grille de l'in are self-aligned with respect to the grid of the in verseur ; et, - réalisation des différents contacts (44) et conne pourer; and, - realization of the different contacts (44) and conne xions électriques de l'inverseur. electrical xions of the inverter. 2. Procédé de fabrication selon la revendication 1, caractérisé en ce que, avant de réaliser le transistor MOS à canal P dans la seconde couche de polysilicium de type N- (10), on dépose sur cette couche de polysilicium une troisième couche de silice (14) dopé au phosphore et intercalée entre une couche supérieure (12) et une couche inférieure (16) de nitrure de silicium. 2. Manufacturing method according to claim 1, characterized in that, before producing the P-channel MOS transistor in the second layer of N- type polysilicon (10), a third layer of silica is deposited on this layer of polysilicon (14) doped with phosphorus and interposed between an upper layer (12) and a lower layer (16) of silicon nitride. 3. Procédé de fabrication selon la revendication 2, caractérisé en ce que l'étape de réalisation du transistor MOS à canal P se décompose de la façon suivante - après avoir disposé un masque (18) sur la région 3. Manufacturing method according to claim 2, characterized in that the step of producing the P channel MOS transistor breaks down as follows - after having placed a mask (18) on the region centrale de la couche supérieure de nitrure de sili center of the upper layer of sili nitride cium, attaque des deux couches de nitrure de sili cium, attack of the two layers of sili nitride cium (12, 16) et de la troisième couche de silice cium (12, 16) and the third layer of silica (14) ; - implantation d'ions électro-accepteurs dans la se (14); - implantation of electro-acceptor ions in the se conde couche de polysilicium de type N- (10) de first layer of polysilicon type N- (10) of façon à définir la source (20) et le drain de ce so as to define the source (20) and the drain of this transistor (22) - recuit de la seconde couche de polysilicium implan transistor (22) - annealing of the second layer of implanted polysilicon tée (10) de façon a faire diffuser latéralement les ions électro tee (10) so as to diffuse the electro ions laterally accepteurs dans ladite couche de polysilicium. acceptors in said polysilicon layer. 4. Procédé de fabrication selon la revendication 3, caractérisé en ce que l'étape de réalisation du transistor MOS à canal N se décompose de la façon suivante : - attaque des deux couches de polysilicium (6, 10) 4. The manufacturing method according to claim 3, characterized in that the step of producing the N-channel MOS transistor breaks down as follows: - attack on the two polysilicon layers (6, 10) ainsi que de la première et de la seconde couches de as well as the first and second layers of silice (12, 16) ; - implantation d'ions électro-donneurs dans le subs silica (12, 16); - implantation of electron-donor ions in the subs trat en silicium de type P (2) de façon à définir la P (2) type silicon trat so as to define the source (26) et le drain (28) de ce transistor ; - recuit du substrat (2) implanté de façon à faire source (26) and the drain (28) of this transistor; - annealing of the substrate (2) implanted so as to make diffuser les ions électro-donneurs dans ledit subs diffuse the electron-donor ions in said subs trat ; et, - recouvrement de la source et du drain dudit transis trat; and, - recovery of the source and the drain of said transis tor d'une quatrième couche de silice (30). tor of a fourth layer of silica (30). 5. Procédé de fabrication selon la revendication 4, caractérisé en ce que l'on enlève le masque 118) puis la couche de nitrure supérieure (10). 5. Manufacturing method according to claim 4, characterized in that one removes the mask 118) then the upper nitride layer (10). 6. Procédé de fabrication selon la revendication 5, caractérisé en ce que l'étape de réalisation des contacts et des connexions électriques de l'inverseur se décompose de la façon suivante - après avoir disposé un deuxième masque (36), sur la 6. The manufacturing method according to claim 5, characterized in that the step of making the contacts and electrical connections of the inverter breaks down as follows - after having placed a second mask (36), on the troisième couche de silice (14) afin de protéger le third layer of silica (14) to protect the transistor MOS à canal P et la grille de l'inver P-channel MOS transistor and the reverse gate seur, attaque de la troisième couche de silice (14), sister, attack on the third layer of silica (14), de la couche inférieure de nitrure de silicium (12) of the lower layer of silicon nitride (12) et de la seconde couche de polysilicium (10) ; - réalisation des contacts de la grille de l'inverseur and the second layer of polysilicon (10); - making the contacts of the inverter grid et des contacts de la source et du drain du transis and contacts of the source and the drain of the transis tor MOS à canal N, après avoir remplacé le deuxième tor N channel MOS, after replacing the second masque (36) par un troisième masque approprié ; - dépôt sur toute la surface de l'inverseur d'une cou mask (36) by a third suitable mask; - deposit on the entire surface of the inverter of a neck che métallique (38) ; et, - réalisation d'une gravure de ladite couche métalli metallic che (38); and, - production of an etching of said metal layer que. than. 7. Procédé de fabrication selon la revendication 3, caractérisé en ce que les ions électro-accepteurs sont des ions de bore. 7. The manufacturing method according to claim 3, characterized in that the electro-acceptor ions are boron ions. 8. Procédé de fabrication selon la revendication 4, caractérisé en ce que les ions électro-donneurs sont des ions de phosphore. 8. The manufacturing method according to claim 4, characterized in that the electro-donor ions are phosphorus ions. 9. Procédé de fabrication selon la revendication 6, caractérisé en ce que la couche métallique (38) est une couche d'aluminium.  9. The manufacturing method according to claim 6, characterized in that the metal layer (38) is a layer of aluminum.
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