FR2495860A1 - PROGRAMMABLE LOGIC DOORS AND NETWORKS - Google Patents

Abstract

L'INVENTION CONCERNE LES PORTES OU RESEAUX LOGIQUES PROGRAMMABLES. LES CONNEXIONS DE RESEAU DES CANAUX DE TRANSISTORS A EFFET DE CHAMP DE TYPE MOS A SYMETRIE COMPLEMANTAIRE D'UNE PORTE LOGIQUE SONT ALTEREES ELECTRIQUEMENT DE MANIERE A PROGRAMMER DIFFERENTES REPONSES LOGIQUES A DES SIGNAUX D'ENTREE LOGIQUES. A CET EFFET, CERTAINS DES TRANSISTORS A EFFET DE CHAMP SONT DES TRANSISTORS A EFFET DE CHAMP DE TYPE MOS A INJECTION DE GRILLE.THE INVENTION CONCERNS PROGRAMMABLE LOGIC DOORS OR NETWORKS. THE NETWORK CONNECTIONS OF THE MOS-TYPE FIELD-EFFECT TRANSISTOR CHANNELS WITH FULL SYMMETRY OF A LOGIC GATE ARE ALTERED ELECTRICALLY SO AS TO PROGRAM DIFFERENT LOGIC RESPONSES TO THE LOGIC INPUT SIGNALS. TO THIS END, SOME OF THE FIELD-EFFECTING TRANSISTORS ARE MOS-TYPE FIELD-EFFECTING TRANSISTORS WITH GRID INJECTION.

Description

La présente invention concerne les portes et réseauxThe present invention relates to doors and networks

logiques programmables.programmable logic.

On conpatt dans la technique des ensembles programmables de portes logiques dans lesquels les portes sont connectées par des liaisons fusibles, ces connexions pouvant être coupées par passage, dans les liaisons fusibles, de courants beaucoup plus élevés que ceux rencontres lors de la commutation à des niveaux logiques normaux, au point de faire fondre les liaisons. Une fois programmés,  Programmable sets of logic gates are known in the art in which the doors are connected by fuse links, these connections being able to be cut off, in the fuse links, by currents much higher than those encountered during the switching to levels. normal logic, to the point of melting the bonds. Once programmed,

ces ensembles logiques ne peuvent généralement pas être reprogrammés.  these logical sets can not usually be reprogrammed.

On connaît dans la technique des ensembles logiques programmables électriquement altérables utilisant des transistors  Electrically programmable programmable logic units using transistors are known in the art.

à effet de champ du type GIMOS, à savoir du type métal-oxyde-semi-  GIMOS type field effect, ie of the metal-oxide-semis type

conducteur à mémoire rémanente à injection de grille. La tension de seuil (VT) qui doit être appliquée entre la source et la grille d'un tel dispositif pour le mettre en état d'être conducteur entre sa source et son drain peut être modifiée sur la base de tensions plus élevées que la normale appliquées entre sa grille et sa source ou son drain. Les transistors à effet de champ du type GIMOS sont décrits, en tant que dispositifs, dans le brevet des Etats-Unis d'Amérique n 4 162 504, le type de transistor à effet de champ GIMOS décrit dans ce brevet ayant une structure de grille flottante qui ne recouvre pas sa région de source ou de drain et est disposée sous l'électrode de grille normale, et dans la demande de brevet des Etats-Unis d'Amérique n 181 662 déposée le 26 août 1980 par S.T. Esu sous le titre "ELECTRICALLY PROGRAb%,ABLE, FLOATING GATE READ ONLY MEMORY DEVICE AND METHOD FOR MAKiNG SAEW'", le type de transistor à effet de champ GlMOS décrit daos cette demande ayant une grille flottante qui recouvre une et une seule de ses régions de source et de drain et est dispesée sous l'électrode de grille  non-volatile memory driver with grid injection. The threshold voltage (VT) that must be applied between the source and the gate of such a device to put it in a state of being conductive between its source and its drain can be modified on the basis of higher than normal voltages. applied between its grid and its source or drain. Field effect transistors of the GIMOS type are described, as devices, in U.S. Patent No. 4,162,504, the type of GIMOS field effect transistor described in this patent having a gate structure. Floating which does not cover its source or drain region and is disposed under the normal gate electrode, and in United States Patent Application No. 181,662 filed August 26, 1980 by ST Esu under the title "ELECTRICALLY PROGRAB%, ABLE, FLOATING GATE READ ONLY MEMORY DEVICE AND METHOD FOR MAKING SAEW", the type of field effect transistor GlMOS described in this application having a floating gate which covers one and only one of its source regions and of drain and is scattered under the gate electrode

normale. Les ensembles logiques construits a i'aide de ces dispo-  normal. The logical sets constructed with the aid of these provisions

sitifs ont donc utilisé dans leur structure des transistors à effet  therefore used in their structure transistors with

de champ d'un seul type de conductivité.  field of a single type of conductivity.

Dans des réseaux logiques, qui ne sont pas programmables et font appel à des transistors à effet de champ ayant des tensions de seuil VT fixes, il est apparu que des transistors à effet de champ du type MOS (métal-oxydesemiconducteur) à symétrie complémentaire  In logic arrays, which are not programmable and use field effect transistors with fixed VT threshold voltages, it has become apparent that MOS (metal-oxide-semiconductive) field-effect transistors with complementary symmetry

permettaient des économies de ia consommation électrique d'attente.  allowed savings in electricity consumption waiting.

Chaque paire du type "COSMOS" (il s'agit d'uoe marque déposée de la societó RCA Corporation pour designer des ensembles logiques du type iMOS à symnetrie complémentaire), comprenant un transistor à effet de champ de canal p et un transistor à effet de champ de canal n disposés en série entre deux bornes de tension d'alimentation, peut être faite avec des transistors qui non seulement ont des types de conductivité complémentaires, mais ont également des tensions de seui] V qui p-ssèdent la mnrme amplitude, ceci donnant un degré élevé d'inmun-té vis-à-vis du bruit aux circuits logiques incorporant  Each pair of the "COSMOS" type (it is a registered trade mark of RCA Corporation to design complementary symmetry-type iMOS logic units), comprising a p-channel field effect transistor and an effect transistor. the n-channel field arranged in series between two supply voltage terminals can be made with transistors which not only have complementary conductivity types, but also have threshold voltages which have the same amplitude, this gives a high degree of noise immunity to logic circuits incorporating

de tels dispositifs.such devices.

L'invention permet d!étendre ies avantages indiqués ci-dessus au, pertes logiques programmables et aux réseaux de ces  The invention makes it possible to extend the advantages indicated above to the programmable logic losses and to the networks of these

portes disposées en connexions mutuelles.  doors arranged in mutual connections.

Selon l'invention, les connexions de réseau électriques des canaux de paires de transistors à effet de champ "COSMOS" qui définira'ent une grille logique ou un ensemble logique classiques sont modi'iées selon l'invention de manière à contenir en disposition appropriée les canaux de transistors à effet de chamip à tension de seuil proQrarnabLe, lesque'cranîistors à effet de champ à tension de seuii progw;.aenable sont mis dans létat conducteur ou non condcc teur oendanï un intervalle de przgrammati-on p.ar application de tensions; de r gra.mation entre leurs grilles et les extrémité de ieurs óa:ux. rn's uite, j'usqu' 'a repiDgrammation, ces transistors a efe -;- à -r sei l, gram.able conservenrt leur étac rs.'c2euú on- ei n _c'-!' ct-i de fa9on l 'ommander la réponse  According to the invention, the electrical network connections of the "COSMOS" field effect transistor pairs channels which will define a conventional logic gate or logic array are modified according to the invention so as to contain an appropriate arrangement. the commercially available threshold voltage-effect transistor transistors channels, the proggable voltage-sensitive field effect cranifiers are set in the conductive or non-conductive state, and a pre-calibration interval is applied; tension; of grading between their gates and the ends of their óa: ux. As I said earlier, these transistors have been able to maintain their performance even further. How to answer the question?

iogloq-e ce ia ur-e o'a de iensec9iDe iogioue.  iogloq-e this ur-e o'a d'iensec9i De iogioue.

a description suivante, ccnçue t titre d'illustration  following description, taken as an illustration

de ''i nvention, e - donner une meilieurt conpréh.-nsion de ces  of the invention, to give a better understanding of these

eara..r. ius eti a -ie eil- a jeapi sur!es dessins annexés.  eara..r. ius eti has -iil jappi on the drawings attached.

- ia figure est un schéma simplifié d'une porte logique ?z'og-amz.atie cDnst-ituant un:aod- de réalisation de i'invention; - lia figure 2 -est un schéma simplifié d!une variante de a -ite iigique progra-nmable de la figure 1, constituant égaliement un mode -e rea!.Isation dee 'inventaon; la figure 3 est un schéma simplifié d'une variante de la porte logique programmable de la figure 2, constituant également un mode de réalisation de l'invention; - les figures 4, 5 et 6 sont respectivement un schéma simplifié d'un réseau logique de type "COSMOS" non programmable, un schéma simplifié d'une partie d'un réseau logique programmable obtenu à partir du réseau logique de la figure 4, et un schéma simplifié d'un réseau logique programmable dérivant du réseau de-la figure 5-par un processus de réduction et constituant un mode de réalisation de l'invention, cette série de figures illustrant le processus de formation de ces réseaux logiques; et - la figure 7 est un schéma simplifié d'une variante du réseau logique programmable de la figure 6, constituant également  FIG. 1 is a simplified schematic diagram of a logic gate which shows an embodiment of the invention; FIG. 2 is a simplified diagram of a variant of a preferred embodiment of FIG. 1, also constituting an embodiment of the inventaon; FIG. 3 is a simplified diagram of a variant of the programmable logic gate of FIG. 2, also constituting an embodiment of the invention; FIGS. 4, 5 and 6 are respectively a simplified diagram of a non-programmable "COSMOS" type logical network, a simplified diagram of a part of a programmable logic network obtained from the logic network of FIG. 4, and a simplified diagram of a programmable logic array deriving from the network of FIG. 5-by a reduction process and constituting an embodiment of the invention, this series of figures illustrating the process of forming these logical networks; and FIG. 7 is a simplified diagram of a variant of the programmable logic array of FIG.

un mode-de réalisation de l'invention.  an embodiment of the invention.

Ainsi que cela a déjà été indiqué ci-dessus, un ensemble de type "COSMOS" désigne, en terme de marque déposée de la société  As already mentioned above, a set of type "COSMOS" designates, in terms of the registered trademark of the company

RCA Corporation, un ensemble logique du type métal-oxyde-semiconduc-  RCA Corporation, a logical assembly of the metal-oxide-semiconductor

teur à symétrie complémentaire, et cette notation sera utilisée dans  complementary symmetry, and this notation will be used in

la description à titre de simplification d'écriture.  the description as a simplification of writing.

On se reporte d'abord à la figure 1. Sur cette figure, les transistors à effet de champ à canal p Pll, P21, P31 et les transistors à effet de champ à canal n Nll, N21, N31, N19, N29, N39,  Referring first to FIG. 1. In this figure, p-channel field effect transistors P111, P21, P31 and n-channel field effect transistors N11, N21, N31, N19, N29, N39 ,

représentés avec des structures de grille unique, sont des transis-  represented with single grid structures, are trans-

tors à effet de champ de type MOS dont la tension de seuil VT est fixe. Les grilles des transistors Pll, P21, P31 sont respectivement connectées, par l'intermédiaire respectif de bornes IN1, IN2, IN3, aux grilles des transistors NUl, N21, N31 de manière à former respectivement des paires "COSMOS", c'est-à-dire des dispositifs ayant tous des tensions de seuil VT d'amplitude identique. Les dispositifs sont du type enrichissement, les tensions de seuil VT des dispositifs à canal p sont négatives et les tensions de seuil des dispositifs à canal n étant positives, la mesure s'effectuant  MOS type field effect tors whose threshold voltage VT is fixed. The gates of the transistors P11, P21, P31 are respectively connected, via respective terminals IN1, IN2, IN3, to the gates of the transistors NU1, N21, N31 so as to form "COSMOS" pairs respectively, that is, ie devices all having threshold voltages VT of identical amplitude. The devices are of the enrichment type, the threshold voltages VT of the p-channel devices are negative and the threshold voltages of the n-channel devices are positive, the measurement taking place

de la source à la grille. Les tensions de fonctionnement relative-  from the source to the grid. The relative operating voltages

ment positive V+ et relativement négative V- qui sont appliquées  positive V + and relatively negative V- which are applied

par des bornes V+ et V- diffèrent d'une quantité sensiblement infé-  terminals V + and V- differ by a substantially lower

rieure à cette tension VT, si bien que, lorsque les grilles inter-  than this voltage VT, so that when the internal

connectées des dispositifs à canal p et à canal n de la paire "COSMOS" sort commutées à l'une des tensions de fonctionnement V+ et  n-channel and p-channel devices of the "COSMOS" pair are switched to one of the V + operating voltages and

V-, seul l'un des dispositifs est mis en état d'être conducteur.  V-, only one of the devices is set to be conductive.

Ceci élimine sensiblement la consommation électrique d'attente, et les paires "COSMOS" ne consomment une puissance électrique appré- ciable auprès des alimentations en tension de fonctionnement qu'en  This substantially eliminates standby power consumption, and the "COSMOS" pairs consume appreciable electrical power from operating voltage

cas de commutation.switching case.

Des transistors à effet de champ à canal p P12, P22, P32 et des transistors à effet de champ à canal n N12, N22, N32 sont représentés comme ayant en outre respectivement des structures à grille flottante en plus de leurs structures à grille câblée et sont des transistors à effet de champ du type GIMOS tels que décrits dans le brevet cité n0 4 162 504. L'application, entre la source et la grille de l'un des transistors à effet de champ GIMOS à canal n N12, N22, N32, d'une tension source-grille de programmation qui est d'une polarité positive et qui a une amplitude beaucoup plus grande que la différence (V+)-(V-) modifie la charge stockée entre son canal et sa grille flottante de façon que, jusqu'au moment o il est reprogrammé, le transistor à effet de champ répond à des niveaux logiques normaux par un comportement qui est typique d'un dispositif du type appauvrissement, son canal étant pleinement conducteur pour tout potentiel source-grille (soit VGS) appartenant à l'intervalle qui contient zéro et toute valeur positive. Ainsi, le transistor à effet de champ GIMOS à canal n se comporte comme un court-circuit entre sa source et son drain pour les tensions de fonctionnement  P-channel field effect transistors P12, P22, P32 and n-channel field effect transistors N12, N22, N32 are further shown to have floating gate structures in addition to their wired gate structures and are field-effect transistors of the GIMOS type as described in the cited patent No. 4,162,504. Application between the source and the gate of one of the N-channel GIMOS field effect transistors N12, N22, N32, a programming source-gate voltage which is of a positive polarity and which has a magnitude much greater than the difference (V +) - (V-) changes the charge stored between its channel and its floating gate so that, until reprogrammed, the field effect transistor responds to normal logic levels by a behavior which is typical of a depletion type device, its channel being fully conductive for any source-gate potential (either VGS) belonging at the interval that contains zero and any positive value. Thus, the n-channel GIMOS field effect transistor behaves as a short circuit between its source and its drain for the operating voltages

rencontrées dans un fonctionnement logique normal.  encountered in normal logical operation.

D'autre part, l'application d'un potentiel source-grille de programmation négatif suffisamment grand entre la source et la grille de ce transistor à effet de champ GIMOS à canal n modifie la charge stockée entre son canal et sa grille flottante de manière qu'il réponde à des niveaux logiques normaux par un comportement qui est celui d'un transistor à effet de champ du type enrichissement  On the other hand, the application of a sufficiently large negative source source-programming grid between the source and the gate of this n-channel GIMOS field effect transistor modifies the charge stored between its channel and its floating gate in a manner that that it responds to normal logical levels by a behavior which is that of a field effect transistor of the enrichment type

ayant une tension de seuil VT sensiblement plus grande que la diffé-  having a threshold voltage VT substantially greater than the difference

rence (V+)-(V-). Ainsi, le transistor à effet de champ GIMOS à canal n se comporte comme un circuit ouvert entre sa source et son drain pour les tensions de fonctionnement rencontrées lors d'un  (V +) - (V-). Thus, the n-channel GIMOS field effect transistor behaves as an open circuit between its source and its drain for the operating voltages encountered during a

fonctionnement logique norma!.normal logical operation !.

De manière analogue, on peut programmer un transistor à effet de champ GIMOS à canal p de manière qu'il fonctionne comme un court-circuit entre sa source et son drain après qu'il a été programmé au moyen d'une tension source-grille négative d'une amplitude sensiblement supérieure à la différence (V+)-(V-) appliquée entre la source et la grille, ou bien qu'il fonctionne comme un circuit ouvert entre sa source et son drain après qu'il a été programmé au moyen d'une tension source-grille positive suffisamment grande entre la source et la grille. (Les transistors à effet de champ CIMOS décrits dans le brevet cité n0 4 162 504 sont des dispositifs bilatéraux lorsqu'on les considère du point de vue de leur connexion à grille commune, et leur programmation peut être également effectuée par application de tensions de programmation se présentant sous forme de tensions drain-grille au lieu de, ou aussi bien que, sous forme de tensions source-grille.) Sur la figure 1, un décodeur d'écriture WD répond à un nombre binaire à 3 bits en programmant les transistors à effet  Similarly, a p-channel GIMOS field effect transistor can be programmed to function as a short circuit between its source and drain after it has been programmed by means of a source-gate voltage. negative of an amplitude substantially greater than the difference (V +) - (V-) applied between the source and the gate, or that it functions as an open circuit between its source and its drain after it has been programmed to means of a sufficiently large positive source-gate voltage between the source and the gate. (The CIMOS field effect transistors described in cited patent No. 4,162,504 are two-sided devices when considered from the point of view of their common gate connection, and their programming can also be performed by applying programming voltages. in the form of drain-gate voltages instead of, or as, source-gate voltages.) In Fig. 1, a write decoder WD responds to a 3-bit binary number by programming the transistors effect

de champ GIMOS selon les conditions suivantes. Le canal p du tran-  GIMOS field according to the following conditions. The p channel of the tran-

sistor Pil est un court-circuit si le canal n de NUl est un circuit ouvert et, inversement, est un circuit ouvert si le canal n de NlI est un court-circuit. Le canal p de P21 est un court-circuit si le canal n de N21 est un circuit ouvert et, inversement, est un circuit ouvert si le canal n de N21 est un court-circuit. Le canal p de P31 est un court- circuit si le canai n de N31 est un circuit ouvert et, inversement, est un circuit ouvert si le canal a de N31 est un court-circuit. Les transistors à effet de chlamp GIMOS à canal p et à canal n peuvent être conçus de manière qu'une même tension de programmation puisse être simultanément appliquée à ceux qui portent des caractère alphanumériques d'identification ayant des parties numériques identiques, si bien que les lignes communes Bi, B2 et B3 de tension de programmation à deux conducteurs peuvent  sistor Pil is a short circuit if channel n of NUl is an open circuit and, conversely, is an open circuit if channel n of NlI is a short circuit. The P channel of P21 is a short circuit if the N channel of N21 is an open circuit and, conversely, is an open circuit if the N channel of N21 is a short circuit. The p-channel of P31 is a short circuit if the channel N of N31 is an open circuit and, conversely, is an open circuit if the channel of N31 is a short circuit. The p-channel and n-channel GIMOS chlamp transistors may be designed so that the same programming voltage can simultaneously be applied to those carrying alphanumeric identification characters having identical digital parts, so that Bi, B2 and B3 common lines of two-wire programming voltage can

être remnlacées par des lignes coimunes à un seul conducteur respec-  be replaced by single conductor lines respec-

tives, au moins en partie. On suppose que les tensions de program-  at least in part. It is assumed that the program tensions

mation venant du décodeur d'écriture WD sont rapportées à un  from the WD write decoder are reported to a

potentiel de terre compris entre V- et V+.  earth potential between V- and V +.

Les électrodes de source des transistors à effet de  The source electrodes of the transistors with

champ GIMOS à canal p P12, P22, P32 sont connectées au rail d'ali-  P-channel GIMOS field P12, P22, P32 are connected to the feed rail

mentation en tenzion positive partant de ia borne iV+, de sorte que l'application de tensions de programmation source-grille à ces transistors s'effectue directement par application à leurs grilles  positive voltage from the terminal iV +, so that the application of source-gate programming voltages to these transistors is carried out directly by application to their grids

des tensions rapportées à]a terre. L'électrode de source du tran-  voltages reported to earth. The source electrode of the

sistor à effet de champ GIMOS à canal n 1112 est connectée au rail d'alimentaticn en tension négative partant de la borne V-, si bien que l'application de la tension de programmation source-grille à ce transistor s'effectue de même directement par changement de la tension de grille. il survient toutefois des problèmes lorsque l'on tente d'appliqu!er une tension de programmation à la grille de l'un des transistors à effet de champ GIMOS à canal n N22 et N32 dans la mesure o aucune des extrémités de son canal n'est rapporté& à la terre, au potentiel V- ou au potentiel '+. Le transistor à effet de champ à canal n N19 dont la source est connectée de façon à recevoir iL potentiel V- répond à l'application à sa grille d'un niveau logique positif "haut" ou "I" (c'est-à-dire un niveau logique négatif "bas" ou "O") en appliquant le potentiel V- au drain de N12 et à la source Je N22 interconnetés, de àanière à permettre la programmation de N22 par une tension sorcegfille (aussi bien que la prograrnation de 112 -ar use tension drair-grille). Le transistor à effet de c?:amp à.aval n i29 dont la source est connectée de manière à rece-voir le potentiel V- répond à l'application à sa gril ri' un t ieu!ea leque p sicif "îhau" ou "i" en appliquant le p-ertiel - ud in d 2 et à la source de N32 interconrctël  GIMOS n-channel field effect sistor 1112 is connected to the negative voltage supply rail from terminal V-, so that the application of the source-gate programming voltage to this transistor is also carried out directly by changing the gate voltage. however, there are problems when attempting to apply a programming voltage to the gate of one of the n-channel GIMOS field effect transistors N22 and N32 in that no one end of its channel N 'is referred to earth, potential V- or potential' +. The n-channel N-channel field effect transistor whose source is connected to receive the V-potential responds to the application at its gate of a positive logic level "high" or "I" (ie -describe a negative logic level "low" or "0") by applying the potential V- to the drain of N12 and to the source I N22 interconnected, so as to allow the programming of N22 by sorcegfille voltage (as well as the prograrnation of 112 -ar use tension drair-grid). The front-end effect transistor whose source is connected so as to receive the potential V- responds to the application to its grill of a hot-water heater. or "i" by applying the p-ertiel - ud in d 2 and at the source of N32 interconrctël

afin de per:etre la progrd:matci] de N32 par une tension source-  in order to be: the progress of N32 by a voltage source-

grille ou la programm.ation de N22 par une tension drain-source. Le transistor à effet de ch-enp. canal n 1N33-: dont la source est connecree de faço, à recevoir]e p-.té-?tiel V- rê-pond à l'application à sa gri.fe c'un niveau Logique "'haut'- ou "i" en appliquant le potentiel V- au drain de N32 afin de permettre la programnation de N32 par une tension drain-grille. Le niveau Logique positif "haut" ou "1"  grid or the programming of N22 by a drain-source voltage. The ch-enp effect transistor. channel n 1N33-: whose source is connected in a way, to receive] the device V- res-the application to his grife a level Logic "high" or " i "by applying the potential V- to the drain of N32 in order to allow the programming of N32 by a drain-gate voltage The positive logic level" high "or" 1 "

est appliqué simultanément'aux grilles de Ni9o 1 N29; N39 par l'inter-  is simultaneously applied to Ni 9 O 1 N29 grids; N39 through

mêdiaire d'une borne WRI. Dans certaines configurations logiques, il peut stre souhaitable d'inverser l'ordre de la connexion en série des transistors à effet de champ GIMOS et des transistors à effet de champ à tension de seuil VT fixe comme entre les bornes V+ et OUT, ce qui crée un problème consistant en l'application de tensions de programmation au transistor à effet de champ GIMOS qui sont identiques à celles apparaissant lors de la programmation de N22 et N32; la solution à ce problème est analogue à celle utilisée pour résoudre le problème de la programmation de N22 et N32, un transistor à effet de champ à tension de seuil VT fixe à canal p étant activé pour court-circuiter l'une des extrémités du canal du  of a WRI terminal. In some logical configurations, it may be desirable to reverse the serial connection order of the GIMOS field effect transistors and the fixed VT threshold voltage field effect transistors as between the V + and OUT terminals, which creates a problem of applying programming voltages to the GIMOS field effect transistor which are identical to those appearing when programming N22 and N32; the solution to this problem is similar to that used to solve the problem of programming N22 and N32, a p-channel fixed voltage VT threshold field effect transistor being activated to short-circuit one end of the channel of

transistor à effet de champ GIMOS sur la borne V+.  GIMOS field effect transistor on terminal V +.

On peut considérer le verrouillage de noeuds non désignés  Locking of non-designated nodes can be considered

par un numéro de référence pendant la programmation comme la re-  by a reference number during programming such as

connexion de parties du circuit pendant la programmation, de façon que tous les canaux des transistors à effet de champ à canal p à tension de seuil VT programmable qu'il contient soient mis en parallèle les uns avec les autres de sorte qu'au moins une première extrémité de leurs canaux soit connectée à un point de tension de  connecting portions of the circuit during programming so that all channels of the programmable VT threshold p-channel field effect transistors it contains are in parallel with each other so that at least one first end of their channels be connected to a voltage point of

référence (par exemple V+) par rapport auquel les tensions de pro-  reference (for example V +) with respect to which the voltages of

grammation appliquées à leurs grilles respectives puissent être rapportées, et que tous les canaux des transistors à effet de champ à canal n à tension de seuil VT programmable que le circuit contient soient mis en parallèle les uns avec les autres, si bien qu'au moins les premières extrémités de leurs canaux soient connectées à un point de tension de référence (par exemple V-) par rapport auquel les tensions de programmation appliquées à leurs grilles respectives puissent être rapportées. Lors de la mise en oeuvre de ce parti, il faut prendre garde d'exclure de ces connexions le circuit connectant directement la borne de sortie logique OUT si les tensions de référence par rapport auxquelles les transistors à effet de champ à tension de seuil programmable à canal p et à canal n sont respectivement programmés diffèrent. Ceci est nécessaire pour empêcher l'introduction d'un court-circuit indésirable entre  the grammages applied to their respective gates can be reported, and that all channels of programmable VT threshold voltage n-channel field effect transistors that the circuit contains are in parallel with each other, so that at least the first ends of their channels are connected to a reference voltage point (for example V-) with respect to which the programming voltages applied to their respective gates can be reported. When implementing this party, care must be taken to exclude from these connections the circuit directly connecting the digital output terminal OUT if the reference voltages with respect to which the threshold-state threshold effect field effect transistors p-channel and n-channel are respectively programmed differ. This is necessary to prevent the introduction of an undesired short circuit between

ces tensions de référence pendant la programmation. Dans des ensem-  these reference voltages during programming. In

bles logiques programmables plus complexes, comme il en sera décrit ciaprès dans l'invention, en particulier des ensembles construits à partir d'un tracé semiconducteur normalisé et de configurations de métallisation spéciales, il peut Ctrs commode d'effectuer la programmation en connectant les bornes V+ et V- à une tension commune pendant la programmation et de faire en sorte de verrouiller tous les noeuds de circuit à cette tension commune, c'est-à-dire de mettre en parallèle les canaux de tous les-transistors à effet de  More complex programmable logic signals, as will be described hereinafter in the invention, in particular assemblies constructed from a standardized semiconductor plot and special metallization configurations, it may be convenient to perform the programming by connecting the terminals. V + and V- to a common voltage during programming and to ensure to lock all the circuit nodes to this common voltage, that is to say to parallel the channels of all-effect transistors

champ à tension de seuil VT programmable.  programmable threshold voltage field VT.

Les transistors qui sont utilisés pour verrouiller des  Transistors that are used to lock

noeuds non désignés par un numéro de référence pendant la program-  nodes not designated by a reference number during the program

mation doivent être des dispositifs suffisamment grands pour pouvoir conduire, sans sortir de limites étroites de la tension verrouillée, les courants qui circulent dans les canaux des transistors à effet de champ GIMOS qui sont programmés. Il n'est généralement pas nécessaire que ces transistors de verrouillage fonctionnement à  must be devices large enough to be able to conduct the currents flowing in the channels of the GIMOS field effect transistors that are programmed without departing from narrow limits of the latched voltage. It is generally not necessary for these lockout transistors to operate at

vitesse elevée, si bien que leur taille importante est acceptable.  speed, so their large size is acceptable.

Une caractéristique intéressante de l'ensemble logique programmable selon l'invention est que les sources de tension de programmation et la source appliquant une tension à la borne WRI alimentent toutes des grilles de transistorsà effet de champ, de sorte que la charge qui leur est appliquée, à elles,ainsi qu'aux lignes communes qui  An interesting feature of the programmable logic array according to the invention is that the programming voltage sources and the source applying a voltage to the WRI terminal all supply gates of field effect transistors, so that the load applied thereto to them, as well as to the common lines that

les alimentent est petite. Ceci permet d'utiliser du silicium poly-  feed them is small. This makes it possible to use polysilicon

cristallin pour ces lignes communes, si l'on suppose le cas o la porte logique programmable est un dispositif intégré monolithique disposé sur la surface d'une pièce de silicium massif ou sur celle  crystalline for these common lines, assuming the case where the programmable logic gate is a monolithic integrated device disposed on the surface of a piece of solid silicon or on that

d'un dispositif du type "silicium-sur-saphir".  of a device of the "silicon-on-sapphire" type.

Le circuit de la figure 1 sera, par analogie avec des portes logiques du type "COSMOS" connues, une porte "NOM ET" à trois entrées destinée à des signaux d'entrée en logique positive appliqués à ses trois bornes d'entrée INl, IN2 et IN3 et produits à sa borne de sortie OUT, ou bien une porte "NI" à trois entrées destinée à des signaux en logique négative, pour autant que la programmation ait conditionné les transistors à effet de champ GIMOS de la manière suivante. Les transistors à effet de champ GIMOS à canal p P12, P22, P32 sont programmés de façon à court-circuiter les sources des transistors à effet de champ à canal p à tension de seuil VT fixe Pll, P21, P31 sur la borne V+; et les transistors à effet de champ GIMOS à canal n N12, N22, N32 sont programmés respectivement de façon à faire fonction de circuits ouverts aux bornes des canaux des transistors à effet de champ à canal n à tension de seuil VT fixe Nll, N21, N31. Si un et un seul des transistors à effet de champ CIM4OS à canal p P12, P22, P32 est programmé en circuit ouvert au lieu de l'être en court-circuit et si le transistor à effet de champ GIMOS à canal n ayant le même premier chiffre dans la partie numérique de ses caractères alphanumériques d'identification est programmé en circuit ouvErt, le circuit de la figure I sera, par analogie avec des portes logiques de type "COSMOS" connues, une porte "NON ET" à deux entrées destinée à des signaux en logique positive appliqués à deux de ses bornes d'entrée et ne répondra pas à un signal appliqué à l'autre de ses bornes d'entrée. Si deux des transistors à effet de champ GIMOS a canal p P12, P22, P32 sont programmés en circuits ouverts et si les transistors à effet de champ GIMOS à canal n ayant des premiers chiffres correspondants dans les  The circuit of FIG. 1 will, by analogy with known "COSMOS" type logic gates, a three-input "NOM AND" gate intended for positive logic input signals applied to its three input terminals IN1. IN2 and IN3 and produced at its output terminal OUT, or a three-input "NI" gate for signals in negative logic, provided that the programming has conditioned the GIMOS field effect transistors in the following manner. The p-channel GIMOS field effect transistors P12, P22, P32 are programmed to short-circuit the sources of the fixed threshold VT p-channel field effect transistors Pl1, P21, P31 to the terminal V +; and the n-channel GIMOS field effect transistors N12, N22, N32 are respectively programmed to function as open circuits across the channels of the n-channel VT fixed threshold voltage field effect transistors N11, N21, N31. If one and only one of the p-channel field-effect transistors CIM4OS P12, P22, P32 is programmed in open circuit instead of being short-circuited and if the n-channel GIMOS field effect transistor having the same first digit in the numerical part of its alphanumeric identification characters is programmed in open circuit, the circuit of FIG. 1 will be, by analogy with known "COSMOS" type logic gates, a two-input "NAND" gate for to positive logic signals applied to two of its input terminals and will not respond to a signal applied to the other of its input terminals. If two of the p-channel GIMOS field effect transistors P12, P22, P32 are programmed in open circuits and the n-channel GIMOS field effect transistors have corresponding first numbers in the field of the p-channel GIMOS field effect transistors.

parties numériques de leurs caractèrs alphanumériques d'identifica-  numerical parts of their alphanumeric characters of identifica-

tion sont programmés en courts-circuits, le circuit de la figure 1 sera analogue à un simple inverseur de type "COSMOS", qui inverse les signaux logiques qui sont appliqués à l'une de ses bornes d'entrée et qui ne répondent pas aux signaux logiques appliqués à l'une ou l'autre de ses autres bornes d'entrée ou aux deux. Les équations logiques de logique positive qui décrivent respectivement les réponses T, T2 T 3 T, T T T7 T8 obtenues sur la borne  The circuit of Figure 1 will be analogous to a simple COSMOS-type inverter, which inverts the logic signals that are applied to one of its input terminals and which do not respond to logic signals applied to one or other of its other input terminals or both. The logic equations of positive logic which respectively describe the responses T, T2 T 3 T, T T T7 T8 obtained on the terminal

1' 2' 3' 4 53 6' 7' 81 '2' 3 '4 53 6' 7 '8

OUT à des signaux logiques d'entrée Il, I2, 13 appliqués respecti-  OUT to input logic signals Il, I2, 13 applied respectively

vement aux bornes!Ni, IN2, IN3 sont présentées dans le tableau ci-  at the terminals! Ni, IN2, IN3 are shown in the table below.

dessous, en même temps que les conditions applicables aux transistors  below, together with the conditions applicable to transistors

à effet de champ GIMOS permettant d'obtenir de telles réponses.  GIMOS field effect to obtain such answers.

Code de program- Transistors GIMOS Transistors GIMOS Equation nation en court-circuit en circuit ouvert logique  Program code- GIMOS transistors GIMOS transistors Nation equation in open circuit short circuit

V 12- 22-V 32V 12- 22-V 32

000 P12,P22,P32 N2,N22,N32 To=iI2.I3  000 P12, P22, P32 N2, N22, N32 TB = iI2.I3

001 P12,P22,N32 N12,N22,P32 T I 1.001 P12, P22, N32 N12, N22, P32 T I 1.

l'2the 2

O10 P12,N22,P32 N12,P22,N32 T2=II3O10 P12, N22, P32 N12, P22, N32 T2 = II3

Oll P12,N22,N32 N12,P22,P32 T= T3=1P12, N22, N32 N12, P22, P32 T = T3 = 1

100 N12,P22,P32 P12,N22,N32 T4= I 3100 N12, P22, P32 P12, N22, N32 T4 = I 3

101 N12,P22 N32 P12,N22,P32 T5=12101 N12, P22 N32 P12, N22, P32 T5 = 12

T5=2T5 = 2

N12,N22;P32 P12,P22,N32 T613N12, N22; P32 P12, P22, N32 T613

111 N12,N22,N32 P12,P22,P32 T7=0O111 N12, N22, N32 P12, P22, P32 T7 = OO

Les équations logiques données dans le tableau ci-dessus  The logical equations given in the table above

et d3ns le reste de ia description sont écri=es à l'aide des conven-  and in the remainder of the description are written in accordance with

tions normales, o le complëment logique d'un signal est indiqué par une barre de surlignement; o la fonction ET est indiquée par un syibole de produit en forme de point, et o la fonction OU est indiquée par un signe -. Le "_ode de Programmation" de la colonne gauche du tableau ci-dessus decrit (en termes de niveaux "haut" et  normal operations, where the logical complement of a signal is indicated by a highlight bar; o the AND function is indicated by a dot-shaped product syibole, and o the OR function is indicated by a - sign. The "Programming Mode" in the left column of the above table describes (in terms of "high" levels and

"bas" exprimés respectivement par "1" et "0". les tensions de pro-  "low" respectively expressed as "1" and "0". the tensions of

grammation appliquées pour prc.qser les caractéristiques de conduction des transistors donnes dans les colonnes médianes du tableau. V12 est la tension appliquée ai-. grilles de P12 et N12; V22 est la tensi.on appliquée aux gril.'.les de P12 et N22, et V32 est  grammar applied to predict the conduction characteristics of transistors given in the median columns of the table. V12 is the applied voltage ai-. grids of P12 and N12; V22 is the tension applied to the grill of P12 and N22, and V32 is

la tension appliquée aur: grilles de P32 et N32.  the voltage applied to: grids of P32 and N32.

La figure 2 represente une variante de la porte logiquc prograrmmable de la figure 1, qui a été modifiée de façon que les tensions de progranunation soient appliquées par l'intermédiaire des iignes utiiisées pour transporter les signaux logiques, comme c'est souvent le cas dans les ensebles ogiques programmables de la technique antérieure. La fig.-re 3 mont-: 'me variante de la porte logique de la _-g.-re 2 o e:bue c e-on en série d'un transistor à effet cde ciaip a tensin e euil Tl f'ixe et d'un transistor à  FIG. 2 shows a variant of the programmable logic gate of FIG. 1, which has been modified so that the programming voltages are applied via the lines used to carry the logic signals, as is often the case in FIG. the programmable physiology of the prior art. FIG. 3 is a variant of the logic gate of FIG. 2, which is a series of a transistor having a positive voltage effect. and a transistor to

effet de eharmo GiMOS a -n,.ne grie flotante disposée symiétri-  the effect of the GiMOS eharmo a -n, .ne floating flie arranged symmetrically

qu-... e.. e s de source et de drain est rempiace= pa sorn équivaenrL un unique transistor à  The source and drain are equivalent to a single transistor.

effet e::-:i. d rie -t;an.e est disposée asymétri-  effect e :: -: i. d.r. -t; an.e is arranged asymmetrically

quent ur I ala -. e ea.:-- de source et de drain de manire.e recou qc'une seu.. de ee rêgions (dans le cas représen't- ii s'agit de 'a saurce î ainsi que cela est décrit  that I am ala -. The source and the drain are designed so that only a few of the regions (in the case represented) are capable of being treated as described.

dans.a denaande de bireet - 18 662 c& Isee ci-dessus. Il est natu-  in the bireet denaande - 18 662 above. He is natural

) relie=wn Jssibe dnisae.. l es oe,:oues des p-rt s iogiques prog:._a_.e' des -oure-, e- l::-s transi--ors à effet de chanD _:-ma' p 'son rempn'acs par des trausistors à effet de champ à canrel n de types correspondants et o les polarités des tensions d'almnentation sont inverses de manière a correspondre à des portes NM en logique gositive ou des portes NON ET en logique  ) =. it is protected by corresponding field effect trajectories of corresponding types and the polarities of the supply voltages are reversed so as to correspond to NM gates in gositive logic or NAND gates in logic

nigati ve.nigati ve.

il 2495860 L'homme de l'art familier des configurations logiques de type "COSMOS" sait qu'il est en général possible de ramener un ensemble de portes NON ET et NI distinctes interconnectées par des connexions en cascade en parallèle par une connexion plus simple dans laquelle les fonctions NON ET et NI ne peuvent plus être séparées en groupes de dispositifs distincts. L'invention s'applique à de tels ensembles logiques, aussi bien qu'à une unique porte logique programmable à plusieurs entrées. Il est difficile et fastidieux de décrire dans un contexte général la procédure à suivre en la matière, si bien qu'il sera décrit un exemple particulier de configuration d'un tel réseau, ceci devant permettre à l'homme de l'art d'arriver à une mise en oeuvre de  It is known to those skilled in the art of "COSMOS" logical configurations that it is generally possible to bring a set of distinct NAND and NOR gates interconnected by parallel cascade connections by a simpler connection. wherein the NAND and NI functions can no longer be separated into separate device groups. The invention applies to such logical assemblies, as well as to a single programmable logic gate with multiple inputs. It is difficult and tedious to describe in a general context the procedure to be followed in the matter, so that a particular example of configuration of such a network will be described, this being able to allow the person skilled in the art to to achieve an implementation of

l'invention dans des ensembles du type décrit.  the invention in assemblies of the type described.

En premier lieu, il faut choisir une équation logique générale dont on sait, sur la base de l'expérience, qu'elle est suffisamment complexe pour permettre toutes les possibilités voulues de programmation. A titre d'exemple particulier, on supposera que  In the first place, we must choose a general logic equation which we know, on the basis of experience, that it is sufficiently complex to allow all the desired possibilities of programming. As a specific example, it will be assumed that

l'équation logique suivante est l'équation logique générale choisie.  the following logical equation is the general logic equation chosen.

o [I77 * [(i6)+( 5. I4) La forme de l'équation logique dont toutes les grandeurs d'entrée sont dotées d'une barre ou "basses" de façon que la grandeur de  o [I77 * [(i6) + (5. I4) The form of the logical equation of which all input quantities have a bar or "low" so that the magnitude of

sortie soit "haute" indique à l'homme de l'art familier des confi-  output is "high" indicates to the person skilled in the art

gurations "COSMOS" que, lorsque toutes les grandeurs d'entrée sont "basses", l'ensemble logique "COSMOS" non programmable équivalent doit avoir un réseau de conductance élevée entre les bornes V'+ et OUT et doit avoir un réseau d'impédance élevée entre les bornes OUT et V'-. Le réseau à conductance élevée doit comprendre des transistors à effet de champ à canal p commutés en court-circuit, et le réseau à impédance élevée doit comprendre des transistors à effet de champ à canal n commutés en circuit ouvert. L'équation  "COSMOS" guidelines that, when all input quantities are "low", the equivalent non-programmable equivalent "COSMOS" logic unit must have a high conductance network between terminals V '+ and OUT and must have a network of high impedance between terminals OUT and V'-. The high conductance network shall include short-circuit switched p-channel field effect transistors, and the high impedance network shall include open-circuit switched n-channel field effect transistors. equation

logique est mise entre parenthèses de manière quelque peu inhabi-  logic is put in parentheses in a somewhat

tuelle de sorte que chaque terme subisse une opération d'inter-  so that each term undergoes an operation of inter-

section logique (fonction ET) ou une opération de réunion logique (fonction OU) avec un terme portant une parenthèse du même ordre; ceci est destine à simplifi er l'applicatice des règles données ci-après. Pour les réseaux à conductance élevée, les termes ET d'une équation logique signifient des connexions en série d'éléments de commutation en courtcircuit, tandis que les termes OU signifient des connexions en parallèle d'éléments de commutation en court- circuit. D'autre part, pour les réseaux à impédance élevée, les termes ET d'une équation logique signifient des connexions en parallèle d'éléments de commutation en circuit ouvert, tandis que  logical section (AND function) or logical meeting operation (OR function) with a term bearing a parenthesis of the same order; this is intended to simplify the application of the rules given below. For high conductance networks, the terms AND of a logic equation mean shortcircuit switching element serial connections, while the OR terms mean short circuit switching element parallel connections. On the other hand, for high impedance networks, the terms AND of a logic equation mean parallel connections of open circuit switching elements, while

les termes OU signifient des connexions en série d'éléments de com-  the terms OR mean serial connections of elements of

mutation en circuit ouvert.open circuit mutation.

Pour l'application de la première de ces règles à l'équation logique générale choisie, l'intersection logique (ET) de 14 et 15 nécessite une connexion en série des canaux p conducteurs des transistors a effet de champ 1'41 et P51 dans l'ensemble logique "COSMOS" non programmable classique présenté sur la figure 4. La réunion logique (OU) de (I6) avec (I5. I4) nécessite la mise en parallèle du canal p du transistor a effet de champ P61 avec cette connexion en série. L'intersection logique du terme logique [(16)+(I5. I4)] associé au circuit parallèle-série résultant et du terme logique [I7] nécessite que le circuit parallèle- série soit  For the application of the first of these rules to the general logic equation chosen, the logical intersection (AND) of 14 and 15 requires a series connection of the p-channels of the field effect transistors 1'41 and P51 in the conventional non-programmable "COSMOS" logic set shown in Fig. 4. The logical (OR) union of (I6) with (I5, I4) requires paralleling of the p-channel of the P61 field effect transistor with this connection serial. The logical intersection of the logical term [(16) + (I5, I4)] associated with the resulting parallel-series circuit and the logical term [I7] requires that the parallel-series circuit be

en série avec le canal p d'un autre transistor à effet de champ P71.  in series with the p channel of another P71 field effect transistor.

Les grilles de P4l, P51, P61, P71 sont respectivement connectées  The grids of P4l, P51, P61, P71 are respectively connected

aux bornes d'entrée IN4, INS, IN6, IN7 afin de recevoir respective-  input terminals IN4, INS, IN6, IN7 in order to respectively receive

ment les signaux d'entrée en logique positive I4e I5, I6, I77 qui  the input signals in positive logic I4e I5, I6, I77 which

commandent respectivement leurs mises dans l'état conducteur.  control respectively their put in the conductive state.

Dans l'application de la deuxième de ces règles à l'équation logique générale choisie, l'intersection logique de I4  In the application of the second of these rules to the general logic equation chosen, the logical intersection of I4

et I5 nécessite une connexion en parallèle des canaux n non conduc-  and I5 requires a parallel connection of the n-conductive channels n

teurs des transistors à efeet de champ N41 et N51. La réunion logique de (%) avec (I. %) nécessite la connexion en série du canal n de(-6)aec-5* 4  N41 and N51 field efeet transistors. The logical union of (%) with (I.%) requires the serial connection of the channel n of (-6) aec-5 * 4

du transistor à effet de champ N61 avec cette connexion en parallèle.  of the N61 field effect transistor with this connection in parallel.

L'intersection logique du terme logique [(I6)+(I5. I4)] associé au circuit série-parallèle résultant et du terme logique [I 7] nécessite que la connexionr'série-parallèle soit mise en parallèle avec le canal n d'unautre transistor à effet de champ N71. Les grilles de N41, N51> N61, N71 se connectent respectivement aux bornes d'entrée IN4, INS, IN6, 1N7 afin de recevoir les signaux d'entrée en logique positive I4 15, I6> I7 oue commandent leurs  The logical intersection of the logical term [(I6) + (I5, I4)] associated with the resulting series-parallel circuit and the logical term [I 7] requires that the parallel-parallel connection be paralleled with the channel n d another N71 field effect transistor. The gates of N41, N51> N61, N71 respectively connect to the input terminals IN4, INS, IN6, 1N7 to receive the positive logic input signals I4, I6> I7 where they control their input signals.

mises respectives dans l'etat conducteur.  respective sets in the conductive state.

La figure 5 montre la première opération effectuée pour transformer le réseau logique non programmable de la figure 4 en un ensemble logique programmable selon l'invention. Danîs un but de clarté, on a omis les commutateurs respectifs destinées à mettre en court-circuit tous les noeuds de circuit à alimenter pendant la programmation de l'ensemble. Les connexions en série et en parallèle de transistors à décrire ci-après sont, de manière plus précise, des connexions en série et en parallèle de leurs canaux de conduction,  FIG. 5 shows the first operation performed to transform the non-programmable logic array of FIG. 4 into a programmable logic unit according to the invention. In an aim of clarity, the respective switches intended to short-circuit all the circuit nodes to be powered during programming of the set have been omitted. The series and parallel connections of transistors to be described below are, more precisely, series and parallel connections of their conduction channels,

à moins qu'une autre indication ne soit spécialement donnée.  unless another indication is specially given.

Les portes NON ET et NI décrites à l'aide des figures 1, 2 et 3 sont une forme dégénérée de la classe génerale des réseaux qui vont maintenant être décrits, et l'on peut s'égarer si l'on considère ces portes en croyant que la règle permettsnt de construire des réseaux de commutation plus élaborés consisre à insérer, en série avec chaque transistor à effet de champ logique connecté en  The NAND and NI gates described in Figures 1, 2 and 3 are a degenerate form of the general class of networks that will now be described, and one can go astray if one considers these gates in Believing that the rule allows for the construction of more sophisticated switching networks, that is to insert, in series with each connected logic field effect transistor into

parallèle, un transistor à effet de champ CGIMOS de type de conducti-  parallel, a CGIMOS field effect transistor of

vité identique et, en parallèle avec chaque transistor à effet de champ logique connecté en série, un transistor à effet de cha';p GIMOS de type de conductivité identique, et à connecter les grilles des paires de transistors à effet de champ GIMOS de la méme manière que  identical transistor and, in parallel with each series-connected logic field effect transistor, a GIMOS effect transistor of identical conductivity type, and to connect the gates of the GIMOS field effect transistor pairs of the same way as

les paires de transistors à effet de champ logiques qu'ils commandent.  the pairs of logical field effect transistors they control.

La règle réelle est quelque peu plus complexe.  The real rule is somewhat more complex.

Les transistors à effet de champ c-M(. ne sont Fa associes simplement avec les transistors à -ffet de champ ln:ques sur ur:e base correspondante, mais, au contraire, ils sont associés sur une base correspondante à la lois aven 'es tranaistors à effet de champ logiques et les branches de réseau aans!i=squelJes ls se trouvent. Ceci conduit aux trois règles suivantes permettant d'engendrer l'ensemble ogique pro:rammable à partir du circuit  The field effect transistors cM () are simply associated with the field effect transistors ln: c on its corresponding base, but, on the contrary, they are associated on a basis corresponding to the laws with logical field effect tranaistors and the network branches in which they are located.This leads to the following three rules for generating the programmable logic array from the circuit

"COSMOS" utilisé pour réaliser l'équation l)gique la plus complexe.  "COSMOS" used to realize the most complex logic equation.

REGLE I:Chaque transistor à effet de champ logique et la combinaison Darallle de branches de circuit qui est en série avec un transistor à effet de champ iogique ou une combinaison parallèle de blranches de zircuit doivent tre mis en parailèle avec un trs_-sistor à effec de chamwp IMOS destine à un but de  RULE I: Each logic field effect transistor and the Darallle combination of circuit branches which is in series with a logic field effect transistor or a parallel combination of zircuit branches must be connected with a solid-state transistor. of IMOS Chamwp intended for a purpose of

programma t ion.programming.

REZJLE TI: Chaque t-anslstor a effet de champ logique et la combinaison en série de branches de circuit qui doit etre en conne>ioen parallèle avec un transistor à effet de champ logique ou une combinaison en série de branches de circuit doivent être connectés en série avec un transist-- r à effet de champ GCtIMOS destiné à la  Each field has a logic field effect and the series combination of circuit branches which must be connected in parallel with a logic field effect transistor or a series combination of circuit branches must be connected in parallel. series with GCtIMOS field effect transistors for

programmation et les connexions en série résultantes mises en paral-  programming and the resulting serial connections in parallel

lèle à la rlace.leash to the rlace.

REGZ lIr: Lez grilles des transistors à effet de champ GIMOS qui sont doubles, dans la mesure o l'admittance et l'impedance de leurs réseaux respectifs connectant sélectivement la borne OUT à des bornes respectives V+ et V- sont concernees, sont  REGZ lIr: The gates of the GIMOS field effect transistors which are dual, in so far as the admittance and impedance of their respective networks selectively connecting the OUT terminal to respective terminals V + and V- are concerned, are

con.iectees ensemble de manière à recevoir une tension de programma-  conected together to receive a programming voltage

tion sur la même ligne.on the same line.

Lorsqu'_i pa? e le a figure 4 à la figure 5 en appli-  When? e Figure 4 in Figure 5 in application

quant ces règlec, P41 t P'51 sont chacun en seérie avec un autre transistor à ef.:et de chamn -c'est-àdire l'un avec l'autre), et sont eun ara!!ie respct ie:enp tvtc des transistors à effet de  as these rules, P41 t P'51 are each serie with another transistor ef.:et and chamn-that is to say one with the other), and are eun ara! ie respct ie: enp tvtc transistors with effect of

chamD GIMIOS à an.al -. P'2 e, 525. è!t' et.51. sont chacun en paral-  GIMIOS CAMD to an.al -. P'2 e, 525. è! T 'and.51. are each in parallel

lèle avec -n autre trrr-1ist-r a effet de champ (c'est-à-dire l'un avec l'atre), et sa las resectivement en série avec des transistc!-os a effe de c'h- 1 G-j!,à eà canal p N42 et N52, ces co-.,'-:- e:.-r etz- 'l!s- "e:-n parallèle. l}42 et N52 sont  reads with -n other trrr-1ist-ra effect of field (that is to say one with the atre), and its las resectively in series with transistc! -os effe de c'h- 1 Gj, at p-channel N42 and N52, these co-channels are parallel to one another.

doa le: P42,t-n k-- _- =- -- dane en2- r svrie et N42 ét; nr u-  do: P42, t-n k = _ - = - - dane en2- r svrie and N42 et; nr u-

!6m-ca. h co:ducce e' - -..:_e. '?.ie'- q-. -.ers griles srnt iateronnectees 'i ia ligne de p-:ria-on iiant isqu'à úa borne  ! 6m-ca. hr: ducce e - -. '? .ie'- q-. The grilles are connected to the pia rial line at the terminal

s}R4 i)e mme '"_ ec 1:5'3: s.-jSll.';s 't '::u grilles sn--nt iuler-  s} R4 i) e m '"_ ec 1: 5'3: s.-jSll.' '' '' '' s' s grilles sn - nt iuler-

cont.e à li "'rm i--te ---e pr-r.-.:a:[; e la!borne PR5.  Cont'd with the PR5.

La o n.nexion e- série 'de ?A4 et P51 sur la figure 4 eSt ern oizaL'le avec l-e t-:nss: aà 'et de champ PSi seiÄp la RE-gè-" I'.- quï i nde d: rr t': -ransistor à effe de c-hamp GIM:OS a cana] p, soit "82,.in série avec la connexion en série de P141 et P31, J:: ' insérer un trans-stor à effet de champ GMOS can-a]. p sit "62, en- srrie ave- 3e àraesisti_ A effet de champ P61, comme le montre la figure 5. La connexion en parallèle de N41 et N51 de la figure 4 se trouve en série avec le transistor à effet de champ N61 si bien que, d'après la règle I, le transistor à effet de champ GIMOS à canal n N82 est mis en parallèle avec la connexion parallèle et que le transistor à effet de champ GIMOS à canal n N62 est mis en parallèle avec N61. P62 et N62 sont doubles, si bien que leurs grilles sont interconnectées à la même ligne de programmation et à la borne PR6. P82 et N82 sont doubles et leurs  The e-series connection of A4 and P51 in Figure 4 is the following: With the field and the field PSi is the same. d: rr t ': GIM pulse-rate effector: OS a cana] p, ie "82, .in series with serial connection of P141 and P31, J :: insert trans-stor effect GMOS field can-a]. The parallel connection of N41 and N51 of FIG. 4 is in series with the field effect transistor N61 if it is in the field effect P61, as shown in FIG. although, according to rule I, the N-channel GIMOS field effect transistor N82 is paralleled with the parallel connection and the N-channel GIMOS field effect transistor N62 is paralleled with N61. and N62 are double, so that their grids are interconnected to the same programming line and to terminal PR6 P82 and N82 are double and their

grilles sont connectées à la borne PR8.  grids are connected to terminal PR8.

P71 est en série avec la connexion parallèle des autres transistors à effet de champ à canal p décrits ci-dessus, si bien qu'ils sont respectivement en parallèle avec les transistors à effet de champ GIMOS à canal p P72 et P92. Sur la figure 4, N71 est en parallèle avec la connexion en série des autres transistors à effet  P71 is in series with the parallel connection of the other p-channel field effect transistors described above, so that they are respectively in parallel with p-channel GIMOS field effect transistors P72 and P92. In FIG. 4, N71 is in parallel with the series connection of the other effect transistors

de champ à canal n décrits ci-dessus, si bien qu'ils sont respecti-  described above, so that they are respec-

vement connectés en série sur la figure 5 avec les transistors à effet de champ GIMOS à canal n N72 et N92 avant d'être mis en parallèle. P72 et N72 sont doubles et leurs grilles sont connectées à la borne PR7, tandis que P92 et N92 sont doubles et leurs grilles  Serially connected in FIG. 5 with n-channel GIMOS field effect transistors N72 and N92 before being paralleled. P72 and N72 are double and their grids are connected to terminal PR7, while P92 and N92 are double and their grids

sont connectées à la borne PR9.are connected to terminal PR9.

Jusqu'à ce point de la description, l'ensemble logique  Up to this point in the description, the logical set

programmable demande six lignes de programmation auxquelles on accède par des bornes de programmation PR4, PR5, PR6, PR7> PR8 et  programmable requires six programming lines accessed via programming terminals PR4, PR5, PR6, PR7> PR8 and

PR9. Il est souhaitable de réduire le nombre de lignes de programma-  PR9. It is desirable to reduce the number of program lines

tion requis dans un ensemble, si possible au nombre des bornes d'entrée logiques, de façon que l'on puisse accéder aux lignes de programmation par l'intermédiaire des bornes d'entrée logiques et  the logical input terminals, so that the programming lines can be accessed via the logic input terminals and

se passer de bornes de programmation distinctes. Une première opé-  do without separate programming terminals. A first operation

ration consiste à examiner les redondances de programmation; et, quelquefois, en particulier sur des ensembles plus simples, ceci peut Atre réalisé par simple examen. Par exemple, en regardant la figure 5, il est clair que P92 et N92 sont superflus. La mise en court-circuit assurée par P92 peut être eftectuée par P42, les transistors P52 et P82 étant simultanément conducteurs. La mise en circuit ouvert assurée par N92 peut être effectuée par N42, les  ration consists in examining the programming redundancies; and, sometimes, especially on simpler sets, this can be done by simple examination. For example, looking at Figure 5, it is clear that P92 and N92 are superfluous. The short-circuiting provided by P92 can be performed by P42, the transistors P52 and P82 being simultaneously conductive. The open circuiting provided by N92 can be carried out by N42, the

transistors N52 et N82 étant simultanément non conducteurs.  transistors N52 and N82 being simultaneously non-conductive.

Un peu de réZlexion peut conduire à la conclusion que le caractère superflu de P92 et E92 illustre que les Règles I et Il servant à engendrer l'ensemble logique programmé sont un peu plus générales que cela n'est nécessaire. I1r existe deux corollaires aux Règies I et II, qui évitent, lorsqu'on les applique simultanément  A little thought can lead to the conclusion that the superfluity of P92 and E92 illustrates that Rules I and II used to generate the programmed logic set are a little more general than necessary. There are two corollaries to Règies I and II, which avoid, when applied simultaneously

la nécessité de devoir réduire ultérieurement l'ensemble logique.  the need to later reduce the logical set.

COROLLAIRE A LA REGLE I: La Règle I ne s'applique pas  COROLLAIRE TO RULE I: Rule I does not apply

aux connexions en série de plusieurs combinaisons en parallèle.  serial connections of several combinations in parallel.

COROLLAIRE A LA REGLE Il: La Règle Il ne s'applique pas  COROLLAIRE HAS RULE II: Rule It does not apply

aux connexions en parallèle de plusieurs combinaisons en série.  parallel connections of several combinations in series.

La deuxième opération de réduction du nombre de lignes de programmation du réseau rend compte des raisons faisant que les transistors P82 et N82 ont dû être insérés dans le réseau de la  The second operation of reducing the number of programming lines of the network accounts for the reasons that the transistors P82 and N82 had to be inserted into the network of the network.

figure 5. On insère P82 dans le réseau pour éviter la mise en court-  figure 5. Insert P82 into the network to avoid

circuit de la branche contenant P61 et P62 lorsque P42 et P52 sont tous deux programmés dans l'état conducteur; et N82 est inséré dans le réseau pour éviter la mise en circuit ouvert de la source de N61  branch circuit containing P61 and P62 when P42 and P52 are both programmed in the conductive state; and N82 is inserted into the network to prevent the open source of N61

lorsque N42 et N52 sont tous deux programmés dans l'état non conduc-  N42 and N52 are both programmed in the non-conductive state.

teur. La condition de programmation qui amène une difficulté est l'application de signaux "bas" aux grilles interconnectées de P42 et N42 et aux grilles interconnectées de P52 et N52. Si P82 pouvait être remplacé par une porte logique programnable qui ne serait non conductrice que pour cette condition de programmation et si N82 pouvait être remplacé par une porte logique programmable qui ne serait conductrice que pour cette condition de programmation, ces  tor. The programming condition that causes difficulty is the application of "low" signals to the interconnected grids of P42 and N42 and the interconnected grids of P52 and N52. If P82 could be replaced by a programmable logic gate that would be non-conductive only for this programming condition and if N82 could be replaced by a programmable logic gate that would only be conductive for this programming condition, these

deux portes logiques remplaçant P82 et N82 pourraient être program-  two logical gates replacing P82 and N82 could be programmed

mées à partir des mêmes lignes P42, N42 et P52, N52. Une porte OU programmable en logique négative, c'est-à-dire deux transistors à effet de champ GIMOS à canal n en parallèle. soit N84 et N85, constitue l'élément de remplacement approprié de P82. Une porte ET programmable en logique négative, à savoir deux transistors à effet de champ GIMOS à canal p connectés en série, soit P84 et  from the same lines P42, N42 and P52, N52. A programmable OR gate in negative logic, i.e. two N-channel GIMOS field effect transistors in parallel. N84 and N85, is the appropriate replacement element of P82. A negative logic programmable AND gate, namely two series-connected p-channel GIMOS field effect transistors, P84 and

P85, constitue l'élément de remplacement approprié de N82.  P85, is the appropriate replacement element of N82.

La figure 6 montre le réseau logique programmable résultant o les lignes de programmation conduisant aux bornes PR4, PR5, PR6, PR7 de la figure 4 conduisent maintenant aux bornes d'entrée logiques IN4, IN5, IN6, IN7. Pendant la programmation, les transistors à effet de champ a canal p P49, P59, P69, P79 verrouillent les noeuds auxquels leurs drains sont respectivement connectés sur la borne V-'+ en réponse à une impulsion de tension appliquée à la borne WRIi'. Cette impulsion est négative par rapport  Fig. 6 shows the resulting programmable logic array where the programming lines leading to the terminals PR4, PR5, PR6, PR7 of Fig. 4 now lead to the logic input terminals IN4, IN5, IN6, IN7. During programming, p-channel field effect transistors P49, P59, P69, P79 lock the nodes to which their drains are respectively connected to the terminal V - '+ in response to a voltage pulse applied to the terminal WRIi'. This impulse is negative in relation

à la tension présente sur la borne V± d'une quantité qui est supé-  the voltage at terminal V ± of a quantity which is greater than

rieure à la tension de seuil VT de P49, P59, P69, P79. Pendant la programmation, les transstors à effet de champ à canal n N89 et N99 verrouillent les noeuds auxquels leurs drains sont respectivement connectés sur la borne V'- en réponse à l'application d'une impulsion de tension à la borne WRI'. Cette impulsion est positive par rapport à la tension présente sur la borne V'- d'une quantité qui est supérieure à la tension de seuil VT de N89 et N99. La figure 7 montre une variante du réseau logique programmable de la figure 6 modifie par le remplacement de N41 et N42 par un unique transistor à effet de champ à canal n N43 ayant une grille câblée longue et une grille flottante courte, par le remplacement de N51 et N52 par un unique transistor à effet de champ à canal n N53 ayant une grille câblée Longue et une grille flottante courte, par le remplacement de P61 et P62 par un unique transistor à effet de champ à canal p P63 ayant une grille ciblée longue et une grille flottante courte, et par le remplacement de N71 et N72 par un unique transistor à effet de champ à canal n N73 ayant une grille caâblée longue et  than the threshold voltage VT of P49, P59, P69, P79. During programming, N-channel and N99 n-channel field effect transceivers latch the nodes to which their drains are respectively connected on the terminal V'- in response to the application of a voltage pulse to the terminal WRI '. This pulse is positive with respect to the voltage present on the terminal V'- of an amount which is greater than the threshold voltage VT of N89 and N99. FIG. 7 shows a variant of the programmable logic array of FIG. 6 modified by replacing N41 and N42 by a single N-channel field effect transistor N43 having a long wired gate and a short floating gate, by replacing N51. and N52 by a single n-channel field effect transistor N53 having a Long wired gate and a short floating gate, by replacing P61 and P62 by a single P-channel field effect transistor P63 having a long targeted gate and a short floating gate, and by the replacement of N71 and N72 by a single N73 n-channel field-effect transistor having a long, cabled grid and

une grille flottante courte.a short floating gate.

La logique programmnable permite par les réseaux logiques des figures 6 et 7 est indiquée sur le tableau ci-après. Le code de programmation comprend comme bits les tensions V 42V V52 V62 et V72 J2' V2 V62 et V72 sont les tensions de programmation  The programmable logic allowed by the logical networks of FIGS. 6 and 7 is indicated in the table below. The programming code comprises as bits the voltages V 42V V52 V62 and V72 J2 'V2 V62 and V72 are the programming voltages

72' 42' 52' 62 772 '42' 52 '62 7

respectivement appliquées aux bornes d'ent::ée logq4ues tN4, iN5, 1N6 et IN7. Dans le code rie programmatiun, le niveau '1" indique que la tension de programmation respectivf prêcédente '4, '5, ou V72 6fait un niveau "bas", tandis que le niveau "0" indique que cette tension de programmation était "haute". Dans le cas de V62, un niveau "1" dans le code-de programmation indique que la tension de programmation précédente était un niveau "haut", tandis que le  respectively applied to the logic terminals tN4, iN5, 1N6 and IN7. In the program code, level '1' indicates that the respective programming voltage before '4,' 5, or V72 6 is a 'low' level, while the '0' level indicates that this programming voltage is 'high'. In the case of V62, a level "1" in the programming code indicates that the previous programming voltage was a "high" level, while the

niveau "0" indique qu'il s'agissait d'un niveau "bas".  level "0" indicates that it was a "low" level.

Code de pr'igramnia- Transtcrs GIMOS Transistors GIMOS tialV42 -V52 -V62 V72 en courc-circuit en circuit ouvert  Preamigia-Transtcrs GIMOS Transistors GIMOS transistors tialV42 -V52 -V62 V72 in open circuit circuit

N'42,N322,P62,N72,N'42, N322, P62, N72,

N84 N85N84 N85

t,!42, N52, P62, P7 2,t,! 42, N52, P62, P7 2,

N84, N85N84, N85

Wk 2, N52, P62,P7 2, N:84 N as5Wk 2, N52, P62, P7 2, N: 84 N as5

42,N52,N62,N72,42, N52, N62, N72,

i:84,NS 5i: 84, NS 5

N42 'N52,N62,P72.N42 'N52, N62, P72.

N9a,N85N9A, N85

N42, P52,P62,N72,N42, P52, P62, N72,

N$4 PS85N $ 4 PS85

'42,P%2, P62, P72,'42, P% 2, P62, P72,

N':,P52 N62 N72,N ':, P52 N62 N72,

N$4, P85N $ 4, P85

N42, P52,N62:P72,N42, P52, N62: P72,

P'' 2:N52, P62:N72,P '' 2: N52, P62: N72,

P84, N85P84, N85

P 542, FNP62, P72,P 542, FNP62, P72,

P84 ? N85P84? N85

F42WN52,N62 6P722F42WN52, N62 6P722

NO r P84e 1485NO. P84e 1485

P.: -P52, 262, N72P .: -P52, 262, N72

p2 5: P62''p2 5: P62 ''

-;' PR,-; ' PR,

!'4 *-;2..J 1:2:62,72! '4 * -; 2..J 1: 2: 62,72

P84 2P8:P84 2P8:

P'!),P,r -272, 7 P'2 P5,W, P72:jP ', P, r -272, P'2 P5, W, P72:

P42,P52,N62,P72,P42, P52, N62, P72,

P84, P85P84, P85

P42,P52,N62 N72,P42, P52, N62 N72,

P84, P85P84, P85

F42,P52,P62,P72,F42, P52, P62, P72,

P84,P85P84, P85

P-42,P52,P62,N72,P-42, P52, P62, N72,

P-84>P85P-84> P85

P42, N52, N62,P72P42, N52, N62, P72

P84,N85P84, N85

P-A2:N52,N62, N72,P-A2: N52, N62, N72,

F84,N85F84, N85

P42,N52,P62,1P72>P42, N52, P62,1P72>

*P84,N85* P84, N85

P42,N52,P62,N72,P42, N52, P62, N72,

P84,N85P84, N85

N-42,F-52,N62,P72,N-42, F-52, N62, P72,

i84:1P-85I84: 1P-85

N42,P52,,N162,N72,N42, P52,, N162, N72,

84,1 P8584.1 P85

!42> P52,P62 P72,! 42> P52, P62 P72,

2 N5 2:N62,P?22 N5 2: N62, P? 2

N84,7-85N84,7-85

U42,P52.N62,N72,U42, P52.N62, N72,

NbÀ2 t5,. N62,P?2, 4,.85NbA2 t5 ,. N62, P? 2, 4, .85

284 96285 7284 96285 7

Na2 _ 52,P62,b9N72 Equation logique TO=7i+[I 6 (I'+I)  Na2_52, P62, b9N72 Logic equation TO = 7i + [I 6 (I '+ I)

I 6' 5 4I 6 '5 4

TI=I6. (I5+I4)TI = I6. (I5 + I4)

T2=I7+I5+I4T2 = I7 + I5 + I4

T3 = 5+ 4T3 = 5+ 4

T4=I7+(I6À 14)T4 = I7 + (I6 to 14)

T5=6. 4T5 = 6. 4

T5-el 6.I4T5-el 6.I4

T6=1 7+I4T6 = 1 7 + I4

T7 =I4T7 = I4

TS=I7+(I I5TS = I7 + (I I5

T9=(I6---5)T9 = (I6 --- 5)

8 7 648 7 64

6- 4 Tlo-I7+i56- 4 Tlo-I7 + i5

T11=I5T11 = I5

T12=1 7+6T12 = 1 7 + 6

T13=I6T13 = I6

64 7 T15=O L'homme de 1.!at ayant;:f.i:' les di-ers.ss instructions logiques  64 7 T15 = O The man of 1.! At having:: the di-ers.ss logical instructions

progr-nmmees qui neuvent atrç déduites de,Ou il sau:ra trouver. av..  progr-nmmees that neuve atrç deduced from, or he sau: ra find. av ..

1 'exp-i.--nce nécessaire.:o:muen cA-teair;na expression de TO d'une gérnralité suffisante poutr 'doe.ner toutes les instructions logiques progra.rnées dont il aura es.oin. En rècumé. il faut choisir T de façon que l'omission de gra:deurs d'entrée logiques choisiesdans TO  The necessary exponent: o: muen cA-teair; na expression of TO of sufficient generality to give all the logical instructions it will take. In summary. you have to choose T so that the omission of logical input parameters chosen in TO

produ:se tout:.s les i,';s-urac Lo.: logiques que l'on soubaite programmer.  produ: it all: .s the i: 's urac Lo .: logical that we soubaite program.

OOO l0011 o000OOO l0011 o000

1100J11100J1

1OO1 loiO Ici I w " e_.10I -i, 1 j- Les principes définis en relation avec la configuration des réseaux logiques programmables des figures 6 et 7 peuvent être étendus à des réseaux logiques programmables encore plus complexes, ceci entraînant l'augmentation de la complexité des portes logiques programmables utilisées pour empêcher la production programmée simultanée de plusieurs variables logiques non voulues ainsi que la production programmée accidentelle et non voulue d'une variable  The principles defined in connection with the configuration of the programmable logic networks of FIGS. 6 and 7 can be extended to even more complex programmable logic networks, resulting in the increase of the complexity of the programmable logic gates used to prevent the simultaneous programmed production of several unwanted logic variables as well as the accidental and unwanted programmed generation of a variable

logique voulue.desired logic.

On va maintenant faire porter l'attention sur plusieurs sujets concernant la porte OU programmable comprenant les transistors à effet de champ GIMOS à canal n N84 et N85. On note d'abord que ces transistors à effet de champ GIMOS (bien qu'ils fonctionnent en dispositifs logiques plutôt que linéaires) sont activés en mode de source suiveuse. Ordinairement, les transistors à effet de champ non programmables appartenant à un circuit logique du type "COSMOS" ne fonctionnent pas en mode de source suiveuse, parce que la tension de décalage source-grille (VGS), qui doit être maintenue pour  Attention will now be shifted to a number of topics regarding the programmable OR gate including N-channel GIMOS field effect transistors N84 and N85. It should first be noted that these GIMOS field effect transistors (although they operate in logic rather than linear devices) are activated in follower source mode. Ordinarily, the non-programmable field effect transistors belonging to a "COSMOS" type logic circuit do not operate in follower source mode, because the source-gate offset voltage (VGS), which must be maintained for

garder conducteur chacun des transistors à effet de champ fonction-  keep each of the field effect transistors functionally

nant en mode enrichissement, empêche la source des transistors d'être verrouillée sur le drain (et par conséquent empêche que  in enrichment mode, prevents the source of the transistors from being locked on the drain (and therefore prevents

la borne de sortie logique soit tirée vers le potentiel d'alimen-  the logic output terminal is pulled towards the supply potential

tation). Toutefois, lorsque les transistors à effet de champ GIMOS de la porte OU décrite sont programmés en conduction, ils sont conditionnés de manière à fonctionner en mode appauvrissement, les potentiels des grilles flottantes de N84 et N85 restant, après programmation en conduction, beaucoup plus positifs que la tension d'alimentation positive présente sur la borne V+. Par conséquent,  tation). However, when the GIMOS field effect transistors of the described OR gate are programmed in conduction, they are conditioned so as to operate in depletion mode, the potentials of the floating gates of N84 and N85 remaining, after programming in conduction, much more positive. that the positive supply voltage present on terminal V +. Therefore,

les sources de N84 et N85 peuvent être verrouillées sur leurs drains.  the sources of N84 and N85 can be locked on their drains.

les limitations de verrouillage disponibles lorsque les transistors à effet de champ sont en mode appauvrissement peuvent être exploitées d'une autre manière dans les portes et réseaux logiques programmables. Elles permettent de changer de position à l'intérieur du réseau les canaux d'une paire à canal n et à canal p de transistors à effet de champ à tension de seuil VT programmable ayant leurs grilles interconnectées. Un tel échange joue sur la programmabilité du réseau en ce que la polarité de la  the interlocking limitations available when the field effect transistors are in depletion mode can be exploited in other ways in programmable logic gates and arrays. They make it possible to change the position within the network of the channels of an n-channel and p-channel pair of programmable VT threshold voltage field effect transistor transistors having their gates interconnected. Such an exchange plays on the programmability of the network in that the polarity of the

29 249586029 2495860

tension de prugrammation appliquée pou- réealiser un certain  pre-aggregation voltage applied to achieve a certain

programme doit être inversée. De plus, les tensions V'+ et V'-  program must be reversed. In addition, the voltages V '+ and V'-

tendent à s'opposer à la tension de programmation (au lieu de lui venir en aide), si bien qu'il peut être nécessaire d'augmenter l'amplitude de la tension de programmation. Toutefois, lorsque  tend to oppose the programming voltage (instead of helping it), so that it may be necessary to increase the amplitude of the programming voltage. However, when

deux signaux de sortie logiques différents doivent être simultané-  two different logical output signals must be simultaneously

ment programmés à partiî de bornes d'entrée ou de lignes de program-  programmed from input terminals or program lines.

mation partagées, cette technique peut être utilement employée.  shared technique, this technique can be usefully employed.

On note que, dans les circuits décrits ci-dessus, on tire avantage à utiliser un verrouillage serré des tensions de source et de drain dans les transistors à effet de champ GI0OS lorsque ceux-ci sont programmés en conduction. C'est cette propr4-té qui empêche les dispositifs à conduction programmable d'introduire des tensions de décalage qui gêneraient la symétrie complémentaire des caractéristiques de conduction des transistors à effet de champ logiques à tension de seuil VT fixe. Les transistors à effet de champ GIMOS à tension de seuil VT programmable n'introduisent aucun changement dans les propriétés d'immunité vis-à-vis du bruit des grilles ou ensembles logiques du type "COSMOS". Ainsi, les niveaux de tension intermédiaires auxquels les transistors à effet de champ du type "COSMOS" de canal p et de canal n changent de rôle principal de conduction ne sont sensiblement pas affectés par les transistors à effet de champ à tension de seuil VT programmable, si bien que la symétrie complémentaire des caractéristiques de conduction peut être maintenue par des processus de fabrication de semiconducteurs  Note that in the circuits described above, it is advantageous to use a tight lock source and drain voltages in GI0OS field effect transistors when they are programmed conduction. It is this property that prevents programmable conduction devices from introducing offset voltages that would interfere with the complementary symmetry of the conduction characteristics of the logic field-effect transistors with fixed VT threshold voltage. GIMOS field effect transistors with programmable VT threshold voltage do not introduce any change in the noise immunity properties of "COSMOS" type grids or logic sets. Thus, the intermediate voltage levels at which the p-channel and n-channel "COSMOS" field effect transistors change their main conduction role are substantially unaffected by the programmable VT threshold voltage field effect transistors. so that the complementary symmetry of the conduction characteristics can be maintained by semiconductor manufacturing processes

ayant fait leur preuve.having proved their worth.

L'autre élément inhabituel qui est relatif à la connexion en porte OU des transistors à effet de champ N84 et N85 est qu'il s'agit d'un commutateur programmable qui effectue, de lui-même, une fonction logique sur les instructions de programmation, puisqu'il est programmable en fonction de plusieurs signaux d'entrée, au lieu d'un seul. Ce commutateur programmable se révèle utile non seulement dans des ensembles logiques programmables, mais aussi dans d'autres circuits. Par exemple, ces commutateurs programmables peuvent être utilisés pour remplacer des commutateurs à transistors à effet de champ plus simples d'amplificateurs à courants en rapport géométrique ayant des gains de courant qui sont programmés au moyen de connexions sélectives par commutateurs, ainsi que cela  The other unusual element that relates to the OR gate connection of the N84 and N85 field effect transistors is that it is a programmable switch that on its own performs a logic function on the N84 and N85 field effect transistors. programming, since it is programmable according to several input signals, instead of just one. This programmable switch is useful not only in programmable logic units, but also in other circuits. For example, these programmable switches may be used to replace simpler field effect transistor switches of current-ratio amplifiers having current gains that are programmed by means of selective switch connections, as well as

est décrit dans le brevet des Etats-Unis d'Amérique n 4 064 506.  is described in U.S. Patent No. 4,064,506.

On peut utiliser ces commutateurs pour commander des opérations arithmétiques (multiplication, division, prise de racine, élévation  These switches can be used to control arithmetic operations (multiplication, division, rooting, elevation

à une puissance, etc.) effectuées à l'aidl des propriétés logarithmi-  power, etc.) made using logarithmic properties.

ques de transistors bipolaires, ceux-ci constituant un autre  bipolar transistors, these constituting another

exemple de leur utilisation.example of their use.

On note que, lorsque l'invention décrit des transistors a effet de champ distincts, il faut comprendre qu'elle envisage aussi bien de transistors à effet de champ partageant des structures  Note that when the invention describes distinct field effect transistors, it should be understood that it also considers field effect transistors sharing structures.

de canaux et de grilles ciblées.targeted channels and grids.

Bien entendu, l'homme de l'art sera en mesure d'imaginer,  Of course, those skilled in the art will be able to imagine

à partir des dispositifs dent la description vient d'être donnée à  from the tooth devices the description has just been given to

titre simplement illustratif et nullement limitatif, diverses autres variantes et modifications ne sortant pas du cadre de l'invention.  merely illustrative and not limiting, various other variants and modifications not beyond the scope of the invention.

2 2 24958602 2 2495860

R E V E ND P C A T I O N SR E V E ND P C A T IO N S

1. Grille logique (figures i a 3 et 5 à 7) possédent une première et une deuxième borne d'alimentation en tension 'V+, V-i; une borne de sortie (OUT) sélectivement connectée à ladite nremière borne d'alimentation en tension par "'internmédiaire d'une connexion en série des trajets principaux de conduction de c.)turant de plusieurrs traesistors (Nil. N21, 31; P.. P51) d'un premier type de conductivité, et sélectivement conrne:tee à ladite O euxime borne d'alinmentation en tens on par les traiets principaux de conduction de cou:-ant de chacun de plusieurs transistors à olmêér[,tation analeogue (P12, P22, P32; P13, P23, P33; N41, N31) d'un deuxfinme type de conductivité compléimentaire du oremier; et plusieurs bornes d'en:rée (INl à IN3; iN4 à IN7) connectes chacune aux éh:cuodes de ccmsTmnde de l.'une respective de chacun desdits plusieurs transistors; caractérisée en ce que la réponse iogique de ladite porte est I. ectriquemencn 7 éogralL:e. ar: u,v,:ns, e.: paire de t-aisto's (P12, N12; P33, t12; P425 W43; P41, N',2; t1,) et., chacun avant une tensior de --eui élec'.riquement prbgrar.:hb'-e entre l'une de ses électrodes de cormmanle et ':ce des de;,:!ect-.des définissant ies e2- tràmités de ' i.rt.et orincipal de onduccJon de c:,urant, le pn-emier :-= nyLecurr (t e: e_ p]e:12}e raque paire avant son trajet 2>.,lA. lr;t)à iGae t 7v -sr a de c nnrecté co -jarale'-.e  1. logic grid (FIGS. 1 to 3 and 5 to 7) having first and second voltage supply terminals' V +, V-1; an output terminal (OUT) selectively connected to said first voltage supply terminal via a series connection of the main conduction paths of several transistors (Nil N21, 31; P51) of a first conductivity type, and selectively connected to said O terminal voltage alignment terminal by the main conductor conductors of each of a plurality of analogous electromechanical transistors ( P12, P22, P32, P13, P23, P33, N41, N31) of a second type of complementary conductivity of the oremier, and a plurality of terminals (IN1 to IN3, iN4 to IN7) each connected to the electrodes of the respective one of each of said plurality of transistors, characterized in that the logical response of said gate is I. electrically 7 eogralL: e.ar: u, v,: ns, e .: pair of t-aisto's (P12, N12, P33, t12, P425 W43, P41, N ', 2, t1, and), each before an electrolytically improved surface. hb'-e between one of its cormmanle electrodes and that of the de? ners defining the e2-tremities of i.rt.and orincipal of onduccjon de curing, the pn-emier: - = nyLecurr (te: e_p] e: 12} e raque pair before its journey 2>., lA. lr; t) to iGae t 7v -sr a co-shirked cnnect.

:,',;'c!:r, t-, L-j. desdi t- tcans stors iu p remier ype de cv-nduc-  ## EQU1 ## desdi t-tcans stors iu p reier ype de cv-nduc-

'.;t et]e ju;b =ma _ics:v.na- ee....;ar Pi 2 Ld 2 haq: m "a-re ava:,t sOtn r jet pri:.i3a c- eonductio. de cou;ranL iLc rporé dans :- au'L - xion en srl' r--specT e lformée ent-tre;iite bor-e t ic<r-ée ti iie u- y _ dr: i era.a''n e - Il1 O aqUt-14. e *s.ti- -e.- 'J1 -if respectî, - 'ip:-- e dmra;et pruinc-npa' de conducion de courant de celui (par exeoi!e Pli) desdits transistors >udit d-e-x.-e ty-pe de c3c e.! Trt; l'ectrode de commande est connectée à la même borne d'entrée (par exemple IN1) que l'électrode de commande du transistor du premier type de conductivité dont le trajet principal de conduction de courant est connecté en parallèle avec celui du premier transistor de cette paire. 2. Porte logique selon la revendication 1, caractérisée par des moyens de verrouillage de tension électriquement commandés (N19, N29, N39; P49, P59, P69, P79; P47, P57, P67, P77) qui répondent à un signal (WRI) en verrouillant sélectivement sur l'une desdites  t and] e; b = my _ics: v.na- ee ....; ar Pi 2 Ld 2 haq: m "a-re ava:, t sOtn r jet pri: .i3a c- eonductio of the French Republic in: - the lnterrese in the form of a registered srl - w ith the w o rk w ith the w o rk i It is a matter of course, but it is also important to ensure that the current conductivity is not affected by that (for example). e) of said transistors> use of said control electrode is connected to the same input terminal (for example IN1) as the control electrode of the transistor of the first conductivity type whose main current-conducting path is connected in parallel with that of the first transistor of that pair 2. A logic gate according to claim 1, characterized by electrically-controlled voltage-locking means (N19, N29, N39; P49, P59, P69, P79, P47, P57, P67, P77) which respond to a signal (WRI) by selectively locking on one of said

première et deuxième bornes d'alimentation au moins une des extré-  first and second supply terminals at least one of the

mités des trajets principaux de conduction des transistors qui sont électriquement programmables mais n'ont aucune extrémité de leurs trajets de conduction directement connectée à l'une ou l'autre des  of the main conduction paths of the transistors which are electrically programmable but have no end of their conduction paths directly connected to one or other of the

première et deuxième bornes d'alimentation en tension.  first and second voltage supply terminals.

3. Porte logique selon la revendication 2, caractérisée en ce que des transistors respectifs de chaque paire ont des trajets de conduction de courant électriquement programmés desdits premier et deuxième types de conductivité et ont des électrodes de commande  The logic gate according to claim 2, characterized in that respective transistors of each pair have electrically programmed current conduction paths of said first and second conductivity types and have control electrodes.

connectées ensemble.connected together.

4. Porte logique selon la revendication 33 caractérisée en ce que les électrodes de commande de chaque paire de transistors à tension de seuil électriquement programmée ont leurs électrodes  4. logic gate according to claim 33 characterized in that the control electrodes of each pair of electrically programmed threshold voltage transistors have their electrodes.

de commande connectées à l'une respective desdites bornes d'entrée.  controllers connected to a respective one of said input terminals.

5. Porte logique selon la revendication 4, caractérisée par: une autre borne d'entrée (IN6);  5. logic gate according to claim 4, characterized by: another input terminal (IN6);

une paire d'autres transistors à conductivités complé-  a pair of other conductivity transistors completed

mentaires (P61, N61) ayant une tension de seuil fixe et une paire d'autres transistors à conductivités complémentaires (P62, N62) dont la tension de seuil est électriquement programmable, tous possédant des électrodes de commande connectées à ladite autre borne d'entrée (IN6), les trajets principaux de conduction de courant des transistors (P61, P62) qui sont du premier type de conductivité étant dans une connexion en série entre ladite première borne d'alimentation en tension (V+) et ladite borne de sortie (OUT), les trajets principaux de conduction de courant des transistors (N6., N62) qui sont du deuxième type de conductivité se trouvant dans une autre connexion en parallèle, laquelle autre connexion en parallèle est contenue en commun dans chacune desdites autres ccnnexions en série (de N4i et N42, de N51 et N52); d'autres transistors (P84, P85) dudit premier type de  (P61, N61) having a fixed threshold voltage and a pair of other complementary conductivity transistors (P62, N62) whose threshold voltage is electrically programmable, all having control electrodes connected to said other input terminal (IN6), the main current-conducting paths of transistors (P61, P62) which are of the first conductivity type being in a series connection between said first voltage supply terminal (V +) and said output terminal (OUT ), the main current-conducting paths of transistors (N6, N62) which are of the second conductivity type being in another parallel connection, which other parallel connection is jointly held in each of said other serial connections ( N41 and N42, N51 and N52); other transistors (P84, P85) of said first type of

conductivité dont les tensions de seuil sont électriquement program-  conductivity whose threshold voltages are electrically

nables, leurs électrodes de grilles étant chacune connectées à la même borne d'entrée (IN4, IN5) que l'électrode de grille d'un transistor correspondant respectif pris parmi les transistors (N42, N52) du deuxième type de conductivité et à tension de seuil programmable dans une autre connexion en série respective, et leurs trajets principatux de conduction de courant étant dans une autre connexion en série qui est en parallèle avec les parties desdites autres connexions en série ne comprenant pas ladite deuxième connexion parallèle; et d'autres transistors (N84, N85) du deuxième type de conductivité, dont les tensions de seuil sont électriquement programmables, leurs électrodes de grilles étant chacune connectées à la même borne d'entrée (IN4, IN5) que l'électrode de grille d'un transistor correspondant respectif pris parmi les transistors (P41, P51) dans ladite première connexion en série, et leurs trajets principaux de conduction de courant étant dans une autre connexion en parallèle comprise dans ladite première connexion en série. 6. Réseau électrique programmable formé de connexions d'éléments non prograsmmés (P41, P51) et d'éléments de commutation à conduction programmée (N62) connectant sélectivement une paire respective de noeuds (V'-, OUT), ledit élément de commutation répondant de manière programmable à plusieurs bits de tension de programmation; caractérisé en ce que lesdits éléments conducteurs programm,és comprennent plusieurs transistors à tension de seuil programmable MN62, P84, P85) connectés en une porte logique destinee à programmer des instructions, leurs électrodes de grilles respectives étant destinées à recevoir des bits respectifs parmi lesdits bits de tension de programmation (IN4, IN5, IN6), et leurs canaux respectifs via ceux, sé-!ccionr--. dont ladite p e de noeuds peut être sélectvemen.ec  their gate electrodes each being connected to the same input terminal (IN4, IN5) as the gate electrode of a respective corresponding transistor taken from among the transistors (N42, N52) of the second conductivity and voltage type programmable threshold in another respective serial connection, and their main current conduction paths being in another series connection which is in parallel with the portions of said other serial connections not including said second parallel connection; and other transistors (N84, N85) of the second conductivity type whose threshold voltages are electrically programmable, their gate electrodes each being connected to the same input terminal (IN4, IN5) as the gate electrode a respective corresponding transistor selected from among the transistors (P41, P51) in said first series connection, and their main current conducting paths being in another parallel connection included in said first series connection. 6. Programmable electrical network formed of non-programmed element connections (P41, P51) and programmed conduction switching elements (N62) selectively connecting a respective pair of nodes (V'-, OUT), said switching element responding programmable to several bits of programming voltage; characterized in that said programmed conductive elements comprise a plurality of programmable threshold voltage transistors MN62, P84, P85) connected to a logic gate for programming instructions, their respective gate electrodes being adapted to receive respective ones of said bits. programming voltage (IN4, IN5, IN6), and their respective channels via those, se- ccionr--. whose said node can be selectively