FR2490046A1 - Digital data distribution device and transmission network - control local clock frequency as function of variations in input rhythm of information received on different input lines - Google Patents

Abstract

The device has a connection network of n input and n output lines and a synchronous device controlling connection of the input lines to one of the output lines by cyclic sampling of the input lines, the sample frequency being set by a local clock. Each input line has a device for detecting the advance delay of the frequency of input information relative to the clock and a test device coupled to the detection devices to compare the advance and delay of the different input lines. The test device is coupled to the synchronous control device to modify the order of sampling of the input lines to advance delayed lines or delay advance lines. Each detection device has a memory in which input information is stored at the rate or arrival and output in the same order at sampling instants set by the control device, the memory comprising input and output markers where the outputs are coupled to the test device.

Description

L'invention se rapporte à un dispositif de distribution de données numériques reçues par des lignes entrantes et à transmettre à des lignes sortantes, et à un réseau numérique de transmission comportant au moins un tel dispositif de distribution. The invention relates to a device for distributing digital data received by incoming lines and to transmit to outgoing lines, and to a digital transmission network comprising at least one such distribution device.

La numérisation des réseaux de transmission permet d'obtenir une qualité de transmission indépendante de la longueur de la liaison et du nombre de transits par les noeuds du réseau, et d'utiliser au mieiuc le réseau pour faire face à la demande. Elle permet de plus, du fait de la représentation uniforme (numérique) des informations, d'envisager un traitement global de plusieurs services définis par un ensemble commun de paramètres caractéristiques, tous les services étant transmis par les memes organes. The digitization of the transmission networks makes it possible to obtain a quality of transmission independent of the length of the link and the number of transits by the nodes of the network, and to use the network to cope with the demand. It also allows, due to the uniform representation (digital) of information, to consider a global treatment of several services defined by a common set of characteristic parameters, all services being transmitted by the same organs.

Le réseau de distribution est conçu pour que le raccordement entre les abonnés soit effectué aussi efficacement que possible. Mais, en plus des problèmes de raccordement se pose le problème de la transmission proprement dite des données numériques. En effet, à un noeud du réseau, on dispose d'une horloge locale qui permet d'échantillonner les données arrivant sur les lignes entrantes pour les transmettre aux lignes sortantes, un multiplexage et une distribution (démultiplexage) ayant lieu au niveau de ce noeud du réseau. The distribution network is designed to make the connection between subscribers as efficient as possible. But, in addition to connection problems, there is the problem of the actual transmission of digital data. In fact, at a node of the network, a local clock is available which makes it possible to sample the data arriving on the incoming lines to transmit them to the outgoing lines, a multiplexing and a distribution (demultiplexing) taking place at this node. network.

Le dispositif de distribution prévu dans un tel réseau numérique au niveau d'un noeud de distribution doit etre conçu pour que les erreurs de présence (suppression ou addition des bits) aient une fréquence d'occurrence acceptable. En effet, les procédés de chiffrement s'accommodent mal des erreurs de présence et exigent que la probabilité d'erreur de présence soit négli geable au cours d'une liaison. Dans un réseau de transmission par paquets,on peut annuler la probabilité des erreurs de présence : pour les données supportant un délai d'acheminement, on répète les paquets perdus ou reconnus en erreurs, pour le téléphone on créé des bits correspondant aux paquets perdus et on supprime les paquets en trop.On pourrait également garantir la transparence des rythmes à travers un réseau numérique tramé à condition d'introduire une information de justification des le premier niveau de multiplexage, ce qui n'est pas le cas des trames normalisées. The distribution device provided in such a digital network at a distribution node must be designed so that the presence errors (deletion or addition of bits) have an acceptable frequency of occurrence. Indeed, the encryption methods do not accommodate the presence errors and require that the probability of presence error is negligible during a link. In a packet transmission network, the probability of presence errors can be canceled: for the data supporting a routing delay, the packets lost or recognized in error are repeated, for the telephone bits corresponding to the lost packets are created and over-packets are suppressed. It would also be possible to guarantee the transparency of the rhythms through a digitized digital network provided that the justification information of the first multiplexing level is introduced, which is not the case with normalized frames.

Du fait de l'absence de synchronisme rigoureux entre les organes de numérisation à l'entrée des différentes lignes, puis du fait des différences de trajet entre 1'entrée de chaque ligne et le noeud de distribution du réseau, le signal d'horloge locale n'est pas en phase avec les données reçues sur les différentes lignes entrantes. Il est de plus possible d'avoir à transmettre des données provenant de lignes ayant des débits différents, l'horloge locale ayant alors un rythme voisin du rythme le plus élevé utilisé dans le réseau de transmission. Due to the lack of rigorous synchronism between the digitizing devices at the input of the different lines, and because of the differences in the path between the input of each line and the distribution node of the network, the local clock signal is not in phase with the data received on the different incoming lines. It is further possible to have to transmit data from lines with different rates, the local clock then having a pace near the highest rate used in the transmission network.

Il n'est pas possible, dans les autocommutateurs temporels classiques, qui allouent successivement une tranche de temps définie à chaque liaison (le réseau comportant des multiplexeurs synchrones), de s'adapter aux variations, d'une ligne à l'autre, du rythme des données entrantes. It is not possible, in conventional time switches, which successively allocate a defined time slot at each link (the network comprising synchronous multiplexers), to adapt to the variations, from one line to the other, of the rhythm of the incoming data.

Par conséquent le taux de perte des données est supérieur au taux acceptable. As a result, the data loss rate is higher than the acceptable rate.

L'invention a pour objet un dispositif de distribution de données qui comporte des moyens de commande du rythme de l'horloge locale en fonction des variations dans le rythme des données incidentes sur les différentes lignes entrantes, le dispositif de distribution te nant compte de ces variations de rythme dans l'établisse- ment de la suite des raccordements entre les lignes incidentes et les lignes destinataires correspondantes. The subject of the invention is a data distribution device which comprises means for controlling the rhythm of the local clock as a function of the variations in the rhythm of the data incident on the various incoming lines, the distribution device taking these variables into account. variations in timing in establishing the sequence of connections between the incident lines and the corresponding recipient lines.

Suivant l'invention, le dispositif de distribution de données numériques comportant un réseau de connexion de n lignes entrantes à n lignes sortantes, un dispositif synchrone de commande de connexion des n lignes entrantes à l'une des n lignes sortantes fonctionnant par échantillonnage cyclique des lignes entrantes, le rythme d'échantillonnage étant donné par une horloge locale, est principalement caractérisé en ce qu'il comporte en outre sur chaque ligne entrante un dispositif de détection d'avance-retard du rythme des données entrantes par rapport au rythme de l'horloge locale, et un dispositif de test couplé aux dispositifs de détection pour comparer les avances et retards des différentes lignes entrantes, ce dispositif de test étant couplé au dispositif de commande de connexion pour modifier l'ordre des lignes entrantes dans le cycle d'échantillonnage lorsqu'il y a lieu d'avancer des lignes en retard ou de retarder des lignes en avance. According to the invention, the digital data distribution device comprises a connection network of n incoming lines with n outgoing lines, a synchronous device for controlling the connection of the n incoming lines to one of the n outgoing lines operating by cyclic sampling of the Incoming lines, the sampling rate being given by a local clock, is mainly characterized in that it further comprises on each incoming line a device for detecting the advance-delay of the rhythm of the incoming data with respect to the rhythm of the input. local clock, and a test device coupled to the detection devices for comparing the feeds and delays of the different incoming lines, this test device being coupled to the connection control device to change the order of the incoming lines in the cycle of sampling when there is a need to advance late lines or to delay lines in advance.

L'invention a également pour objet un réseau numérique de transmission de données comportant au moins un tel dispositif de distribution. The invention also relates to a digital data transmission network comprising at least one such distribution device.

L'invention sera mieux comprise et d'autres caractéristiques apparaitront à l'aide de la description qui suit en référence aux figures annexées. The invention will be better understood and other characteristics will appear with the aid of the description which follows with reference to the appended figures.

La figure 1 représente un premier mode de réalisation du dispositif de distribution pour des lignes entrantes ayant toutes le même débit nominal, c'est-à- dire transmettant des données numériques à des rythmes voisins.  FIG. 1 represents a first embodiment of the distribution device for incoming lines all having the same nominal bit rate, that is to say transmitting digital data at neighboring rates.

La figure 2 représente un second mode de réalisation de ce dispositif de distribution pour des lignes entrantes susceptibles d'avoir des débits nominaux, pre- définis différents. FIG. 2 represents a second embodiment of this distribution device for incoming lines likely to have different nominal rates, pre-defined.

Comme indiqué ci-dessus, les erreurs de présence, (suppression ou addition de bits) ont des conséquencestrès gênantes pour la transmission des données numériques, en particulier quand il s'agit de données correspondant à de la parole chiffrée. As indicated above, presence errors, (bit deletion or addition) have very troublesome consequences for the transmission of digital data, especially when it is data corresponding to encrypted speech.

Le dispositif de distribution décrit ci-dessous permet, avec des multiplexeurs synchrones de connecter des sources à fréquences voisines, le taux de perte étant nul en principe et compatible avec les procédés de chiffrement. The distribution device described below makes it possible, with synchronous multiplexers to connect sources with similar frequencies, the loss rate being zero in principle and compatible with the encryption methods.

Ce dispositif a été conçu en utilisant le fait que, dans la reconstruction d'un signal analogique (téléphonique par exemple) à partir d'échantillons réguliers de période T, il est possible de faire varier la position des échantillons dans le temps d'une durée At sans dégrader le rapport signal à bruit de manière appréciable, à condition que cette durée At reste inférieure à une fraction faible (2/love par exemple) de la période de la fréquence la plus haute du spectre du signal à transmettre. This device was designed using the fact that, in the reconstruction of an analog signal (telephone for example) from regular samples of period T, it is possible to vary the position of the samples in the time of a duration At without degrading the signal-to-noise ratio appreciably, provided that this duration At remains lower than a low fraction (2 / love for example) of the period of the highest frequency of the spectrum of the signal to be transmitted.

En effet, lors de la reconstruction d'un signal analogique à partir d'échantillons, et lorsque ces échantillons sont légèrement décalés dans le temps par rapport aux instants d'échantillonnage qui correspondraient au rythme fixe d'échantillonnage des données à-la source, une variation d'amplitude sur le signal restitué est obtenue,-variation d'autant plus importante que la pente du signal analogique est grande. Le signal étant à bande limitée, la pente maximale est donnée par la fréquence maximale du spectre du signal à transmettre. Indeed, when reconstructing an analog signal from samples, and when these samples are slightly shifted in time compared to sampling times that correspond to the fixed rate of sampling data at-source, a variation of amplitude on the restored signal is obtained, -variation all the more important that the slope of the analog signal is large. Since the signal is limited band, the maximum slope is given by the maximum frequency of the spectrum of the signal to be transmitted.

L'erreur restera donc tolérable, en cas d'instabilité de phase ou de fréquence de l'horloge locale par rapport à l'horloge d'échantillonnage d'une ligne donnée, à condition que cette horloge locale n'introduise pas un décalage trop grand dans l'espacement des échantillons transmis par rapport à l'espacement des échantillons reçus.  The error will therefore remain tolerable, in case of instability of phase or frequency of the local clock with respect to the sampling clock of a given line, provided that this local clock does not introduce a shift too much. large in the spacing of the transmitted samples relative to the spacing of the received samples.

Dans le cas d'une dérive instantanée de l'horloge locale de restitution par rapport à l'horloge d'échantillonnage, la restitution effectuée introduit une compression ou une extension dans- le temps du signal. In the case of an instantaneous drift of the local reproduction clock with respect to the sampling clock, the rendering carried out introduces a compression or extension in time of the signal.

L'oreille étant sensible à un écart de 5 Hz, pour une fréquence maximale du spectre égale à f = 4000 Hz, l'hor loge doit avoir une précision de 10 3 pour que la resti- tution soit convenable.Since the ear is sensitive to a deviation of 5 Hz, for a maximum frequency of the spectrum equal to f = 4000 Hz, the clock must have an accuracy of 10 3 for the resumption to be appropriate.

En conséquence, les décalages des échantillons des lignes entrantes lors de leur transmission aux lignes sortantes correspondantes, dus à une dérive de l'horloge locale ou à un décalage volontaire dans leur distribution sont tolérables pourvu que ces décalages ou ces dérives restent dans des limites acceptables. As a result, the offsets of the incoming line samples when they are transmitted to the corresponding outgoing lines, due to local clock drift or a deliberate offset in their distribution are tolerable provided that these offsets or drifts remain within acceptable limits .

Pour réduire le taux de perte, au lieu d'échantillonner toujours dans le même ordre les lignes entrantes, le dispositif suivant l'invention introduit des inversions dans la distribution des échantillons re çus ; les ordres de commande des multiplexeurs synchrones d'entrée et de sortie étant en permanence ré-ordonnés de façon à réduire l'avance des lignes en avance par rapport à l'horloge locale et à réduire simultanément le retard des lignes en retard par rapport à cette horloge locale, le rythme de l'horloge locale étant par ailleurs contrôlé pour que le nombre des lignes en avance soit égal au nombre des lignes en retard. To reduce the rate of loss, instead of always sampling in the same order the incoming lines, the device according to the invention introduces inversions in the distribution of samples received; the control commands of the input and output synchronous multiplexers being permanently reordered so as to reduce the advance of the lines in advance with respect to the local clock and at the same time to reduce the delay of the lines which are late with respect to this local clock, the rhythm of the local clock is also controlled so that the number of lines in advance is equal to the number of lines late.

Dans ce but, le dispositif de distribution plésiochrone (destiné à la distribution de données incidentes à des rythmes voisins, débits nominaux égaux) représenté sur la figure 1 comporte un multiplexeur d'entrée 1, dont les entrées sont connectées aux lignes entrantes, connectant ces entrées à la sortie commune par des portes électroniques commandées par une entrée de commande 10. For this purpose, the plesiochronous distribution device (intended for the distribution of incident data at neighboring rhythms, equal nominal rates) represented in FIG. 1 comprises an input multiplexer 1, the inputs of which are connected to the incoming lines, connecting these inputs. inputs to the common output by electronic gates controlled by a control input 10.

Un multiplexeur de sortie1 2, a son entrée reliée à la sortie du multiplexeur 1, cette entrée étant connectée aux lignes de sortie par des portes électroniques commandées par une entrée de commande 20. Un dispositif de commande 3 dont les sorties sont reliées aux entrées de commande 10 et 20 des multiplexeurs, 1 et-2, est piloté par une horloge locale 4 : pour qu'un bit d'information arrivant sur une ligne entrante d'indice i, E., i = 1 à n, soit transféré à une ligne sortante d'indice j, Sj, j = 1 à n, le dispositif de commande, 3, commande l'ouverture simultanée de la porte i du multiplexeur 1 et de la porte j du multiplexeur 2. An output multiplexer 1 2 has its input connected to the output of the multiplexer 1, this input being connected to the output lines by electronic gates controlled by a control input 20. A control device 3 whose outputs are connected to the inputs of control 10 and 20 of multiplexers, 1 and 2, is driven by a local clock 4: for a bit of information arriving on an incoming line of index i, E., i = 1 to n, is transferred to an outgoing line of index j, Sj, j = 1 to n, the control device, 3, controls the simultaneous opening of the gate i of the multiplexer 1 and the gate j of the multiplexer 2.

Lorsque tous les rythmes des données entrantes sont égaux et en phase à un rythme f, il suffit de parcourir les portes des lignes entrantes au rythme F=nf de l'horloge locale, dans un ordre donné, par exemple l'ordre numérique naturel, et d'ouvrir les portes de sortie correspondantes dont les indices j sont lus dans une mémoire, organisée en boucle fermée, du dispositif de commande. En pratique comme indiqué ci-dessus les trains binaires n'arrivent pas aux lignes entrantes en phase, ne serait-ce que du fait des différences de longueurs de traaets. En oonséquence une mémoire intermédiaire de stockage des données reçues est placée sur chacune des lignes entrantes Le fonctionnement qui vient d'etre décrit est le fonctionnement classique. When all the rhythms of the incoming data are equal and in phase at a rate f, it suffices to traverse the doors of the incoming lines at the rhythm F = nf of the local clock, in a given order, for example the natural numerical order, and to open the corresponding output ports whose indices j are read in a memory, organized in a closed loop, of the control device. In practice, as indicated above, the bitstreams do not arrive at the incoming lines in phase, if only because of the differences in the lengths of tratra. In consequence, an intermediate memory for storing the received data is placed on each of the incoming lines. The operation which has just been described is the conventional operation.

Au contraire, le dispositif de distribution suivant l'invention est tel que l'ordre d'ouverture des portes des lignes entrantes et des lignes sortantes correspondantes est remis à jour en fonction des variations de rythme des lignes entrantes. Pour cela, chaque ligne entrante comporte entre son entrée Ei et l'entrée correspondante du multiplexeur, un détecteur d'avance et de retard, 5, pour détecter l'avance ou le retard du rythme du train binaire reçu par rapport au rythme de l'horloge locale correspondant au rythme des trains binaires sortants. Ce détecteur 5 comporte une mémoire RAM comportant un pointeur d'entrée dont la sortie est la sortie C1 de la RAM, et un pointeur de sortie dont la sortie est la sortie C2 de la RAM.  On the contrary, the dispensing device according to the invention is such that the order of opening the doors of the incoming lines and the corresponding outgoing lines is updated according to the rhythm variations of the incoming lines. For this purpose, each incoming line comprises, between its input Ei and the corresponding input of the multiplexer, an advance and delay detector, 5, for detecting the advance or the delay of the received bit stream with respect to the rhythm of the local clock corresponding to the rate of outgoing binary trains. This detector 5 comprises a RAM memory comprising an input pointer whose output is the output C1 of the RAM, and an output pointer whose output is the output C2 of the RAM.

A chaque bit stocké au rythme d'entrée, le pointeur d'entrée est incrémenté et à chaque bit transmis au rythme de l'horloge locale, le pointeur de sortie est i i incrémenté. Les sorties C1 et C2 sont reliées aux entrées d'un microprocesseur 6 qui calcule la difference D. entre les contenus des pointeurs d'entrée et de sortie, et compare le résultat obtenu à un seuil minimum s et à un seuil maximum S. At each bit stored at the input timing, the input pointer is incremented and at each bit transmitted at the rate of the local clock, the output pointer is incremented. The outputs C1 and C2 are connected to the inputs of a microprocessor 6 which calculates the difference D. between the contents of the input and output pointers, and compares the result obtained with a minimum threshold s and a maximum threshold S.

Cette différence D. représente la différence de phase entre le rythme entrant et le rythme de sortie. La ligne entrante est en avance si le nombre de bits en mémoire est inférieur à s, et en retard, si le nombre de bits en mémoire est supérieur à S. This difference D. represents the phase difference between the incoming rhythm and the output rhythm. The incoming line is ahead if the number of bits in memory is less than s, and late, if the number of bits in memory is greater than S.

Les décalages des lignes entrantes par rapport à l'horloge locale peuvent être variables. The offsets of the incoming lines with respect to the local clock may be variable.

Dans une étape initiale, le nombre de lignes en avance est supposé egal à celui des lignes en retard, c'est-à-dire que la fréquence de l'horloge. locale d'échantillonnage est, en moyenne, supposée convenable. In an initial step, the number of lines in advance is assumed equal to that of the lines in delay, that is to say that the frequency of the clock. Sampling capacity is, on average, assumed to be adequate.

Pour réduire le taux de perte, au lieu de parcourir cycliquement dans un ordre prédéterminé les portes électroniques du multiplexeur d'entrée sans tenir compte du rythme des trains binaires correspondants, le dispositif les parcourt cycliquement, dans un ordre mis à jour à chaque exploration, de façon à ouvrir plus tôt les portes correspondant à une liaison en retard et réduire ainsi l'accumulation des bits dans la mémoire MM de la ligne d'entrée correspondante, et à reporter l'ouverture des portes correspondant à une ligne en avance et éventuellement laisser le nombre de bits stockés dans la mémoire RAM de la ligne correspondante se rapprocher de la valeur moyenne. To reduce the loss rate, instead of cyclically traversing in a predetermined order the electronic gates of the input multiplexer without taking into account the rhythm of the corresponding bitstreams, the device cycles them cyclically, in an order updated at each scan, so as to open earlier the doors corresponding to a late link and thus reduce the accumulation of bits in the memory MM of the corresponding input line, and to postpone the opening of the doors corresponding to a line in advance and possibly let the number of bits stored in the RAM of the corresponding line get closer to the average value.

Pour cela, le dispositif de commande 3 comporte une mémoire FIFO, 31, d'échantillonnage rapide lue séquentiellement au rythme F qui contient dans un ordre donné les couples (i, j) correspondant à l'ordre d'exploration des lignes entrantes dans le multiplexeur 1 et commande les portes électroniques correspondantes. For this, the control device 3 comprises a fast sampling FIFO 31, read sequentially at the rhythm F which contains in a given order the pairs (i, j) corresponding to the order of exploration of the incoming lines in the multiplexer 1 and controls the corresponding electronic gates.

Au départ les couples (i, j) peuvent être ordonnés de telle façon que les indices i des lignes entrantes soient dans la mémoire aux adresses Am (m = 1 à n) dans leur ordre naturel. Le cycle d'exploration correspond à une lecture de la mémoire dans l'ordre des adresses A croissantes par exemple. Initially the pairs (i, j) can be ordered in such a way that the indices i of the incoming lines are in the memory at the addresses Am (m = 1 to n) in their natural order. The scanning cycle corresponds to a reading of the memory in the order of increasing A addresses, for example.

Le microprocesseur 6 commande la lecture des sorties C1 et C12, i = 1 à n, n étant le nombre des lignes d'entrée, à un rythme moyen F1, par exemple
F1 = F très inférieur au rythme F k' k' en effet, il est suffisant de tester la valeur du rythme binaire de chaque ligne toutes les k périodes du signal d'échantillonnage rapide à fréquence F. Ce test peut d'ailleurs ne pas être régulier.The microprocessor 6 controls the reading of the outputs C1 and C12, i = 1 to n, where n is the number of the input lines, at an average rate F1, for example
F1 = F much lower than the rhythm F k 'k' indeed, it is sufficient to test the value of the binary rhythm of each line every k periods of the fast sampling signal at frequency F. This test may also not be to be regular.

Le microprocesseur commande après lecture d'un couple Cri, C2i, une suite de tests seulement lorsque la différence D. est inférieure à s ou supérieure à S. The microprocessor controls after reading a pair Cri, C2i, a test suite only when the difference D. is less than s or greater than S.

Dans le cas contraire la ligne E., n'est ni en avance ni en retard et, le microprocesseur commande seulement la lecture du couple C1, C2 correspondant à la ligne dont l'indice est lu à l'adresse suivante Am+1 dans la mémoire FIFO 31.In the opposite case the line E. is not in advance or late and the microprocessor only controls the reading of the pair C1, C2 corresponding to the line whose index is read at the following address Am + 1 in the FIFO memory 31.

Lorsqu'une ligne Ei dont l'indice est lu dans
la mémoire à l'adresse Am est en retard, Di > S, le mi
croprocesseur 6 commande la prise en compte des signaux
C1et C2 et le calcul de la différence D correspondant à
la ligne d'entrée dont l'indice est lu à l'adresse Am 1 de la mémoire FIFO; soit p l'indice de la ligne lu à cette adresse, Lorsque D est inférieur à D., la li
p i gne d'indice correspondant, p, a un retard inrérieur à celui de la ligne qui la suit. Dans ce cas un dispositif d'échange permet d'inverser les deux lignes de fa çon que l'adresse Am 1 de la mémoire contienne alors l'indice i de la ligne la plus en retard, l'adresse Am contenant alors l'indice p de la ligne la moins en retard.When a line Ei whose index is read in
the memory at the address Am is late, Di> S, the mid
croprocessor 6 commands the taking into account of the signals
C1 and C2 and the calculation of the difference D corresponding to
the input line whose index is read at the address Am 1 of the FIFO memory; let p be the index of the line read at this address, where D is less than D.
corresponding index, p, has a delay less than that of the line that follows it. In this case, an exchange device makes it possible to invert the two lines in such a way that the address Am 1 of the memory then contains the index i of the most late line, the address Am then containing the index p of the least late line.

Le microprocesseur commande ensuite la lecture du circuit de différence correspondant à l'indice inscrit dans la mémoire à l'adresse Am+1
Lorsque Dp est supérieur à Di, alors la ligne d'indice p est plus en retard que la ligne D. et il n'y a pas lieu d'inverser les lignes correspondantes dans la mémoire.The microprocessor then controls the reading of the difference circuit corresponding to the index written in the memory at the address Am + 1.
When Dp is greater than Di, then the index line p is more late than the line D. and there is no need to invert the corresponding lines in the memory.

A l'inverse, lorsque la ligne Ei dont l'indice est lu dans la mémoire à l'adresse Am est telle que
Di (s, la ligne est en avance.Dans ce cas, le micropro fesseur commande le calcul iiela difference Dq = Cq - Cq pour la
1 2 ligne dont l'indice q est lu dans la mémoire à l'adresse suivante Am+1. Si la différence Dq est supérieure à Di, l'avance de la ligne correspondant à cette adresse suivante A dans la mémoire est inférieure à celle correspondant à la ligne d'adresse Am dans la mémoire.Conversely, when the line Ei whose index is read in the memory at the address Am is such that
Di (s, the line is ahead. In this case, the micropro-fessor controls the calculation iiela difference Dq = Cq - Cq for the
1 2 line whose index q is read in the memory at the following address Am + 1. If the difference Dq is greater than Di, the advance of the line corresponding to this next address A in the memory is less than that corresponding to the address line Am in the memory.

Le dispositif d'échange permet alors d'inverser les deux lignes en faisant passer l'échantillonnage de la ligne entrante en avance correspondante après celui de la ligne qui la suivait, mais dont l'avance est moindre
Lorsque la différence Dq est inférieure à Di, la ligne dont l'indice est dans la mémoire à 11 adresse Am+î est encore plus en avance que la ligne précédente et il n'y a pas lieu de les échanger. Le microprocesseur commande alors une lecture du couple C1 et C2 du détecteur d'avance-retard de la ligne dont l'indice est à l'adresse suivante de la mémoire.The exchange device then makes it possible to invert the two lines by passing the sampling of the incoming line in corresponding advance after that of the line which followed it, but whose advance is less.
When the difference Dq is smaller than Di, the line whose index is in the memory at the address Am + 1 is even more advanced than the preceding line and there is no need to exchange them. The microprocessor then controls a reading of the pair C1 and C2 of the advance-delay detector of the line whose index is at the next address of the memory.

A chaque examen de l'état des lignes entrantes, les lignes en avance ou en retard sont décalées d'un pas de façon à avancer progressivement les lignes en retard et à retarder les lignes en avance. At each examination of the state of the incoming lines, the lines in advance or late are shifted by one step so as to progressively advance the lines late and to delay the lines in advance.

Pour éviter les conflits entre deux explorations de la mémoire FIFO de commande de connexion, le mode de réalisation préféré de l'invention comporte deux mémoires FIFO. Une mémoire FIFO 31 fournit les signaux de commande aux entrées 10 et 20 des rnultiplexeurs 1 et 2, et une mémoire FIFO 32 sert à réordonner le cycle d'exploration des lignes entrantes. Cette mémoire 32 reçoit les signaux de commande issus du multiplexeur 6 par un bus de liaison 30, et un signal d'horloge de test, de rythme F1 par exemple, dérivé du signal d'horloge de rythme F par division dans le microprocesseur 6. Un bus de liaison relie la mémoire 32 à la mémoire 31 par l'intermédiaire d'un circuit d'interface 33.La première mémoire, 31, commande les fermetures de portes au rythme F de l'horloge locale pour établir les connexions entrée-sortie, la seconde 32, utilisée pour l'inversion lorsqu'il y a lieu des lignes de la mémoire, est commandée par le microprocesseur 6. La mise à jour de la mémoire 31 est réalisée à chaque inversion de ligne dès qui n'y a plus de risque de perte ou de redoublement d'échantillon dû à la proximité des lignes échangées et de la ligne explorée pour la commande 10 et 20 (5 adresses d'écart par exemple entre les lignes échangées et la ligne explorée pour la commande de connexion). To avoid conflicts between two explorations of the FIFO connection control memory, the preferred embodiment of the invention comprises two FIFO memories. A FIFO 31 provides the control signals to the inputs 10 and 20 of the multiplexers 1 and 2, and a FIFO 32 is used to reorder the scan cycle of the incoming lines. This memory 32 receives the control signals from the multiplexer 6 via a link bus 30, and a test clock signal, for example a rhythm F1 derived from the division clock signal F in the microprocessor 6. A link bus connects the memory 32 to the memory 31 via an interface circuit 33. The first memory 31 controls the door closures at the rate F of the local clock to establish the input connections. output, the second 32, used for the inversion when appropriate lines of the memory, is controlled by the microprocessor 6. The update of the memory 31 is performed at each line inversion as soon as there has more risk of loss or duplication of sample due to the proximity of the lines exchanged and the line explored for the command 10 and 20 (5 deviation addresses for example between the lines exchanged and the line explored for the order of connection).

Un compteur-décompteur, dans le microprocesseur 6, est mis à jour à chaque calcul de différence. Ce compteur-décompteur compte dans un sens les lignes en avance et dans l'autre les lignes en retard. Ainsi, lorsque le nombre des lignes en avance est égal au nom bre des lignes en retard, son contenu est nul. Par contre, lorsqu'il y a plus de lignes en avance que de lignes en retard, ou inversement, son contenu indique le déséquilibre. A down-counter in the microprocessor 6 is updated with each difference calculation. This up-down counter counts the lines in advance in one direction and the late lines in the other. Thus, when the number of lines in advance is equal to the number of late lines, its content is zero. On the other hand, when there are more lines in advance than late lines, or conversely, its contents indicate the imbalance.

Ce compteur-décompteur permet d'agir sur le rythme de l'horloge d'échantillonnage, trop lente si beaucoup de lignes sont en retard et trop rapide si beaucoup de lignes sont en avance, pour rétablir l'équilibre entre les différentes lignes de ce réseau de connexion. Le microprocesseur 6 a donc une sortie reliée à l'entrée de commande de rythme de l'horloge 4. This up-down counter can act on the rhythm of the sampling clock, too slow if many lines are late and too fast if many lines are in advance, to restore the balance between the different lines of this connection network. The microprocessor 6 therefore has an output connected to the clock control input of the clock 4.

L'asservissement correspondant a une constante de temps nettement supérieure à celle du système de compensation élémentaire, car une variation rapide du rythme d'horloge entrainerait des perturbations. The enslavement corresponding to a time constant significantly greater than that of the elementary compensation system, because a rapid variation of the clock rate would cause disturbances.

Par ailleurs, les seuils s et S doivent etre choisis pour limiter le nombre de lignes signalées en avance ou en retard. Les valeurs de ces seuils peuvent également etre asservies de façon que, lorsque les rythmes des lignes entrantes sont peu dispersés, les seuils s et S, choisis proches, puissent améliorer encore le fonctionnement du dispositif de distribution et que, lorsque les rythmes des lignes entrantes sont assez dispersés, les seuils s et S, choisis assez éloignés, permettent de traiter seulement les lignes très en retard et les lignes très en avance par rapport au rythme moyen de l'horloge locale. In addition, the thresholds s and S must be chosen to limit the number of lines reported in advance or late. The values of these thresholds can also be slaved so that, when the rhythms of the incoming lines are little dispersed, the thresholds s and S, chosen close, can further improve the operation of the distribution device and that, when the rhythms of the incoming lines are fairly scattered, the s and S thresholds, chosen rather far apart, allow only very late lines and lines to be processed far in advance of the average rhythm of the local clock.

Le mode de réalisation du dispositif de transfert donné ci-dessus l'a été en supposant toutes les lignes entrantes à des débits nominaux égaux, affectées par de faibles dérives. The embodiment of the transfer device given above has been assuming all incoming lines at equal nominal rates, affected by small drifts.

Un dispositif analogue est représenté schématiquement sur la figure 2 pour des lignes entrantes ayant des débits différents, par exemple un premier groupe de lignes lentes ayant un débit d et un autre groupe de li gnes rapides ayant un débit D multiple de d (par exemple: d = 16 Kbits/s et D = 32 Kbits/s). Ce type de situation se produit par exemple aux noeuds de distribution de réseaux multiservices. A similar device is shown diagrammatically in FIG. 2 for incoming lines having different bit rates, for example a first group of slow lines having a bit rate d and another group of fast lines having a bit rate D that is a multiple of d (for example: d = 16 Kbps and D = 32 Kbps). This type of situation occurs, for example, at multiservice network distribution nodes.

Les lignes au débit nominal le plus élevé sont traitées comme indiqué ci-dessus et les autres lignes sont traitées de la manière suivante : si D = dQ + r, où Q est le quotient entier de D et d et r le reste, il est possible d'utiliser l'horloge de test des lignes à fort débit pour tester également les lignes à faible débit, mais en testant chaque ligne lente tous les QRT1,
T1 étant la période du rythme de test F1 R étant le nombre de lignes rapides. Ainsi, un cycle global de test comporte, lorsque le système est composé de R lignes rapides et de L lignes lentes, R intervalles d'échantillonnage élémentaires pour les lignes rapides et 1 intervalles d'échantillonnage destinés à l'échantillonnage de lignes lentes, 1 étant le cuotient entier Q. The lines with the highest nominal bit rate are treated as indicated above and the other lines are treated as follows: if D = dQ + r, where Q is the integer quotient of D and d and r the remainder, it is possible to use the test clock of the lines with high flow to also test the lines with low flow, but by testing each slow line all the QRT1,
T1 being the period of the test rhythm F1 R being the number of fast lines. Thus, a global test cycle comprises, when the system is composed of R fast lines and L slow lines, R sample sampling intervals for fast lines and 1 sampling intervals for sampling slow lines, 1 being the whole cuotient Q.

En effet dans une ligne rapide on peut mettre Q lignes lentes et pour L lignes lentes il faut 1 lignes rapides. Indeed in a fast line we can put Q slow lines and for L slow lines it takes 1 fast lines.

Le système comporte donc à cet effet, dans le dispositif de commande 3, en plus des éléments déjà décrits en référence à la figure 1, 1 circuits à mémoire FIFO pour l'échantillonnage des lignes lentes (1 seul a été représenté sur la figure 2) comportant chacun une première mémoire 34 contenant la suite des couples d'indices correspondant à Q lignes lentes et dont l'adresse de lecture progresse de 1 à chaque appel de la première mémoire FIFO, correspondant à un cycle d'échantillonnage complet des R lignes rapides. Ce circuit à mémoire FIFO comporte également comme le premier, une seconde mémoire 35 destinée à l'inversion lorsqu'il y a lieu des contenus de deux adresses mémoire .Les deux mémoires 34 et 35 sont couplées par l'intermédiaire d'un circuit d'interface 36.Les sorties de commande d'échantillonnage des mémoires 31 et 37 sont reliées aux entrées de commande 10 et 20 des multiplexeurs 1 ét 2 par l'intermédiaire de circuits OU, respectivement 37 et 38. For this purpose, the system therefore comprises, in the control device 3, in addition to the elements already described with reference to FIG. 1, 1 FIFO memory circuits for sampling slow lines (only 1 has been shown in FIG. ) each comprising a first memory 34 containing the sequence of pairs of indices corresponding to Q slow lines and whose read address progresses by 1 at each call of the first FIFO memory, corresponding to a complete sampling cycle of the R lines fast. This FIFO memory circuit also comprises, as the first, a second memory 35 intended for the inversion, when appropriate, of the contents of two memory addresses. The two memories 34 and 35 are coupled via a memory circuit. The sampling control outputs of the memories 31 and 37 are connected to the control inputs 10 and 20 of the multiplexers 1 and 2 via OR circuits, respectively 37 and 38.

Comme pour les lignes rapides, le microprocesseur commande la prise en compte des détecteurs d'avance-retard correspondant aux lignes lentes, et les inversions entre les lignes lentes sont effectuées lorsqu'il y a lieu de la manière décrite ci-dessus. Les mémoires 31 et 32, dont les contenus correspondent aux lignes rapides d'une part et à l'appel des mémoires telles que 35 associées aux groupes de lignes lentes d'autre part, permettent par inversion des contenus de deux adresses successives dont l'un correspond à un échantillonnage rapide et l'autre à un appel de la mémoire 35 associée aux lignes lentes, de décaler les lignes lentes dans l'ordre d'échantillonnage des portes correspondantes. Pour savoir si oui ou non l'inversion est nécessaire, il faut comparer le retard de la ligne rapide et de la ligne lente correspondante.Pour cela il est nécessaire que les valeurs comparées correspondent à des arrivées de bits comparables dans le temps. A cet effet, le paramètre caractéristique de l'avance ou du retard est alors. une valeur moyenne du nombre de bits en attente sur les lignes rapides. Alors l'asservissement de l'horloge locale de commande de connexion peut être mis en oeuvre;
Pour plusieurs débits nominaux différents, il faut prévoir autant de circuits à mémoire que de rythmes, chaque circuit à mémoire permettant des inversions dans l'ordre des lignes à échantillonner au même rythme et un replacement dans l'ordre d'échantillonnage général.As for the fast lines, the microprocessor controls the taking into account of the delay-lead detectors corresponding to the slow lines, and the inversions between the slow lines are carried out when necessary in the manner described above. The memories 31 and 32, whose contents correspond to the fast lines on the one hand and to the call of the memories as associated with the slow group of lines on the other hand, allow by inversion of the contents of two successive addresses of which the one corresponds to a fast sampling and the other a call from the memory 35 associated with the slow lines, to shift the slow lines in the order of sampling of the corresponding doors. To know whether or not the inversion is necessary, it is necessary to compare the delay of the fast line and the corresponding slow line. For this it is necessary that the compared values correspond to bit arrivals comparable in time. For this purpose, the characteristic parameter of the advance or the delay is then. an average value of the number of bits waiting on the fast lines. Then the enslavement of the local connection control clock can be implemented;
For several different nominal rates, it is necessary to provide as many memory circuits as rhythms, each memory circuit allowing inversions in the order of the lines to be sampled at the same rate and a replacement in the general sampling order.

L'invention n'est pas limitée aux modes de réalisation précisément décrits, ni au mode de fonctionnement décrit en détails, particulièrement en référence à la figure 1. The invention is not limited to the embodiments precisely described, nor to the mode of operation described in detail, particularly with reference to FIG.

En particulier, le cycle de test peut être organisé différemment, par exemple en recherchant d'abord parmi toutes les lignes (supposées au même débit nominal pour simplifier) celle dont l'écart (avance ou retard) par rapport à la valeur nominale est maximal. Si i est l'indice de cette ligne entrante et si Di est inférieur à une valeur nominale Do, correspondant au nombre de bits stockés pour une ligne dont le rythme suit exactement le rythme d'horloge,alors la ligne correspondante est la ligne la plus en avance et l'inversion du contenu de l'adresse mémoire correspondante a lieu avec l'adresse qui suit; si Di est supérieur à la valeur nominale, la ligne correspondante est la ligne la plus en retard et-l'inversion a lieu avec l'adresse qui précède dans l'ordre d'exploration. In particular, the test cycle can be organized differently, for example by first searching among all the lines (assumed at the same nominal flow to simplify) the one whose deviation (advance or delay) from the nominal value is maximum . If i is the index of this incoming line and if Di is less than a nominal value Do, corresponding to the number of bits stored for a line whose rate exactly follows the clock rate, then the corresponding line is the most in advance and the inversion of the contents of the corresponding memory address takes place with the address which follows; if Di is greater than the nominal value, the corresponding line is the most late line and the inversion takes place with the preceding address in the order of exploration.

Pour l'évaluation de la dérive moyenne des lignes entrantes par rapport à l'horloge locale, au lieu de compter le nombre de lignes en avance et le nombre de lignes en retard, il est possible de calculer la valeur moyenne des nombres D. des bits stockés dans les memoires des circuits de détection d'avance-retard et de compa rer cette valeur à la valeur nominale D . Si cette va
o leur moyenne est supérieure ou inférieure à Dow alors la fréquence d'horloge est modifiée par l'asservissement à constante de temps convenable. For the evaluation of the average drift of the incoming lines with respect to the local clock, instead of counting the number of lines in advance and the number of lines late, it is possible to calculate the average value of the numbers D. bits stored in the memories of the advance-delay detection circuits and compare this value with the nominal value D. If this goes
o their average is greater or less than Dow, then the clock frequency is modified by servo-control at a suitable time constant.

Claims (9)

REVENDICATIONS 1. Dispositif de distribution de données numériques comportant un réseau de connexion (1,2) de n lignes entrantes à n lignes sortantes (n entier), un dispositif synchrone de commande de connexion (3) des n lignes entrantes à l'une des n lignes sortantes fonctionnant par échantillonnage cyclique des lignes entrantes, le rythme d'échantillonnage étant donné par une horloge locale (4), caractérisé en ce qu'il comporte en outre sur chaque ligne entrante un dispositif de détection d'avance-retard (5) du rythme des données entrantes par rapport au rythme de l'horloge locale, et un dispositif de test (6) couplé aux dispositifs de détection (5) pour comparer les avances et retards des différentes lignes entrantes, ce dispositif de test étant couplé au dispositif de commande de connexion pour modifier l'ordre des lignes entrantes dans le cycle a d'échantillonnage lorsqu'il y a lieu d'avan- cer des lignes en retard ou de retarder des lignes en avance. A digital data distribution device comprising a connection network (1,2) of n incoming lines with n outgoing lines (n integer), a synchronous connection control device (3) of the n incoming lines to one of the n outgoing lines operating by cyclic sampling of the incoming lines, the sampling rate being given by a local clock (4), characterized in that it further comprises on each incoming line a delay-delay detection device (5). ) of the timing of the incoming data with respect to the rate of the local clock, and a test device (6) coupled to the detection devices (5) for comparing the feeds and delays of the different incoming lines, this test device being coupled to the connection control device for changing the order of the incoming lines in the sampling cycle when it is necessary to advance late lines or to delay lines in advance. 2. Dispositif selon la revendication 1, caractérisé en ce que le dispositif de détection d'avance-retard (5) de chaque ligne comporte principalement une mémoire dans laquelle les données entrantes sont mises en mémoire au rythme de leur arrivée et sortent dans le même ordre aux instants d'échantillonnage déterminés par le dispositif de commande (3), cette mémoire comportant des pointeurs d'entrée et de sortie dont les sorties  2. Device according to claim 1, characterized in that the early-delay detection device (5) of each line mainly comprises a memory in which the incoming data are stored in the memory of their arrival and exit in the same order at the sampling times determined by the control device (3), this memory comprising input and output pointers whose outputs Ci (C1 et C2i 2 i = 1 à n) sont couplées au dispositif de test.Ci (C1 and C2i 2 i = 1 to n) are coupled to the test device. 3. Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que le dispositif de commande comporte au moins une mémoire FIFO (32), contenant, dans l'ordre des adresses mémoire A (m = 1 à n),la suite des couples (i, j) où i est l'indice des lignes entrantes (i = 1, n) et j l'indice des lignes sortantes (j = 1, n), cette suite étant modifiée par échange des contenus de deux emplacements mémoire d'adresses consécutives sur commande du dispositif de test lorsque le résultat du test indique qu'il y a lieu d'avancer ou de retarder une ligne dans l'ordre d'échantillonnage. 3. Device according to one of claims 1 and 2, characterized in that the control device comprises at least one FIFO memory (32) containing, in the order of memory addresses A (m = 1 to n), the following the pairs (i, j) where i is the index of the incoming lines (i = 1, n) and j the index of the outgoing lines (j = 1, n), this sequence being modified by exchange of the contents of two consecutive address memory locations upon control of the test device when the test result indicates that a line in the sampling order should be moved forward or delayed. 4. Dispositif selon la revendication 3, caractérisé en ce que le dispositif de commande comporte une seconde mémoire (31) semblable à la première dont la sortie, délivrant la suite des couples d'indices (i, j), est couplée au réseau de connexion ; le contenu de cette mémoire étant remis à jour après chaque modification dans l'ordre du cycle d'échantillonnage par l'intermédiaire d'un circuit d'interface (33) pour éviter les conflits entre l'exploration mémoire pour la commande de connexion et l'exploration mémoire pour l'échange éventuel entre les contenus de deux emplacements mémoire successifs. 4. Device according to claim 3, characterized in that the control device comprises a second memory (31) similar to the first whose output, delivering the sequence of pairs of indices (i, j), is coupled to the network of connection; the contents of this memory being updated after each change in the order of the sampling cycle through an interface circuit (33) to avoid conflicts between the memory scan for connection control and the memory scan for the possible exchange between the contents of two successive memory locations. 5. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que le dispositif de test (6) comporte des moyens d'évaluation de la dérive moyenne des lignes entrantes par rapport à l'horloge locale (4), la sortie correspondante du dispositif de test étant reliée à une entrée de commande de rythme de cette horloge pour caler ce rythme d'horloge à un rythme correspondant au rythme moyen des lignes d'entrée. 5. Device according to any one of the preceding claims, characterized in that the test device (6) comprises means for evaluating the average drift of the incoming lines relative to the local clock (4), the corresponding output the test device being connected to a clock control input of this clock to set the clock rate at a rate corresponding to the average rhythm of the input lines. 6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que la durée du test de l'ensemble des lignes entrantes est très supérieure à la durée d'un cycle d'échantillonnage. 6. Device according to any one of the preceding claims, characterized in that the duration of the test of all the incoming lines is much greater than the duration of a sampling cycle. 7. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce que, toutes les lignes ayant le même débit nominal,les indices des lignes sont tous mis en mémoire dans une seule mémoire, le dispositif de commande de connexion et le dispositif de test explorant successivement toutes les lignes de cette mémoire.  7. Device according to any one of the preceding claims, characterized in that, all the lines having the same nominal bit rate, the row indices are all stored in a single memory, the connection control device and the connection device. test successively exploring all lines of this memory. 8. Dispositif selon l'une quelconque des revendications 1 à 6, caractérisé en ce que, les lignes d'entrée ayant des débits nominaux éventuellement différents, un rythme de base d'échantillonnage est égal au plus petit commun multiple des rythmes possibles, le dispositif de commande de connexion restituant,à partir de ce rythme de base, les rythmes d'échantillonnage de chaque ligne en fonction de son débit, et le dispositif de test explorant chacune des lignes à un rythme différent suivant son débit et commandant les modifications dans l'ordre d'échantillonnage des lignes entrantes par le dispositif de commande dans un ensemble de-mémoires (31, 34) dans lesquelles les couples d'indices sont mis en mémoires par groupes, en fonction des rythmes des lignes entrantes et des avances et retards détectés rapportés à une référence de rythme commune. 8. Device according to any one of claims 1 to 6, characterized in that, the input lines having possibly different nominal rates, a sampling base rate is equal to the smallest common multiple of the possible rhythms, the connection control device restoring, from this basic rhythm, the sampling rates of each line according to its rate, and the test device exploring each of the lines at a different rate depending on its rate and controlling the changes in the order of sampling of the incoming lines by the control device in a set of memories (31, 34) in which the index pairs are stored in groups according to the rhythms of the incoming lines and the advances and detected delays reported to a common timing reference. 9. Réseau numérique de transmission, caractérisé en ce qu'il comporte au moins un dispositif de distribution de données numériques selon l'une des revendications précédentes.  9. Digital transmission network, characterized in that it comprises at least one digital data distribution device according to one of the preceding claims.