FR2481005A1 - METHOD FOR MANUFACTURING SHORT-CHANNEL FIELD FIELD EFFECT TRANSISTORS - Google Patents

METHOD FOR MANUFACTURING SHORT-CHANNEL FIELD FIELD EFFECT TRANSISTORS Download PDF

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Abstract

L'INVENTION CONCERNE LA TECHNOLOGIE DES SEMI-CONDUCTEURS. LA FABRICATION D'UN TRANSISTOR MOS COMPORTANT UNE GRILLE EN SILICIUM POLYCRISTALLIN 13 FAIT INTERVENIR UNE SEQUENCE D'OPERATIONS DANS LESQUELLES ON FORME SIMULTANEMENT DES CONTACTS D'ELECTRODE DE SOURCE, DE DRAIN ET DE GRILLE PAR UN BOMBARDEMENT AVEC UN METAL DE TRANSITION TEL QUE DU PLATINE, FORMANT DES COUCHES DE SILICIURE DE METAL 19, 21, 18 SUR LES REGIONS DE SOURCE ET DE DRAIN 10.1, 10.2, AINSI QUE SUR L'ELECTRODE DE GRILLE. APPLICATION A LA FABRICATION DE TRANSISTORS HYPERFREQUENCES.THE INVENTION CONCERNS SEMICONDUCTOR TECHNOLOGY. THE MANUFACTURING OF A MOS TRANSISTOR CONTAINING A POLYCRYSTALLINE SILICON 13 GRID INVOLVES A SEQUENCE OF OPERATIONS IN WHICH SOURCE ELECTRODE, DRAIN AND GRID CONTACTS ARE SIMULTANEOUSLY FORMED BY BOMBARDING WITH A TRANSITIONAL METAL SUCH AS PLATINUM, FORMING METAL SILICIDE LAYERS 19, 21, 18 OVER SOURCE AND DRAIN REGIONS 10.1, 10.2, AS WELL AS ON THE GRID ELECTRODE. APPLICATION TO THE MANUFACTURE OF HYPERFREQUENCY TRANSISTORS.

Description

2 48 10052 48 1005

ii

La présente invention concerne les dispositifs à semi-  The present invention relates to semiconductor devices

conducteurs. Les chercheurs dans le domaine des structures de transistor à effet de champ du type métal-oxyde-semiconducteur (MOS) ont reconnu qu'on pouvait obtenir certains avantages en faisant en sorte que les  conductors. Researchers in the field of metal-oxide-semiconductor (MOS) field effect transistor structures have recognized that certain advantages can be achieved by ensuring that

diffusions de source ou de drain soient relativement peu profondes.  Source or drain diffusions are relatively shallow.

Par exemple, un article de R. Hori et coll. intitulé "Short Channel MOSIC Based on Accurate Two-Dimensional Device Design", publié dans Supplement to Japanese Journal of Applied Physics, Vol. 15, pages 193-199 (1976), indique que des profondeurs de jonction relativement faibles pour la source et le drain pourraient contribuer à donner à la fois un décalage de tension de seuil relativement faible dans une structure de transistor MOS à canal court et une tension relativement élevée pour le claquage par percement. On entend par "canal court" une séparation source- drain inférieure à environ deux microns. Les structures de transistor MOS à canal court sont souhaitables du point de vue du fonctionnement en haute fréquence (de l'ordre de 1 GHz) et de la miniaturisation, en particulier dans l'intégration à très grande échelle de divers circuits à semiconducteurs, comme dans un réseau de  For example, an article by R. Hori et al. entitled "Short MOSIC Channel Based on Accurate Two-Dimensional Device Design", published in Supplement to Japanese Journal of Applied Physics, Vol. 15, pp. 193-199 (1976), indicates that relatively low junction depths for the source and the drain could contribute to both a relatively low threshold voltage shift in a short-channel MOS transistor structure and relatively high voltage for breakdown breakdown. The term "short channel" means a source-drain separation of less than about two microns. Short-channel MOS transistor structures are desirable from the point of view of high-frequency operation (of the order of 1 GHz) and miniaturization, in particular in the very large scale integration of various semiconductor circuits, such as in a network of

mémoire dans lequel chaque cellule de mémoire contient un tel tran-  memory in which each memory cell contains such a

sistor MOS à canal court.MOS short-channel sistor.

Un transistor MOS à canal court fabriqué par les techniques classiques a tendance à présenter des propriétés défavorables qui  A short channel MOS transistor manufactured by conventional techniques tends to have adverse properties which

découlent d'une capacité parasite relativement élevée entre l'élec-  derive from a relatively high parasitic capacitance between electricity

trode de grille en silicium polycristallin et la source ou le drain.  polycrystalline silicon gate trode and source or drain.

De façon similaire, une structure de transistor à effet de champ à grille métallique (barrière de Schottky), ou structure "1ES", à canal court fabriquée de manière classique présente le problème d'une résistance ohmique excessivement élevée le long d'un chemin allant de l'électrode de source ou de drain à la partie conductrice du canal, pendant le fonctionnement du transistor à l'état conducteur. Il serait donc souhaitable de disposer d'un procédé de fabrication de transistors  Similarly, a conventionally manufactured short-channel metal gate (Schottky barrier) field effect transistor structure or "1ES" structure exhibits the problem of excessively high ohmic resistance along a path. from the source or drain electrode to the conductive portion of the channel during operation of the transistor in the conductive state. It would therefore be desirable to have a method for manufacturing transistors

à canal court qui attenue ces problèmes.  short channel that mitigates these problems.

Pour fabriquer un transistor à grille en silicium poly-  To make a transistor with a poly silicon gate

cristallin à canal court, avec une faible capacité parasite, on forme des contacts d'électrodes en siliciure de platine (15,16,17) sur la grille, la source et le drain, au cours d'un bombardement par du platine (figure 4) des surfaces qui sont alors à nu de la grille en  short channel crystalline, with low parasitic capacitance, platinum silicide electrode contacts (15, 16, 17) are formed on the gate, the source and the drain during platinum bombardment (FIG. 4) surfaces that are then bare of the grid in

silicium polycristallin, de la source et du drain. A la place du pla-  polycrystalline silicon, source and drain. In place of the

tine, on peut utiliser d'autres métaux de transition qui forment un siliciure de métal. Lorsqu'on effectue ce bombardement, la surface du bord latéral dé la grille en silicium polycristallin a avantageusement été revêtue au préalable d'une couche de dioxyde de silicium (14). Les paramètres qui commandent ce bombardement avec du platine sont réglés de façon que pendant que le siliciure de platine est formé sur les surfaces à nu de la grille en silicium polycristallin, de la source et du drain (tous ces éléments étant en silicium), il n'y ait aucune accumulation de platine ou de siliciure de platine sur la surface à nu de la couche de dioxyde de silicium 14. De façon similaire, pendant ce bombardement avec du platine, il n'y aucune accumulation de platine  Alternatively, other transition metals which form a metal silicide can be used. When this bombardment is carried out, the surface of the lateral edge of the polycrystalline silicon gate has advantageously been coated beforehand with a layer of silicon dioxide (14). The parameters that control this bombardment with platinum are set so that while the platinum silicide is formed on the exposed surfaces of the polycrystalline silicon gate, the source and the drain (all of these being silicon), there is no accumulation of platinum or platinum silicide on the exposed surface of the silicon dioxide layer 14. Similarly, during this platinum bombardment, there is no accumulation of platinum

ou de siliciure de platine sur n'importe quelle autre couche de di-  platinum silicide on any other layer of di-

oxyde de silicium (11) à nu qui a pu être formée précédemment, par  silicon oxide (11) which could be formed previously, by

exemple pour assurer l'isolation entre dispositifs.  example to provide isolation between devices.

L'invention porte ainsi sur un procédé de fabrication d'un dispositif consistant en un transistor dans un corps semiconducteur en silicium (10), ce dispositif (20 ou 30, figure 6 ou figure 7) comportant un contact de couche d'électrode de grille (15) qui est formé sur une électrode de grille en silicium polycristallin (13) au cours d'une phase de fabrication du dispositif, un contact de couche d'électrode de source (16) et un contact de couche d'électrode de drain (17), ce procédé étant caractérisé en ce que, après la formation de l'électrode de grille polycristalline (13), avec ses bords latéraux  The invention thus relates to a method for manufacturing a device consisting of a transistor in a silicon semiconductor body (10), this device (20 or 30, FIG. 6 or FIG. 7) comprising a contact electrode layer contact. gate (15) which is formed on a polycrystalline silicon gate electrode (13) during a device manufacturing phase, a source electrode layer contact (16) and a lead electrode layer contact (16). drain (17), this method being characterized in that, after formation of the polycrystalline gate electrode (13), with its side edges

revêtus d'une couche de dioxyde de silicium (14), on forme simultané-  coated with a layer of silicon dioxide (14), simultaneous

ment les contacts d'électrode de source et de drain (16,17) par bom-  the source and drain electrode contacts (16, 17) by means of

bardement du corps (10), avec un métal de transition capable de former  bardement du corps (10), with a transition metal capable of forming

un siliciure, tandis que le corps (10) est soumis à une tension élec-  silicide, while the body (10) is subjected to an electrical voltage

trique appliquée (E2, figure 4) dont le niveau et la fréquence sont tels que le siliciure de ce métal se forme sur une paire de régions (10.1, 10. 2) qui sont à nu à ce moment et qui sont continguës à une  applied scale (E2, Figure 4) whose level and frequency are such that the silicide of this metal is formed on a pair of regions (10.1, 10. 2) which are bare at this time and which are contingent on a

surface principale du corps (10), afin de former les contacts d'élec-  main surface of the body (10) to form the electrical contacts

trodesde source et de drain (16,17), et qu'il n'y ait pratiquement pas  trodes of source and drain (16,17), and that there is practically no

d'accumulation de siliciure sur le revêtement de dioxyde de silicium(14).  of silicide accumulation on the silicon dioxide coating (14).

Tout métal qui s'accumule sur cet oxyde peut ensuite être enlevé par  Any metal that accumulates on this oxide can then be removed by

une attaque classique. Le bombardement avec le métal peut être accom-  a classic attack. Bombardment with metal can be accom-

pli en pulvérisant le métal à partir d'une cible (31) de ce métal.  fold by spraying the metal from a target (31) of this metal.

Les structures de dispositif qu'on peut fabriquer avec le procédé de l'invention comprennent des structures de transistor à  Device structures that can be made with the method of the invention include transistor structures having

effet de champ du type à grille isolée (figure 6) ou à grille conduc-  field effect of the insulated gate type (Figure 6) or conductive grid

trice (figure 7), à barrière de Schottky ou à jonction.  trice (Figure 7), Schottky barrier or junction.

L'invention sera mieux comprise à la lecture de la description  The invention will be better understood on reading the description

qui va suivre de modes de réalisation et en se référant aux dessins annexés sur lesquels:  which will follow embodiments and with reference to the accompanying drawings in which:

Les figures 1 à 6 représentent des coupes qui illustrent diver-  Figures 1 to 6 show sections that illustrate a variety of

ses phases de la fabrication d'un transistor, plus précisément d'un transistor MOS, conformément à un mode de réalisation particulier de l'invention; la figure 7 est une coupe qui illustre la phase finale de la fabrication d'un autre transistor, plus précisément un transistor MES,  its phases of manufacturing a transistor, more specifically a MOS transistor, according to a particular embodiment of the invention; FIG. 7 is a section which illustrates the final phase of the fabrication of another transistor, more specifically an MES transistor,

conformément à un autre mode de réalisation particulier de l'inven-  according to another particular embodiment of the invention.

tion; et les figures 8 à 13 sont des coupes qui illustrent une séquence de phases de la fabrication d'un autre transistor MOS, conformément à  tion; and Figures 8 to 13 are sections illustrating a sequence of phases of fabrication of another MOS transistor, in accordance with

un autre mode de réalisation particulier de l'invention.  another particular embodiment of the invention.

Simplement par souci de clarté, aucun des dessins n'est à l'échelle. Comme le montre la suite des dessins des figures 1 à 6, on peut fabriquer un transistor MOS à canal court (figure 6), conformément à  Just for the sake of clarity, none of the drawings are scaled. As shown in the following drawings of FIGS. 1 to 6, a short-channel MOS transistor can be manufactured (FIG. 6), in accordance with FIG.

l'invention, sur une surface principale supérieure d'un corps semi-  the invention on an upper main surface of a semi-

conducteur en silicium monocristallin, 100 Comme il est connu dans le  monocrystalline silicon conductor, 100 As it is known in the

domaine de la fabrication simultanée de plusieurs dispositifs semi-  the field of simultaneous manufacture of several semi-

conducteurs ("techniques de fabrication par lot"), on peut fabriquer simultanément un grand nombre de transistors MOS similaires dans un tel corps, tous ces transistors étant mutuellement isolés au point de vue électrique par une région 11 en oxyde relativement épais ("oxyde de champ").  In the case of conductors ("batch manufacturing techniques"), a large number of similar MOS transistors can be produced simultaneously in such a body, all these transistors being electrically isolated from each other by a region 11 of relatively thick oxide ("oxide of field").

Le corps 10 est formé par un bloc 9 de semiconducteur mono-  The body 10 is formed by a mono-semiconductor block 9

cristallin sur une surface plane principale duquel on a fait croître une couche semiconductrice épitaxiale 10.5. Le semiconducteur 9 est  crystalline on a main flat surface from which an epitaxial semiconductor layer 10.5 has been grown. The semiconductor 9 is

248 1005248,1005

de façon caractéristique du silicium de type de conductivité ltr c'est-àdire qu'il a une conductivité de type P relativement faible,  typically conductivity-type silicon ltr, that is, it has a relatively low P-type conductivity,

soit par exemple 10 fl..cm. La couche épitaxiale 10.5 a avantageuse-  for example 10 fl..cm. The epitaxial layer 10.5 has advantageous

ment une conductivité électrique modérée, qui est de façon caracté-  moderate electrical conductivity, which is typically

ristique de type P, grâce à une concentration résultante notable d'impuretés de type accepteur qui est ordinairement de l'ordre is à 1017 impuretés par cm3, et qui est de façon caractéristique d'environ 1016 par cm3. L'épaisseur de cette couche épitaxiale est de  P-type ratio, due to a significant resultant concentration of acceptor-type impurities which is ordinarily of the order of 1017 impurities per cm3, and which is typically about 1016 per cm3. The thickness of this epitaxial layer is

façon caractéristique d'environ un à deux microns ou moins.  typically about one to two microns or less.

Pour fabriquer le transistor MOS 20 (figure 6), on fait tout d'abord croître par voie thermique une couche mince 12 (figure 1) de dioxyde de silicium ("oxyde de grille"), sur la partie à nu de la surface supérieure du corps 10, avec une épaisseur caractéristique de  In order to manufacture the MOS transistor 20 (FIG. 6), a thin layer 12 (FIG. 1) of silicon dioxide ("gate oxide") is first thermally grown on the bare part of the upper surface. of the body 10, with a characteristic thickness of

l'ordre de quelques dizaines de nanomètres. Avant ou après la forma-  the order of a few tens of nanometers. Before or after training

tion de cette couche d'oxyde mince, les régions d'oxyde relativement  of this thin oxide layer, the relatively

épais, 11, sont formées, par une opération classique d'oxydation ther-  11, are formed by a conventional thermal oxidation operation.

mique, dans des parties sélectionnées de la couche épitaxiale PJ de  in selected parts of the PJ epitaxial layer of

façon qu'elles pénètrent jusqu'au cristal d'origine de type rt sous-  way they penetrate to the original crystal of type rt sub-

jacent, afin d'établir une isolation par oxyde de type classique entre les transistors voisins. On notera qu'on peut utiliser la lithographie  in order to establish conventional type oxide isolation between neighboring transistors. Note that we can use lithography

par faisceaux d'électrons ou par rayons X, aussi bien que la photo-  by electron beams or X-rays, as well as photo-

lithographie, en combinaison avec des masques classiques en matière de réserve pour définir les zones de formation sélective de l'oxyde épais. On dépose ensuite une couche 13' de silicium polycristallin conducteur de l'électricité et de type N sur une zone choisie à l'avance de la surface à nu de l'oxyde mince. Cet élément est formé par les techniques classiques de masquage par matière de réserve et d'attaque appliquées à une couche polycristalline déposée à l'origine sur la totalité de la surface supérieure, en utilisant les techniques de lithographie (par faisceau d'électrons, par rayons X ou par de la lumière) pour définir la forme du masque. La couche polycristalline 13' a de façon caractéristique une conductivité de type N du fait  lithography, in combination with conventional reserve masks to define the zones of selective formation of the thick oxide. An electrically conductive and N-type polycrystalline silicon layer 13 is then deposited on a selected area in advance of the exposed surface of the thin oxide. This element is formed by conventional resist and etch masking techniques applied to a polycrystalline layer originally deposited on the entire upper surface, using lithography techniques (electron beam X-ray or light) to define the shape of the mask. The polycrystalline layer 13 'typically has N-type conductivity because of

qu'elle est dopée avec un niveau important d'impuretés de type don-  that it is doped with a high level of impurities such as

neur, comme de l'arsenic, afin d'augmenter sa conductivité électrique.  neur, like arsenic, to increase its electrical conductivity.

Elle a une longueur caractéristique d'environ 1,0 micron dans la direction du canal source-drain du transistor terminé et une largeur  It has a characteristic length of about 1.0 micron in the direction of the source-drain channel of the terminated transistor and a width

caractéristique de quelques microns. Cette couche de silicium poly-  characteristic of a few microns. This layer of poly silicon

248 1005248,1005

cristallin est utilisée en tant qu'électrode de grille du transistor terminé. Les surfaces supérieures et latérales à nu de la couche de silicium polycristallin 13' sont ensuite soumises à une opération d'oxydation classique qui oxyde le silicium polycristallin pour donner un revêtement mince de dioxyde de silicium 14 (figure 2). Ce revêtement d'oxyde 14 a une épaisseur caractéristique d'environ 50 nm. Du fait de cette oxydation de la couche polycristalline, l'épaisseur de la couche d'oxyde d'origine 12 (figure t) est un peu augmentée, comme il  crystalline lens is used as the gate electrode of the terminated transistor. The exposed upper and lateral surfaces of the polycrystalline silicon layer 13 'are then subjected to a conventional oxidation operation that oxidizes the polycrystalline silicon to give a thin coating of silicon dioxide 14 (FIG. 2). This oxide coating 14 has a characteristic thickness of about 50 nm. Due to this oxidation of the polycrystalline layer, the thickness of the original oxide layer 12 (Figure t) is slightly increased, as it

est indiqué par la couche d'oxyde 12' (figure 2).  is indicated by the oxide layer 12 '(Figure 2).

La partie à nu de la couche d'oxyde mince 12' et la partie supérieure (mais non les parties latérales) de la couche d'oxyde mince  The exposed part of the thin oxide layer 12 'and the upper part (but not the side parts) of the thin oxide layer

14 sont ensuite enlevées (figure 3) par une technique d'attaque aniso-  14 are then removed (FIG. 3) by an anisotropic attack technique.

trope, comme l'attaque par pulvérisation inverse avec réaction chimi-  trope, such as reverse spray attack with chemical reaction

que (attaque ionique réactive) avec des ions fluorure (p+) dans un  that (reactive ionic attack) with fluoride ions (p +) in a

plasma produit par CHF3. On désigne par attaque "anisotrope" une atta-  plasma produced by CHF3. Anisotropic attack is defined as an attack

que qui s'effectue de façon préférentielle dans la direction perpendi-  that is preferentially carried out in the direction perpendicular to

culaire à la surface principale du corps 10. Par exemple, une plaque de cathode 32,qui est de façon caractéristique en platine, est située à une distance caractéristique de quelques centimètres du corps 10 dans une chambre dans laquelle on a fait le vide (non représentée). Ce  For example, a cathode plate 32, which is typically made of platinum, is located at a characteristic distance of a few centimeters from the body 10 in a chamber in which a vacuum is created (no shown). This

corps est monté sur un plan conducteur de l'électricité (non représen-  body is mounted on a conductive plane of electricity (not shown

té) qui est connecté par un condensateur C à une source E de tension HF, cette source fournissant de façon caractéristique une tension de 500 V crête à crête, à une fréquence qui est comprise dans la plage d'environ 200 kHz à 14 MHz, et qui est de façon caractéristique de 13,5 MHz. La pression dans la chambre est réduite à une valeur qui est  t) which is connected by a capacitor C to an RF voltage source E, which source typically provides a voltage of 500 V peak-to-peak, at a frequency which is in the range of about 200 kHz to 14 MHz, and which is typically 13.5 MHz. The pressure in the chamber is reduced to a value that is

inférieure à environ 1 mm de mercure et qui est de façon caractéris-  less than approximately 1 mm of mercury and which is typically

tique d'environ 50 pm de mercure, afin que lorsqu'un plasma se forme au voisinage de la plaque de cathode 32, la surface supérieure de la couche épitaxiale 10.5 demeure à l'intérieur d'une région d'espace  of about 50 microns of mercury so that when a plasma is formed in the vicinity of the cathode plate 32, the upper surface of the epitaxial layer 10.5 remains within a region of space

sombre de la décharge qui a lieu à partir de la plaque de cathode 32.  dark discharge that takes place from the cathode plate 32.

La puissance HF est, de façon caractéristique, d'environ 20 à 100 W  The RF power is typically about 20 to 100 W

pour une cathode de plusieurs centimètres de diamètre et la tempéra-  for a cathode several centimeters in diameter and the temperature

ture du corps est maintenue à une valeur caractéristique d'environ 5000C. De cette manière, les ions fluorure qui bombardent tout élément (y compris l'oxyde et la couche de silicium polycristallin) situé à la  body is maintained at a typical value of about 5000C. In this way, the fluoride ions that bombard any element (including the oxide and the polycrystalline silicon layer) located at the

248 1005248,1005

surface supérieure du corps 10 heurtent cet élément en arrivant dans une direction qui est pratiquement normale à la surface principale  upper surface of the body 10 strike this element arriving in a direction that is substantially normal to the main surface

supérieure de la couche épitaxiale 10.5. Ces ions n'enlèvent complè-  top of the epitaxial layer 10.5. These ions do not remove

tement l'oxyde mince que dans les parties de surface dans lesquelles la normale à la surface est parallèle au vecteur vitesse des ions  the thin oxide only in the surface parts in which the normal to the surface is parallel to the ion velocity vector

de bombardement, mais non sur les parties latérales. Cependant, lors-  of bombardment, but not on the side parts. However, when

qu'on enlève ainsi les parties d'oxyde mince, il est important que les surfaces latérales de la couche de silicium polycristallin 13 demeurent revêtues par les parties restantes (paroi latérale) de la couche d'oxyde 14. L'épaisseur (dans la direction horizontale) de cet oxyde de paroi latérale restant est de façon caractéristique d'environ 50 rm, et elle est de toute manière avantageusement égale ou inférieure (approximativement) à la longueur de Debye (qui est un  thus removing the thin oxide parts, it is important that the side surfaces of the polycrystalline silicon layer 13 remain coated by the remaining portions (side wall) of the oxide layer 14. The thickness (in the horizontal direction) of this remaining sidewall oxide is typically about 50 μm, and is in any case preferably equal to or less (approximately) than the length of Debye (which is a

paramètre bien connu) dans le silicium, dans la région de la fron-  well-known parameter) in silicon, in the region of the

tière source-canal du dispositif final terminé.  source-channel of the final device completed.

Ensuite, comme il est indiqué sur la figure 4, on dirige des ions argon chargés positivement vers une électrode de cible 31, ou cathode, afin de pulvériser sur le corps 10 du platine provenant de  Then, as shown in FIG. 4, positively charged argon ions are directed to a target electrode 31, or cathode, for sputtering onto the platinum body from

la cible. Ces ions argon positifs ont des énergies cinétiques appro-  target. These argon positive ions have appropriate kinetic energies

priées, du fait d'une tension d'accélération E1 (de polarité négative)  due to an acceleration voltage E1 (negative polarity)

qui est appliquée à la cible. Cette pulvérisation de platine se tra-  which is applied to the target. This platinum sputtering

duit par l'arrivée d'atomes de platine et/ou d'ions platine sur la surface supérieure à nu de la couche épitaxiale 10.5, o le platine s'accumule sur le silicium à nu sous la forme de couches d'électrode en siliciure de platine 15,16 et 17, semblables à un métal. On règle les tensions E1 et E de façon que la vitesse d'enlèvement du platine à partir des parties d'oxyde à nu à la surface supérieure soit- plus grande que la vitesse d'arrivée. Ainsi, il n'y a pratiquement aucune accumulation d'un métal ou d'une substance quelconque semblable à un métal (platine ou siliciure de platine) sur une partie quelconque de l'oxyde à nu, qu'il s'agisse de l'oxyde de champ ou de l'oxyde de grille. Cependant, si du métal s'accumulait sur l'oxyde, on pourrait utiliser un traitement ultérieur avec une solution d'attaque classique, comme de l'eau régale, pour enlever ce métal mais non les couches de  by the arrival of platinum atoms and / or platinum ions on the exposed upper surface of the epitaxial layer 10.5, where platinum accumulates on the exposed silicon in the form of silicide electrode layers platinum 15,16 and 17, similar to a metal. The voltages E1 and E are adjusted so that the platinum removal rate from the exposed oxide portions at the top surface is greater than the feed rate. Thus, there is virtually no accumulation of a metal or any metal-like substance (platinum or platinum silicide) on any part of the naked oxide, whether it is field oxide or gate oxide. However, if metal accumulates on the oxide, one could use a subsequent treatment with a conventional attack solution, such as aqua regia, to remove this metal but not the layers of

siliciure ou d'oxyde.silicide or oxide.

L'impureté de dopage de type donneur, à savoir de l'arsenic ou de l'antimoine (ou les deux), peut être avantageusement ajoutée à  The donor doping impurity, namely arsenic or antimony (or both), can be advantageously added to

la cible 31 dans le but de former simultanément, par "co-pulvérisa-  target 31 for the purpose of simultaneously forming, by co-spraying

tion" une paire de zones N+ 10.1 et 10.2, espacées et auto-alignées, pendant le bombardement avec le platine. Ces zones N+ sont formées par  a pair of spaced and self-aligned N + zones 10.1 and 10.2 during the platinum bombardment, and these N + zones are formed by

réjection de l'impureté de dopage vers le silicium à partir du sili-  rejection of doping impurity to silicon from silicon

ciure de platine ("coefficient de ségrégation"). Du fait que toutes les températures de traitement ultérieures sont très inférieures à  platinum ("segregation coefficient"). Since all subsequent treatment temperatures are much lower than

la température à laquelle il se produit une diffusion notable d'impu-  the temperature at which there is a significant diffusion of impu-

retés dans le silicium, la profondeur des jonctions N P résultantes  embedded in the silicon, the depth of the resulting N P junctions

dans le silicium (au-delà du siliciure de platine) peut ne pas dépas-  in silicon (beyond platinum silicide) may not exceed

ser 10 nm ou moins.be 10 nm or less.

Selon une variante, les zones N 10.1 et 10.2 peuvent être formées à une phase antérieure de la fabrication, par exemple au moyen de techniques classiques telles que l'implantation ionique et la diffusion d'impuretés de type donneur, en utilisant la couche  Alternatively, the N zones 10.1 and 10.2 may be formed at an earlier phase of manufacture, for example by means of conventional techniques such as ion implantation and diffusion of donor-type impurities, using the layer

polycristalline 13 avec l'oxyde de paroi latérale 14 en tant que mas-  polycrystalline 13 with the sidewall oxide 14 as a

que imperméable à ces impuretés.that impervious to these impurities.

On peut indiquer les valeurs caractéristiques suivantes pour les paramètres utilisables pour cette phase de bombardement avec du platine: E1 est une tension continue égale à environ 1000 V et E2 est une tension HF située dans une gamme caractéristique d'environ 500 à 1000 V crête à crête, à une fréquence d'environ 13 MHz. La puissance HF est de façon caractéristique d'environ 20 à 100 W pour une cathode 31 de plusieurs centimètres de diamètre. La fréquence et l'amplitude de la tension E2 commandent la vitesse d'enlèvement du platine et du siliciure de platine pendant le bombardement. Le fait que la vitesse d'enlèvement du platine soit ainsi fixée à une valeur environ deux fois supérieure, ou plus, à la vitesse d'enlèvement du siliciure de platine tend à assurer l'enlèvement résultant de tout platine métallique arrivant initialement sur l'oxyde à nu, tandis  The following characteristic values can be specified for the parameters usable for this phase of platinum bombardment: E1 is a DC voltage equal to about 1000 V and E2 is a RF voltage located in a characteristic range of about 500 to 1000 V peak to peak, at a frequency of about 13 MHz. The RF power is typically about 20 to 100 W for a cathode 31 of several centimeters in diameter. The frequency and amplitude of the voltage E2 control the rate of platinum and platinum silicide removal during bombardment. The fact that platinum removal rate is thus set at about twice as much, or more, at the platinum silicide removal rate tends to ensure removal from any metal platinum initially arriving at the platinum silicide removal rate. oxide while

qu'il se produit une formation permanente résultante et une accumula-  resultant permanent formation and accumula-

tion de siliciure de platine sur le silicium à nu (qu'il soit mono-  platinum silicide on bare silicon (whether mono-

cristallin ou polycristallin). La température du corps 10 pendant  crystalline or polycrystalline). The temperature of the body 10 during

cette opération de pulvérisation est de façon caractéristique d'envi-  this spraying operation is typically about

ron 6250C, tandis que la pression ambiante d'argon est de façon carac-  6250C, while the ambient pressure of argon is typically

téristique d'environ 10 à 20 pm de mercure.  about 10 to 20 pm of mercury.

Après la formation des couches de siliciure de platine 15,16 et  After formation of platinum silicide layers 15, 16 and

17 sur les surfaces de silicium à nu, jusqu'à une épaisseur caracté-  17 on exposed silicon surfaces, up to a typical thickness

ristique de l'ordre de quelques dizaines de nanomètres, la surface supérieure du corps 10 est revêtue dans des zones sélectionnées par une couche isolante 22 (figure 5), par les techniques classiques de dépôt, de masquage et d'attaque. Cette couche 22 consiste de façon caractéristique en orthosilicate de tétraéthyle ayant une épaisseur d'environ 500 nm, par exemple. En employant des techniques classiques, on applique ensuite une métallisation, comme par exemple de l'aluminium, à travers des ouvertures formées dans la couche 22, de façon à établir le contact avec les couches de siliciure de platine 15,16 et 17 afin de former les contacts de métallisation d'électrode respectifs 18,19  In the order of a few tens of nanometers, the upper surface of the body 10 is coated in selected areas by an insulating layer 22 (FIG. 5) by conventional deposition, masking and etching techniques. This layer 22 typically consists of tetraethyl orthosilicate having a thickness of about 500 nm, for example. Using conventional techniques, a metallization, such as aluminum, is then applied through openings formed in the layer 22, so as to make contact with the platinum silicide layers 15, 16 and 17 in order to forming the respective electrode metallization contacts 18, 19

et 20 pour la grille, la source et le drain, respectivement, du tran-  and 20 for the grid, the source and the drain, respectively, of the

sistor MES terminé 20 (figure 6).sistor MES completed 20 (Figure 6).

On notera que pendant le fonctionnement, une tension de pola-  It should be noted that during operation, a tension of polarity

risation de "grille arrière" (s bstrat) d'une valeur de 2 V ou davan-  "back gate" (sbstrat) with a value of 2 V or more

tage est souhaitable, afin d'éviter des courts-circuits entre diffé-  is desirable, in order to avoid short circuits between

rents transistors,à cause des canaux de surface, sous l'oxyde épais (oxyde de champ). Selon une variante, on peut éviter ces canaux en  transistors, because of the surface channels, under the thick oxide (field oxide). According to one variant, these channels can be avoided by

utilisant un corps 10 de type V (type N à faible conductivité).  using a V-type body (type N with low conductivity).

Pour obtenir de bonnes performances du transistor, il est utile que les régions de source et de drain 10.1 et 10.2 soient aussi peu profondes que possible, c'est-à-dire que l'opération d'implantation pour ces régions doit limiter leur profondeur au-dessous de la surface  To obtain good performance of the transistor, it is useful for the source and drain regions 10.1 and 10.2 to be as shallow as possible, that is to say that the implantation operation for these regions must limit their depth. below the surface

du corps semiconducteur à une valeur de quelques dizaines de nano-  of the semiconductor body to a value of a few tens of nano-

mètres, ce qu'on peut obtenir en utilisant une température du corps  meters, which can be achieved by using a body temperature

semiconducteur ne dépassant pas 500C pendant toute phase de fabrica-  semiconductor does not exceed 500C during any phase of manufacture.

tion postérieure à la diffusion de ces zones N. Comme le montre la figure 7, la croissance de la couche d'oxyde mince 12 peut être complètement supprimée, si bien que la couche de silicium polycristallin 13 de type N_ est directement en contact avec la surface supérieure du corps semiconducteur en silicium 10, ce qui forme une jonction PN à ce niveau. Le dispositif résultant est ainsi un  After the diffusion of these N zones, as shown in FIG. 7, the growth of the thin oxide layer 12 can be completely suppressed, so that the N-type polycrystalline silicon layer 13 is directly in contact with the upper surface of the silicon semiconductor body 10, forming a PN junction at this level. The resulting device is thus a

équivalent d'un transistor à effet de champ à jonction. Dans ce tran-  equivalent of a junction field effect transistor. In this tran-

sistor (figure 7), les régions N 10.1 et 10.2 sont avantageusement remplacées respectivement par des régions P" 31.1 et 31.2, de façon que le transistor ait und source à barrière de Schottky relativement basse  sistor (FIG. 7), the regions N 10.1 and 10.2 are advantageously replaced respectively by P "regions 31.1 and 31.2, so that the transistor has a relatively low Schottky barrier source.

et un drain à barrière de Schottky relativement basse, comme par exem-  and a relatively low Schottky barrier drain, such as

ple une barrière de 0,25 V dans le cas du siliciure de platine sur du silicium de type P. Inversement, sur ce silicium de type P, on forme une barrière de Schottky relativement élevée, d'environ 0,65 V,avec  0.25 V barrier in the case of platinum silicide on P type silicon. Conversely, on this P type silicon, a relatively high Schottky barrier of about 0.65 V is formed with

du hafniumn, par exemple.hafniumn, for example.

On peut donner à la distance entre le drain et la grille une valeur supérieure à la distance entre la source et la grille, en  The distance between the drain and the grid can be given a value greater than the distance between the source and the grid, in

plaçant l'électrode 17 plus loin de la couche de silicium poly-  placing the electrode 17 further away from the poly-silicon layer

cristallin 13, afin que cette électrode ne vienne pas directement en contact physique avec la couche d'oxyde 14, pour définir une région de dérive plus longue au voisinage du drain. D'autre part, on peut supprimer la région P+ 31.1 ou 31.2 (ou les deux) dans le dispositif qui est représenté sur la figure 7. De plus, on doit prendre garde que la diffusion de ces régions 31.1 et 31.2 n'étende pas latéralement  crystal 13, so that this electrode does not come directly into physical contact with the oxide layer 14, to define a longer drift region in the vicinity of the drain. On the other hand, we can delete the region P + 31.1 or 31.2 (or both) in the device which is represented in FIG. 7. Moreover, we must be careful that the diffusion of these regions 31.1 and 31.2 does not extend. laterally

l'une ou l'autre de ces régions vers la couche polycristalline 13.  one or other of these regions to the polycrystalline layer 13.

Si ceci se produisait, il apparaltrait um court-circuit parasite  If this happened, it would appear a parasitic short circuit

entre l'électrode de grille et la source ou le drain (ou les deux).  between the gate electrode and the source or drain (or both).

De plus, en supprimant à nouveau la couche d'oxyde mince 12, on peut obtenir une structure de transistor à effet de champ à grille  In addition, by removing the thin oxide layer 12 again, it is possible to obtain a gate array effect transistor structure.

métallique (structure ':ES"), en effectuant l'opération de bombarde-  metal structure (structure ': ES'), carrying out the bombardment

ment par In métal (figure 4) pendant une durée suffisamment longue pour que la couche polycristalline 13 soit complètement convertie en un siliciure de métal. Dans un tel cas, il est avantageux d'utiliser un métal donnant une barrière de Schottlcy relativement élevée,commne du hafnium pour la couche de silicium de type P 10.5 (platine pour du silicium de type N). Il est avantageux d'utiliser conjointement une paire de zones diffusées de type P localisées, au lieu des zones N localisées 10.1 et 10.2 dans la couche de silicium de type P 10.5 (ou de conserver les zones N localisées 10.1 et 10.2, mais dans une couche épitaxiale de type N au lieu de la couche de type P 10.5). Ici  by metal (FIG. 4) for a time long enough for the polycrystalline layer 13 to be completely converted to a metal silicide. In such a case, it is advantageous to use a metal giving a relatively high Schottlcy barrier, such as hafnium for the P-type silicon layer 10.5 (platinum for N-type silicon). It is advantageous to jointly use a pair of localized P-type scattered zones, instead of the localized N zones 10.1 and 10.2 in the P-type silicon layer 10.5 (or to keep the localized N zones 10.1 and 10.2, but in a N-type epitaxial layer instead of the P-type layer 10.5). Right here

encore, on peut supprimer les zones diffusées localisées (en particu-  localized scattered zones (especially

lier dans la région de source), grâce à quoi la source ou le drain  bind in the source region), thanks to which the source or the drain

peuvent être du type à barrière de Schottky.  can be of the Schottky barrier type.

Au lieu de faire croître la couche épitaxiale de type P 10.5, on peut traiter avec-un excès d'impuretés de type accepteur la surface  Instead of growing the P-type epitaxial layer 10.5, it can be treated with an excess of acceptor-type impurities on the surface.

supérieure de la base de semiconducteur d'origine 9, de type é.  upper part of the semiconductor base of origin 9, type é.

Cette base de type t7, 9, contient un excès important d'impuretés  This base of type t7, 9, contains a large excess of impurities

du type accepteur, correspondant à environ 1016 impuretés par cm3.  acceptor type, corresponding to about 1016 impurities per cm3.

Dans un exemple ayant pour seul but d'illustrer l'invention, on forme successivement à la surface supérieure de la base de type 7T d'origine,  In an example whose sole purpose is to illustrate the invention, one successively forms the upper surface of the original type 7T base,

248 1005248,1005

9, une couche de dioxyde de silicium de 35 nm, par croissance thermi-  9, a layer of silicon dioxide of 35 nm, by thermal growth,

que, et une couche de nitrure de silicium de 120 nm. En utilisant comme masque une matière de réserve pour la lumière, pour un rayonnement X ou pour un faisceau d'électrons, on enlève la couche de nitrure de silicium dans les zones dans lesquelles on doit former l'oxyde d'iso- lation épais, c'est-à-dire qu'on n'enlève la couche de nitrure de silicium que dans le complément des zones d'électrodes (grille,source et drain). En laissant la matière de réserve en place à titre de masque de protection contre l'implantation ionique, on forme une zone d'arrêt de canal en implantant des ions bore d'une énergie caractéristique d'environ 100 keV, avec une dose caractéristique d'environ 1012 à 1013 cm 2 dans le complément des zones d'électrodes. On enlève ensuite la matière de réserve en laissant la couche de nitrure en place, puis on  that, and a silicon nitride layer of 120 nm. By using as a mask a resist material for light, for X-ray radiation or for an electron beam, the silicon nitride layer is removed in the areas in which the thick insulation oxide is to be formed. that is to say that the silicon nitride layer is removed only in the complement of the electrode zones (gate, source and drain). By leaving the resist material in place as a protective mask against ion implantation, a channel stop zone is formed by implanting boron ions with a characteristic energy of about 100 keV, with a characteristic dose of approximately 1012 to 1013 cm 2 in the complement of the electrode areas. The resist is then removed leaving the nitride layer in place, and then

fait croître par voie thermique une couche d'oxyde de champ d'une épais-  thermally increases a thick layer of field oxide

seur de 900 nm dans les zones d'oxyde de champ (complément des zones d'électrodes), tandis que la partie supérieure de la couche de nitrure  900 nm in the field oxide zones (complementing the electrode zones), while the upper part of the nitride layer

dans les zones d'électrodes est convertie en une couche d'oxynitrure.  in the electrode areas is converted into an oxynitride layer.

Ensuite, en utilisant successivement des solutions d'attaque d'acide  Then using successively acid etching solutions

fluorhydrique tamponné et d'acide phosphorique, on enlève respective-  buffered hydrofluoric acid and phosphoric acid, the respective

ment et successivement les couches d'oxynitrure et de nitrure présentes dans les zones d'électrodes, tandis que ces opérations n'enlèvent qu'une faible fraction de la couche d'oxyde de champ épais. Ensuite,une croissance thermique produit un total de 300 nm de dioxyde de silicium dans les zones d'électrodes et un total d'environ 950 nm de dioxyde de silicium dans la zone d'oxyde de champ. Ensuite, on enlève tout l'oxyde  and successively the oxynitride and nitride layers present in the electrode areas, while these operations remove only a small fraction of the thick field oxide layer. Thereafter, thermal growth produces a total of 300 nm of silicon dioxide in the electrode areas and a total of about 950 nm of silicon dioxide in the field oxide area. Then we remove all the oxide

situé dans les zones d'électrodes, par attaque avec de l'acide fluor-  located in the electrode zones by etching with fluorinated

hydrique tamponné, tandis que l'épaisseur de l'oxyde de champ est réduite à environ 650 m. Une autre opération de croissance thermique produit ensuite dans les zones d'électrodes une couche de dioxyde de silicium ayant une épaisseur comprise dans la plage d'environ 10 à 50 nm et ayant une valeur caractéristique de 12,5 m. On implante ensuite des ions bore avec une énergie de 35 keV, suffisante pour pénétrer dans le silicium sous-jacent dans les seules zones d'électrodes, avec une dose de 2 x 1012 ions bore par centimètre carré, afin de donner une tension de seuil de fonctionnement commode aux transistors finals du type à enrichissement. Si on doit également former des transistors du type à appauvrissement dans certaines des régions d'électrodes, on il applique une matière de réserve sur ces zones avant d'effectuer l'implantation d'ions bore à 35 keV. On enlève ensuite cette matière  buffered water, while the thickness of the field oxide is reduced to about 650 m. Another thermal growth operation then produces in the electrode regions a layer of silicon dioxide having a thickness in the range of about 10 to 50 nm and having a characteristic value of 12.5 m. Boron ions are then implanted with an energy of 35 keV, sufficient to penetrate the underlying silicon in the only electrode areas, with a dose of 2 × 10 12 boron ions per square centimeter, to give a threshold voltage. convenient operation to the final transistors of the enrichment type. If depletion type transistors are also to be formed in some of the electrode regions, a resist material is applied to these areas prior to the implantation of 35 keV boron ions. This material is then removed

de réserve après cette implantation de bore; on enlève ensuite com-  after this implantation of boron; we then remove

plètement l'oxyde dans toutes les zones d'électrodes (et une faible fraction de l'oxyde des zones d'oxyde de champ); et on forme finale- ment la couche d'oxyde 12 (figure 1) par croissance thermique. Bien que l'invention ait été décrite en considérant des modes de réalisation particuliers, on peut lui apporter diverses modifications sans sortir de son cadre. Par exemple, la base de semiconducteur 9 peut être du type V (type N à faible conductivité) au lieu d'être du type 7T. De plus, on peut permuter de partout les conductivités de type N et de  the oxide in all the electrode areas (and a small fraction of the oxide of the field oxide zones); and the oxide layer 12 is finally formed (FIG. 1) by thermal growth. Although the invention has been described by considering particular embodiments, it can be made various modifications without departing from its scope. For example, the semiconductor base 9 may be of type V (N type low conductivity) instead of being of the type 7T. In addition, N-type conductivities and

type P, dans tous les dispositifs décrits ci-dessus.  type P, in all the devices described above.

Au lieu d'utiliser des ions fluorure pour enlever l'oxyde (figure 3), on peut utiliser d'autres ions, comme des ions argon; c'est-à-dire qu'on peut utiliser une attaque ionique avec ou sans réaction chimique pour l'opération d'enlèvement d'oxyde. De plus, au  Instead of using fluoride ions to remove the oxide (Figure 3), other ions such as argon ions can be used; i.e., an ionic etching with or without a chemical reaction can be used for the oxide removal operation. In addition,

lieu du platine, on peut employer des procédés faisant appel à d'au-  Instead of platinum, processes using

tres métaux de transition, comme le cobalt, le hafnium, le titane ou le tantale, par exemple, chacun d'eux formant un siliciure de métal  very transition metals, such as cobalt, hafnium, titanium or tantalum, for example, each of them forming a metal silicide

convenant pour la formation d'une barrière de Schottky sur du silicium.  suitable for the formation of a Schottky barrier on silicon.

De plus, on peut également supprimer la région N 10.1 ou 10.2 (ou les deux) dans le dispositif qui est représenté sur la figure 6, ce qui forme une source ou un drain (ou les deux) à barrière de Schottky dans une structure de transistor MOS. Au lieu de former le siliciure de platine par pulvérisation, on peut tout d'abord faire évaporer le platine lui- même sur toute la surface puis le convertir ensuite en  In addition, the N region 10.1 or 10.2 (or both) can also be suppressed in the device shown in FIG. 6, forming a Schottky barrier source or drain (or both) in a structure. MOS transistor. Instead of forming the platinum silicide by spraying, the platinum itself can first be evaporated over the entire surface and then converted to

siliciure de platine au moyen d'un traitement par une "pointe" de tem-  platinum silicide by means of treatment with a "peak" of

pérature d'une valeur caractéristique d'environ 400 à 650'C pendant une durée caractéristique d'environ 2 à 6 minutes. On peut ensuite enlever le platine demeurant à l'état libre ou l'oxyde, en procédant par  a typical value of about 400 to 650 ° C for a typical time of about 2 to 6 minutes. Platinum remaining in the free state or oxide can then be removed by

attaque avec de l'eau régale chaude.  attack with hot regale water.

Comme le montre la suite des figures 8 à 13, on peut fabriquer  As shown in the following figures 8 to 13, it is possible to manufacture

un transistor MOS à canal court, 20 (figure 13), conformément à l'in-  a short channel MOS transistor, (FIG. 13), in accordance with the invention.

vention, sur une surface principale supérieure d'une région ou zone de surface 110 de type P (technologie N-MOS). Comme il est indiqué sur la figure 8, on prépare initialement cette région de type P 110 en luidonnant un niveau notable de dopage par des impuretés, afin  on an upper main surface of a P-type region or surface area 110 (N-MOS technology). As indicated in FIG. 8, this P-type region 110 is initially prepared by slurrying a significant level of doping with impurities so

2 4810052 481005

d'obtenir des conductivités électriques appropriées aux frontières respectives entre cette région de type P 110 et une couche d'oxyde de champ 111 relativement épaisse et une couche d'oxyde de grille 112 relativement mince. On dépose ensuite une couche 113 (figure 8) de silicium polycristallin sur les couches d'oxyde de champ et de  to obtain appropriate electrical conductivities at the respective boundaries between this P-type region 110 and a relatively thick field oxide layer 111 and a relatively thin gate oxide layer 112. A layer 113 (FIG. 8) of polycrystalline silicon is then deposited on the oxide layers of the field and

grille 111 et 112, jusqu'à une épaisseur ccmprise de façon caracté-  grid 111 and 112, to a thickness that is typically

ristique dans la plage d'environ 350 à 500 nm. Cette couche de sili-  in the range of about 350 to 500 nm. This layer of silicone

cium polycristallin 113 est avantageusement dopée avec des impuretés  Polycrystallineium 113 is advantageously doped with impurities

notables de type donneur comme de l'arsenic ou du phosphore, en par-  donors such as arsenic or phosphorus, in particular

ticulier dans les régions qui recouvrent les transistors qui seront formés finalement et dans les régions des interconnexions, afin d'augmenter la conductivité électrique du silicium polycristallin  especially in the regions that cover the transistors that will eventually be formed and in the regions of the interconnections, in order to increase the electrical conductivity of the polycrystalline silicon

jusqu'à une plage de valeurs qui est de façon caractéristique d'envi-  up to a range of values which is typically about

ron 10 à 100 ohms/carré, qui convient pour une électrode de grille, dans les régions recouvrant l'oxyde de grille dans lesquelles la  10 to 100 ohms / square, which is suitable for a gate electrode, in regions covering the gate oxide in which the

couche de silicium polycristallin fera fonction d'électrode de grille.  polycrystalline silicon layer will function as a gate electrode.

Simultanément, cette conductivité convient pour les interconnexions conductrices de l'électricité dans les régions qui recouvrent l'oxyde de champ, dans lesquelles la couche de silicium polycristallin fera fonction d'interconnexion électrique (figure 13). On dépose ensuite sur la surface à nu de la couche de silicium polycristallin une couche de masquage de dioxyde de silicium 114, ayant de façon caractéristique une épaisseur comprise dans la plage d'environ 100 à 200 nu, en employant  At the same time, this conductivity is suitable for the electrically conductive interconnections in the regions which cover the field oxide, in which the polycrystalline silicon layer will function as an electrical interconnection (FIG. 13). Next, a silicon dioxide masking layer 114, typically having a thickness in the range of about 100 to 200 μm, is deposited on the exposed surface of the polycrystalline silicon layer by employing

un traitement classique tel que l'oxydation dans une atmosphère sèche.  conventional treatment such as oxidation in a dry atmosphere.

En employant une matière de réserve photosensible classique ou un mas-  By employing a conventional photoresist or a masking

quage pour lithographie par faisceau d'électrons ou par rayons X, et une attaque, on enlève la couche d'oxyde 114 et la couche de silicium  for electron or X-ray lithography, and etching, the oxide layer 114 and the silicon layer are removed

polycristallin 113 sauf aux emplacements auxquels on désire une cou-  polycrystalline 113 except at locations where it is desired to

che d'électrode de grille en silicium polycristallin 113 sur la couche d'oxyde de grille 112 et une couche d'interconnexion en silicium polycristallin 123 sur la couche d'oxyde 111 (figure 9). Cette couche d'électrode de grille 113 sera ainsi revêtue à sa surface supérieure par une couche de masquage de grille en dioxyde de silicium, 114'. De façon similaire, la couche d'interconnexion en silicium polycristallin  In one embodiment of the present invention, said gate oxide layer 110 is formed on the gate oxide layer 112 and a polycrystalline silicon interconnection layer 123 on the oxide layer 111 (FIG. 9). This gate electrode layer 113 will thus be coated on its upper surface with a silicon dioxide gate masking layer 114 '. Similarly, the polycrystalline silicon interconnection layer

123 sera revêtue à sa surface supérieure de dioxyde de silicium cons-  123 will be coated on its upper surface with silicon dioxide

tituant une couche 124'. La largeur de la couche d'électrode de grille  forming a layer 124 '. The width of the gate electrode layer

113, en particulier, peut ne pas dépasser 0,8 micron pour des transis-  113, in particular, may not exceed 0.8 microns for trans-

tors à canal court.short-channel twist.

Ensuite, en procédant par oxydation thermique (figure 10), on revêt les parois latérales des couches de silicium polycristallin 113 et 123 par une couche d'oxyde de grille de paroi latérale 115 et une couche d'oxyde d'interconnexion de paroi latérale 125, respectivement,  Then, by thermal oxidation (FIG. 10), the sidewalls of the polysilicon layers 113 and 123 are coated with a sidewall gate oxide layer 115 and a sidewall interconnection oxide layer 125. , respectively,

résultant d'une croissance thermique. L'épaisseur de ces couches d'o-  resulting from thermal growth. The thickness of these layers of o-

xyde 115 et 125 est comprise de façon caractéristique dans une plage d'environ 20 à 50 nm. Simultanément à la croissance des couches d'oxyde et 125, les épaisseurs respectives des couches d'oxyde 114' et 124',  The aldehyde 115 and 125 are typically in a range of about 20 to 50 nm. Simultaneously with the growth of the oxide layers and 125, the respective thicknesses of the oxide layers 114 'and 124',

ainsi que de la couche d'oxyde de champ 111, augmentent dans une cer-  as well as the field oxide layer 111, increase in a certain

taine mesure, du fait de l'oxydation thermique simultanée respective du silicium ou du silicium polycristallin sous-jacent. Dans le cas ou la longueur de la couche de silicium polycristallin 113 est inférieure  because of the respective simultaneous thermal oxidation of the underlying silicon or polycrystalline silicon. In the case where the length of the polycrystalline silicon layer 113 is less than

à ce qu'on désire pour définir la longueur d'une grille, on peut dépo-  you want to define the length of a grid, you can

ser une couche d'oxyde un peu plus épaisse sur les parois latérales du silicium polycristallin, comme par exemple par dépôt par plasma ou par dépôt chimique en phase vapeur à basse pression, afin que l'oxyde de paroi latérale plus épais qui en résulte constitue ensuite un masque plus long contre la diffusion ultérieure des impuretés de source et de drain, réduisant ainsi la sous-diffusion d'impuretés dans la région de grille, ce qui augmente la distance de la source au drain,  a slightly thicker oxide layer on the sidewalls of the polycrystalline silicon, such as by plasma deposition or low-pressure chemical vapor deposition, so that the resulting thicker side wall oxide is then a longer mask against subsequent diffusion of source and drain impurities, thereby reducing underdiffusion of impurities in the gate region, thereby increasing the distance from the source to the drain,

comme on le désire dans ce cas.as desired in this case.

Ensuite (figure 11), on expose la surface supérieure du corps i10 à une attaque anisotrope des couches d'oxyde, sous l'effet de laquelle les oxydes de paroi latérale 115 et 125 demeurent pratiquement intacts, tandis que l'épaisseur des couches d'oxyde 114' et 124' est réduite pour donner respectivement les couches d'oxyde 114 et 124. La couche d'oxyde de grille 112 demeure uniquement dans la région de grille qui se trouve sous la couche de silicium polycristallin 113 et sous l'oxyde de paroi latérale 115, tandis que cette couche d'oxyde de grille 112 est complètement enlevée dans les régions qui se trouvent  Then (FIG. 11), the upper surface of the body 10 is exposed to anisotropic etching of the oxide layers, under which the sidewall oxides 115 and 125 remain substantially intact, while the thickness of the The oxide 114 'and 124' are reduced to give the oxide layers 114 and 124, respectively. The gate oxide layer 112 remains only in the gate region below the polycrystalline silicon layer 113 and under the sidewall oxide 115, while this gate oxide layer 112 is completely removed in the regions that are located

entre l'oxyde de paroi latérale 115 et l'oxyde de champ 111, c'est-à-  between the sidewall oxide 115 and the field oxide 111, i.e.

dire dans les régions qui constitueront finalement la source et le drain. On peut employer pour cette attaque anisotrope des couches  say in the regions that will ultimately constitute the source and the drain. This layer can be used for this anisotropic attack

d'oxyde la technique d'attaque par pulvérisation avec réaction chi-  the chemically reactive spray etching technique

mique (pulvérisation inverse) utilisant des ions fluorure dans un plasma produit par CHF3, comme il a été décrit précédemment. On arrête cette opération de pulvérisation inverse lorsque la surface du corps de silicium 110 est à nu dans les régions de source et de drain, ou un court instant après, de façon qu'une certaine quantité d'oxyde demeure dans les couches 114 et 124 qui couvrent la surface supérieure des couches respectives d'électrodes en silicium polycristallin 113  (reverse spray) using fluoride ions in a plasma produced by CHF3, as previously described. This reverse spray operation is stopped when the surface of the silicon body 110 is exposed in the source and drain regions, or a short time later, so that a certain amount of oxide remains in the layers 114 and 124. which cover the upper surface of the respective layers of polycrystalline silicon electrodes 113

et 123. Du fait que l'épaisseur de l'oxyde de masquage 114' est con-  and 123. Because the thickness of the masking oxide 114 'is

sidérablement supérieure à celle de l'oxyde de grille 112, il existe  siderably greater than that of gate oxide 112, there is

ainsi une marge considérable qui permet que les couches d'oxyde res-  thus a considerable margin which allows the oxide layers to remain

tantes 114 et 124 aient une épaisseur suffisante, de façon caractéris-  114 and 124 are of sufficient thickness, typically

1o tique d'environ 100 nm, pour empêcher la formation de siliciure sur  1o tick of about 100 nm, to prevent the formation of silicide on

l'électrode de grille 113.the gate electrode 113.

On introduit ensuite une impureté de type donneur, par exem-  A donor-type impurity is then introduced, for example

ple par implantation ionique et diffusion, dans les zones de source et de drain, pour former respectivement des régions diffusées de source et de drain 110.1 et 110.2 (figure 12), contiguës à la surface du corps de silicium. On implante par exemple une dose d'arsenic à  by ion implantation and diffusion, in the source and drain zones, respectively to form source and drain diffused regions 110.1 and 110.2 (FIG. 12), contiguous to the surface of the silicon body. For example, a dose of arsenic is implanted at

environ 30 keV et on la fait diffuser jusqu'à une concentration com-  about 30 keV and spread to a similar concentration

prise de façon caractéristique dans la plage d'environ 1019 à 1020 cnf2. Le terme "diffuser" englobe dans ce contexte toute opération  typically taken in the range of about 1019 to 1020 cm2. In this context, the term "disseminate" includes any transaction

de diffusion thermique simultanée ou ultérieure à l'opération d'im-  thermal diffusion simultaneous or subsequent to the operation of im-

plantation d'impureté. On soumet ensuite la surface supérieure du corps 110 à un bombardement avec un métal, comme du titane, qui forme  impurity plantation. The upper surface of the body 110 is then subjected to metal bombardment, such as titanium, which forms

des couches de siliciure de métal 116,117, ayant une épaisseur carac-  metal silicide layers 116, 117 having a thickness of

téristique de quelques dizaines de nanomètres, dans les parties à nu du silicium. Le métal qui demeure à la surface des zones d'oxyde après bombardement est enlevé par attaque. On peut par exemple attaquer le titane avec de l'acide éthylène-diamino-tétracétique. Cependant,cette attaque laisse intactes les couches de siliciure de métal 116,117. On peut réduire au minimum la quantité de métal qui est déposée sur  a few tens of nanometers, in the exposed parts of silicon. The metal that remains on the surface of the oxide zones after bombardment is removed by attack. For example, titanium can be attacked with ethylene-diamino-tetracetic acid. However, this attack leaves the metal silicide layers 116,117 intact. We can minimize the amount of metal that is deposited on

l'oxyde en réglant de façon appropriée les divers paramètres du bom-  the oxide by appropriately adjusting the various parameters of the

bardement par le métal, de la manière décrite précédemment.  bardement by the metal, as previously described.

On revêt ensuite la surface supérieure du corps 110, dans des zones sélectionnées, avec une couche isolante 122, par des techniques classiques de dépôt, de masquage et d'attaque. La couche 122, qui est  The upper surface of the body 110, in selected areas, is then coated with an insulating layer 122 by conventional deposition, masking and etching techniques. The layer 122, which is

par exemple en orthosilicate de tétraéthyle, a une épaisseur caracté-  for example tetraethylorthosilicate, has a thickness characteristic of

ristique comprise dans la plage d'environ 500 à 1000 nm. A l'aide d'au-  in the range of about 500 to 1000 nm. With the help of

tres techniques classiques, on applique ensuite une métallisation qui  conventional techniques, metallization is then applied.

248 1005248,1005

vient en contact avec les couches de siliciure de métal 116 et 117, afin de former les contacts de métallisation d'électrode respectifs 119 et 121, pour la source et le drain. Simultanément, on applique également cette métallisation de façon à établir un contact avec les couches de silicium polycristallin 113 et 123 à travers des ouvertures formées dans la couche isolante -122, afin de former des contacts de  contacting the metal silicide layers 116 and 117 to form the respective electrode metallization contacts 119 and 121 for the source and the drain. Simultaneously, this metallization is also applied so as to make contact with the polycrystalline silicon layers 113 and 123 through openings formed in the insulating layer -122, to form contact contacts.

métallisation d'électrode 118 et 128 pour la grille et les inter-  electrode metallization 118 and 128 for the grid and the inter-

connexions. Il est évident que les couches de siliciure de métal 116 et 117 réduisent la résistance latérale parasite dans la source à faible profondeur 110.1 et dans le drain à faible profondeur 110.2, et qu'on  connections. It is evident that the metal silicide layers 116 and 117 reduce the parasitic lateral resistance in the shallow source 110.1 and the shallow drain 110.2, and that

obtient également une valeur réduite de la capacité parasite de recou-  also obtains a reduced value of the parasitic capac-

vrement de l'électrode de grille, lorsqu'on compare avec des procédés  of the gate electrode, when compared with

plus classiques.more classic.

Il va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de  It goes without saying that many modifications can be made to the process described and shown, without departing from the scope of

l'invention. Par exemple, au lieu d'utiliser du titane, on peut utili-  the invention. For example, instead of using titanium, you can use

ser d'autres métaux de transition qui forment des siliciures, comme le cobalt, le platine ou le tantale. Cependant, le titane ou le cobalt  other transition metals that form silicides, such as cobalt, platinum or tantalum. However, titanium or cobalt

sont préférables dans la mesure o ces métaux diffusent dans le sili-  are preferable to the extent that these metals diffuse into

cium et forment donc plus facilement un contact souhaitable avec les  and therefore more easily form a desirable contact with

* couches de silicium polycristallin dopé.* layers of doped polycrystalline silicon.

Claims (11)

REVENDICATIONS 1. Procédé de fabrication de transistors dans un corps semi-  1. A method of manufacturing transistors in a semiconductor body conducteur en silicium (10), ce transistor (20 ou 30, figure 6 ou  silicon conductor (10), this transistor (20 or 30, FIG. figure 7) comportant une électrode de grille en silicium polycristal-  7) having a polycrystalline silicon gate electrode lin (13) au cours d'une phase de fabrication du dispositif, un contact  lin (13) during a manufacturing phase of the device, a contact de couche d'électrode de source (16) et un contact de couche d'élec-  source electrode layer (16) and an electrolyte layer contact trode de drain (17), caractérisé en ce qu'on revêt les bords latéraux de l'électrode de grille en silicium polycristallin (13) avec une  drain trode (17), characterized in that the lateral edges of the polycrystalline silicon gate electrode (13) are coated with a couche de dioxyde de silicium (14) et on forme simultanément les con-  layer of silicon dioxide (14) and the tacts d'électrode de source et de drain par un bombardement de ce corps (10) avec un métal de transition capable de former un siliciure, tandis que le corps (10) est soumis à une tension électrique appliquée (E2, figure 4) dont le niveau et la fréquence sont tels qu'il n'y a pratiquement aucune accumulation de métal ou de siliciure sur le revetement de dioxyde de silicium (14) et qu'un siliciure de ce métal est produit au cours du bombardement sur une pedLe de régions à nu (10.1, 10. 2) sur une surface principale du corps (10), pour former  source and drain electrode tacts by bombarding said body (10) with a transition metal capable of forming a silicide, while the body (10) is subjected to an applied electrical voltage (E2, FIG. the level and frequency are such that there is practically no accumulation of metal or silicide on the silicon dioxide coating (14) and a silicide of this metal is produced during the bombardment on a pedicle of silicon dioxide (14) and exposed regions (10.1, 10. 2) on a main surface of the body (10) to form les contacts d'électrode de source-et de drain (16,17) qui sont sépa-  the source-and-drain electrode contacts (16, 17) which are separated rés de l'électrode. de grille par une distance précise.  res of the electrode. grid by a precise distance. 2. Procédé selon la revendication 1, caractérisé en ce qu'une surface supérieure de l'électrode de grille en silicium polycristallin est exposée au bombardement et la tension électrique a un niveau et une fréquence tels qu'un siliciure dudit métal se forme sur la surface  2. Method according to claim 1, characterized in that an upper surface of the polycrystalline silicon gate electrode is exposed to bombardment and the electrical voltage has a level and a frequency such that a silicide of said metal is formed on the area du silicium polycristallin pour former un contact de grille (15).  polycrystalline silicon to form a gate contact (15). 3. Procédé selon la revendication 1, caractérisé en ce qu'il n'y  3. Method according to claim 1, characterized in that there a pratiquement aucune accumulation de siliciure pendant le bombarde-  has virtually no silicide buildup during the bombardment. ment sur une surface à nu d'une région d'oxyde (11) qui isole le  on an exposed surface of an oxide region (11) which isolates the transistor de son voisin dans un groupe de transistors.  transistor of its neighbor in a group of transistors. 4. Procédé selon la revendication 2, caractérisé en ce qu'on enlève par attaque tout métal qui s'accumule sur le revêtement de  4. Method according to claim 2, characterized in that it removes by attack any metal that accumulates on the coating of dioxyde de silicium (14).silicon dioxide (14). 5. Procédé selon la revendication 4, caractérisé en ce que le  5. Method according to claim 4, characterized in that the métal est du platine, du hafnium, du cobalt, du tantale ou du titane.  metal is platinum, hafnium, cobalt, tantalum or titanium. 6. Procédé selon la revendication 4, caractérisé en ce qu'on forme une couche d'isolation en oxyde, d'épaisseur supérieure à la première couche de dioxyde de silicium, dans une seconde partie,  6. Method according to claim 4, characterized in that an oxide insulating layer, of greater thickness than the first silicon dioxide layer, is formed in a second part, séparée de la surface principale du corps de silicium, avant l'opéra-  separated from the main surface of the silicon body, before the operation tion qui consiste à soumettre ce corps au bombardement avec le métal et aucun siliciure de métal ne se forme sur une partie quelconque de la couche d'isolation en oxyde.  This involves subjecting the body to bombardment with the metal, and no metal silicide forms on any part of the oxide insulation layer. 7. Procédé selon la revendication 2, caractérisé en ce qu'on pulvérise le métal à partir d'une électrode (31) distante du corps (10), on applique une tension continue d'environ 1000 V à l'électrode, et on applique au corps une puissance HF de 20 à 100 W, une tension crête à7. Method according to claim 2, characterized in that the metal is sprayed from an electrode (31) remote from the body (10), a direct voltage of about 1000 V is applied to the electrode, and applies to the body an RF power of 20 to 100 W, a peak voltage at crête de 500 à 1000 V et mune fréquence d'environ 13 MHz.  peak of 500 to 1000 V and a frequency of about 13 MHz. 8. Procédé selon la revendication 7, caractérisé en ce que l'espace situé entre l'électrode (31) et le corps contient de l'argon  8. Method according to claim 7, characterized in that the space between the electrode (31) and the body contains argon sous une pression de 10 à 20 microns de mercure.  under a pressure of 10 to 20 microns of mercury. 9. Procédé selon la revendication 1, caractérisé en ce qu'on revêt d'une couche de dioxyde de silicium la surface principale du corps (iO,t10) ainsi que les bords latéraux de l'électrode de grille en siliciuim polycristallin, et on effectue l'opération qui consiste à attaquer le dixoyde de silicium de façon anisotrope dans une direction parallèle aux bords latéraux et normale à la surface principale, pendant une durée suffisante pour enlever complètement la couche de dioxzyde de silicium à nu qui recouvre la surface principale, mais insuffisante pour enlever le dioxyde de silicium qui se trouve sur les  9. Process according to claim 1, characterized in that the main surface of the body (10, t10) and the lateral edges of the polycrystalline silicon grid electrode are coated with a layer of silicon dioxide, and performs the operation of anisotropically engaging the silicon oxide in a direction parallel to the side edges and normal to the main surface for a period of time sufficient to completely remove the exposed silicon dioxide dioxzyde layer which covers the main surface, but insufficient to remove the silicon dioxide found on the bords latéraux de l'électrode de grille.  side edges of the gate electrode. 10. Procédé selon la revendication 9, caractérisé en ce qu'on recouvre la surface supérieure de l'électrode de grille en silicium polycristallin d'une couche de dioxyde de silicium qui constitue une première couche de dioxyde de silicium (114'), tandis que la couche de dioxyde de silicium qui se trouve sur le bord latéral de l'électrode de grille constitue une seconde couche de dioxyde de silicium (115), et  10. The method of claim 9, characterized in that covers the upper surface of the polycrystalline silicon gate electrode with a silicon dioxide layer which constitutes a first layer of silicon dioxide (114 '), while that the silicon dioxide layer on the side edge of the gate electrode forms a second layer of silicon dioxide (115), and que la couche de dioxyde de silicium qui se trouve sur la surface prin-  that the silicon dioxide layer on the surface of the cipale du corps constitue une troisième couche de dioxyde de silicium (112), et le temps d'attaque est suffisant pour enlever complètement la troisième couche d'oxyde mais non les première ou seconde couches d'oxyde.  The second portion of the body forms a third layer of silicon dioxide (112), and the etch time is sufficient to completely remove the third oxide layer but not the first or second oxide layers. 248 1005248,1005 11. Procédé selon la revendication 10, caractérisé en ce qu'on forme une première partie de la première couche de dioxyde de silicium (114') par une première opération de croissance d'oxyde thermique : avant de former l'épaisseur restante de la première couche de dioxyde de silicium par une seconde opération de croissance thermique, au cours de laquelle est formée toute l'épaisseur de la seconde couche de  11. Process according to claim 10, characterized in that a first portion of the first silicon dioxide layer (114 ') is formed by a first thermal oxide growth operation: before forming the remaining thickness of the first layer of silicon dioxide by a second thermal growth operation, during which the entire thickness of the second layer of dioxyde de silicium (115).silicon dioxide (115).
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1197926A (en) * 1981-12-16 1985-12-10 William D. Ryden Zero drain overlap and self-aligned contacts and contact methods for mod devices
DE3211761A1 (en) * 1982-03-30 1983-10-06 Siemens Ag METHOD FOR MANUFACTURING INTEGRATED MOS FIELD EFFECT TRANSISTOR CIRCUITS IN SILICON GATE TECHNOLOGY WITH SILICIDE-COVERED DIFFUSION AREAS AS LOW-RESISTANT CONDUCTORS
FR2525029A1 (en) * 1982-04-08 1983-10-14 Commissariat Energie Atomique Insulation for conducting line in integrated circuit - with subsequent fabrication of MOS transistor
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
JPS59106172A (en) * 1982-12-07 1984-06-19 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン Method of producing field effect transistor
JPS59210642A (en) * 1983-05-16 1984-11-29 Hitachi Ltd Manufacture of semiconductor device
US4453306A (en) * 1983-05-27 1984-06-12 At&T Bell Laboratories Fabrication of FETs

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
EXBK/76 *
EXBK/78 *
EXBK/79 *
EXBK/80 *

Also Published As

Publication number Publication date
GB2074374B (en) 1984-04-26
DE3115596A1 (en) 1982-04-01
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IT1135748B (en) 1986-08-27
GB2074374A (en) 1981-10-28
IT8121239A0 (en) 1981-04-16
FR2481005B1 (en) 1983-10-21
DE3115596C2 (en) 1988-04-14

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