FR2480981A1 - Transparent refresh controller for dynamic MOS memory cells - partitions memory bank into two parts one of which is refreshed while other is accessed with time slot reserved for normal refresh - Google Patents

Abstract

Each memory unit is portioned into two zones to performs read and write operations in the time transparent memory refresh takes place asynchronously in the other zone leading to a higher throughput. The transparent refresh is primed by the completion of a normal access cycle during a reserved refresh period and takes place during the neat two access cycles during which each zone is refreshed in turn. The second part of the period is reserved for normal memory refresh of the zone that is not refreshed if during the first part a single memory access had taken place after transport refresh was indicated. The second period also refreshes both zones if no memory accesses had been executed. Normal read and write accesses and refresh take place during alleted intervals but asynchronously w.r.t. each other.

Description

"PROCEDE DE MASQUAGE DE RAFRAICHISSEMENT POUR BANC DE
MEMOIRE A CELLULES CAPACITIVES ET MASQUEUR CORRESPONDANT."COOLING MASKING PROCESS FOR BENCH
MEMORY WITH CAPACITIVE CELLS AND CORRESPONDING MASKER.

La présente invention concerne un procédé et un masqueur de rafraîchissement pour banc de mémoire a circuit MOS. Elle s'applique aux systèmes de commande des mémoires centrales d'ordinateurs ou tout dispositif de traitement de
L'information.The present invention relates to a method and a refresh mask for a memory bank with an MOS circuit. It applies to central memory control systems for computers or any data processing device.
Information.

Les circuits MOS (abréviation du terme anglo-saxon métal oxyde semi-conducteur) sont des dispositifs de mémorisation qui emmagasinent l'information sous la forme d'une quantité d'électricité stockée dans un condensateur de tres faible capacite.MOS circuits (abbreviation of the English term semiconductor metal oxide) are storage devices that store information in the form of an amount of electricity stored in a very low capacity capacitor.

L'utilisation de ces circuits exige une recharge périodique baptisée "opération de rafraîchissement ou encore "cycle de rafraîchissement". Les technologies usuelles imposent actuellement une périodicité de rafraîchissement de l'ordre de deux millisecondes. Dans la technique courante, l'operation de rafraîchissement rend le banc de mémoire indisponible aux processeurs - utilisateurs des systemes de traitement de l'information, ce qui a pour effet de réduire le débit global du systeme de mémoire. Or, le nombre de cycles de rafraîchissement a effectuer dans la période limite de deux millisecondes augmente en même temps que la capacité des boitiers de mémoire.En effet, les cellules de mémorisation sont disposées de maniere interne suivant une structure matricielle, c'est- -dire a l'intersection de n lignes et de p colonnes. Un cycle de rafraîchissement touche l'ensemble des p cellules de mémorisation d'une même ligne on dit que l'on rafraîchit une ligne a la fois. Or, a chaque génération de boitier de mémoire, pour un quadruplement de la capacité, le nombre n de lignes est multiplié par deux (trente-deux lignes pour le boitier 1K, soixante-quatre pour le boitier 4K, cent vingt-huit pour le boitier 16K). Par conséquent, la fréquence des cycles de rafraîchissement double elle aussi a chaque génération, accentuant nettement la perte de débit.Ainsi, pour le boitier 16K, nous atteignons une fréquence de cycles de rafraîchissement de soixante-quatre kHz, c'est- -dire une période de rafraîchissement de 15,625 microsecondes, ce qui commence a constituer une perte sensible de débit. L'extrapolation linéaire du phénomène de doublement des lignes de rafraîchissement conduit a des boitiers de mémoire qui, lorsqu'ils atteindront la capacité de 4096K, passeraient la moitié de leur temps a se rafraîchir. Or, il faut s'attendre a la poursuite de l'extension des capacités des boitiers de mémoire. En effet, les procédés de fabrication permettent de tels développements et l'avantage économique de l'utilisateur est tres évident.The use of these circuits requires a periodic recharge called "refresh operation or even" refresh cycle ". Current technologies currently impose a refresh periodicity of the order of two milliseconds. In the current technique, the refresh operation makes the memory bank unavailable to processors - users of information processing systems, which has the effect of reducing the overall throughput of the memory system, however, the number of refresh cycles to be performed in the two-period limit milliseconds increases at the same time as the capacity of the memory boxes. Indeed, the memory cells are arranged internally according to a matrix structure, that is to say at the intersection of n rows and p columns. refreshes all of the p memory cells on the same line, we say that we refresh one line at a time. memory box, for a quadrupling of the capacity, the number n of lines is multiplied by two (thirty-two lines for the 1K box, sixty-four for the 4K box, one hundred and twenty-eight for the 16K box). Consequently, the frequency of the refresh cycles also doubles with each generation, clearly accentuating the loss of flow. Thus, for the 16K box, we reach a refresh cycle frequency of sixty-four kHz, that is to say a refresh period of 15.625 microseconds, which begins to constitute a significant loss of flow. The linear extrapolation of the phenomenon of doubling the refresh lines leads to memory boxes which, when they reach the capacity of 4096K, would spend half their time cooling. However, we should expect further expansion of memory box capacities. Indeed, the manufacturing processes allow such developments and the economic advantage of the user is very obvious.

La présente invention a par conséquent pour but de rendre les cycles de rafraîchissement invisibles aux processeurs utilisateurs des systemes de mémoire a base de boitier "M.O.S." dynamiques. Elle va donc consister a "masquer" ces cycles de rafraîchissement aux processeurs - utilisateurs.The present invention therefore aims to make the refresh cycles invisible to the processors using the memory systems based on "M.O.S." dynamic. It will therefore consist in "hiding" these refresh cycles from the processors - users.

En fait, elle leur restitue une disponibilité du systeme de mémoire que les cycles de rafraîchissement affecteraient sensiblement en son absence.In fact, it restores to them an availability of the memory system which the refresh cycles would significantly affect in its absence.

Grâce a l'invention, une demande de cycle utile, c'est- - dire une demande de cycle en provenance d'un processeur utilisateur en vue d'écrire ou de lire une information dans le systeme de mémoire, peut s'exécuter alors même que doit s'accomplir une opération de rafraîchissement par ailleurs imperative du point de vue technologique. Le débit maximal admissible d'échange d'information avec le systeme de mémoire peut ainsi retrouver sa valeur en l'absence de cycle de rafraîchissement.Thanks to the invention, a useful cycle request, that is to say a cycle request from a user processor in order to write or read information in the memory system, can then be executed. even that an otherwise technologically imperative refresh operation must be carried out. The maximum admissible rate of information exchange with the memory system can thus regain its value in the absence of a refresh cycle.

Par ailleurs, à faible débit lorsque la fréquence des cycles utiles est trop peu élevée pour actionner le mécanisme de rafraîchissement masqué, l'invention permet aussi le recours au dispositif de rafraîchissement apparent. Ainsi, dans tous les cas, est garanti l'ensemble des cycles de rafraîchissement qui doivent être impératislment effectues pour assurer un fonctionnement technologique correct.Furthermore, at a low flow rate when the frequency of the useful cycles is too low to activate the masked refresh mechanism, the invention also allows the use of the apparent refresh device. Thus, in all cases, all of the refresh cycles are guaranteed, which must imperatively be carried out to ensure correct technological operation.

Pour atteindre ces objectifs le procédé de masquage de rafraîchissement selon l'invention consiste à séparer le banc de mémoire en deux zones et à effectuer les cycles utiles dans une zone pendant que l'opération de rafraîchissement s'effectue dans l'autre zone.To achieve these objectives, the refresh masking method according to the invention consists in separating the memory bank into two zones and performing the useful cycles in one zone while the refresh operation is carried out in the other zone.

Selon une autre caractéristique le procédé selon l'invention consiste à déclencher pendant la période réservée au rafraîchissement et à la fin d'un premier cycle utile exécuté durant cette période, l'operation d'armement de masquage de rafraîchissement, puis pendant les deux cycles utiles suivants se présentant pendant cette période, à rafraîchir successivement les deux zones mémoires en commençant par celle qui n'est pas concernéepar l'execution du premier desdits deux cycles suivants.According to another characteristic, the method according to the invention consists in triggering, during the period reserved for cooling and at the end of a first useful cycle executed during this period, the arming operation for masking cooling, then during the two cycles. next useful ones occurring during this period, to refresh the two memory zones successively, starting with the one which is not concerned with the execution of the first of said two following cycles.

Selon une autre caractéristique de l'invention le masquage du rafraîchissement n'a lieu que durant un premier intervalle de temps de la période de rafraîchissement, le deuxieme intervalle restant étant réservé a l'exécution du rafraîchissement apparent d'une zone mémoire si durant le premier intervalle un seul cycle utile a eu lieu apres le déclenchement du masquage de rafraîchissement.According to another characteristic of the invention, the masking of the refresh takes place only during a first time interval of the refresh period, the second remaining interval being reserved for the execution of the apparent refresh of a memory area if during the first interval only one useful cycle took place after the triggering of the refresh masking.

Enfin selon une derniere caractéristique de l'invention l'ensemble des deux zones du banc de mémoire peut être rafraîchi par recours au rafraîchissement apparent ou durant la période de rafraîchissement aucun cycle utile n'a été exécuté.Finally, according to a final characteristic of the invention, all of the two zones of the memory bank can be refreshed by recourse to apparent refreshment or during the refreshment period no useful cycle has been executed.

Un autre objet de l'invention est naturellement un dispositif masqueur de rafraîchissement capable d'exécuter les étapes du procédé précité.Another object of the invention is naturally a refresh masking device capable of carrying out the steps of the aforementioned method.

L'invention sera mieux comprise à l'aide de la description faite au regard des dessins qui va suivre.The invention will be better understood using the description made with reference to the drawings which will follow.

La figure 1 montre 11 organisation d'un banc mémoire.Figure 1 shows 11 organization of a memory bank.

La figure 2 est une représentation du régulateur de commande de la figure 1.FIG. 2 is a representation of the control regulator of FIG. 1.

La figure 3 est une représentation du registre d'assignation de la figure 1.FIG. 3 is a representation of the assignment register of FIG. 1.

La figure 4 est une représentation du régulateur de rafraîchissement de la figure 1. FIG. 4 is a representation of the refresh regulator of FIG. 1.

La figure 5 est une représentation du sous-ensemble de mémorisation de la figure 1.FIG. 5 is a representation of the storage sub-assembly of FIG. 1.

La figure 6 montre un mode de réalisation du sélecteurlanceur de la figure 2.FIG. 6 shows an embodiment of the selector-launcher of FIG. 2.

La figure 7 montre de façon détaillée la constitution du générateur de rafraîchissement apparent de la figure 2.FIG. 7 shows in detail the constitution of the apparent refresh generator of FIG. 2.

La figure 8 est une représentation détaillée de l'excitateur de mémoire de la figure 2.FIG. 8 is a detailed representation of the memory exciter of FIG. 2.

La figure 9 est une représentation du scripteur (ou excitateur d'écriture) de la figure 2.FIG. 9 is a representation of the writer (or writing exciter) of FIG. 2.

La figure 10 montre le générateur de régulation d'écriture de la figure 2.Figure 10 shows the write control generator in Figure 2.

La figure 11 est une représentation du lecteur (ou excitateur de lecture) de la figure 2.FIG. 11 is a representation of the reader (or read exciter) of FIG. 2.

La figure 12 est une représentation du terminateur de cycle.Figure 12 is a representation of the cycle terminator.

La figure 13 montre le générateur de commande d'assignation.Figure 13 shows the assignment command generator.

La figure 14 donne une représentation du registre d'adresse de la figure 3.FIG. 14 gives a representation of the address register of FIG. 3.

La figure 15 donne une représentation du registre de fonction de la figure 3.FIG. 15 gives a representation of the function register of FIG. 3.

La figure 16 représente l'excitateur de rafraîchissement de la figure 4. FIG. 16 represents the refresh exciter of FIG. 4.

La figure 17 représente le générateur de rafr?îchlsseslent masqué de la figure 4.FIG. 17 represents the masked refresh generator of FIG. 4.

La figure 18 représente l'enregistreur de rafraîchissament masqué de la figure 4.FIG. 18 represents the masked refreshment recorder of FIG. 4.

La figure 19 représente le compteur d'adresse de rafraîchissement de la figure 4.FIG. 19 represents the refresh address counter of FIG. 4.

La figure 20 représente le distributeur de commandes des zones de mémoire.FIG. 20 represents the distributor of commands for the memory zones.

La figure 21 représente le sous-ensemble des zones de mémoire.Figure 21 shows the subset of memory areas.

La figure 22 représente la séquence d'une execution effective de rafraîchissement masqué.FIG. 22 represents the sequence of an effective execution of masked refresh.

La figure 23 represente la sequence d'un recours au rafraîchissement apparent qui a lieu lorsque l'execution complete d'un rafraîchissement masque n'a pu s'effectuer.FIG. 23 represents the sequence of a recourse to apparent refresh which takes place when the complete execution of a mask refresh could not be carried out.

La figure 1 montre l'organisation d'un banc de mémoire. Le banc de mémoire se compose d'un regulateur de commande 1, d'un registre d'assignation 2, d'un régulateur de rafraîchissement 3 et d'un sous-ensemble de memorisation 4.Figure 1 shows the organization of a memory bank. The memory bank consists of a control regulator 1, an assignment register 2, a refresh regulator 3 and a storage sub-assembly 4.

Le régulateur de commande 1 est en communication avec le reste du systeme de traitement de l'information non représenté ainsi qu'avec le sous-ensemble de memorisation 4 en direction duquel il émet des signaux de commande C. Le registre d'assignation 2 communique l'adresse A d'un emplacement de mémoire a l'intérieur du sous-ensemble de mémorisation ainsi que la fonction F au régulateur de commande 1. The control regulator 1 is in communication with the rest of the information processing system, not shown, as well as with the storage sub-assembly 4 in the direction of which it sends control signals C. The assignment register 2 communicates the address A of a memory location inside the storage sub-assembly as well as the function F at the control regulator 1.

Le régulateur de rafraîchissement dialogue avec le régulateur de commande par échange de signaux CR et fournit les adresses AR des informations a rafraîchir au registre d'assignation.The refresh regulator dialogues with the control regulator by exchanging signals CR and supplies the addresses AR of the information to be refreshed to the assignment register.

Le régulateur de commande est représenté à la figure 2. Il comporte un sélecteur-lanceur 1.1, un générateur de rafraîchissement apparent 1.2, un excitateur de mémoire 1.3, un scripteur 1.4, un générateur de régulation d'écriture 1.5, un lecteur 1.6, un terminateur de cycle 1.7 etmun générateur de commande d'assignation 1.8. Le sélecteurlanceur 1.1 reçoit des demandes de cycles de mémoire provenant de l'extérieur du régulateur de commande et des demandes de rafraîchissement internes au banc de mémoire issues du régulateur de rafraîchissement. Il décide de l'exécution de ces demandes pour déclencher le fonctionnement soit du générateur de rafraîchissement apparent 1.2, soit du scripteur 1.4 ou du lecteur 1.6. Dans tous les cas, il intervient dans le fonctionnement du générateur de commande d'assignation 1.8 et de l'excitateur de mémoire 1.3.Le générateur de rafraîchissement apparent 1.2 a pour fonction de déclencher un cycle de rafraîchissement apparent, il communique avec l'excitateur de mémoire. Lorsqu'un cycle de rafraîchissement est terminé, le générateur de rafraîchissement apparent 1.2 commande le terminateur de fin de cycle 1.7.The control regulator is represented in FIG. 2. It comprises a selector-launcher 1.1, an apparent refresh generator 1.2, a memory exciter 1.3, a writer 1.4, a write control generator 1.5, a reader 1.6, a 1.7 cycle terminator and 1.8 assignment command generator. The selector-launcher 1.1 receives requests for memory cycles originating from outside the control regulator and internal refresh requests to the memory bank originating from the refresh regulator. It decides on the execution of these requests to trigger the operation either of the apparent refresh generator 1.2, or of the writer 1.4 or of the reader 1.6. In all cases, it intervenes in the operation of the assignment command generator 1.8 and of the memory exciter 1.3. The apparent refresh generator 1.2 has the function of triggering an apparent refresh cycle, it communicates with the exciter of memory. When a refresh cycle is finished, the apparent refresh generator 1.2 controls the end of cycle terminator 1.7.

L'excitateur de mémoire 1.3 engendre des signaux de commande de déclenchement des cycles de mémoire dans le sous-ensemble de mémorisation 4 de la figure 1. Le scripteur 1.4 commande les actions d'écriture dans le sous-ensemble de mémorisation 4 en fonction d'ordre émis par le générateur de régulation d'écriture 1.5. Lorsque l'opération d'écriture est terminée, le scripteur 1.4 commande le terminateur de cycle 1.7. Le générateur de régulation d'écriture 1.5 dialogue avec le terminateur de cycle 1.7, supervise le scripteur 1.4 et commande le sélecteur-lanceur 1.1 pour la relance éventuelle d'une phase de cycle de mémoire.The memory exciter 1.3 generates control signals for triggering the memory cycles in the storage subset 4 of FIG. 1. The writer 1.4 controls the write actions in the storage subset 4 as a function of 'command issued by the write control generator 1.5. When the write operation is finished, the writer 1.4 controls the cycle terminator 1.7. The write control generator 1.5 dialogues with the cycle terminator 1.7, supervises the writer 1.4 and controls the selector-launcher 1.1 for the possible restart of a memory cycle phase.

Le lecteur 1.6 déclenche les opérations de lecture dans le sous-ensemble de mémorisation 4 avant de commander à la fin du cycle de lecture le terminateur de cycle 1.7. Le terminateur de cycle 1.7 collecte les fins des diverses opérations s'exécutant dans le banc de mémoire, et autorise les nouvelles actions du sélecteur lanceur, c' est-a-dire de nouveaux cycles mémoire. Le générateur de commande d'assignation 1.8 commande sous le contrôle du sélecteur lanceur 1.1 et du terminateur de cycle 1.7 le registre d'assignation 2 de la figure 1.The reader 1.6 triggers the read operations in the storage sub-assembly 4 before commanding the cycle terminator 1.7 at the end of the read cycle. The cycle terminator 1.7 collects the ends of the various operations executing in the memory bank, and authorizes the new actions of the launcher selector, that is to say new memory cycles. The assignment command generator 1.8 commands, under the control of the launcher selector 1.1 and of the cycle terminator 1.7, the assignment register 2 of FIG. 1.

Le registre d'assignation représenté à la figure 3 se decompose en un registre d'adresse 2.1 et un registre de fonction 2.2. Le registre d'adresse 2.1 reçoit l'adresse AD de l'emplacement de mémoire recherchée et d'autre part l'adresse de rafraîchissement AR engendrée par le régulateur de rafraîchissement. Ces adresses sont enregistrées à l'intérieur du registre 2.1 pour être présentées au sousensemble de mémorisation sous le contrôle des signaux de commande AX, AV émis par le générateur de commande d'assignation 1.8. Le registre de fonction 2.2 enregistre la fonction F qui doit être exécutée par l'organe régulateur de commande, sous le contrôle des signaux de commande FX, FV engendrés par le générateur de commande d'assignation.The assignment register represented in FIG. 3 is made up of an address register 2.1 and a function register 2.2. The address register 2.1 receives the address AD of the sought-after memory location and on the other hand the refresh address AR generated by the refresh regulator. These addresses are stored inside the register 2.1 to be presented to the storage subset under the control of the AX, AV control signals emitted by the assignment command generator 1.8. The function register 2.2 registers the function F which must be executed by the control regulator, under the control of the control signals FX, FV generated by the assignment control generator.

Comme indiqué à la figure 4, le régulateur de rafraîchissement se décompose en un excitateur de rafraîchissement 3.1, un générateur de rafraîchissement masqué 3.2, un enregistreur de rafraîchissement masqué 3.3, et un compteur d'adresse de rafraîchissement 3.4.As shown in Figure 4, the refresh regulator is broken down into a refresh driver 3.1, a masked refresh generator 3.2, a masked refresh recorder 3.3, and a refresh address counter 3.4.

L'excitateur de rafraîchissement décide du lancement des appels de rafraîchissement masqué vers le générateur de rafraîchissement masqué 3.2 et de la demande de rafraîchissement apparent DRA émise vers le sélecteur lanceur 1.1, lorsque les résultats RMEZO et RMEZ1 fournis par l'enregistreur de rafraîchissement masqué ne sont pas satisfaisants, ces opérations ayant lieu cycliquement. Le genérateur de rafraîchissement masqué 3.2 commande l'exécution des cycles de rafraîchissement masqué dans le sous-ensemble de mémorisation 4. L'enregistreur de rafraîchissement masqué 3.3 reçoit du système de régulation du banc de mémoire les indications d'exécution des cycles de rafraîchissement masque. Il les mémorise pour les communiquer à l'excitateur de rafraîchissement 3.1 sous les appellations RMEZO et RMEZ1. Le compteur d'adresse de rafraîchissement 3.4 fournit l'adresse de rafraîchissement
AR au registre d'adresse du sous-ensemble de mémorisation 4, sous le contrôle du signal de progression ARX issu de l'excitateur de rafraîchissement 3.1.The refresh exciter decides to launch the masked refresh calls to the masked refresh generator 3.2 and the apparent refresh request DRA sent to the launcher selector 1.1, when the results RMEZO and RMEZ1 supplied by the masked refresh recorder do not are not satisfactory, these operations taking place cyclically. The masked refresh generator 3.2 controls the execution of the masked refresh cycles in the storage sub-assembly 4. The masked refresh recorder 3.3 receives from the memory bank control system the indications of execution of the mask refresh cycles . It stores them to communicate them to the refresh exciter 3.1 under the names RMEZO and RMEZ1. The refresh address counter 3.4 provides the refresh address
AR to the address register of the storage sub-assembly 4, under the control of the progress signal ARX coming from the refresh exciter 3.1.

Le sous-ensemble de mémorisation représenté à la figure 5 comprend un distributeur de commandes pour les zones de mémoire 4.1 et un sous- ensemble des zones de mémoire 4.2.The storage sub-assembly shown in FIG. 5 includes a command distributor for the memory areas 4.1 and a subset of the memory areas 4.2.

Le distributeur de commandes dirige les signaux de commande de mémoire issus du système de régulation dans deux partitions de mémoire qui constituent le sous-ensemble des zones de mémoire. Le sous-ensemble des zones de mémoire contient les cellules de mémorisation ou points de mémoire dont la réalisation est effectuée à l'aide de condensateurs intégrés en technologie "MOS". The command distributor directs the memory control signals from the control system into two memory partitions which constitute the subset of the memory areas. The subset of memory areas contains the memory cells or memory points, the realization of which is carried out using capacitors integrated in "MOS" technology.

La figure 6 montre un mode de réalisation detalllee du
Sélecteur-Lanceur de la figure 2. Le dispositif représenté à la figure 6 s'applique à un banc de mémoire soLlicité par seulement deux demandes d'utilisation : l'une matérialisée par les signaux DC ou DES postule à l'exécution dans le banc de mémoire d'un cycle utile (lecture ou écriture d'une information), l'autre concrétisée par le signal DRA demande l'exécution dans ce même banc de mémoire d'un cycle de rafraîchissement apparent.Figure 6 shows a detailed embodiment of the
Selector-Launcher of figure 2. The device represented in figure 6 is applied to a memory bank solicited by only two requests for use: one materialized by the DC or DES signals postulates to the execution in the bank memory of a useful cycle (reading or writing of information), the other materialized by the DRA signal requests the execution in this same memory bank of an apparent refresh cycle.

Les signaux DC, DES et DRA sont appliqués respectivement sur l'entrée 1 des circuits ET notés 1.102, 1.103 et 1.104 de la figure 2. L'entrée 2 de chacun de ces circuits ET reçoit un signal de validation provenant de la sortie 6 du basculeur 1.101 lorsqu'une transition positive est appliquée sur l'entrée 4 de ce basculeur. Cette transition positive est le front avant d'une impulsion désignée sous le nom VAX1.The signals DC, DES and DRA are applied respectively to the input 1 of the AND circuits denoted 1.102, 1.103 and 1.104 in FIG. 2. The input 2 of each of these AND circuits receives a validation signal from the output 6 of the 1.101 rocker when a positive transition is applied to input 4 of this rocker. This positive transition is the leading edge of an impulse designated under the name VAX1.

Les circuits ET 1.102 et 1.103 attaquent à partir de leur sortie 3 les entrées 1 et 2 du circuit logique OU 1.105.The AND circuits 1.102 and 1.103 attack from their output 3 the inputs 1 and 2 of the logic circuit OR 1.105.

Celui-ci est relié par sa sortie 3 à l'entrée 3 du basculeur 1.108. Ce dernier est monté en cascade avec un second basculeur 1.110, c'est-à-dire en reliant sa sortie 5 sur l'entrée 3 de ce second basculeur.This is connected by its output 3 to input 3 of the rocker 1.108. The latter is cascaded with a second rocker 1.110, that is to say by connecting its outlet 5 to the inlet 3 of this second rocker.

En parallèle, la sortie 3 du circuit ET 1.104 attaque l'entrée 3 du basculeur 1.109, lui-même monte également en cascade avec le circuit 1.111.In parallel, the output 3 of the ET 1.104 circuit attacks the input 3 of the rocker 1.109, itself also cascading with the 1.111 circuit.

En outre, les circuits ET de validation des demandes 1.102, 1.103 et 1.104 sont reliés par leur sortie 3 aux entrées respectives 1, 2 et 3 du circuit logique OU 1.106. Ce dernier délivre sur sa sortie 4 le signal SO. Il attaque aussi une ligne à retard 1.107. Cette dernière synchronise les basculeurs 1.108 et 1.109 sur leur entrée d'horloge 4 a partir de sa sortie calibrée 2; elle synchronise également les basculeurs 1.110 et 1.111 à partir de sa sortie calibrée 4. Elle remet à zéro la sortie 6 du basculeur 1.101 en appliquant l'impulsion issue de sa sortie 3 sur l'entrée 1 de ce basculeur. Elle fournit en outre, divers signaux retardés de manière calibrée S1, S2, S3, S4 et S5 sur ses sorties respectives 5, 6, 7, 8 et 9.In addition, the AND circuits for validating requests 1.102, 1.103 and 1.104 are connected by their output 3 to the respective inputs 1, 2 and 3 of the logic circuit OR 1.106. The latter delivers on its output 4 the signal SO. It also attacks a delay line 1.107. The latter synchronizes the rockers 1.108 and 1.109 on their clock input 4 from its calibrated output 2; it also synchronizes the rockers 1.110 and 1.111 from its calibrated output 4. It resets the output 6 of the rocker 1.101 to zero by applying the pulse from its output 3 to the input 1 of this rocker. It also supplies various calibrated delayed signals S1, S2, S3, S4 and S5 on its respective outputs 5, 6, 7, 8 and 9.

Si l'on désigne par C et C respectivement les sorties 5 et 6 du basculeur 1.110 et R la sortie 5 du basculeur 1.111, il apparaît sur la figure 6 que les circuits logiques ET 1.112, 1.113 et 1.114 réalisent dans le même ordre les fonctions logiques ET suivantes de ces différents signaux : CR (53) sur la sortie 4 du circuit ET 1.112 recevant C en entrée 1,
R en entrée 2 et S3 en entrée 3, C(S3) sur la sortie 3 du circuit ET 1.113 recevant C en entrée 1 et S3 en entrée 2 et enfin CR(S3) sur la sortie 4 du circuit ET 1.114 recevant R en entrée 1, C en entrée 2 et S3 en entrée 3. Le circuit logique ET 1.115 délivre la fonction C(S5) sur sa sortie 3 à partir des signaux C sur son entrée 1 et S5 sur son entrée 2.If one designates by C and C respectively the outputs 5 and 6 of the rocker 1.110 and R the output 5 of the rocker 1.111, it appears on figure 6 that the logic circuits ET 1.112, 1.113 and 1.114 carry out in the same order the functions following AND logic of these different signals: CR (53) on output 4 of circuit AND 1.112 receiving C at input 1,
R at input 2 and S3 at input 3, C (S3) on output 3 of the circuit AND 1.113 receiving C at input 1 and S3 at input 2 and finally CR (S3) on output 4 of the circuit AND 1.114 receiving R at input 1, C at input 2 and S3 at input 3. The AND 1.115 logic circuit delivers the function C (S5) on its output 3 from signals C on its input 1 and S5 on its input 2.

La figure 7 est une représentation détaillée du générateur de rafraîchissement apparent de la figure 2.FIG. 7 is a detailed representation of the apparent refresh generator of FIG. 2.

Le Générateur de Rafraîchissement Apparent est excité par le signa1CR(S3) issu du Sélecteur-Lanceur ou par le signal LRA issu du Terminateur de Cycle. Il déclenche le lancement d'un cycle de rafraîchissement apparent dont la commande dans le
Sous-Ensemble de Mémorisation est assurée par la transmission, avec la synchronisation convenable, des signaux RALZO et RALZ1. The Apparent Refresh Generator is energized by the signa1CR (S3) from the Selector-Launcher or by the LRA signal from the Cycle Terminator. It triggers the launch of an apparent refresh cycle, the control of which in the
Storage sub-assembly is ensured by the transmission, with suitable synchronization, of the RALZO and RALZ1 signals.

Le signal CR(S3) provenant du Sélecteur-Lanceur attaque l'entrée d'horloge 2 du monostable cote 1.201 sur la figure 7. L'entrée de donnée 1 de ce monostable est validée au travail par un signal au zéro logique. Sur l'entrée 5 de ce même monostable est câblé le réseau résistance-capacité R1
Cl qui détermine la constante de temps fixant la durée du signal de sortie. La résistance R1 étant ajustable, il sera possible de règler cette constante de temps à la valeur convenable. La sortie 4 délivre la valeur complémentée du signal de sortie qui se présente donc sous forme d'une impulsion négative à durée réglable. Cette dernière est transmise sous le nom SALXO à l'Excitateur de Mémoire.Elle est aussi dirigée sur l'entrée d'horloge 4 du basculeur 1.202 qui reçoit par ailleurs la valeur logique zéro sur son entrée de donnee 3. Le front arrière de l'impulsion négative est une transition montante qui, par conséquent, active le basculeur 1.202. Celui-ci délivrera alors un signal négatif sur sa sortie 5. Ce signal négatif est transmis à l'entrée 1 de la ligne à retard 1.203 qui, au bout d'un retard calibré, réinfecte ce signal négatif à partir de sa sortie 3 sur l'entrée continue 1 du basculeur 1.202. Ce dernier porte alors sa sortie 5 à la valeur logique un, ce qui interrompt le signal négatif émis sur sa sortie 5.La sortie 2 de la ligne à retard 1.203 délivre une impulsion au retard calibré qui, reçue sur entrée 1 de l'inverseur 1.213 est complémentée à la sortie 2 de cet inverseur pour être dirigée sur l'Excitateur de Mémoire sous le nom SACXO.The signal CR (S3) coming from the Selector-Launcher attacks the clock input 2 of the monostable dimension 1.201 in FIG. 7. The data input 1 of this monostable is validated at work by a signal at logic zero. The resistance-capacity network R1 is wired to input 5 of this same monostable
Cl which determines the time constant fixing the duration of the output signal. Resistor R1 being adjustable, it will be possible to adjust this time constant to the appropriate value. The output 4 delivers the complemented value of the output signal which is therefore in the form of a negative pulse with adjustable duration. The latter is transmitted under the name SALXO to the Memory Exciter. It is also directed to the clock input 4 of the rocker 1.202 which also receives the logic value zero on its data input 3. The rear edge of the The negative pulse is an upward transition which, therefore, activates the rocker 1.202. This will then deliver a negative signal on its output 5. This negative signal is transmitted to input 1 of the delay line 1.203 which, after a calibrated delay, reinfects this negative signal from its output 3 on continuous input 1 of rocker 1.202. The latter then carries its output 5 to the logic value one, which interrupts the negative signal emitted on its output 5. The output 2 of the delay line 1.203 delivers a pulse with the calibrated delay which, received on input 1 of the inverter 1.213 is added to output 2 of this inverter to be directed to the Memory Exciter under the name SACXO.

L'impulsion négative constituant le signal de la sortie 5 du basculeur 1.202 est transmise sous le nom BRlXl au
Générateur de Commande d'assignation (1.8).The negative pulse constituting the signal of the output 5 of the rocker 1.202 is transmitted under the name BRlXl to
Assignment Command Generator (1.8).

La sortie 4 de la ligne à retard 1.203 est connectée à l'entrée 1 de l'inverseur 1.204; ceci a pour effet de faire apparaître sur la sortie 2 de cet inverseur une impulsion positive convenablement retardée qui est dirigee sur l'entrée 1 de la porte logique OU 1.205. Ce circuit OU reçoit aussi sur son entrée 2 le signal LRA issu du
Terminateur de Cycle. Il délivre sur sa sortie 3 une impulsion appelée DRATZ qui est transmise à l'Excitateur de rafraîchissement.The output 4 of the delay line 1.203 is connected to the input 1 of the inverter 1.204; this has the effect of showing on output 2 of this inverter a suitably delayed positive pulse which is directed to input 1 of logic gate OR 1.205. This OR circuit also receives on its input 2 the LRA signal from the
Cycle terminator. On its output 3, it delivers a pulse called DRATZ which is transmitted to the refresh exciter.

Cette même impulsion, dirigée sur l'entrée d'horloge 2 du monostable 1.206, lui-même commandé au travail sur son entrée de donnée 1, provoque l'apparition d'une impulsion négative en sortie 4 de ce monostable. La durée de cette impulsion est calibrée par le réseau résistance-capacité R2
C2, réglable par sa résistance R2, câblé sur l'entre 5 du monostable 1.206. La sortie 4 du monostable 1.206 est reliée à L'entrée d'horloge 4 du basculeur 1.207 qui reçoit par ailleurs la valeur logique zéro sur son entrée de donnée 3.This same pulse, directed to the clock input 2 of the monostable 1.206, itself controlled to work on its data input 1, causes the appearance of a negative pulse at output 4 of this monostable. The duration of this pulse is calibrated by the resistance-capacity network R2
C2, adjustable by its resistance R2, wired to the input 5 of the monostable 1.206. The output 4 of the monostable 1.206 is connected to the clock input 4 of the rocker 1.207 which also receives the logic value zero on its data input 3.

Le front arrière de l'impulsion négative issue de la sortie 4 du monostable 1.206 va donc provoquer l'apparition d'un signal négatif en sortie 5 du basculeur 1.207. Le signal est transmis à l'entrée 1 de la ligne à retard 1.208. Il se retrouvera un peu plus tard à la sortie 2 de cette ligne, puis à l'entrée continue 1 du basculeur 1.207. La sortie 5 est alors mise à un, ce qui termine l'impulsion négative émise. Cette impulsion est aussi transmise à l'entrée 1 de l'inverseur 1.209 qui l'inverse et l'envoie ainsi, à partir de sa sortie 2, sous le nom FRA au Terminateur de Cycle, au
Générateur de Commande d'Assignation et à l'excitateur de
Rafraîchissement.The trailing edge of the negative pulse from output 4 of monostable 1.206 will therefore cause the appearance of a negative signal at output 5 of rocker 1.207. The signal is transmitted to input 1 of delay line 1.208. It will be found a little later at exit 2 of this line, then at continuous entry 1 of rocker 1.207. The output 5 is then set to one, which ends the negative pulse emitted. This pulse is also transmitted to input 1 of the inverter 1.209 which reverses it and thus sends it, from its output 2, under the name FRA to the Cycle Terminator, to
Assignment Command Generator and exciter
Refreshment.

Le basculeur 1.210 reçoit sur son entrée d'horloge 4 l'impulsion DRATZ issue de la sortie 3 du circuit OU 1.205; son entrée de donnée 3 est mise à la valeur logique zéro et il est initialisé à la valeur logique zéro sur sa sortie 6 au moyen du signal SALZ accèdant à son entrée continue 1. Ce signal SBLZ provient le l'Excitateur de Mt Mémoire . Ll ' impulseur
DRATZ transfère donc la valeur logique zéro sur a sortie 5 du basculeur 1.210, c'est- -dire la valeur logique un sur a sortie 6, jusqu'au moment de la remise a zéro par le signal
SALZ.Pendant sa mise à un, la sortie 6 valide les entrées 1 des circuits logiques ET 1.211 et 1.212 qui émettent alors une valeur logique vraie sur leur sortie 3 sous les noms de signaux RALZO et RALZ1 si les conditions respectives d'entrée RMEZ0 et RMEZ1 reçues sur leur entrée 2 sont ellesmêmes au travail. Les conditions RMEZO et RMEZ1 proviennent de l'Enregistreur de Rafraîchissement Masqué et les signaux de sortie RALZO et RALZ1 sont destinées au
Distributeur de Commandes pour les Zones de Mémoire.The rocker 1.210 receives on its clock input 4 the DRATZ pulse coming from the output 3 of the OR circuit 1.205; its data input 3 is set to logic zero and it is initialized to logic value zero on its output 6 by means of the signal SALZ accessing its continuous input 1. This signal SBLZ comes from the Mt Memory Exciter. The impeller
DRATZ therefore transfers the logic value zero to output 5 of the rocker 1.210, that is to say the logic value one to output 6, until the time of reset to zero by the signal
SALZ. During its setting, the output 6 validates the inputs 1 of the logic circuits ET 1.211 and 1.212 which then emit a true logic value on their output 3 under the names of signals RALZO and RALZ1 if the respective conditions of input RMEZ0 and RMEZ1 received on their entry 2 are themselves at work. The RMEZO and RMEZ1 conditions come from the Hidden Refresh Recorder and the RALZO and RALZ1 output signals are intended for the
Distributor of Commands for Memory Zones.

L'Excitateur de Mémoire est détaillé sur la figure 8. Il est excité au moyen des signaux de synchronisation S1 et 54 issus du Sélecteur-Lanceur. I1 actionne le Sous-Ensemble de
Mémorisation au moyen des signaux de commande de Sélection d'Adresse Ligne, SAL, et de Sélection d'Adresse Colonne,
SAC.The Memory Exciter is detailed in FIG. 8. It is excited by means of the synchronization signals S1 and 54 coming from the Selector-Launcher. It operates the Subset of
Storage using the Line Address Selection, SAL, and Column Address Selection command signals,
BAG.

Le signal S1 issu du Sélecteur-Lanceur est une impulsion positive. I1 est dirigé sur l'entrée 1 de l'inverseur 1.301 qui délivre donc une impulsion négative sur sa sortie 2.The signal S1 from the Selector-Launcher is a positive pulse. I1 is directed to input 1 of the inverter 1.301 which therefore delivers a negative pulse on its output 2.

Cette impulsion negative attaque l'entrée continue 1 du basculeur 1.302 qui prend par suite la valeur logique raie sur sa sortie 5, déclenchant ainsi l'envoi du signal SAL vers le Distributeur de Commandes pour les Zones de Mémoire.This negative pulse attacks the continuous input 1 of the rocker 1.302 which consequently takes the logical value line on its output 5, thus triggering the sending of the signal SAL to the Distributor of Commands for the Memory Zones.

L'entrée de donnée 3 du basculeur 1.302 est portée de manière permanente à la valeur logique "0"; le front arrière du signal negatif SALXO issu du Générateur de
Rafraîchissement Apparent provoque donc une remise à zéro du signal SAL sur la sortie 5 de ce basculeur. Une autre remise à zéro est obtenue par la mise au travail sur l'entree continue 2 du signal SALZ. Ce signal provient de la sortie 2 de l'inverseur 1.304 dont l'entrée 1 est reliée à la sortie 3 du circuit logique OU 1303. Ce dernier reçoit le signal général d'initialisation Z sur son entree 2, et, sur son entrée 1, le signal SALTZ provenant du Terminateur de
Cycle. Le signal SALZ issu de la sortie 2 de l'inverseur 1.304 est également dirigé sur le Générateur de
Rafraîchissement Apparent et sur le Générateur de Commande d'Assignation.The data input 3 of the rocker 1.302 is permanently brought to the logic value "0"; the trailing edge of the negative SALXO signal from the Generator
Apparent cooling therefore causes a reset of the SAL signal on output 5 of this rocker. Another reset is obtained by setting the SALZ signal on continuous input 2. This signal comes from the output 2 of the inverter 1.304 whose input 1 is connected to the output 3 of the OR logic circuit 1303. The latter receives the general initialization signal Z on its input 2, and, on its input 1 , the SALTZ signal from the Terminator
Cycle. The SALZ signal from output 2 of the inverter 1.304 is also directed to the Generator
Apparent Refresh and on the Assignment Command Generator.

De la même manière, le signal S4 issu avec un retard calibré du Sélecteur- Lanceur attaque l'entrée 1 de l'inverseur 1.305. Il réapparaît ainsi sous forme complémentée à la sortie 2 de cet inverseur pour commander l'entrée 1 du basculeur 1.306. Ce dernier porte alors à la valeur logique "un" sa sortie 5 qui délivre le signal SAC à destination du
Distributeur de Commandes pour les Zones de Mémoire.Similarly, the signal S4 issued with a calibrated delay from the Selector-Launcher attacks input 1 of the inverter 1.305. It thus reappears in supplemented form at output 2 of this inverter to control input 1 of rocker 1.306. The latter then carries to the logic value "a" its output 5 which delivers the signal SAC bound for the
Distributor of Commands for Memory Zones.

L'entrée de donnée 3 du basculeur 1.306 étant portée en permanence au zéro logique, le signal SACXO émis par le
Générateur de Rafraîchissement Apparent provoque la remise à zéro du signal SAC de la sortie 5. Une autre remise à zéro est obtenue par l'action de la sortie 2 de l'inverseur 1.308 sur l'entrée continue 2 du basculeur 1.306. L'entrée 1 de l'inverseur 1.308 est connectée à la sortie 3 du circuit logique OU 1.307 qui reçoit respectivement sur ses entrées 2 et 1, le signal d'initialisation Z et le signal de synchronisation T1 issu de Terminateur de Cycle.The data input 3 of the rocker 1.306 being permanently brought to logic zero, the signal SACXO emitted by the
Apparent Cooling Generator causes the SAC signal of output 5 to be reset to zero. Another reset is obtained by the action of output 2 of inverter 1.308 on continuous input 2 of rocker 1.306. The input 1 of the inverter 1.308 is connected to the output 3 of the OR logic circuit 1.307 which receives respectively on its inputs 2 and 1, the initialization signal Z and the synchronization signal T1 from the Cycle Terminator.

Le Scripteur est détaillé sur la figure 9. I1 déclenche l'action d'écriture au moyen du signal DEC dans le Sous
Ensemble de Mémorisation lorsque cette action est demandée sur l'interface par le signal DE et que les conditions technologiques d'écriture sont réunies. Ce dernier contrôle s'effectue à l'aide du Générateur de Régulation d'Ecriture qui communique avec le Scripteur par l'ensemble des signaux
DES, DESY et DESXO.The Scripteur is detailed in FIG. 9. I1 initiates the writing action by means of the signal DEC in the Sub
Storage unit when this action is requested on the interface by the DE signal and the technological writing conditions are met. This last control is carried out using the Writing Regulation Generator which communicates with the Scripteur by all the signals
DES, DESY and DESXO.

Le circuit logique OU 1.411 est connecté sur son entrée 1 à la sortie 3 de la porte logique ET 1.409 et, sur son entrée 2, à la sortie 3 de la porte logique ET 1.410. Ces deux voies correspondent à deux modes différents de déclenchement d'écriture. La premiere voie de déclenchement s'effectue à travers la porte logique ET 1.409 qui reçoit sur son entrée 2 le signal DE issu de l'interface à travers le Générateur de Régulation d'Ecriture et sur son entrée 1, le signal affiché par la sortie 5 du basculeur 1.406. Ce basculeur est mis au travail, c'est-à-dire à la valeur logique-"un" sur sa sortie 5, si son entrée de donnée 3 etait à "un" au moment de la transition montante du signal C (S5) sur son entrée d'horloge 4. Ce signal provient du Selecteur-Lanceur. The OR 1.411 logic circuit is connected on its input 1 to output 3 of the AND logic gate 1.409 and, on its input 2, to output 3 of the AND logic gate 1.410. These two channels correspond to two different write trigger modes. The first trigger channel is carried out through the logic gate ET 1.409 which receives on its input 2 the signal DE coming from the interface through the Write Regulation Generator and on its input 1, the signal displayed by the output 5 of rocker 1.406. This rocker is put to work, that is to say at the logic value- "one" on its output 5, if its data input 3 was at "one" at the time of the rising transition of the signal C (S5) on its clock input 4. This signal comes from the Selector-Launcher.

L'entrée de donnée 3 du basculeur 1.406 est connectée à la sortie 3 du circuit logique OU 1.401 qui transmet ainsi les conditions de mise au travail du basculeur 1.406 reçues sur ses entrées 1 et 2, à savoir, respectivement, l'état de travail du signal CYE provenant du Registre de Fonction ou l'état de travail du signal DES émis par les Générateur de
Régulation d'Ecriture. La sortie 3 du circuit logique OU 1.401 est également connectée à l'entrée 1 de l'inverseur 1.408 qui par sa sortie 2 communique le signal NES au
Lecteur. Le basculeur 1.406 est remis au repos par l'intermédiaire de l'outil logique OU inverseur 1.403 dont la sortie 3 est cablée sur l'entrée continue 2 de ce basculeur.Les entrées 1 et 2 de cet outil logique OU inverseur 1.403 reçoivent respectivement, le signal général d'initialisation Z et l'impulsion issue de la sortie 2 de la ligne à retard 1.413 du Scripteur.The data input 3 of the rocker 1.406 is connected to the output 3 of the OR logic circuit 1.401 which thus transmits the conditions for putting the rocker 1.406 into work received on its inputs 1 and 2, namely, respectively, the working state of the CYE signal from the Function Register or the working state of the DES signal sent by the Generator
Writing Regulation. The output 3 of the OR logic circuit 1.401 is also connected to the input 1 of the inverter 1.408 which by its output 2 communicates the signal NES to
Reader. The rocker 1.406 is put back to rest by means of the logic tool OR inverter 1.403 whose output 3 is wired to the continuous input 2 of this rocker. The inputs 1 and 2 of this logic tool OR inverter 1.403 receive respectively, the general initialization signal Z and the pulse coming from output 2 of the delay line 1.413 of the Scripteur.

La seconde voie de declenchement s'effectue à travers le circuit logique ET 1.410 qui reçoit, sur son entree 2, le signal de commande DESY engendré par le Générateur de
Regulation d'Ecriture et, sur son entrée 1, le signal issu de la sortie 5 du basculeur 1.407. Ce basculeur produit un signal à la valeur logique "un" sur sa sortie 5 lorsque son entrée de donnée 3 était à "un" pendant la mise à un de son entree d'horloge 4. Cette dernière est, comme pour le basculeur 1.406 commandée par le signal C(S5) issu du
Sélecteur-Lanceur. L'entree de donnee 3 du basculeur 1.407 est alimentee par la sortie 3 du circuit logique ET 1.404.The second trip channel is carried out through the logic circuit ET 1.410 which receives, on its input 2, the control signal DESY generated by the Generator of
Write regulation and, on its input 1, the signal from output 5 of the rocker 1.407. This rocker produces a signal at the logical value "one" on its output 5 when its data input 3 was at "one" during the setting to one of its clock input 4. The latter is, as for the rocker 1.406 controlled by signal C (S5) from
Selector-Launcher. Data input 3 of rocker 1.407 is supplied by output 3 of the AND logic circuit 1.404.

Ce circuit ET reçoit la valeur complementee du signal DES sur son entree 1 et le signal CYI issu du Registre de
Fonction (2.2.) sur son entree 2. La sortie 2 de l'inverseur 1.402 qui admet le signal DES sur son entree 1 est en effet connectée à l'entrée 1 du circuit ET 1.404. Le basculeur 1.407 est remis à zéro sur sa sortie 5 par l'action sur son entrée 2 du signal engendré par la sortie 4 du circuit OUinverseur 1.405. Le circuit OU-inverseur 1.405 est lui-même alimenté par le signal général d'initialisation Z sur son entrée 1, par le signal de synchronisation T2 issu du
Terminateur de Cycle sur son entrée 2, et enfin, par l'impulsion issue de la sortie 2 de la ligne à retard 1.413 du Scripteur sur son entrée 3.This AND circuit receives the complemented value of the DES signal on its input 1 and the CYI signal from the Register of
Function (2.2.) On its input 2. The output 2 of the inverter 1.402 which admits the DES signal on its input 1 is indeed connected to input 1 of the AND circuit 1.404. The rocker 1.407 is reset to zero on its output 5 by the action on its input 2 of the signal generated by the output 4 of the circuit inverter 1.405. The OR-inverter circuit 1.405 is itself supplied by the general initialization signal Z on its input 1, by the synchronization signal T2 from the
Cycle terminator on its input 2, and finally, by the impulse coming from output 2 of the delay line 1.413 of the Scripteur on its input 3.

Le circuit logique OU 1.411 délivre dans les deux cas de déclenchement une impulsion sur sa sortie 3 à destination, d'une part, de l'entrée 1 de la ligne à retard 1.413 et, d'autre part, de l'entrée 1 de l'inverseur 1.412. La sortie 2 de l'inverseur 1.412 émet alors une impulsion négative vers l'entree continue 1 du basculeur 1.414 dont la sortie 5 est, par suite, mise à la valeur logique vraie. Le signal de
Declenchement d'Ecriture DEC ainsi engendre est lancé vers le Distributeur de Commande pour les Zones de Mémoire. Le basculeur 1.414 est remis à zero par l'action sur son entree au Terminateur de Cycle (1.7). I1 est émis jusqu'à remise à zéro de la sortie 5 du basculeur 1.515 par action de la sortie 3 de l'outil logique OU-inverseur 1.516 sur l'entrée continue 2 du basculeur 1.515.The OR 1.411 logic circuit delivers, in both triggering cases, a pulse on its output 3 to, on the one hand, input 1 of the delay line 1.413 and, on the other hand, input 1 of the inverter 1.412. The output 2 of the inverter 1.412 then emits a negative pulse towards the continuous input 1 of the rocker 1.414 whose output 5 is, consequently, set to the true logic value. The signal from
Write Triggering DEC thus generated is launched to the Command Distributor for the Memory Zones. The 1.414 rocker is reset to zero by the action on its input at the Cycle Terminator (1.7). I1 is emitted until reset of output 5 of rocker 1.515 by action of output 3 of the OR-reversing logic tool 1.516 on continuous input 2 of rocker 1.515.

L'outil logique 1.516 est lui-même commandé par le signal general d'initialisation Z sur son entrée 1 et par le signal
TXTZ provenant du Terminateur de Cycles sur son entrée 2.The logic tool 1.516 is itself controlled by the general initialization signal Z on its input 1 and by the signal
TXTZ from the Cycle Terminator on its input 2.

La sortie 6 du basculeur 1.509 conditionne aussi l'entrée de donnée 3 du basculeur 1.513. Ce dernier est déclenché si le signal arrivant sur son entrée de donnée 3 est à la valeur logique "un" lorsque la sortie 6 du basculeur 1.512 délivre un signal positif sur l'entrée d'horloge 4 de ce basculeur 1.513 à laquelle elle est connectée. La sortie 5 du basculeur 1.513 prend alors la valeur logique "un" et la communique à l'entrée 1 du circuit logique ET 1.517. Lorsque le signal d'interface DE apparaîtra sur entrée 2 de ce circuit logique ET 1.517, la sortie 3 prendra aussi la valeur logique "un". Un signal de travail à "un" logique sera alors transmis d'une part à l'entrée 1 de la ligne à retard 1.519 et d'autre part, à l'entrée 1 de l'inverseur 1.518.Au niveau de la ligne à retard 1.519, ce signal de travail a pour effet de remettre au repos le basculeur 1.513, c'est-à-dire à "zéro", la sortie 5 de ce basculeur, en se propageant dans la polarité convenable de la sortie 2 de la ligne à retard 1.519 sur l'entrée 1 de l'outil OUinverseur 1.514 puis, de la sortie 4 de cet outil sur l'entrée continue 2 du basculeur 1.513. La reinitialisation de ce basculeur 1.513 est également obtenue par application de signaux sur les entrées 2 ou 3 du circuit OU-inverseur 1.514. Ces signaux sont soit le signal général d'initialisation Z sur l'entrée 2 du circuit 1.514, soit le signal DL provenant de l'interface a travers le Terminateur injecté sur son entree 2 par la sortie 5 du basculeur 1.509.The output 6 of the rocker 1.509 also conditions the data input 3 of the rocker 1.513. The latter is triggered if the signal arriving at its data input 3 is at the logic value "one" when the output 6 of the rocker 1.512 delivers a positive signal on the clock input 4 of this rocker 1.513 to which it is connected . The output 5 of the rocker 1.513 then takes the logic value "one" and communicates it to the input 1 of the AND logic circuit 1.517. When the interface signal DE appears on input 2 of this logic circuit AND 1.517, output 3 will also take the logic value "one". A working signal to a logical "one" will then be transmitted on the one hand to input 1 of the delay line 1.519 and on the other hand, to input 1 of the inverter 1.518. delay 1.519, this working signal has the effect of resting the rocker 1.513, that is to say "zero", the output 5 of this rocker, by propagating in the appropriate polarity of the output 2 of the delay line 1.519 on input 1 of the diverter tool 1.514 then, from output 4 of this tool on the continuous input 2 of the rocker 1.513. The reset of this rocker 1.513 is also obtained by application of signals on inputs 2 or 3 of the OR-inverter circuit 1.514. These signals are either the general initialization signal Z on input 2 of circuit 1.514, or the signal DL coming from the interface through the Terminator injected at its input 2 by output 5 of rocker 1.509.

Le basculeur 1.508 reçoit, on l'a vu, sur son entrée de donnée 3 le signal direct engendré par le monostable 1.502.The rocker 1.508 receives, as we have seen, on its data input 3 the direct signal generated by the monostable 1.502.

Il est par suite déclenché par le signal d'interface DE cablé sur son entrée d'horloge 4 si la transition montante de ce signal DE a lieu pendant la durée du signal provenant du monostable 1.502. Dans ce cas, la sortie 5 du basculeur 1.508 est mise a la valeur "un" logique et communique ce niveau logique a l'entrée de donnée 3 du basculeur 1.509. Ce niveau vrai sera lui-même retransfere sur la sortie 5 du basculeur 1.509 par action du signal issu de la sortie 2 de la ligne a retard 1.510 sur l'entrée d'horloge 4 de ce basculeur.La ligne a retard 1.510 reçoit quant à elle sur son entrée 1, le signal d'interface DE qui assure ainsi luimême, au moyen de ce mécanisme, son autosynchronisation par rapport au signal de sortie du monostable 1.502. La sortie 6 du basculeur 1.509 prend par définition la valeur complémentée de celle de la sortie 5 de ce basculeur qui émet le signal DESY vers le Scripteur. Les basculeurs 1.508 et 1.509 sont réinitialisés à la valeur logique "zéro" sur leur sortie 5 par action sur leur entrée continue 2 du signal issu de la sortie 3 du circuit OU-inverseur 1.505. Ce dernier reçoit le signal DESYTZ issu du Terminateur de Cycle sur son entrée 1 et le signal général d'initialisation Z sur son entrée 2.Par ailleurs, la sortie 6 du basculeur 1.509 conditionne L'entrée de donnée 3 du basculeur 1.515 et la sortie 6 du basculeur 1.512 est connectée à l'entrée d'horloge 4 du basculeur 1.515. Par conséquent, si le signal issu de la sortie 6 du basculeur 1.509 est à la valeur logique vraie au moment de l'arrivée du signal delivré par la sortie 6 du basculeur 1.512 sur l'entrée d'horloge 4 du basculeur 1.515, ce basculeur 1.515 produit le signal positif appelé TX sur sa sortie 5. Ce signal TX est-destiné monostable 1.502 et initialise a zéro la sortie 6 du basculeur 1.512 qui reçoit en effet, sur son entrée continue 1 le signal émis par la sortie 2 de l'inverseur 1.507.La durée du signal positif apparaissant sur la sortie 2 du monostable 1.502 est calibrée à l'aide du réseau Résistance
Capacité R C connecté sur l-'entrée 5 de ce monostable.It is consequently triggered by the interface signal DE wired to its clock input 4 if the upward transition of this signal DE takes place during the duration of the signal coming from the monostable 1.502. In this case, the output 5 of the rocker 1.508 is set to the logic value "a" and communicates this logic level to the data input 3 of the rocker 1.509. This true level will itself be retransfere on the output 5 of the rocker 1.509 by action of the signal resulting from the exit 2 of the delay line 1.510 on the clock input 4 of this rocker. The delay line 1.510 receives as for it on its input 1, the interface signal DE which thus ensures itself, by means of this mechanism, its autosynchronization with respect to the output signal of the monostable 1.502. The output 6 of the rocker 1.509 takes by definition the value complemented by that of the output 5 of this rocker which emits the signal DESY towards the Scripteur. The rockers 1.508 and 1.509 are reset to the logic value "zero" on their output 5 by action on their continuous input 2 of the signal coming from the output 3 of the OR-inverter circuit 1.505. The latter receives the DESYTZ signal from the Cycle Terminator on its input 1 and the general initialization signal Z on its input 2. In addition, the output 6 of the rocker 1.509 conditions The data input 3 of the rocker 1.515 and the output 6 of the rocker 1.512 is connected to the clock input 4 of the rocker 1.515. Consequently, if the signal coming from the output 6 of the rocker 1.509 is at the true logic value at the time of the arrival of the signal delivered by the output 6 of the rocker 1.512 on the clock input 4 of the rocker 1.515, this rocker 1.515 produces the positive signal called TX on its output 5. This TX signal is intended for monostable 1.502 and initializes to zero the output 6 of the rocker 1.512 which receives indeed, on its continuous input 1 the signal emitted by the output 2 of the 1.507 inverter The duration of the positive signal appearing on output 2 of the 1.502 monostable is calibrated using the Resistance network
RC capacity connected to input 5 of this monostable.

La Résistance R réalisée au moyen d'un potentiomètre est ajustable et permet donc de règle avec précision la durée en question. Ainsi calibré, le signal de sortie dumonostable est aiguillé, d'une part, sur l'entrée 1 de l'inverseur 1.506 et d'autre part, sur l'entrée 3 du basculeur 1.508. La sortie 2 de l'inverseur 1.506 alimente ainsi l'entrée 1 de la ligne à retard 1.511 avec le signal complémenté du signal de sortie du monostable 1.502. Ce signal complémenté se retrouve au bout d'un temps de retard calibré sur la sortie 2 de la ligne à retard 1.511 pour aller exciter l'entrée d'horloge 4 du basculeur 1.512.The Resistance R carried out by means of a potentiometer is adjustable and therefore makes it possible to precisely regulate the duration in question. Thus calibrated, the dumonostable output signal is switched, on the one hand, to input 1 of the inverter 1.506 and on the other hand, to input 3 of the rocker 1.508. The output 2 of the inverter 1.506 thus feeds the input 1 of the delay line 1.511 with the signal supplemented by the output signal of the monostable 1.502. This supplemented signal is found at the end of a calibrated delay time on the output 2 of the delay line 1.511 in order to excite the clock input 4 of the rocker 1.512.

L'entrée de donnée 3 de ce basculeur 1.512 étant cablée en permanence au "zéro" logique, cette valeur est alors transférée à l'apparition du front arrière du signal complémenté d'excitation de l'entrée d'horloge 4 et la sortie 6 prend par suite la valeur logique "un". Le basculeur 1.512 et le monostable 1.502 sont remis à zéro par la mise au travail du circuit logique OU-inverseur 1.503 dont la sortie 4 est connectée d'une part, à l'entrée continue 2 du basculeur 1.512 et d'autre part, à l'entrée de remise à zero 4 du monostable 1.502.Le circuit logique OUinverseur 1.503 est lui-même actionné sur son entrée 1, par le signal DL issu du Terminateur de Cycle (1.7), sur son entrée 2, par le signal général d'initialisation Z et sur son entrée 3, par la sortie 3 du circuit logique ET 1.504 qui lui-même conditionne le signal AEETZ présenté à son entrée 1 et issu du Terminateur de Cycle par le signal d'horloge 4 de l'impulsion issue de la sortie 3 - 3 a retard 1.413, son entrée de donnee 3 etant en cablee à la valeur logique zéro. La valeur complémentaire signal general d'initialisation Z met aussi à zero la sortie 5 du basculeur 1.414 par action sur l'entree continue 2 ce basculeur.La ligne a retard 1.413 délivre en outre Lfs signaux de synchronisation DESXO et FEC à destination, respectivement, du Regulateur d'Ecriture et du Terminateur de Cycle.The data input 3 of this rocker 1.512 being permanently wired to logic "zero", this value is then transferred to the appearance of the trailing edge of the signal complemented by excitation of the clock input 4 and the output 6 consequently takes the logical value "one". The 1.512 rocker and the 1.502 monostable are reset to zero by putting the 1.503 OR-inverter logic circuit to work, the output 4 of which is connected on the one hand to the continuous input 2 of the rocker 1.512 and on the other the monostable reset input 4 of 1.502. The logic INverter 1.503 switch is itself actuated on its input 1, by the signal DL coming from the Cycle Terminator (1.7), on its input 2, by the general signal d initialization Z and on its input 3, by output 3 of the logic circuit ET 1.504 which itself conditions the signal AEETZ presented at its input 1 and coming from the Cycle Terminator by the clock signal 4 of the pulse coming from output 3 - 3 with delay 1.413, its data input 3 being wired to logic value zero. The complementary value general initialization signal Z also sets the output 5 of the rocker 1.414 to zero by action on the continuous input 2 of this rocker. The delay line 1.413 also delivers Lfs synchronization signals DESXO and FEC to destination, respectively, the Write Regulator and the Cycle Terminator.

Le Generateur de Regulation d'Ecriture, ou plus simplement le Régulateur d'Ecriture, est présenté de maniere detaillee sur la figure 10. I1 gere les Demandes d'Ecriture présentées sous forme du signal d'interface DE par las organes - utilisateurs du banc de memoire. Cette gestion des Demandes d'Ecriture est assuree en fonction de la disponibilité technologique du sous-ensemble de Memorisation qui n:admt de declenchement d'ecriture que sous certaines conditions chronologiques très precises.En gerant ainsi les nemndes d'Ecriture, le Regulateur d'Ecriture contrôle fonctionnement du Scripteur avec lequel il communique au moyen des signaux DE, DES et DESY. L'animation du Regulateur d'Ecriture depend de tous les autres sous-organes qui l'environnent.The Writing Regulation Generator, or more simply the Writing Regulator, is presented in detail in FIG. 10. It manages the Writing Requests presented in the form of an interface signal DE by the organs - users of the bench. of memory. This management of the Writing Requests is ensured as a function of the technological availability of the Memorization subset which only admits writing triggering under certain very precise chronological conditions. By thus managing the Writing commands, the Regulator of 'Writing controls the functioning of the Scripteur with which it communicates by means of the signals DE, DES and DESY. The animation of the Script Regulator depends on all the other sub-organs that surround it.

C'est ainsi que le Selecteur-Lanceur fournit le signal C(S ) sur l'entree 2 du circuit logique ET 1.501. Ce sional C(S3) est ainsi conditionne au moyen de cette porte logique ET 1.501 par le signal CYI émis par le Registre de Fonction sur l'entrée 1 et par le signal DES provenant sur l'entrez 3 de la sortie 6 du basculeur 1.520. La sortie 4 du circuit logique ET 1.501 est reliee d'une part a l'entrée 1 du monostable 1.502 et d'autre part à l'entrée 1 de l'inverseur 1.507. Après filtrage, le signal C (S3) declenche ainsi te de Cycle 1.7 et câble sur l'entrez 3 du circuit 1.514.This is how the Selector-Launcher supplies the signal C (S) on input 2 of the logic circuit ET 1.501. This sional C (S3) is thus conditioned by means of this logic gate ET 1.501 by the signal CYI emitted by the Function Register on input 1 and by the signal DES coming from input 3 of output 6 of rocker 1.520 . The output 4 of the logic circuit ET 1.501 is connected on the one hand to the input 1 of the monostable 1.502 and on the other hand to the input 1 of the inverter 1.507. After filtering, signal C (S3) thus triggers you from Cycle 1.7 and cable on input 3 of circuit 1.514.

La sortie 2 de l'inverseur 1.518 est quant à elle connectee à l'entree continue 1 du basculeur 1.520. Le signal de travail precedent provoque donc aussi la mise à la valeur logique "un" du signal DES sur la sortie 5 du basculeur 1.520. Ce signal DES est utilise dans le Selecteur-Lanceur (1.1) et le Scripteur (1.4). Le signal DES est remis à zero par action du signal DESXO issu du scripteur (1.4) sur l'entrez d'horloge 4 du basculeur 1.520, un "zero" logique permanent etant câble sur l'entree de donnee 3 de ce basculeur. Le signal general d'initialisation complemente Z procure aussi une remise à zero initiale du signal DES par action sur l'entree continue 2 du basculeur 1.520.The output 2 of the inverter 1.518 is in turn connected to the continuous input 1 of the rocker 1.520. The preceding work signal therefore also causes the DES signal to be set to logic value "one" on output 5 of the rocker 1.520. This DES signal is used in the Selector-Launcher (1.1) and the Scriptor (1.4). The DES signal is reset to zero by the action of the DESXO signal from the writer (1.4) on the clock input 4 of the rocker 1.520, a permanent logic "zero" being cable on the data input 3 of this rocker. The general complementary initialization signal Z also provides an initial reset of the DES signal by action on the continuous input 2 of the rocker 1.520.

Le Lecteur ou Excitateur de Lecture est represente en detail sur la figure 11. I1 est mis en oeuvre sur incitation du
Selecteur-Lanceur au moyen du signal C(S3). I1 declenche l'action de lecture dans le sous-ensemble de Mémorisation a l'aide du signal DLE.The reader or exciter for reading is shown in detail in FIG. 11. It is implemented on prompting of the
Selector-Launcher using signal C (S3). It triggers the read action in the Storage subset using the DLE signal.

Le signal C(S3) provenant du Selecteur-Lanceur active l'entree 2 du circuit logique ET 1.601 conditionne par ailleurs sur son entree 1 par le signal NES elabore dans le
Scripteur. La sortie 3 de la porte logique ET 1.601 est connectee aux entrees 2 des monostables 1.602 et 1.603. Les entrees 1 de ces monostables sont validees en permanence au moyen d'un niveau constant au "zéro" logique (inversé de manière interne). Le signal de la sortie 3 de la porte ET 1.601 provoque donc le déclenchement de ces monostables qui délivrent alors une impulsion negative sur leur sortie 4.The signal C (S3) from the Selector-Launcher activates input 2 of the logic circuit ET 1.601 furthermore conditioned on its input 1 by the signal NES developed in the
Scriptwriter. The output 3 of the AND logic gate 1.601 is connected to the inputs 2 of the monostables 1.602 and 1.603. The inputs 1 of these monostables are permanently validated by means of a constant level at logic "zero" (internally inverted). The signal from the output 3 of the AND gate 1.601 therefore causes the triggering of these monostables which then deliver a negative pulse on their output 4.

Les durees de ces impulsions issues des monostables 1.602 et 1.603 sont calibrees respectivement par les reseaux de resistances-capacites (R1, C1) et (R2, C2) cables sur les entrees 5 de ces monostables. Les resistances R1 et R2 sont ajustables, ce qui permet de regler les durees des impulsions avec precision. Les sorties 4 des monostables 1.602 et 1.603 sont respectivement connectees aux entrees d'horloge 4 des basculeurs 1.604 et 1.605. L'entrée de donnée 3 de ces basculeurs étant fixée au "zéro" logique, le front arrière des impulsions issues des monostables entraîne donc la mise à "zéro" de la sortie 5 et la mise à "un" de la sortie 6 de ces basculeurs.The durations of these pulses from monostables 1.602 and 1.603 are calibrated respectively by the resistance-capacitance networks (R1, C1) and (R2, C2) cables on the inputs 5 of these monostables. The resistors R1 and R2 are adjustable, which allows the pulse durations to be adjusted precisely. The outputs 4 of the monostables 1.602 and 1.603 are respectively connected to the clock inputs 4 of the rockers 1.604 and 1.605. Since the data input 3 of these rockers is fixed at logic "zero", the trailing edge of the pulses from the monostables therefore causes the output 5 to be "zero" and the output 6 of these outputs to be "one" rockers.

L'initialisation des basculeurs 1.604 et 1.605 au "zéro" logique sur leur sortie 6, est assurée par le signal engendre par la sortie 3 de l'outil OU-inverseur 1.608 branchée sur l'entrée continue 1 de ces basculeurs. il est par ailleurs possible de forcer la sortie 6 des basculeurs 1.604 et 1.605 en agissant sur l'entrée continue 2 de ces basculeurs. A titre indicatif, ceci est réalisé dans la technologie TTL en portant au potentiel zéro les équipotentielles notées respectivement FR1 et FR2 accessibles de l'extérieur. Les réseaux de resistandes (R3,
R4) d'une part sur l'entrée continue 2 du basculeur 1.604 et (R5, R6) d'autre part sur l'entrée continue 2 du basculeur 1.605 garantissent le niveau de repos ("un" logique) pendant le fonctionnement.The initialization of the rockers 1.604 and 1.605 to logic "zero" on their output 6, is ensured by the signal generated by the output 3 of the OR-inverter tool 1.608 connected to the continuous input 1 of these rockers. it is also possible to force the output 6 of the rockers 1.604 and 1.605 by acting on the continuous input 2 of these rockers. As an indication, this is achieved in TTL technology by bringing to zero potential the equipotentials denoted respectively FR1 and FR2 accessible from the outside. Resist networks (R3,
R4) on the one hand on the continuous input 2 of the rocker 1.604 and (R5, R6) on the other hand on the continuous input 2 of the rocker 1.605 guarantee the level of rest ("a" logic) during operation.

Les sorties 6 des basculeurs 1.604 et 1.605 valident respectivement les entrées 1 et 2 du circuit logique ET 1.606. La sortie 3 de cet outil logique ET est alors mise au "un" logique lorsque les deux entrées 1 et 2 sont au travail. L'entrée 1 de la ligne à retard 1.607 reliee à la sortie 3 du circuit 1.606 est alors excitee et le signal DLE est alors delivre à destination du sous-ensemble des Zones de Memoire. La sortie 2 de la ligne à retard 1.607 retransmet ensuite avec un retard calibre, à l'entree 1 de l'outil 1.608 le signal injecte sur l'entrez 1 de cette ligne. Cela a pour effet de remettre à zéro le signal de la sortie 6 des basculeurs 1.604 et 1.605 et donc de calibrer la duree de ce signal.Le signal general d'initialisation Z sur l'entrez 2 de l'outil OU-inverseur 1.608 assure la mise à zero initiale de la sortie 6 des basculeurs 1.604 et 1.605. La ligne à retard 1.607 engendre en outre sur sa sortie 3 le signal FLE à l'usage du Terminateur de Cycle.The outputs 6 of the rockers 1.604 and 1.605 respectively validate the inputs 1 and 2 of the AND logic circuit 1.606. The output 3 of this logical AND tool is then put to a logical "one" when the two inputs 1 and 2 are at work. The input 1 of the delay line 1.607 connected to the output 3 of the circuit 1.606 is then excited and the DLE signal is then delivered to the subset of the Memory Zones. The output 2 of the delay line 1.607 then retransmits with a caliber delay, at the input 1 of the tool 1.608 the signal injected on the input 1 of this line. This has the effect of resetting the signal of output 6 of rockers 1.604 and 1.605 and therefore of calibrating the duration of this signal. The general initialization signal Z on input 2 of the OR-inverter tool 1.608 ensures initial zeroing of output 6 of rockers 1.604 and 1.605. The delay line 1.607 also generates on its output 3 the signal FLE for the use of the Cycle Terminator.

Le Terminateur de Cycle (ou Operateur de Rearmement) fait l'objet detaille de la figure 12. La fonction essentielle du
Terminateur de Cycle est de préparer la relance d'un nouveau cycle de mémoire en réinitialisant le Sélecteur-Lanceur au moyen du signal VAX1. Le Terminateur de Cycle est mis en oeuvre à l'aide des signaux d'indication de fins d'opérations elementaires provenant de différents sousorganes, comme les signaux, FEC issu du Scripteur, FLE du
Lecteur ou FRA du Générateur de Rafraîchissement Apparent.The Cycle Terminator (or Rearming Operator) is detailed in FIG. 12. The essential function of the
Cycle terminator is to prepare the relaunch of a new memory cycle by resetting the Selector-Launcher by means of the signal VAX1. The Cycle Terminator is implemented using the signals indicating the end of elementary operations coming from different suborganisms, such as the signals, FEC from the Scriptor, FLE from
Apparent Refresh Generator Reader or FRA.

C'est ainsi que les entrees 1, 2, 3 et 4 de l'outil OU logique 1.702 reçoivent respectivement le signal de fin d'ecriture FEC issu du Scripteur, le signal de la sortie 3 du circuit ET logique 1.701 actionné en fin de lecture, le signal TX provenant du Régulateur d'Ecriture et le signal de
Fin de Rafraîchissement Apparent FRA délivré par le Générateur de Rafraîchissement. Le circuit ET logique 1.701 est commandé par le signal de Fin de Lecture FLE issu du
Lecteur alimentant son entrée 2; il est conditionné sur son entree 1 par le signal d'indication de Cycle de Lecture CYL.This is how inputs 1, 2, 3 and 4 of the logical OR tool 1.702 respectively receive the end of writing FEC signal from the Scriptor, the signal of output 3 of the logical AND circuit 1.701 actuated at the end of read, the TX signal from the Write Controller and the
End of Apparent Refreshment FRA delivered by the Refresh Generator. The logic AND circuit 1.701 is controlled by the FLE End of Reading signal from the
Reader supplying its input 2; it is conditioned on its input 1 by the CYL Read Cycle indication signal.

Ce signal CYL provient du Registre de Fonction. La sortie 5 de l'outil OU logique 1.702 excite l'entrez 1 de la ligne à retard 1.705, commande l'entrez 2 de l'outil ET logique 1.704 et fournit le signal SALTZ aux sous-organes (1.3) et (3.1) c'est- -dire respectivement à l'Excitateur de Memoire et à l'Excitateur de Rafraîchissement. La ligne à retard 1.705 délivre directement à partir de ses sorties 2 et 4 les impulsions de synchronisation T1 et T2 convenablement retardées à destination respectivement d'une part de l'Excitateur de Mémoire et de l'Enregistreur de
Rafraîchissement Masqué et d'autre part du Scripteur.La sortie 3 de la ligne à retard 1.705 commande l'entrée 2 de l'outil ET 1.706, la sortie 5, l'entrée 2 de l'outil ET 1.707, la sortie 6, l'entrée d'horloge 4 du basculeur 1.712, la sortie 7, l'entrée 1 de l'outil ET 1.709 et enfin la sortie 8, l'entrée 2 des circuits logiques ET 1.710 et 1.711. En outre, le signal engendré par la sortie 8 de la ligne à retard 1.705 prend le nom DESYTZ pour alimenter le
Régulateur d'Ecriture. Les circuits logiques ET 1.704, 1.706 et 1.707 sont tous conditionnés sur leur entrée 1 par le signal C issu du Sélecteur-Lanceur. ils produisent respectivement sur leur sortie 3 les signaux AEETZ au profit du Régulateur d'Ecriture, ATCA à l'usage du Générateur de
Commande d'Assignation et TXTZ à destination egalement du
Regulateur d'Ecriture.This CYL signal comes from the Function Register. The output 5 of the logical OR tool 1.702 excites the input 1 of the delay line 1.705, controls the input 2 of the logical AND tool 1.704 and supplies the signal SALTZ to the sub-organs (1.3) and (3.1) that is, the Memory Exciter and the Refresh Exciter respectively. The delay line 1.705 delivers directly from its outputs 2 and 4 the synchronization pulses T1 and T2 suitably delayed, destined for a share of the Memory Exciter and the Recorder respectively.
Hidden Refresh and on the other hand from the Scriptor. Output 3 of delay line 1.705 controls input 2 of tool AND 1.706, output 5, input 2 of tool AND 1.707, output 6, the clock input 4 of the rocker 1.712, the output 7, the input 1 of the AND tool 1.709 and finally the output 8, the input 2 of the AND logic circuits 1.710 and 1.711. In addition, the signal generated by output 8 of the delay line 1.705 takes the name DESYTZ to supply the
Writing regulator. The logic circuits ET 1.704, 1.706 and 1.707 are all conditioned on their input 1 by the signal C coming from the Selector-Launcher. they respectively produce on their output 3 the signals AEETZ for the benefit of the Writing Regulator, ATCA for the use of the Generator of
Assignment Order and TXTZ also for
Writing regulator.

Le signal de Fin de Rafraîchissement Apparent FRA attaque par ailleurs l'entrez 1 de l'outil OU logique 1.703 dont la sortie 3 est reliee à l'entrez continue 1 du basculeur 1.708. Le signal général d'initialisation Z alimente l'entrez 2 de l'outil OU 1.703. Ces deux signaux Z ou FRA ont donc pour effet d'initialiser ou de reinitialiser le basculeur 1.708 à la valeur logique "un" sur sa sortie 5 et "zero" sur sa sortie 6. Le basculeur 1.708 est mis au travail à la valeur logique "un" Sur sa sortie 6 et "zéro" sur sa sortie 5 par action sur son entrée d'horloge 4 du signal CR(S3) issu du Selecteur-Lanceur, son entrée de donnée étant par ailleurs fixée à la valeur logique "zéro". The signal of the end of apparent refreshment FRA also attacks the input 1 of the logic OR tool 1.703, the output 3 of which is connected to the continuous input 1 of the rocker 1.708. The general initialization signal Z feeds input 2 of the tool OR 1.703. These two signals Z or FRA therefore have the effect of initializing or reinitializing the rocker 1.708 at the logic value "one" on its output 5 and "zero" on its output 6. The rocker 1.708 is put to work at the logic value "a" On its output 6 and "zero" on its output 5 by action on its clock input 4 of the signal CR (S3) coming from the Selector-Launcher, its data input being moreover fixed at the logical value "zero ".

La sortie 5 du basculeur 1.708 conditionne l'entrée 1 du circuit logique ET 1.710 qui délirer sur sa sortie 3 le signal fAX1 au profit du Sélecteur-Lanceur. ba sortie 6 du basculeur 1.708 conditionne quant à elle ltentree 1 du circuit ET 1.711 et l'entrée 2 du circuit ET 1.709. Le circuit logique ET 1.711 produira sur sa sortie 3 le signal
LRA à destination du Generateur de Rafraîchissement
Apparent. Le circuit logique ET 1.709 engendrera pour sa part sur sa sortie 3 le signal BR2X1 fourni au Generateur de
Commande d'Assignation.The output 5 of the rocker 1.708 conditions the input 1 of the logic circuit AND 1.710 which delirium on its output 3 the signal fAX1 for the benefit of the Selector-Launcher. ba output 6 of the rocker 1.708 conditions input 1 of the AND circuit 1.711 and input 2 of the AND circuit 1.709. The logic circuit AND 1.711 will produce on its output 3 the signal
LRA to the Refresh Generator
Apparent. The logic circuit ET 1.709 will generate for its part on its output 3 the signal BR2X1 supplied to the Generator of
Assignment Order.

A la réception sur son entrée d'horloge 4 du signal de synchronisation issu de la sortie 6 de la ligne à retard 1.705, le basculeur 1.712 présente un signal de sortie à la valeur logique "un" sur sa sortie complémentée 6, étant donné que son entrée de données est fixée à la valeur logique "zéro". Lq sortie 6 du basculeur 1.712 est reliée à l'entrée 1 ainsi validée du circuit logique ET 1.714.Par ailleurs, le signal d'interface DL qui est réaiguillé vers le Régulateur d'Ecriture met au travail à la valeur logique "un" sur sa sortie complémentée 6 le basculeur 1.713 en actionnant l'entree d'horloge 4 de ce basculeur, l'entree de donnée de ce même dispositif étant portee par câblage à la valeur logique constante "zéro". La sortie 6 de ce basculeur 1.713 est connectee à l'entrez 2 du circuit logique ET 1.714 qui se trouve ainsi complètement validé et délivre alors sur sa sortie 3 le signal ALCA à destination du Générateur de
Commande d'Assignation. La sortie 3 du circuit logique ET 1.714 débite aussi sur l'entrée 1 de la ligne à retard 1.715, laquelle engendre au bout d'une retard calibré un signal positif sur sa sortie 2.Cette sortie 2 attaque l'entrée 1 de l'outil logique OU-inverseur 1.716 qui, par action de sa sortie 3 sur leur entrée continue 1, réinitialise les basculeurs 1.712 et 1.713. Le signal général d'initialisation Z sur l'entrée 2 de l'outil OU inverseur 1.716 procure de même la mise à "zéro" initiale des sorties 6 de ces mêmes basculeurs 1.712 et 1.713.On reception on its clock input 4 of the synchronization signal coming from the output 6 of the delay line 1.705, the rocker 1.712 presents an output signal with the logic value "one" on its complemented output 6, given that its data entry is fixed at the logical value "zero". Lq output 6 of rocker 1.712 is connected to input 1 thus validated of the logic circuit AND 1.714. In addition, the interface signal DL which is redirected towards the Write regulator puts to work at the logic value "a" on its complemented output 6 the rocker 1.713 by actuating the clock input 4 of this rocker, the data input of this same device being brought by wiring to the constant logic value "zero". The output 6 of this rocker 1.713 is connected to the input 2 of the logic circuit AND 1.714 which is thus completely validated and then delivers on its output 3 the signal ALCA intended for the Generator of
Assignment Order. The output 3 of the logic circuit ET 1.714 also debits on the input 1 of the delay line 1.715, which generates at the end of a calibrated delay a positive signal on its output 2. This output 2 attacks the input 1 of the 1.716 OU-reversing logic tool which, by action of its output 3 on their continuous input 1, resets the rockers 1.712 and 1.713. The general initialization signal Z on the input 2 of the tool OR inverter 1.716 likewise provides the initial "zero" of the outputs 6 of these same rockers 1.712 and 1.713.

La figure 13 donne une représentation détaillée du
Générateur de Commande d'Assignation. Ce sous-organe a pour fonction d'élaborer les commandes des registres d'assignation, c'est-à-dire les commandes d'une part, du
Registre d'Adresse, et d'autre part, du Registre de
Fonction. Ces commandes d'assignation doivent s'effectuer sous le contrôle général du Regulateur de Commande. C'est pourquoi le Generateur de Commande d'Assignation est l'un des sous-organes de cet ensemble auquel il est interconnecte de manière interne, plus particulierement au Selecteur
Lanceur, et au Terminateur.Figure 13 gives a detailed representation of the
Assignment Command Generator. The function of this sub-body is to draw up the commands from the assignment registers, i.e. the commands on the one hand, from the
Address Register, and on the other hand, the Register of
Function. These assignment commands must be carried out under the general control of the Command Regulator. This is why the Assignment Command Generator is one of the sub-organs of this set to which it is internally interconnected, more particularly to the Selector.
Launcher, and Terminator.

Ainsi le Selecteur-Lanceur presente le signal C(S3) sur l'entrée 1 de l'inverseur 1.801. La sortie 2 de cet outil 1.801 injecte une impulsion négative sur l'entrée 1 des basculeurs 1.802, 1.806 et 1.807 pour leur communiquer ainsi l'état logique vrai sur leur sortie 5 et donc l'état logique faux sur leur sortie 6. Le Sélecteur-Lanceur (1.1) fournit également le signal SO sur l'entrée d'horloge 4 du basculeur 1.808 et sur l'entrée 2 de l'outil logique OU 1.812, ce qui a pour effet de mettre le basculeur 1.808 dans l'état logique "zéro" sur sa sortie 5 et donc dans l'état logique "un" sur sa sortie complémentée 6.En effet, comme pour tous les basculeurs du Générateur de Commande d'Assignation, l'entrée de donnée 3 du basculeur 1.808 est mise à "zero" de manière permanente par cablage d'une masse, ce qui provoque le transfert de la valeur logique "zéro" en sortie directe 5 sur toute transition positive d'horloge. Par ailleurs, l'application du signal SO sur l'entrée 2 de l'outil OU 1.812 fait passer la sortie 4 de cet outil au niveau logique "un", engendrant ainsi le signal AV au profit du Registre d'Adresse.Thus the Selector-Launcher presents the signal C (S3) on input 1 of the inverter 1.801. The output 2 of this tool 1.801 injects a negative pulse on the input 1 of the rockers 1.802, 1.806 and 1.807 to thus communicate to them the true logic state on their output 5 and therefore the false logic state on their output 6. The Selector - Launcher (1.1) also provides the signal SO on the clock input 4 of the rocker 1.808 and on the input 2 of the logic tool OR 1.812, which has the effect of putting the rocker 1.808 in the logic state "zero" on its output 5 and therefore in the logical state "a" on its complemented output 6. Indeed, as for all the rockers of the Assignment Control Generator, the data input 3 of the rocker 1.808 is put to "zero" permanently by wiring a mass, which causes the transfer of the logic value "zero" in direct output 5 on any positive clock transition. Furthermore, the application of the signal SO on the input 2 of the OU 1.812 tool causes the output 4 of this tool to pass to the logical level "one", thus generating the AV signal for the benefit of the Address Register.

Pour sa part, le Terminateur de Cycle délivre les signaux
ATCA, ALCA et T1. Le premier signal ATCA dirige sur l'entrez d'horloge 4 du basculeur 1.802 aura pour effet de mettre ce dernier dans l'etat logique "un" sur sa sortie complémentée 6, par transfert de zero sur sa sortie directe 5 comme on l'a vu précédemment. La sortie 6 du basculeur 1.802 est cablée sur l'entrez 1 du circuit logique ET 1.805 qui reçoit le signal ALCA sur son entree 2. La sortie 3 de cet outil ET actionne l'entrez d'horloge 4 des basculeurs 1.806 et 1.807.For its part, the Cycle Terminator delivers the signals
ATCA, ALCA and T1. The first signal ATCA directed on the clock input 4 of the rocker 1.802 will have the effect of putting the latter in the logical state "one" on its complemented output 6, by transfer of zero on its direct output 5 as it is saw previously. The output 6 of the rocker 1.802 is wired on the input 1 of the AND logic circuit 1.805 which receives the signal ALCA on its input 2. The output 3 of this tool AND activates the clock input 4 of the rockers 1.806 and 1.807.

Le signal T1 quant à lui alimente l'entrez 1 de la porte logique OU inverseur 1.803 dont l'autre entree 2 reçoit l'initialisation generale Z. La sortie 3 de ce circuit OU inverseur 1.803 attaque l'entrez continue 1 du basculeur 1.808, ce qui a pour but de mettre ce dernier dans l'etat logique "un" sur sa sortie directe 5. La sortie 5 du basculeur 1.808 est reliee à l'entrez 2 du circuit ET 1.811 qui reçoit d'autre part sur son entree 1 la sortie 6 du basculeur 1.806 Cette même sortie 6 du basculeur 1.806 est dirigée sous le nom FX vers le registre de Fonction. La sortie 3 de la porte logique ET 1.811 prend le nom AX à destination du Registre d'Adresse. Le circuit logique OU 1.812 reçoit sur son entrée 1 la sortie 5 du basculeur 1.807 connectée également sous le nom FV au Registre de Fonction; il reçoit sur son entree 3 la sortie 6 du basculeur 1.808 et comme on l'a déjà vu sur son entree 2; le signal SO. La sortie 4 du circuit OU logique 1.812 est dirigee sous le nom
AV vers le Registre d'Adresse.The signal T1 in turn feeds the input 1 of the logic gate OR inverter 1.803, the other input 2 of which receives the general initialization Z. The output 3 of this circuit OR inverter 1.803 attacks the continuous input 1 of the rocker 1.808, which aims to put the latter in the logical state "one" on its direct output 5. The output 5 of the rocker 1.808 is connected to the input 2 of the AND circuit 1.811 which receives on the other hand on its input 1 output 6 of rocker 1.806 This same output 6 of rocker 1.806 is directed under the name FX to the Function register. The output 3 of the logic gate ET 1.811 takes the name AX for the Address Register. The OR logic circuit 1.812 receives on its input 1 the output 5 of the rocker 1.807 also connected under the name FV to the Function Register; it receives on its input 3 the output 6 of the rocker 1.808 and as we have already seen on its input 2; the signal SO. The output 4 of the logic OR circuit 1.812 is directed under the name
AV to the Address Register.

Le Générateur de Commande d'Assignation comporte par ailleurs les deux basculeurs 1.809 et 1.810. Le premier de ces basculeurs coté 1.809 est initialise ou reinitialise à "zero" sur sa sortie complementee 6 à l'aide de l'outil logique OU inverseur 1.809 dont la sortie 3 actionne l'entrée continue 1 de ce basculeur. La porte logique OU inverseur 1.804 reçoit elle-même sur son entrée 1 le signal
FRA provenant du Générateur de Rafraîchissement Apparent et le signal général d'initialisation Z sur son entrée 2. Le même basculeur 1.809 est mis au travail, à la valeur logique "un" sur sa sortie complémentée 6 par application sur son entrée d'horloge 4 du signal BR2X1 provenant du Terminateur de Cycle ou par application sur son entrée continue 2 du signal BRîXl issu du Générateur de Rafraîchissement
Apparent.La sortie 6 du basculeur 1.809 communique son niveau logique "un" aux deux outils logiques OU 1.813 et 1.814 par câblage sur leur entrée 1. Les sorties 3 respectivement BRZO et BRZ1 sont destinées au Registre d'Adresse. L'outil 1.813 reçoit en outre le signal Az sur son entrée 2 et l'outil 1.814, le signal Az sur l'entrée 2 homologue. Ces deux derniers signaux sont fournis par le
Registre d'Adresse. Le basculeur 1.810 est initialisé ou réinitialisé par application sur son entrée continue 1 du signal SALZ provenant de l'Excitateur de Mémoire; il prend alors la valeur logique zéro sur sa sortie complémentée 6 dirigée sous le nom BAC sur le Registre d'Adresses. il est mis au travail avec BAC à la valeur logique "un" par application sur son entrée d'horloge 4 du signal S2 en provenance du Sélecteur-Lanceur.The Assignment Control Generator also includes the two rockers 1.809 and 1.810. The first of these rockers rated 1.809 is initialized or reset to "zero" on its complemented output 6 using the logic OR OR inverter 1.809 whose output 3 activates the continuous input 1 of this rocker. Logic OR inverter 1.804 itself receives the signal at its input 1
FRA from the Apparent Refresh Generator and the general initialization signal Z on its input 2. The same rocker 1.809 is put to work, at the logical value "one" on its complemented output 6 by application on its clock input 4 of the BR2X1 signal from the Cycle Terminator or by application to its continuous input 2 of the BRîXl signal from the Refresh Generator
Apparent. The output 6 of the rocker 1.809 communicates its logic level "one" to the two logic tools OR 1.813 and 1.814 by wiring on their input 1. The outputs 3 respectively BRZO and BRZ1 are intended for the Address Register. Tool 1.813 also receives the signal Az on its input 2 and tool 1.814 receives the signal Az on input 2. These last two signals are provided by the
Address Register. The 1.810 rocker is initialized or reinitialized by application to its continuous input 1 of the SALZ signal coming from the Memory Exciter; it then takes the logic value zero on its complemented output 6 directed under the name BAC in the Address Register. it is put to work with BAC at the logical value "one" by application on its clock input 4 of the signal S2 coming from the Selector-Launcher.

La figure 14 donne une représentation du Registre d'Adresse.Figure 14 shows a representation of the Address Register.

Le registre d'adresse transforme les signaux d'adresses ADz,
ADr ou ADr + p apparaissant sur l'interface en signaux de sélection pour les zones de mémoire. il assure pour ce faire deux fonctions principales : une fonction de mémorisation exécutée dans un système original de verrous et une fonction de multiplexage entre les adresses effectives et les adresses de rafraîchissement notées ARr issues du Compteur d'Adresse de Rafraîchissement (3.4). Le Registre d'Adresse opère sous contrôle du Générateur de Commande d'Assignation (1.8) dont il reçoit les signaux de commande AX, k, BRZO,
BRZ1 et BAC. Les signaux de sélection destinés aux zones de mémoire (4.2) sont notés ArZO ou ArZl suivant leurs zones d'affectation, zone 0 ou zone 1.Le signal Az et sa valeur complémentée Az alimente pour leur part, le Distributeur de
Commande pour les Zones de Mémoire (4.1), le Générateur de
Rafraîchissement Masqué (3.2) et l'Enregistreur de
Rafraîchissement Masqué (3.3). L'indice z d'adresse est une valeur particulière du rang des chiffres binaires d'adresse dont le choix sera précisé plus loin. Les adresses d'indice r ou r + p correspondent aux chiffres binaires d'adresse a multiplexer entre eux pour entrer successivement au cours d'un même cycle dans les cellules de mémoire "MOS". Ces mêmes chiffres binaires sont également a multiplexer avec les adresses de rafraîchissement
Le nombre de chiffres binaires représenté par l'indice r ou l'indice r + p depend du type de cellules "MOS" et en fait de sa capacité.A titre indicatif, une cellule "MOS" de 16K chiffres binaires fera appel a 7 adresses d'indices r et 7 adresses r + p, soit 14 chiffres binaires au total. I1 y aura autant de cellules de mémorisation dont deux seulement sont représentées sur la figure 14, une pour l'indice r et une pour l'indice r + p. Ces cellules de mémorisation du registre d'adresses ainsi que celle qui enregistre l'adresse d'indice z se présentent toutes de la même manière. Un circuit ET, coté suivant le cas 2.101, 2.102, ou 2.103 conditionne l'adresse entrant en 1 en provenance de l'interface par le signal cablé en 2 assurant la commande de transfert AX. Un circuit OU 2.104, 2.105 ou 2.106 reçoit sur son entrée 2 la sortie 3 du précédent circuit ET.Il alimente par sa sortie 3 l'entrée 1 d'un autre circuit ET 2.107, 2.108 ou 2.109 conditionné sur son entrée 2 par le signal de commande de verrouillage AV. La sortie 3 de ces derniers circuits alimente l'entrée 1 du circuit OU précédent. Un second circuit OU- coté 2.110, 2.111 ou 2.112 est monté en parallèle sur le premier; leurs entrées homologues 1 ou 2 sont reliées entre elles. Ainsi l'entrée 1 du circuit 2.110 est connectée à l'entrée 1 du circuit 2.104 et ainsi de suite. On assure ainsi au circuit de verrouillage constitué par des outils tels que le circuit OU 2.104 et le circuit ET 2.107 la rapidité maximale, les charges étant reportées sur l'outil OU en parallèle tel que 2.110.The address register transforms the address signals ADz,
ADr or ADr + p appearing on the interface as selection signals for the memory zones. to do this, it performs two main functions: a storage function executed in an original lock system and a multiplexing function between the effective addresses and the refresh addresses noted ARr from the Refresh Address Counter (3.4). The Address Register operates under the control of the Assignment Control Generator (1.8) from which it receives the control signals AX, k, BRZO,
BRZ1 and BAC. The selection signals intended for the memory zones (4.2) are denoted ArZO or ArZl according to their allocation zones, zone 0 or zone 1. The signal Az and its complemented value Az feeds for their part, the Distributor of
Command for the Memory Zones (4.1), the Generator
Hidden Refresh (3.2) and the Recorder
Hidden Refresh (3.3). The address index z is a particular value of the rank of the binary address digits the choice of which will be specified below. The addresses of index r or r + p correspond to the binary address digits to be multiplexed together to enter successively during the same cycle in the "MOS" memory cells. These same binary digits are also to be multiplexed with the refresh addresses
The number of binary digits represented by the index r or the index r + p depends on the type of "MOS" cells and in fact on its capacity. As an indication, a "MOS" cell of 16K binary digits will use 7 addresses of indices r and 7 addresses r + p, i.e. 14 binary digits in total. There will be as many storage cells of which only two are shown in FIG. 14, one for the index r and one for the index r + p. These memory cells of the address register as well as that which stores the address of index z are all presented in the same way. An AND circuit, rated according to case 2.101, 2.102, or 2.103 conditions the address entering at 1 coming from the interface by the cable signal at 2 ensuring the AX transfer command. An OR circuit 2.104, 2.105 or 2.106 receives on its input 2 the output 3 of the previous AND circuit. It feeds by its output 3 the input 1 of another AND circuit 2.107, 2.108 or 2.109 conditioned on its input 2 by the signal AV lock control button. The output 3 of these latter circuits feeds the input 1 of the preceding OR circuit. A second OU-rated circuit 2.110, 2.111 or 2.112 is mounted in parallel on the first; their peer inputs 1 or 2 are linked together. Thus input 1 of circuit 2.110 is connected to input 1 of circuit 2.104 and so on. The locking circuit constituted by tools such as the OR circuit 2.104 and the AND circuit 2.107 is thus ensured the maximum speed, the charges being transferred to the OR tool in parallel such as 2.110.

La sortie 3 de l'outil OU logique 2.110 délivre directement le signal Az et alimente sur l'entrez 1 l'inverseur 2.113 qui produit sur sa sortie 2 le signal complémenté Az.The output 3 of the logic OR tool 2.110 directly delivers the signal Az and feeds on the input 1 the inverter 2.113 which produces on its output 2 the complemented signal Az.

La sortie 3 des circuits OU 2.111 et 2.112 attaque respectivement d'une part 1 t entrée 1 des multiplexeurs quatre voies 2.114 et 2.115 et d'autre part, l'entrée 2 de ces mêmes multiplexeurs. Les entrées 3 et 4 de ces multiplexeurs reçoivent les signaux ARr d'Adresse de
Rafraîchissement. Les entrées 1, 2, 3 et 4 des multiplexeurs sont des entrées de données. L'entrée de commande 5 (cotée
CO) reçoit respectivement les signaux BRZO et BRZ1, BRZO sur l'outil 2.114 affecté de la zone O et BRZ1 sur l'outil 2.115 propre à la zone 1. La commande (cotee CO) BRZ0 ou BRZ1 fait commuter l'ensemble des entrées de données (1 et 2) sur l'ensemble des entrées de données (3 et 4) recevant toutes les deux l'adresse de rafraîchissement ARr.La sortie 7 des multiplexeurs 2.114 et 2.115 délivre respectivement les signaux ArZ0 et ArZl correspondant aux zones ZO et Z1 dans lesquelles ils opèrent. L'entrée de commande 6 (cotée Cl) des deux multiplexeurs 2.114 et 2.115 est affectée au signal commun BAC qui fait commuter les entrées de données 1 sur les entrées de données 2 de ces multiplexeurs.The output 3 of the OR circuits 2.111 and 2.112 respectively attacks on the one hand 1 t input 1 of the four-way multiplexers 2.114 and 2.115 and on the other hand, the input 2 of these same multiplexers. Inputs 3 and 4 of these multiplexers receive the ARr Address signals from
Refreshment. Inputs 1, 2, 3 and 4 of the multiplexers are data inputs. Command input 5 (listed
CO) receives respectively the signals BRZO and BRZ1, BRZO on the tool 2.114 assigned to zone O and BRZ1 on the tool 2.115 specific to zone 1. The command (marked CO) BRZ0 or BRZ1 switches all the inputs data (1 and 2) on all the data inputs (3 and 4) both receiving the refresh address ARr. The output 7 of the multiplexers 2.114 and 2.115 respectively deliver the signals ArZ0 and ArZl corresponding to the zones ZO and Z1 in which they operate. The control input 6 (rated C1) of the two multiplexers 2.114 and 2.115 is assigned to the common signal BAC which switches the data inputs 1 to the data inputs 2 of these multiplexers.

La figure 15 donne une représentation du Registre de
Fonction. Le registre de fonction emmagasine les signaux d'ordre d'écriture (DE) et de lecture (DL) présentés par l'interface. Pour cela, il met en oeuvre des verrous de même type que ceux du registre d'adresses. Les verrous du registre de fonction opèrent sous le contrôle des signaux de commande FX et FV issus du générateur de commande d'assignation (1.8). A partir des valeurs emmagasinées le registre de fonction engendre en outre les signaux de condition CYE, CYI, CYL qui sont utilisés dans divers sousorganes du Régulateur de Commmande du banc de mémoire.Figure 15 shows a representation of the
Function. The function register stores the write (DE) and read (DL) order signals presented by the interface. For this, it implements locks of the same type as those of the address register. The function register locks operate under the control of the FX and FV control signals from the assignment control generator (1.8). From the stored values, the function register also generates the condition signals CYE, CYI, CYL which are used in various sub-organs of the memory bank Control Regulator.

Les signaux d'ordre d'ecriture (DE) et de lecture (DL) issus de l'interface accèdent respectivement sur l'entrée 1 des circuits logiques ET 2.201 et 2.202. Ces deux circuits sont conditionnés sur leur entrée 2 par le signal de commande de transfert FX. La sortie 3 de ces mêmes circuits alimente respectivement l'entrée 2 des portes logiques OU 2.203 et 2.204. Ces dernières retransmettent, depuis leur sortie 3, la valeur reçue, sur l'entrée 1 des portes logiques ET respectives 2.205 et 2.206. Ces portes logiques ET sont elles-mêmes conditionnées sur leur entrée 2 par le signal de commande de verrouillage FV. Leur sortie 3 est raccordée en bouclage de retour sur l'entrée 1 des portes logiques OU précédentes respectivement, 2.203 et 2.204. Simultanément, les circuits logiques OU 2.207 et 2.208 ainsi que les outils logiques OU inverseur 2.209 et 2.210 sont montés en parallèle respectivement sur les portes logiques OU 2.203 et 2.204. Ainsi, les entrées 1 des trois circuits 2.203, 2.207 et 2.209 sont raccordées entre elles et il en est de même des entrées 2. La même disposition existe pour les trois circuits 2.204, 2.208 et 2.210. Cela permet de ne pas charger les dispositifs de verrouillage constitues des outils 2.203 et 2.205 ou des outils 2.204 et 2.206, leur assurant ainsi une vitesse maximale de commutation.The write order (DE) and read (DL) signals from the interface access input 1 of the logic circuits ET 2.201 and 2.202 respectively. These two circuits are conditioned on their input 2 by the transfer control signal FX. The output 3 of these same circuits feeds respectively the input 2 of the OR logic gates 2.203 and 2.204. These latter retransmit, from their output 3, the value received, on input 1 of the respective AND logic gates 2.205 and 2.206. These AND logic gates are themselves conditioned on their input 2 by the locking control signal FV. Their output 3 is connected in feedback loop to the input 1 of the preceding OR logic gates, 2.203 and 2.204 respectively. Simultaneously, the OR 2.207 and 2.208 logic circuits as well as the 2.209 and 2.210 OR OR logic tools are mounted in parallel on the OR 2.203 and 2.204 logic gates respectively. Thus, inputs 1 of the three circuits 2.203, 2.207 and 2.209 are connected together and the same is true of inputs 2. The same arrangement exists for the three circuits 2.204, 2.208 and 2.210. This makes it possible not to load the locking devices constituted by tools 2.203 and 2.205 or tools 2.204 and 2.206, thus ensuring them a maximum switching speed.

Les circuits logiques ET 2.211, 2.212 et 2.213 engendrant les signaux de condition sont alors câblés sur ces outils en parallèle. La porte logique ET 2.211 reçoit sur son entrée 1 l'ordre enregistré d'écriture issu de la sortie 3 du circuit
OU 2.207 et sur son entrée 2 la valeur complémentée de l'ordre enregistré de lecture provenant de la sortie 3 du circuit OU inverseur 2.210. Elle produit sur sa sortie 3 le signal de condition de Cycle d'Ecriture CYE à destination du scripteur (1.4). La porte logique ET 2.212 recueille, sur son entrée 1, la valeur complémentée de l'ordre enregistre d'écriture fournie par la sortie 3 du circuit OU inverseur 2.209 ainsi que, sur son entrée 2, la valeur complémentée de l'ordre enregistré de lecture produit par la sortie 3 du circuit OU inverseur 2.210.Elle engendre sur sa sortie 3 le signal de condition de Cycle Indéfini CYI envoyé au scripteur (1.4) et au Régulateur d'Ecriture (1.5). Enfin, la porte logique ET 2.213 réalise l'intersection des signaux enregistrés de lecture et de non-écriture (valeur complémentée de celle d'écriture) issus de la sortie 3 respectivement du circuit OU logique 2.208 et du circuit OU logique inverseur 2.209. Elle reçoit ces signaux respectivement sur ses entrées 1 et 2. Elle délivre ainsi le signal de condition de Cycle de Lecture CYL à l'usage de
Terminateur de Cycle (1.7).The logic circuits ET 2.211, 2.212 and 2.213 generating the condition signals are then wired to these tools in parallel. The logic gate AND 2.211 receives on its input 1 the recorded write order from output 3 of the circuit
OR 2.207 and on its input 2 the value complemented by the recorded order of reading coming from the output 3 of the OR circuit 2.210. On its output 3, it produces the CYE Write Cycle condition signal intended for the writer (1.4). The AND logic gate 2.212 collects, on its input 1, the complemented value of the recorded write order supplied by the output 3 of the inverter OR circuit 2.209 as well as, on its input 2, the complemented value of the recorded order of reading produced by the output 3 of the OR switch 2.210. It generates on its output 3 the indefinite cycle condition signal CYI sent to the writer (1.4) and to the Write regulator (1.5). Finally, the AND logic gate 2.213 performs the intersection of the recorded read and non-write signals (value supplemented by that of write) coming from the output 3 respectively of the logic OR circuit 2.208 and of the logic OR inverter circuit 2.209. It receives these signals on its inputs 1 and 2 respectively. It thus delivers the CYL Read Cycle condition signal for use by
Cycle terminator (1.7).

La figure 16 représente l'Excitateur de Rafraîchissement de la figure 4. I1 comprend un générateur d'horloge composé des monostables 3.101 et 3.102 montés en multivibrateur et dont les durées de basculement sont rég'ables en fonction des deux constantes de temps R1 C1 et R2 C2 insérées dans chacun des circuits des deux monostables. Le monostable 3.101 délivre le signal D1 à l'entrée 3 du basculeur 3.106.Ce signal D1 est mémorisé par le basculeur 3.106 à l'arrivée sur son entrée 4 du signal délivré par la sortie 4 de la porte ET 3.103 qui reçoit, sur son entrée 1 le signal SALTZ émis par la sortie 5 de la porte OU 1.702 du terminateur de cycle, sur son entrée 2, le signal RME émis par la sortie 2 de l'inverseur 3.104 dont l'entrée 1 reçoit le signal RME émis par la sortie 3 de la porte ET 3.312 de la figure 18 signifiant qu'un rafraîchissement masqué a été exécuté, sur son entrée 3 le signal émis par la sortie 6 du basculeur 3.107. Le basculeur 3.107 est relié par son entrée 3 à la sortie 5 du basculeur 3.106, il recopie sur sa sortie 5 l'état du basculeur 3.106 lorsque le signal émis par la sortie de la porte ET 3.103 est transmis sur son entrée 4 au travers de la ligne à retard réglable 3.108.La sortie 5 du basculeur 3.107 délivre le signal ARM d'autorisation de rafraîchissement masqué vers l'entrée 1 de la porte ET 3.201 du générateur de rafraîchissement masqué et vers entrée 2 de la porte ET 3.301. Les entrées 2 des basculeurs 3.106 et 3.107 sont remises à zéro par la sortie 4 de la porte OUinverseur 3.109 qui reçoit, sur son entrée 1 le signal FRM de fin de rafraîchissement masqué émis par la sortie 4 de la porte ET 3.309 de l'enregistreur de rafraîchissement masqué, sur son entrée 2 le signal FRA de fin de rafraîchissement apparent émis par la sortie 2 de l'inverseur 1.209 du générateur de rafraîchissement apparent et sur son entrée 3 le signal Z d'initialisation générale. Le signal D1 est émis par la sortie 4 du monostable 3.101 vers l'entrée d'horloge 4 du basculeur 3.112 dont l'entrée 3 est placée au potentiel de la masse.FIG. 16 represents the Refreshment Exciter of FIG. 4. I1 comprises a clock generator composed of the monostables 3.101 and 3.102 mounted in multivibrator and the switching times of which are adjustable as a function of the two time constants R1 C1 and R2 C2 inserted in each of the circuits of the two monostables. The monostable 3.101 delivers the signal D1 to the input 3 of the rocker 3.106. This signal D1 is memorized by the rocker 3.106 at the arrival on its input 4 of the signal delivered by the output 4 of the AND gate 3.103 which receives, on its input 1 the signal SALTZ emitted by output 5 of gate OR 1.702 of the cycle terminator, on its input 2, the RME signal emitted by output 2 of the inverter 3.104 whose input 1 receives the RME signal emitted by the output 3 of the AND gate 3.312 of FIG. 18 signifying that a masked refresh has been executed, on its input 3 the signal emitted by the output 6 of the rocker 3.107. The rocker 3.107 is connected by its input 3 to the output 5 of the rocker 3.106, it copies on its output 5 the state of the rocker 3.106 when the signal emitted by the output of the AND gate 3.103 is transmitted on its input 4 through the adjustable delay line 3.108. The output 5 of the rocker 3.107 delivers the ARM signal for the authorization of masked refreshment to input 1 of the AND gate 3.201 of the masked refresh generator and to input 2 of the AND gate 3.301. The inputs 2 of the rockers 3.106 and 3.107 are reset to zero by output 4 of the gate OR inverter 3.109 which receives, on its input 1 the FRM signal for the end of masked refresh issued by output 4 of the gate AND 3.309 of the recorder of masked refreshment, on its input 2 the signal FRA of end of apparent refreshment emitted by the output 2 of the inverter 1.209 of the apparent refreshment generator and on its input 3 the signal Z of general initialization. The signal D1 is emitted by the output 4 of the monostable 3.101 towards the clock input 4 of the rocker 3.112 whose input 3 is placed at ground potential.

La sortie 6 du basculeur 3.112 est reliée d'une part à l'entrée 1 de la ligne à retard réglable 3.113 et à l'entrée d'horloge 4 du basculeur 3.110. La ligne à retard 3.113 retransmet un instant plus tard, sur sa sortie 2 le signal qu'elle a reçue sur son entrée 1, vers l'entrée 1 de
L'inverseur 3.114 dont la sortie 2 est reliée à l'entrée inverseuse 1 du basculeur 3.112. Ainsi le basculeur 3.112 est remis à zéro à l'arrivée du signal D1 et repasse dans l'état 1 logique lorsque L'état pris par la sortie 6 du basculeur 3.112 a été recupéré sur la sortie 2 de la ligne à retard 3.113.Cet état est aussi transmis un instant plus tard par la sortie 3 de la ligne à retard vers leentrée d'horloge 4 du basculeur 3.111 et un autre instant plus tard par la sortie 4 de la ligne à retard 3.113 vers entrée 2 de la porte ET 3.116. Le signal RME de rafraîchissement masqué exécute applique à l'entrée 3 du basculeur 3.110 est ainsi successivement transmis sur les sorties 5 des basculeurs 3.110 et 3.111 montés en cascade. La sortie 5 du basculeur 3.111 est reliée a l'entrée 1 de la porte ET 3.116 qui émet ainsi sur sa sortie 3 le signal RMEZ de remise à zéro du signal de rafraîchissement masque vers l'entrée 1 de la porte OU 3.307 de l'enregistreur de rafraîchissement masqué.Le signal RMEZ est aussi transmis à l'entrez 2 de la porte OU 3.115 dont l'autre entrée 1 reçoit le signal FRA de fin de rafraîchissement apparent émis par la sortie 2 de l'inverseur 1.209 du générateur de rafraîchissement apparent. La porte OU 3.115 engendre ainsi par sa sortie 3 le signal ARX d'ordre de progression de l'adresse de rafraîchissement lorsque le signal RMEZ est présent ou lorsque le signal FRA est émis par le générateur de rafraîchissement apparent. Le circuit "OU-NON" 3.105 reçoit sur son entrée 1 le signal DRATZ de temps de remise à zéro de rafraîchissement apparent émis par la sortie 3 du circuit
OU 1.205 du générateur de rafraîchissement apparent et sur son entrée 2 le signal Z d'initialisation générale, sa sortie 3 est reliée à l'entrée 1 du basculeur 3.117.The output 6 of the rocker 3.112 is connected on the one hand to the input 1 of the adjustable delay line 3.113 and to the clock input 4 of the rocker 3.110. The delay line 3.113 retransmits an instant later, on its output 2 the signal that it received on its input 1, towards input 1 of
The inverter 3.114 whose output 2 is connected to the inverting input 1 of the rocker 3.112. Thus the rocker 3.112 is reset to zero on the arrival of the signal D1 and returns to logic state 1 when the state taken by the output 6 of the rocker 3.112 has been recovered on the output 2 of the delay line 3.113. state is also transmitted an instant later by the output 3 of the delay line towards the clock input 4 of the rocker 3.111 and another instant later by the output 4 of the delay line 3.113 towards input 2 of the AND gate 3.116 . The masked refresh signal RME executes applies to the input 3 of the rocker 3.110 is thus successively transmitted to the outputs 5 of the rockers 3.110 and 3.111 connected in cascade. The output 5 of the rocker 3.111 is connected to the input 1 of the AND gate 3.116 which thus emits on its output 3 the RMEZ signal to reset the mask refresh signal to input 1 of the OR gate 3.307 of the The RMEZ signal is also transmitted to input 2 of OR gate 3.115, the other input 1 of which receives the FRA signal of the end of apparent refreshment emitted by output 2 of inverter 1.209 of the refresh generator. apparent. The OR gate 3.115 thus generates by its output 3 the signal ARX for the order of progression of the refresh address when the signal RMEZ is present or when the signal FRA is emitted by the apparent refresh generator. The "YES-NO" circuit 3.105 receives on its input 1 the signal DRATZ of apparent refresh reset time emitted by output 3 of the circuit
OR 1.205 of the apparent refresh generator and on its input 2 the general initialization signal Z, its output 3 is connected to input 1 of the rocker 3.117.

La sortie 6 du basculeur 3.111 est reliée à l'entrée d'horloge 4 du basculeur 3.117. Le basculeur 3.117 est relie au potentiel de masse par son entrée 3 et émet sur sa sortie 6 le signal DRA vers l'entrée 1 de la porte ET 1.104 lorsque le basculeur 3.111 prend l'état O sur la sortie directe 5.The output 6 of the rocker 3.111 is connected to the clock input 4 of the rocker 3.117. The rocker 3.117 is connected to the ground potential via its input 3 and emits on its output 6 the signal DRA towards the input 1 of the AND gate 1.104 when the rocker 3.111 takes the state O on the direct output 5.

La figure 17 représente le Générateur de Rafraîchissement
Masqué. I1 comprend un monostable 3.202 déclenché sur son entrée 2 par le signal apparaissant sur la sortie 3 de la porte ET 3.201 qui reçoit sur son entrée 1 le signal ARM d'autorisation de rafraîchissement masqué provenant de la sortie 5 du basculeur 3.107 de l'excitateur de rafraîchissement et sur son entrée 2 le signal S1 de synchronisation. La sortie 4 du monostable 3.202 est appliquée à l'entrée d'horloge 4 du basculeur 3.203 dont l'entrée 3 est reliée au potentiel de masse et dont la sortie 5 se trouve reliée à entrée 1 de la ligne à retard 3.204. La ligne à retard 3.204 est reliée sur sa sortie intermédiaire 2 à l'entrée 1 du basculeur 3.203. Au repos, le basculeur 3.203 est dans l'état 1 logique, il ne prend l'état 0 logique que durant le temps de transmission du front descendant du signal présent sur sa sortie 5 au travers de la ligne à retard 3.204.Figure 17 shows the Refresh Generator
Mask. I1 includes a monostable 3.202 triggered on its input 2 by the signal appearing on the output 3 of the AND gate 3.201 which receives on its input 1 the ARM signal of authorization of refreshed mask coming from the output 5 of the rocker 3.107 of the exciter and on its input 2 the synchronization signal S1. The output 4 of the monostable 3.202 is applied to the clock input 4 of the rocker 3.203 whose input 3 is connected to the ground potential and whose output 5 is connected to input 1 of the delay line 3.204. The delay line 3.204 is connected on its intermediate output 2 to the input 1 of the rocker 3.203. At rest, the rocker 3.203 is in logic state 1, it takes logic state 0 only during the time of transmission of the falling edge of the signal present on its output 5 through the delay line 3.204.

La sortie 6 du basculeur 3.203 est reliée à l'entrée 2 du circuit logique "OU NON" 3.205 qui reçoit sur sa deuxième entrée 1 le signal Z général d'initialisation. La sortie 3 du circuit "OU NON" 3.205 est reliée à l'entrée 1 du basculeur 3.206 qui reçoit sur son entrée d'horloge 4 le signal émis par la sortie 3 de la porte "ET" 3.201. La sortie 6 du basculeur 3.206 est reliee, d'une part à l'entrée 1 de la porte ET 3.207 et d'autre part à entrée 1 de la porte ET 3.208, elle prend l'état 1 logique lorsqu'un signal est transmis par la sortie 3 de la porte ET 3.201.La porte ET 3.207 reçoit sur son entrée 2 le signal
Az permettant de désigner une zone ZO particulière du dispositif de mémorisation et sur son entrée 2 le signal
RMEZO signalant qu'un rafraîchissement masqué n'est pas exécuté dans la zone ZO, elle émet sur sa sortie 4 le signal
RMLZO à destination de la porte OU 4.108 du distributeur de commande pour les zones de mémoire pour lancer un rafraîchissement masqué en zone O. De même, la porte ET 3.208 reçoit sur son entrée 2 le signal Az pour désigner une zone Z1 du dispositif de mémorisation et sur son entrée 3 le signal RMEZ1 signalant qu'un rafraîchissement masqué n'est pas exécuté en zone 1, elle émet sur sa sortie 4 le signal
RMLZ1 à destination de l'entrée 2 du circuit OU 4.109 du distributeur de commande pour les zones de mémoire pour lancer un rafraîchissement masqué dans la zone 1.The output 6 of the rocker 3.203 is connected to the input 2 of the logic circuit "OR NOT" 3.205 which receives on its second input 1 the general signal Z of initialization. The output 3 of the "OR NOT" circuit 3.205 is connected to the input 1 of the rocker 3.206 which receives on its clock input 4 the signal emitted by the output 3 of the "AND" gate 3.201. The output 6 of the rocker 3.206 is connected, on the one hand to the input 1 of the AND gate 3.207 and on the other hand to input 1 of the AND gate 3.208, it takes the logic state 1 when a signal is transmitted via output 3 of AND gate 3.201. AND gate 3.207 receives on its input 2 the signal
Az allowing to designate a particular zone ZO of the storage device and on its input 2 the signal
RMEZO signaling that a masked refresh is not executed in zone ZO, it emits on its output 4 the signal
RMLZO bound for OR gate 4.108 of the control distributor for the memory zones to launch a masked refresh in zone O. Similarly, the AND gate 3.208 receives on its input 2 the signal Az to designate a zone Z1 of the storage device and on its input 3 the signal RMEZ1 signaling that a masked refresh is not executed in zone 1, it emits on its output 4 the signal
RMLZ1 to input 2 of circuit OR 4.109 of the control distributor for the memory zones to start a masked refresh in zone 1.

La figure 18 représente l'Enregistreur de Rafraîchissement
Masqué qui a pour but de contrôler l'exécution des cycles de rafraîchissement masqué dans le sous-ensemble de mémorisation. il se compose principalement des basculeurs 3.305 -3.306 et de la ligne à retard 3.308.Figure 18 shows the Refresh Recorder
Hidden which aims to control the execution of the masked refresh cycles in the memory subset. it mainly consists of rockers 3.305 -3.306 and the delay line 3.308.

Les entrées d'horloge 4 des basculeurs 3.305 et 3.306 reçoivent le signal T1 émis par la ligne à retard 1.705 du terminateur de cycle. Ce signal T1 est également transmis à l'entrée 1 de la ligne a retard 3.308 dont la sortie 2 est reliée à l'entrée 1 de la porte ET 3.309. L'entrée 3 du basculeur 3.305 est reliée à la sortie 3 du circuit OU 3.303 dont l'entrée 1 est reliée à la sortie 3 de la porte ET 3.301 et l'entrée 2 à la sortie 5 du basculeur 3.305. La porte ET 3.301 reçoit, sur son entrée 2 le signal ARM d'autorisation de rafraîchissement masqué émis par la sortie 5 du basculeur 3.107 de ltex-itateur ~^ ##### ##### eie--t -t sur son entrée 1 le signal Az permettant l'acressage la zone 1 de l'ensemble de mémorisation.De même l'entrée j du basculeur 3.306 est reliée à la sortie 3 du circuit 3.304 qui reçoit sur son entrée 1 le signal mis par - sortie 3 de la porte ET 3.302 et sur son entrée 2 le signa' émis par la sortie 5 du basculeur 3.306.La porte ET 3.302 reçoit sur son entrée 1 le signal Az permettant L'adressage du 4 zone 0 de l'ensemble de mémorisation e-t sur son entrée 2 le signal ARM d'autorisation de rafraîchissement tasclue. Les entrées 2 des basculeurs 3.305 et 3.306 sont commandées par la sortie 4 de la porte OU inverseur 3.307 qui reçoit, sur son entrée 1 le signal RMEZ de remise à zerc :: signal de rafraîchissement masqué exécuté émis par la sortie 3 de la porte ET 3.116 de l'excitateur de rafraîchissement , sur son entrée 2 le signal FRA de fin de rafraîchissement avoir t émis par la sortie 2 de l'inverseur 1.209 du générateur Se rafraîchissement apparent et sur son entrée 3 le signal d'initialisation général. La porte ET 3.309 est cellée reliée son entrée 3 à la sortie 5 du basculeur 3.305 et àr son entrée 2 à la sortie 5 du basculeur 3.306, elle délivre sur sa sortie 4 le signal FRM de fin de rafraRchissemen: masqué à destination de l'entrée 1 de la porte "OUI-NON" 3.109 de l'excitateur de rafraîchissement.La porte ET 3312 -st reliée par son entrée 1 à la sortie 5 du basculeur 3.306 par son entrée 2 à la sortie 5 du basculeur 3.305, elle transmet sur sa sortie 3 le signal RME de rafraîchissement masqué exécuté à l'entrée de l'excitateur de rafraîchissement. Les états des sorties 5 des basculeurs 3.305 et 3.306 sont inversés au travers des inverseur 3.10 et 3.311 qui transmettent respectivement le signal RMEZO vers l'entrée 2 de la porte ET 1.211 et le signal EZl vers l'entrée 2 de la porte ET 1.212 du générateur de rafraîchissement apparent. The clock inputs 4 of the rockers 3.305 and 3.306 receive the signal T1 emitted by the delay line 1.705 of the cycle terminator. This signal T1 is also transmitted to input 1 of the delay line 3.308, the output 2 of which is connected to input 1 of the AND gate 3.309. The input 3 of the rocker 3.305 is connected to the output 3 of the OR circuit 3.303 whose input 1 is connected to the output 3 of the AND gate 3.301 and the input 2 to the output 5 of the rocker 3.305. The AND gate 3.301 receives, on its input 2, the ARM signal for authorization of refreshed masked emitted by output 5 of the rocker 3.107 of the ltex-itator ~ ^ ##### ##### eie - t -t on its input 1 the signal Az allowing the addressing of zone 1 of the storage unit. Similarly the input j of the rocker 3.306 is connected to the output 3 of the circuit 3.304 which receives on its input 1 the signal set by - output 3 of the AND gate 3.302 and on its input 2 the signa 'emitted by the output 5 of the rocker 3.306. The AND gate 3.302 receives on its input 1 the signal Az allowing Addressing of the 4 zone 0 of the storage unit and on its input 2, the ARM signal for authorization of heaped refresh. The inputs 2 of the rockers 3.305 and 3.306 are controlled by the output 4 of the gate OR inverter 3.307 which receives, on its input 1 the signal RMEZ reset to Zerc :: masked refresh signal executed emitted by output 3 of the AND gate 3.116 of the cooling exciter, on its input 2 the signal FRA of end of cooling having been emitted by the output 2 of the inverter 1.209 of the apparent cooling generator and on its input 3 the general initialization signal. The AND gate 3.309 is celled connected its input 3 to the output 5 of the rocker 3.305 and to its input 2 to the output 5 of the rocker 3.306, it delivers on its output 4 the signal FRM of end of refreshment: masked bound for the input 1 of the "YES-NO" door 3.109 of the cooling exciter. The AND gate 3312 -st connected by its input 1 to the output 5 of the rocker 3.306 by its input 2 to the output 5 of the rocker 3.305, it transmits on its output 3 the masked refresh signal RME executed at the input of the refresh exciter. The states of the outputs 5 of the rockers 3.305 and 3.306 are inverted through the inverters 3.10 and 3.311 which respectively transmit the signal RMEZO to input 2 of the AND gate 1.211 and the signal EZl to the input 2 of the AND gate 1.212 of the apparent refresh generator.

La figure 19 représente le Compteur d'Adresse de
Rafraîchissement qui fournit l'adresse de rafraîchissement
AR au registre d'adresse sous contrôle du signal de progression ARX issu de l'excitateur de rafraîchissement. il se compose de deux compteurs 3.401 et 3.402 relies en série.Figure 19 shows the Address Counter of
Refresh which provides the refresh address
AR to the address register under control of the ARX progress signal from the refresh driver. it consists of two counters 3.401 and 3.402 connected in series.

La sortie 6 du compteur 3.401 étant reliée à l'entree 1 du compteur 3.402. Les bits de l'adresse de rafraîchissement AR, à AR2 apparaissent respectivement sur les sorties 3, 4, 5 du compteur 3.402 (poids forts) alors que les bits de raf-raîchissement AR3 à AR6 apparaissent respectivement sur les sorties 2, 3, 4, 5 du compteur 3.401. The output 6 of the counter 3.401 being connected to the input 1 of the counter 3.402. The bits of the refresh address AR, at AR2 appear respectively on the outputs 3, 4, 5 of the counter 3.402 (most significant) while the refresh-refresh bits AR3 to AR6 appear respectively on the outputs 2, 3, 4 , 5 from counter 3.401.

La figure 20 représente le Distributeur de Commandes pour les Zones de Mémoire. I1 est constitue principalement des circuits OU 4.108 et 4.109 ainsi que des circuits ET 4.106, 4.107, 4.103 et 4.104.Figure 20 shows the Command Distributor for Memory Zones. I1 is mainly made up of OR circuits 4.108 and 4.109 as well as AND circuits 4.106, 4.107, 4.103 and 4.104.

L'entrée 1 du circuit OU 4.108 est reliée à la sortie 3 de la porte ET 4.105 qui reçoit sur son entree 1 le signal SAL de sélection d'adresse ligne en provenance de la sortie 5 du basculeur 1.302 de l'excitateur de mémoire et sur son entrée 2 le signal provenant de l'inverseur 4.101 dont l'entrez est excitée par le signal Az de sélection de la zone 1 de la mémoire. L'entrée 2 du circuit OU 4.108 reçoit le signal
RMLZO émis par la sortie 4 de la porte ET 3.207 du générateur de rafraîchissement masqué. L'entrée 3 de la porte OU 4.108 reçoit le signal RALZO provenant du générateur de rafraîchissement apparent et signifiant qu'un rafraîchissement apparent a été lancé en zone 0. La sortie 4 de la porte OU 4.108 délivre le signal CALZO à destination du sous-ensemble des zones de mémoire pour commander l'adresse ligne en zone O. Le circuit OU 4.109 est relié par son entrée 1 à la sortie 3 de la porte ET 4.102. Celle-ci reçoit le signal SAL sur son entrée 1 et le signal Az sur son entrée 2. L'entrée 2 du circuit 4.109 reçoit le signal
RMLZ1 de rafraîchissement masqué lancé en zone 1 de la mémoire provenant du générateur de rafraîchissement.The input 1 of the OR circuit 4.108 is connected to the output 3 of the AND gate 4.105 which receives on its input 1 the signal SAL of line address selection coming from the output 5 of the rocker 1.302 of the memory exciter and on its input 2 the signal from the inverter 4.101 whose input is excited by the signal Az for selecting zone 1 of the memory. Input 2 of circuit OR 4.108 receives the signal
RMLZO emitted by output 4 of gate ET 3.207 of the masked refresh generator. Input 3 of OR gate 4.108 receives the RALZO signal from the apparent refresh generator and signifying that an apparent refresh has been started in zone 0. Output 4 of OR gate 4.108 delivers the CALZO signal to the sub- set of memory zones for controlling the line address in zone O. The OR circuit 4.109 is connected by its input 1 to output 3 of the AND gate 4.102. This receives the SAL signal on its input 1 and the Az signal on its input 2. Input 2 of circuit 4.109 receives the signal
RMLZ1 of masked refresh launched in zone 1 of the memory coming from the refresh generator.

L'entrée 3 du circuit 4.109 reçoit le signal RALZ1 de rafraîchissement apparent lancé en zone 1 de la mémoire et provenant du générateur de rafraîchissement apparent. Le circuit OU 4.109 délivre sur sa sortie 4 le signal CALZ1 de commande de sélection de l'adresse ligne de la zone 1 de la mémoire, ce signal est transmis au sous-ensemble de mémorisation.The input 3 of circuit 4.109 receives the signal RALZ1 of apparent refreshment launched in zone 1 of the memory and coming from the apparent refreshment generator. The OR circuit 4.109 delivers on its output 4 the signal CALZ1 for command to select the line address of zone 1 of the memory, this signal is transmitted to the storage sub-assembly.

La porte ET 4.106 reçoit sur son entrée 1 le signal SAC de sélection d'adresse colonne émis par la sortie 5 du basculeur 1.306 de l'excitateur de mémoire et sur son entrée 2 le signal émis par l'inverseur 4.101 transmettant le signal Az. La sortie 3 de la porte ET 4.106 transmet alors le signal CACZO de commande de sélection d'adresse colonne de zone O au sous-ensemble des zones de mémoire. La porte ET 4.107 reçoit, sur son entrée 1 le signal de commande d'écriture transmis par la sortie 5 du basculeur 1.414 et sur son entrée 2 le signal Az. La sortie 3 de la porte ET 4.107 transmet la commande d'écriture en zone O CECZO au sous-ensemble des zones de mémoire. La porte ET 4.103 est alimentée par le signal SAC sur son entrée 1 et par l'adresse Az sur son entree 2.La sortie 3 de la porte ET 4.103 transmet le signal CACZ1 de commande de la selection d'adresse colonne en zone 1 au sous-ensemble des zones de mémoire. La porte ET 4.104 reçoit sur son entrée 1 le signal
DEC et sur son entrée 2 le signal Az, elle transmet sur sa sortie 3 le signal CECZ1 de commande d'ecriture en zone 1 au sous-ensemble de memoire.The AND gate 4.106 receives on its input 1 the signal SAC for column address selection emitted by the output 5 of the rocker 1.306 of the memory exciter and on its input 2 the signal emitted by the inverter 4.101 transmitting the signal Az. The output 3 of the AND gate 4.106 then transmits the signal CACZO of command for selecting the address of column of zone O to the subset of the memory zones. The AND gate 4.107 receives, on its input 1 the write command signal transmitted by the output 5 of the rocker 1.414 and on its input 2 the signal Az. The output 3 of the AND gate 4.107 transmits the write command in zone O CECZO to the subset of the memory zones. The AND gate 4.103 is supplied by the signal SAC on its input 1 and by the address Az on its input 2. The output 3 of the AND gate 4.103 transmits the signal CACZ1 for controlling the column address selection in zone 1 to subset of memory areas. The AND gate 4.104 receives on its input 1 the signal
DEC and on its input 2 the signal Az, it transmits on its output 3 the signal CECZ1 of write command in zone 1 to the memory subset.

La figure 21 représente le Sous-Ensemble des Zones de
Mémoire. I1 est composé des blocs de mémorisation 4.210 et 4.211 représentant respectivement les zones Zo et Z1. Le bloc 4.210 reçoit sur son entrée 1 -un bit de donnée transmis par la sortie 2 de l'inverseur 4.201 et sur ses entrées 2 à 8 les bits d'adresse de la zone 0, ArlZO à Ar7ZO transmis par le registre d'adresse.Figure 21 represents the Subset of the Zones of
Memory. I1 is made up of the memory blocks 4.210 and 4.211 representing the zones Zo and Z1 respectively. Block 4.210 receives on its input 1 - a data bit transmitted by output 2 of the inverter 4.201 and on its inputs 2 to 8 the address bits of zone 0, ArlZO to Ar7ZO transmitted by the address register .

Les entrées 9, 10, 11 sont connectées aux sorties respectives des inverseurs 4.203 à 4.205 transmettant les signaux CALZ0 de commande d'adresse ligne, CACZ0 de commande d'adresse colonne et CECZ0 de commande d'écriture transmis par le distributeur de commande des zones de mémoire. Le bloc 4.211 reçoit également sur son entrée 1 le bit de donnée Dq transmis par la sortie 2 de l'inverseur 4.201 et sur ses entrées 2 à 8 les bits d'adresse de la zone 1,
Arl Zlt à Ar7 Zl transmis par le registre d'adresse.Les entrées 9, 10, 11 sont connectées aux sorties respectives des inverseurs 4.207 à 4.209 transmettant les signaux CALMI de commande d'adresse ligne CACZ1 de commande d'adresse colonne, CECZ1 de commande d'écriture provenant du distributeur de commande des zones de mémoire.Inputs 9, 10, 11 are connected to the respective outputs of inverters 4.203 to 4.205 transmitting signals CALZ0 for line address control, CACZ0 for column address control and CECZ0 for write control transmitted by the zone control distributor of memory. Block 4.211 also receives on its input 1 the data bit Dq transmitted by output 2 of the inverter 4.201 and on its inputs 2 to 8 the address bits of zone 1,
Arl Zlt to Ar7 Zl transmitted by the address register. The inputs 9, 10, 11 are connected to the respective outputs of the inverters 4.207 to 4.209 transmitting the CALMI signals of command of line address CACZ1 of column address command, CECZ1 of write command from the memory zone command distributor.

On notera que plusieurs blocs de mémoire tels que 4.210 et 4.211 sont utilisés en parallèle pour mémoriser d'autres bits d'informations tels que Dq; ces blocs sont commandés et adressés par les mêmes circuits que ceux précédemment décrits.Note that several memory blocks such as 4.210 and 4.211 are used in parallel to store other bits of information such as Dq; these blocks are controlled and addressed by the same circuits as those previously described.

Le fonctionnement du masqueur de rafraîchissement en liaison avec les organes du banc de mémoire qui viennent d'être décrits est illustré par les figures 22 et 23.The operation of the refresh mask in connection with the members of the memory bank which have just been described is illustrated by FIGS. 22 and 23.

La figure 22 présente la séquence d'une exécution effective de Rafraîchissement Masqué. Il s'agit d'un diagramme de temps qui montre comment s'échelonnent les différents signaux et évènements mis en jeu par le mécanisme de l'invention. Ce diagramme représente les phénomènes qui apparaissent au cours d'une "période de rafraîchissement".Figure 22 shows the sequence of an effective execution of Hidden Refresh. It is a time diagram which shows how the various signals and events brought into play by the mechanism of the invention are staggered. This diagram represents the phenomena which appear during a "refresh period".

Pour être précis, une "période de rafraîchissement" est l'intervalle de temps pendant lequel l'ensemble des cellules de memorisation appartenant à une même ligne de boitier doivent être rafraîchis. A titre indicatif, rappelons que cette periode de rafraîchissement est de 15,625 microsecondes pour le boitier 16K. L'ensemble des graphes marques @ et @ des figures 22 et 23 jointes en annexe represente cette période de rafraîchissement. Cette période est divisee en deux intervalles de temps inegaux. Le premier intervalle symbolise par le graphe noté 0 représente par exemple une durée de 13, 425 microsecondes dans le cas du boitier 16K et le second intervalle correspondant au graphe marqué @ est calibré alors dans ce cas 2,2 microsecondes.To be precise, a "refresh period" is the time interval during which all of the memory cells belonging to the same line of the unit must be refreshed. As an indication, remember that this refresh period is 15.625 microseconds for the 16K case. All of the graphs marked @ and @ in FIGS. 22 and 23 attached in the appendix represent this refresh period. This period is divided into two unequal time intervals. The first interval symbolized by the graph noted 0 represents for example a duration of 13, 425 microseconds in the case of the 16K case and the second interval corresponding to the graph marked @ is calibrated then in this case 2.2 microseconds.

Les durées respectives de ces intervalles de temps @ et sont déterminées en attribuant à l'intervalle @ une dure suffisante pour que puisse s'exécuter éventuellement un cycle de rafraîchissement apparent dans le banc de mémoire la valeur de l'intervalle de temps noté @ est alors obtenue par soustraction de la durée de l'intervalle @ du temps total de la période de rafraîchissement imposée par la technologie. L'intervalle de temps marqué 1 constitue la période pendant laquelle est mis en oeuvre le mécanisme de
Rafraîchissement Masqué.The respective durations of these time intervals @ and are determined by assigning to the interval @ a sufficient duration so that an apparent refresh cycle in the memory bank can possibly be executed, the value of the time interval noted @ is then obtained by subtracting the duration of the interval @ from the total time of the refresh period imposed by the technology. The time interval marked 1 constitutes the period during which the
Masked refreshment.

Le graphe côté @ représente le cycle d'armement du mécanisme de rafraîchissement masqué. I1 s'agit d'un cycle utile, c'est-à-dire d'un cycle exécuté à l'initiative d'un processeur - utilisateur. En fin de ce cycle utile, à l'instant marqué Q sur la figure 22, un signal d'échantillonnage issu de l'organe de commande du banc de mémoire s'assure que l'horloge de rafraîchissement indique bien une époque de l'intervalle de temps @ pendant lequel le mécanisme de rafraîchissement masqué peut être mis en oeuvre.Après synchronisation, car les cycles utiles et 11 horloge de rafraîchissement fonctionnent en asynchronisme total, le résultat positif de cet examen est matérialisé par la mise au travail du signal d'Autorisation de
Rafraîchissement Masqué : ARM.The side graph @ represents the arming cycle of the masked refresh mechanism. It is a useful cycle, that is to say a cycle executed on the initiative of a processor - user. At the end of this useful cycle, at the instant marked Q in FIG. 22, a sampling signal from the control unit of the memory bank ensures that the refresh clock indeed indicates an epoch of the time interval @ during which the masked refresh mechanism can be implemented. After synchronization, because the useful cycles and 11 refresh clock operate in total asynchronism, the positive result of this examination is materialized by the working of the signal d 'Authorization to
Masked Refresh: ARM.

L'adresse notée Az prend successivement les valeurs logiques "un" ou "zéro" au gré du processeur - utilisateur qui la commande. Par hypothèse, elle présente ici la valeur logique "un" à l'instant @ situé au début d'un second cycle utile symbolisé par le graphe marque @ Pendant ce cycle utile repéré par le graphe l'etat de travail du signal d'Autorisation de Rafraîchissement Masqué ARM provoque alors l'exécution simultanée d'une opération de rafraîchisseinent. The address denoted Az successively takes the logical values "one" or "zero" at the discretion of the processor - user who controls it. By hypothesis, it presents here the logical value "one" at the instant @ located at the beginning of a second useful cycle symbolized by the marked graph @ During this useful cycle identified by the graph the working state of the Authorization signal ARM Hidden Refresh then causes a simultaneous refresh operation to be executed.

En effet, alors que le cycle utile opère dans la zone de mémoire Z1 sélectionnée par la valeur logique " un s' de l'adresse Az, en même temps, le Générateur de
Rafraîchissement Masqué déclenche une action de rafraîchissement masqué dans la zone de mémoire ZO désignée par la valeur logique complementee, c'est-a-dire "zéro" de l'adresse Az. Une moitié de l'espace de mémoire est par suite rafraîchie pendant un cycle utile, donc sans aucun prélèvement de temps d'occupation parasite d'occupation du banc par un cycle isolé de rafraîchissement. En fin du cycle utile marqué à l'instant @ les états logiques vrais du signal ARM et de l'adresse Az entrainent, sur action d'un signal de commande du banc de mémoire, la mise au travail du signal de Rafraîchissement Masqué Exécuté en Zone Zéro
RMEZO.Indeed, while the useful cycle operates in the memory area Z1 selected by the logical value "one s' of the address Az, at the same time, the Generator of
Hidden refresh triggers a masked refresh action in the memory zone ZO designated by the logical value complemented, that is to say "zero" of the address Az. Half of the memory space is consequently refreshed during a useful cycle, therefore without any parasitic occupation time sampling of occupation of the bank by an isolated refresh cycle. At the end of the useful cycle marked at the instant @ the true logical states of the ARM signal and of the address Az cause, on the action of a control signal from the memory bank, the putting to work of the masked refresh signal Executed in Zone Zero
RMEZO.

De la même manière, plus tard, à l'instant 2 , s'exécute un troisième cycle utile correspondant au graphe référencé 3. In the same way, later, at time 2, a third useful cycle is executed corresponding to the graph referenced 3.

Ce cycle utile étiquetté 0 assure cette fois le rafraîchissement masqué de la zone 1 suivant le même mécanisme que précédemment étant donné que l'adresse Az est cette fois à la valeur logique "zéro", ce qui implique que le cycle utile s'effectue en zone 8 et que la zone 1 est disponible pour accepter un rafraîchissement masqué. En fin de cycle, à l'instant le , le banc de mémoire commande la mise au travail du signal de Rafraîchissement Masqué Exécuté en Zone Un : RMEZ1. L'ensemble du banc de mémoire est alors entièrement rafraîchi au niveau d'une ligne de boitier.This useful cycle, labeled 0, ensures this time the masked refreshment of the zone 1 according to the same mechanism as above since the address Az is this time at the logical value "zero", which implies that the useful cycle is carried out in zone 8 and that zone 1 is available to accept a masked refresh. At the end of the cycle, at instant le, the memory bank commands the putting to work of the Masked Refresh signal Executed in Zone One: RMEZ1. The entire memory bank is then completely refreshed at the level of a box line.

L'intersection logique (ou fonction ET logique) -des deux signaux RMEZ et RMEZ1 alors mis l'un et l'autre à la valeur logique vraie provoque la montée à la valeur "un" du signal de Rafraîchissement Masqué Exécuté RME qui apparait ainsi à l'instant 3 Après un retard calibré, le signal du banc de mémoire qui commande la mise au travail des signaux RMEZç ou
RMEZ1 déclenche aussi l'impulsion de Fin de Rafraîchissement
Masqué FRM lorsque les signaux RMEZO et RMEZ1 sont tous les deux-au travail. C'est ce qui se produit dans le cas de la figure 22 à l'instant @ Cette impulsion de Fin de
Rafraîchissement Masqué FRM provoque alors la remise à zéro du signal d'Autorisation de Rafraîchissement Masqué ARM.The logical intersection (or logical AND function) of the two signals RMEZ and RMEZ1, then set both to the true logical value causes the rise to the value "one" of the Masked Refresh Executed RME signal which thus appears at instant 3 After a calibrated delay, the signal from the memory bank which controls the putting into work of the RMEZç signals or
RMEZ1 also triggers the End of Refresh pulse
Hidden FRM when the RMEZO and RMEZ1 signals are both at work. It is what occurs in the case of figure 22 at the moment @ This impulse of End of
Hidden Refresh FRM then causes the ARM Hidden Refresh Authorization signal to be reset to zero.

Sur les figures 22 et 23, l'impulsion référencée T matérialise l'instant de séparation entre les deux phases inégales marquées @ et X qui constituent la période de rafraîchissement. Comme on le verra dans la description détaillée, cette impulsion T est obtenue au moyen d'un montage "dérivateur" à partir du front arrière du signal concrétisant la phase 1 de la période de rafraîchissement.In FIGS. 22 and 23, the pulse referenced T materializes the instant of separation between the two unequal phases marked @ and X which constitute the refresh period. As will be seen in the detailed description, this pulse T is obtained by means of a "derivative" arrangement from the trailing edge of the signal embodying phase 1 of the refresh period.

Cette impulsion T teste l'état du signal de Rafraîchissement
Masqué Exécuté RME. Lorsque ce dernier signal RME est au travail, elle produit l'impulsion de Remise a Zéro du
Rafraîchissement Masqué Exécuté : RMEZ. Cette action exige une synchronisation car l'apparition de l'impulsion T est totalement asynchrone par rapport à la creation du signal
RME. Dans le cas présenté ici d'une séquence effective de
Rafraîchissement Masqué, RME est au travail ; l'impulsion T provoque donc l'élaboration d'une impulsion RMEZ à l'instant g, ce qui entraine aussitôt la remise à zéro des signaux RMEZ, RMEZ1 et par suite RME à l'instant h.This pulse T tests the state of the refresh signal
Masked Executed RME. When this last RME signal is at work, it produces the reset to zero pulse of the
Masked Refresh Completed: RMEZ. This action requires synchronization because the appearance of the pulse T is completely asynchronous compared to the creation of the signal.
RME. In the case presented here of an effective sequence of
Refreshing Masked, RME is at work; the pulse T therefore causes the generation of an RMEZ pulse at time g, which immediately causes the signals RMEZ, RMEZ1 and consequently RME to be reset to zero at time h.

Remarquons que l'ordre dans lequel s'effectuent les rafraîchissements masqués des zones 0 et 1 est tout à fait indifférent. Cet ordre dépend de l'enchaînement des états de l'adresse Az. I1 suffit que deux cycles utiles l'un à l'adresse Az = 911 l'autre à l'adresse Az = 1, aient pu se produire au cours de la phase Q de la période de rafraîchissement réservée au Rafraîchissement Masqué.Note that the order in which the masked refreshes of zones 0 and 1 are carried out is completely indifferent. This order depends on the sequence of states of the address Az. It suffices that two useful cycles, one at address Az = 911 and the other at address Az = 1, could have occurred during phase Q of the refresh period reserved for the masked refresh.

Nous venons de voir comment s'execute dans son principe général une séquence effective de Rafraîchissement Masqué.We have just seen how an effective sequence of Masked Refresh is executed in its general principle.

Examinons maintenant à l'aide de la figure 23 le cas ou l'exécution complète du Rafraîchissement Masqué n'a pas pu avoir lieu au cours d'une période de rafraîchissement en raison du taux trop faible des cycles utiles.Let us now examine with the help of figure 23 the case where the complete execution of the Masked Refreshment could not take place during a refreshment period due to the too low rate of the useful cycles.

Comme sur la figure 22, les phases inégales de la période de rafraîchissement sont représentées par les graphes marqués @ etO2. De même, un cycle utile symbolisé par le graphe @ arme à l'instant a le mécanisme de rafraîchissement masque. De la même manière encore, à l'instant @, le graphe noté @ figure un un cycle utile pendant lequel s'exécute le rafraîchissement masqué de Zone 0 puisque l'adresse Az est à la valeur logique "un". Cela conduit à la mise à "un" à l'instant du signal de Rafraîchissement Masqué Exécuté en Zone 81
Par contre, il ne se passe plus rien -car il n'apparait plus de cycle utile-avant 1 'instant D de séparation entre les deux phases inégales et et 9 constituant la période de rafraîchissement. Comme précédemment, cet instant f est matérialisé par l'impulsion T. Mais cette fois-ci, à l'instant , comme le signal de Rafraîchissement Masqué
Exécuté RME est au repos, l'impulsion T declenche après synchronisation le signal de Demande de Rafraîchissement
Apparent DRA. Ce dernier signal met en oeuvre un cycle de rafraîchissement apparent materialise par le graphe note 6 sur la figure 23.A l'instant , un signal de commande suscite par le Generateur de Rafraîchissement Apparent alors en fonctionnement remet à zéro le signal de Demande de
Rafraîchissement Apparent DRA. La fin du cycle de rafraîchissement apparent est marquée par le signal de Fin de Rafraîchissement Apparent FRA engendré par le Generateur de Rafraîchissement Apparent. Ce signal FRA remet à zéro à l'instant le signal d'Autorisation de Rafraîchissement
Masque ARM ainsi que les signaux RMEZ0 ou RMEZ1 si l'un ou l'autre a ete mis au travail (RMEZ0 ici dans le cas de la figure 23).As in Figure 22, the uneven phases of the refresh period are represented by the graphs marked @ and O2. Similarly, a useful cycle symbolized by the graph @ weapon at the moment has the mask refresh mechanism. In the same way again, at time @, the graph noted @ represents a useful cycle during which the masked refresh of Zone 0 is executed since the address Az is at the logical value "one". This leads to the setting of "one" at the instant of the Masked Refresh signal Executed in Zone 81
On the other hand, nothing happens anymore - for there does not appear any more useful cycle - before the instant D of separation between the two unequal phases and and 9 constituting the refresh period. As before, this instant f is materialized by the pulse T. But this time, at the instant, as the Masked Refresh signal
Executed RME is at rest, the T pulse triggers after synchronization the Refresh Request signal
Apparent DRA. This last signal implements an apparent refresh cycle materialized by the graph note 6 in FIG. 23. At the moment, a command signal aroused by the Apparent Refresh Generator then in operation resets the signal of Request for
Apparent Refresh DRA. The end of the apparent refresh cycle is marked by the Apparent Refresh End FRA signal generated by the Apparent Refresh Generator. This FRA signal immediately resets the Refresh Authorization signal
ARM mask as well as the RMEZ0 or RMEZ1 signals if one or the other has been put to work (RMEZ0 here in the case of figure 23).

L'apparition des cycles utiîesGetÇûa ete donnee à titre indicatif; il peut en effet n'y avoir aucun cycle utile pendant une ou plusieurs periodes de rafraîchissement. Comme on vient de le voir, on fait alors appel au Générateur de
Rafraîchissement Apparent qui assure dans ce cas le rafraîchissement dans tout le banc de mémoire. Le cycle de rafraîchissement apparent rafraîchit une ligne de tous les boitiers simultanément dans les deux zones de memoire. Dans ce cas, un temps de cycle a été consacré en propre au rafraîchissement. Mais il faut remarquer que le banc de memoire est alors extrêmement peu sollicité et que, dans ces circonstances, le problème du débit de l'information à la mémoire ou de la mémoire ne se pose pas.The appearance of the utility cycles is given for information only; there may indeed be no useful cycle during one or more refresh periods. As we have just seen, we then call on the
Apparent refreshment which in this case ensures refreshment throughout the memory bank. The apparent refresh cycle refreshes a line of all the boxes simultaneously in the two memory areas. In this case, a cycle time has been dedicated to cooling. But it should be noted that the memory bank is then used very little and that, in these circumstances, the problem of the flow of information to memory or memory does not arise.

A l'issue de chaque période de rafraîchissement, le signal
ARX fait progresser le Compteur d'Adresse de
Rafraîchissement pour préparer l'adresse de la nouvelle ligne de boitier à rafraîchir à la période suivante. Dans le cas d'utilisation à cadence normale du banc de mémoire, lors des séquences effectives de rafraîchissement masqué, cBest l'impulsion T qui, après synchronisation et enregistrement de l'état de travail du signal RME, suscite le signal ARX de progression du Compteur d'Adresse de Rafraîchissement. Dans le cas où il est fait appel au rafraîchissement apparent, c'est le Générateur de Rafraîchissement Apparent qui déclenche ce signal ARX au moyen de l'impulsion FRA. Le rafraîchissement complet de l'ensemble des lignes de boitiers de tout le banc de mémoire est alors assuré dans la limite du temps imparti par la contrainte technologique.At the end of each refresh period, the signal
ARX advances the Address Counter by
Refresh to prepare the address of the new line of boxes to be refreshed at the next period. In the case of use at normal rate of the memory bank, during the effective masked refresh sequences, cB is the pulse T which, after synchronization and recording of the working state of the RME signal, generates the ARX signal for progression of the Refresh Address Counter. In the event that apparent cooling is used, it is the Apparent Cooling Generator which triggers this ARX signal by means of the FRA pulse. The complete refresh of all the lines of boxes of the whole memory bank is then ensured within the limit of the time allowed by the technological constraint.

Le fonctionnement détaillé d'une séquence d'exécution effective de Rafraîchissement Masqué puis celui dtune séquence de recours au Rafraîchissement Apparent est décrit ci-apres par référence principalement aux éléments de l'Excitateur de Rafraîchissement (figure 16), du Générateur de Rafraîchissement (figure 17), de l'Enregistreur de
Rafraîchissement Masqué (figure 18), du Compteur d'Adresse de Rafraîchissement (figure 19), du Distributeur de
Commandes pour les Zones de Mémoire (figure 20), et finalement, du sous-ensemble des Zones de Mémoire (figure 21).The detailed operation of an effective Hidden Refresh execution sequence and that of an apparent Refresh recourse sequence is described below with reference mainly to the elements of the Refresh Exciter (figure 16), of the Refresh Generator (figure 17), of the Recorder
Hidden Refresh (Figure 18), Refresh Address Counter (Figure 19), Distributor
Commands for Memory Zones (Figure 20), and finally, from the Memory Zones subset (Figure 21).

Examinons tout d'abord la formation des signaux qui définissent la période de rafraîchissement. L'horloge de rafraîchissement qui fournit ces signaux est constituée par les deux monostables 3101 et 3102 de la figure 16 munis de leurs interconnexions. Le signal D1 issu de la sortie 3 du monostable 3101 est gratifié d'une durée calibrée par le réseau Résistance - Capacité R1, C1 monté sur l'entrée 5 de ce monostable. A la fin du signal D1, c'est- -dire au bout de la premiere phase de la période de rafraîchissement (graphe 1 des figures 22 et 23) le signal complémenté issu de la sortie 4 du monostable 3101 présente un passage de l'état bas de travail a l'état haut de repos, donc une transition montante.La sortie 4 du monostable 3101 étant connectée l'entrée 2 du monostable 3102, cette transition montante déclenche ce monostable 3102 qui fournit alors le signal D2 de durée calibrée par le réseau
Résistance - Capacité R2, C2 branché sur l'entrée 5 de ce dernier monstable. Le signal D2 représente la seconde phase de la période de rafraîchissement. En fin de signal D2, le signal complémenté D2 présente une transition montante qui redéclenche le monostable 3101. En effet, ce signal complémenté D2 est issu de la sortie 4 du monostable 3102, sortie qui est elle-même interconnectée a l'entrée de déclenchement 2 du monostable 3101.Ainsi, l'horloge de rafraîchissement bat sans interruption présentant alternativement et successivement au travail les signaux
D1 et D2 qui matérialisent les deux phases asymétriques de la période de rafraîchissement.Let us first examine the formation of the signals that define the refresh period. The refresh clock which supplies these signals consists of the two monostables 3101 and 3102 of FIG. 16 provided with their interconnections. The signal D1 coming from the output 3 of the monostable 3101 is gratified by a duration calibrated by the Resistance - Capacity network R1, C1 mounted on the input 5 of this monostable. At the end of the signal D1, that is to say at the end of the first phase of the refresh period (graph 1 of FIGS. 22 and 23) the complemented signal coming from the output 4 of the monostable 3101 has a passage from the low working state at high resting state, therefore an upward transition. The output 4 of the monostable 3101 being connected the input 2 of the monostable 3102, this upward transition triggers this monostable 3102 which then supplies the signal D2 of duration calibrated by the network
Resistance - Capacity R2, C2 connected to input 5 of this last monster. Signal D2 represents the second phase of the refresh period. At the end of signal D2, the complemented signal D2 has an upward transition which triggers the monostable 3101. Indeed, this complemented signal D2 comes from output 4 of the monostable 3102, output which is itself interconnected at the trigger input. 2 of the monostable 3101. Thus, the refresh clock beats without interruption presenting alternately and successively at work the signals
D1 and D2 which materialize the two asymmetric phases of the refresh period.

A l'intérieur de l'Excitateur de Rafraîchissement, sur la figure 16, le circuit logique ET 3103, l'inverseur 3104, les basculeurs 3106 et 3107, la ligne a retard 3108 et l'outil
OU - inverseur 3109 composent avec leur interconnexions le synchroniseur d'armement du Rafraîchissement Masqué. En effet, a la fin d'un cycle utile jouant le rôle de cycle d'armement (graphe 3 des figures 22 et 23), le Terminateur de Cycle (sous-organe 1.7) applique l'impulsion SALTZ sur l'entrée 1 de la porte logique ET 3103. Les autres entrées 2 et 3 de ce circuit ET 3103 sont au travail.Car, d'une part, le signal RME provenant de l'Enregistreur de
Rafraîchissement Masqué est, comme on le verra, initialisé ou reinitialise au repos, ce qui met dans un état de travail la sortie de l'inverseur 3104 qui contrôle l'entrée 2 du circuit ET 3103. D'autre part, le basculeur 3107 est, a travers l'outil OU- inverseur 3109, initialisé par le signal général d'initialisation Z ou réinitialisé par les signaux
FRM ou FRA a la valeur logique "un" sur sa sortie 6, ce qui applique bien aussi un état de travail sur l'entrée 3 du circuit ET 3103 en raison de la connexion existante entre ces deux points. La sortie 4 du circuit ET 3103 transmet alors une impulsion a l'entrée d'horloge 4 du basculeur ET 3106.Le signal D1 alors au travail et représentant la premiere phase de la période de rafraîchissement est appliqué a l'entrée de donnée 3 de ce basculeur 3106; il est par suite échantillonné et enregistré dans ce basculeur.Inside the Refresh Exciter, in Figure 16, the ET logic circuit 3103, the inverter 3104, the rockers 3106 and 3107, the delay line 3108 and the tool
OR - inverter 3109 make up with their interconnections the Hidden Cooling arming synchronizer. Indeed, at the end of a useful cycle playing the role of arming cycle (graph 3 of Figures 22 and 23), the Cycle Terminator (sub-organ 1.7) applies the SALTZ pulse to input 1 of the logic gate ET 3103. The other inputs 2 and 3 of this circuit ET 3103 are at work. For, on the one hand, the RME signal coming from the Recorder of
Masked refreshment is, as we will see, initialized or reinitialized at rest, which puts the output of the inverter 3104 which controls the input 2 of the AND circuit 3103 into a working state. On the other hand, the rocker 3107 is , through the OU- inverter tool 3109, initialized by the general initialization signal Z or reinitialized by the signals
FRM or FRA has the logical value "one" on its output 6, which also applies a working state on input 3 of the circuit ET 3103 due to the existing connection between these two points. The output 4 of the ET 3103 circuit then transmits a pulse to the clock input 4 of the ET 3106 rocker. The signal D1 then at work and representing the first phase of the refresh period is applied to the data input 3 of this rocker 3106; it is therefore sampled and recorded in this rocker.

Simuultanément, la ligne a retard 3108 reçoit aussi cette impulsion sur son entrée 1; elle déclenche donc le basculeur 3107 au bout d'un retard calibré propre a éliminer tout aléa de fonctionnement susceptible de se produire en raison de l'asynchronisme entre l'apparition des cycles utiles, donc des signaux qu'ils engendrent et le déroulement des phases de l'horloge de rafraîchissement. L'état de travail du basculeur 3106 est par suite recopié dans le basculeur 3107 lors de son déclenchement, ce qui met au travail le signal d'Autorisation de Rafraîchissement, Masqué ARM et arme ainsi le mécanisme.Simultaneously, the delay line 3108 also receives this pulse on its input 1; it therefore triggers the rocker 3107 after a calibrated delay capable of eliminating any operational hazard likely to occur due to the asynchronism between the appearance of the useful cycles, therefore the signals they generate and the progress of the phases of the refresh clock. The working state of the rocker 3106 is consequently copied into the rocker 3107 when it is triggered, which puts to work the Refresh Authorization signal, Hidden ARM and thus arms the mechanism.

Des lors, des qu'un nouveau cycle utile apparaît, une opération de rafraîchissement masqué peut être effectue pendant le déroulement même de ce cycle utile. En effet, au début de ce cycle utile, l'impulsion S1 est émise par le
Sélecteur-Lanceur (sous organe 1.1). L'impulsion sl -tttue l'entrée 2 du circuit ET 3201 de la figure 17 représentant le Générateur de Rafraîchissement Masqué. Le signal ARM alors au travail alimente 1' entrée 1 du circuit F 3201 qui délivre alors une impulsion sur sa sortie 3.Cette impulsion est transmise a l'entrée 2 du monostable 3202; elle déclenche ce monostable qui porte par suite sa sortie complémentée 4 a la valeur logique "zéro" pendant un temps calibré par le réseau Résistance - Capacité R, C branché sur son entrée 5. Au bout de ce temps calibré, la sortie 4 présente alors une transition montante qui active l'entrée d'horloge 4 du basculeur 3203. Cela provoque le transfert sur la sortie directe 5 de ce basculeur-de la valeur logique "zéro" cablée de manière permanente sur l'entrée de donnée 3 de ce basculeur. Après propagation dans la ligne à retard 3204, le niveau zéro est transmis à l'entrée continue 1 du basculeur 3203 qui remet alors sa sortie 5 à la valeur logique "un".On obtient ainsi que la sortie 5 du basculeur 3203 une impulsion négative à laquelle correspond une impulsion positive sur la sortie complémentée 6 de ce basculeur. Simultanément, l'impulsion issue de la sortie 3 de l'outil ET 3201 avait été transmise également sur l'entrée d'horloge 4 du basculeur 3206 portant alors la sortie directe 5 e ce dernier a "zéro" et donc à "un" la sortir complémentée 6. L'impulsion issue de la sortie 6 du basculeur 3203 attaque l'entrée 2 de l'outil OU - inverseur 3205 qui, par action de sa sortie 3 sur l'entrée continue 1 du basculeur 3206, remet à "zéro" la sortie complémentée de ce dernier basculeur. Le signal issu de la sortie 6 du basculeur 3206 est ainsi mis au travail par l'impulsion issue de la sortie 3 du circuit ET 3201 et mis au repos par la même impulsion, mais avec retard a travers le monostable 3202 et le circuit "dérivateur" constitué par le basculeur 3203, la ligne a retard 3204 et le circuit OU-inverseur 3205. La durée du signal produit par le monostable 3202 est calibrée a l'aide du réseau R, C de telle sorte que, compte tenu de la propagation a travers le basculeur 3203, le circuit OU - inverseur 3205 et le basculeur 3206, le signal issu de la sortie 6 de ce basculeur 3206 ait lui même une durée égale au temps de travail d'un signal de commande des lignes de boitiers "M.O.S.".As soon as a new useful cycle appears, a masked refresh operation can be carried out during the very course of this useful cycle. Indeed, at the start of this useful cycle, the pulse S1 is emitted by the
Selector-Launcher (under organ 1.1). The pulse sl -tttue input 2 of the AND circuit 3201 of FIG. 17 representing the Masked Refresh Generator. The ARM signal then at work supplies the input 1 of the circuit F 3201 which then delivers a pulse on its output 3. This pulse is transmitted to input 2 of the monostable 3202; it triggers this monostable which consequently carries its complemented output 4 to the logic value "zero" for a time calibrated by the Resistance - Capacity R, C network connected to its input 5. At the end of this calibrated time, output 4 then presents an upward transition which activates the clock input 4 of the rocker 3203. This causes the transfer to the direct output 5 of this rocker-of the logic value "zero" permanently wired to the data input 3 of this rocker . After propagation in the delay line 3204, the zero level is transmitted to the continuous input 1 of the rocker 3203 which then resets its output 5 to the logic value "one". This gives the output 5 of the rocker 3203 a negative pulse to which corresponds a positive pulse on the complemented output 6 of this rocker. Simultaneously, the pulse from the output 3 of the ET tool 3201 had also been transmitted to the clock input 4 of the rocker 3206 then bringing the direct output 5 e the latter to "zero" and therefore to "one" the complemented output 6. The pulse from output 6 of rocker 3203 attacks input 2 of the OR - inverter tool 3205 which, by action of its output 3 on continuous input 1 of rocker 3206, returns to " zero "the complemented output of this last rocker. The signal from the output 6 of the rocker 3206 is thus put to work by the pulse from the output 3 of the AND circuit 3201 and put to rest by the same pulse, but with delay through the monostable 3202 and the "diverter" circuit. "constituted by the rocker 3203, the delay line 3204 and the OR-inverter circuit 3205. The duration of the signal produced by the monostable 3202 is calibrated using the network R, C so that, taking into account the propagation through the rocker 3203, the OR - inverter circuit 3205 and the rocker 3206, the signal from the output 6 of this rocker 3206 itself has a duration equal to the working time of a control signal for the lines of "MOS" boxes ".

Ce signal issu du basculeur 3206 et qui correspond a une commande de ligne de boitiers "M.O.S." est appliqué a l'entrée 1 des deux circuits ET 3207 et 3208. Ces circuits
ET sont eux-mêmes validés sur leurs entrées 2 et 3 par le isgnal d'adrese Az et le signal complémenté BlEZ pour le circuit 3207 et par le signal d'adresse Az et le signal complémenté RMEZ1 pour le circuit 3208.Par conséquent, suivant la valeur du signal d'adresse Az un signal de lancement du rafraîchissement masqué est créé pour la zone zéro (0) si Az = 1 ou pour la zone un (1) si Az = f (Az = 1). I1 apparaît ainsi suivant le cas, le signal de commande RMLZf (Rafraîchissement Masqué Lancé en Zone /) ou le signal
RMLZ1 (Rafraîchissement Masqué Lancé en Zone 1) sur la sortie 4 des circuits ET 3207 ou 3208. I1 faut en outre que le rafraîchissement masqué n'ait pas déjà été exécute dans la zone correspndante, ce qui est contrôlé par les signaux complémentés RMEZX signifiant le Rafraîchissement Masqué nia pas été Exécuté en Zone 0 et RMEZ1 signifiant le
Rafraîchissement Masqué n'a pas été exécuté en Zone 1. Nous allons voir plus loin la formation de ces deux signaux.This signal from rocker 3206 and which corresponds to a line control of "MOS" boxes is applied to input 1 of the two ET circuits 3207 and 3208. These circuits
AND are themselves validated on their inputs 2 and 3 by the address isgnal Az and the complemented signal BlEZ for the circuit 3207 and by the address signal Az and the complemented signal RMEZ1 for the circuit 3208. Consequently, according to the value of the address signal Az a masked refresh start signal is created for the zone zero (0) if Az = 1 or for zone one (1) if Az = f (Az = 1). I1 thus appears depending on the case, the control signal RMLZf (Masked Refresh Launched in Zone /) or the signal
RMLZ1 (Hidden Refresh Launched in Zone 1) on output 4 of the ET 3207 or 3208 circuits. It is also necessary that the masked refresh has not already been executed in the corresponding zone, which is controlled by the complemented signals RMEZX meaning Masked Refresh has not been Executed in Zone 0 and RMEZ1 signifying the
Hidden Refresh was not executed in Zone 1. We will see below the formation of these two signals.

Cependant, les signaux de commande RMLZQlou RMLZ1 suivant le cas cheminent vers le Distributeur de Commandes pour les
Zones de Mémoire (figure 20). Là, ils actionnent l'entrée 2 des circuits OU 4108 ou 4109. Dans le même temps, la commande de Sélection d'Adresse Ligne SAL provient de l'Excitateur de Mémoire (sous-organe 1.3 ) lui-même actionné par le cycle utile en cours. Cette commande SAL agit sur l'entrée 1 de l'un des circuits 4108 ou 4109 à travers les circuits ET 4102 ou 4105 et suivant la valeur de l'adresse Az qui conditionne sous forme directe ou complémentée l'entrée 2 de ces circuits ET. Simultanément, l'un des signaux RMLZf ou RMLZ1 attaque l'entrée 2 de celui des circuits 4108 ou 4i09 qui ne reçoit pas la sélection d'adresse ligne pour le cycle utile en cours.Par suite, les deux signaux de Commande des Adresses Lignes pour la Zone ou pour la Zone 1, CALZ/ et CALZ1, sont mis au travail l'un pour l'exécution du cycle utile en cours dans la zone sollicitée, l'autre pour l'accomplissement du rafraîchissement masqué dans la zone non sollicitée. Comme on le voit sur la figure 21 représentant le Sous-Ensemble des Zones de Mémoire, le zone non sollicitée reçoit l'adresse de rafraîchissement, suivant le cas, ArZ/ ou ArZî (r = 1 à 7).En effet, les multiplexeurs 2114 ou 2115 du registre d'Adresse (figure 14) commutent les adresses de rafraîchissement en provenance du Compteur d'Adresse de
Rafraîchissement (figure 19) sous le contrôle des signaux BRZp ou BRZ1 eux-mêmes validés par la valeur adéquate du signal d'adresse Az dans le Générateur de Commande d'Assignation (figure 13).Sur la figure 21, la zone de mémoire travaillant pour le cycle utile reçoit, suivant le cas, le signal CALMI ou CALMI commandé par SAL à travers l'amplificateur inverseur 4203 ou 4207 ainsi que le signal CACZ ou CACZ1 de Commande d'Adresse Colonne pour la Zone 0 ou pour la Zone 1 à travers l'amplificateur inverseur 4204 ou 4208 et, s'il s'agit d'une écriture, le signal CECZss ou CECZ1 de Commande d'Ecriture à travers les amplificateurs inverseurs 4205 ou 4209 et enfin les adresses de travail correspondantes à travers les amplificateurs 4202 ou 4206.However, the RMLZQlou RMLZ1 control signals, as appropriate, flow to the Command Distributor for the
Memory Zones (figure 20). There, they activate input 2 of circuits OU 4108 or 4109. At the same time, the SAL Line Address Selection command comes from the Memory Exciter (sub-organ 1.3) itself activated by the useful cycle In progress. This SAL command acts on the input 1 of one of the circuits 4108 or 4109 through the circuits ET 4102 or 4105 and according to the value of the address Az which conditions in direct or supplemented form the input 2 of these AND circuits . Simultaneously, one of the signals RMLZf or RMLZ1 attacks input 2 of that of circuits 4108 or 4i09 which does not receive the line address selection for the current useful cycle. Consequently, the two Line Address Control signals for Zone or for Zone 1, CALZ / and CALZ1, are put to work, one for the execution of the useful cycle in progress in the requested zone, the other for the accomplishment of masked refreshment in the non-requested zone . As seen in Figure 21 representing the Subset of Memory Zones, the unsolicited zone receives the refresh address, depending on the case, ArZ / or ArZî (r = 1 to 7). Indeed, the multiplexers 2114 or 2115 of the Address register (figure 14) switch the refresh addresses from the Address Counter of
Refresh (figure 19) under the control of the BRZp or BRZ1 signals themselves validated by the appropriate value of the address signal Az in the Assignment Control Generator (figure 13). In figure 21, the memory area working for the useful cycle receives, as the case may be, the signal CALMI or CALMI controlled by SAL through the reversing amplifier 4203 or 4207 as well as the signal CACZ or CACZ1 of Column Address Control for Zone 0 or for Zone 1 to through the reversing amplifier 4204 or 4208 and, in the case of a write operation, the CECZss or CECZ1 Write command signal through the reversing amplifiers 4205 or 4209 and finally the corresponding working addresses through the amplifiers 4202 or 4206.

En dehors des adresses de rafraîchissement à travers les amplificateurs précédents, la zone de mémoire en rafraîchissement masqué ne reçoit que le signal de Commande d'Adresse Ligne CLAZf ou CALZ1 sous contrôle, comme on l'a vu, du Générateur de rafraîchissement Masqué.Apart from the refresh addresses through the previous amplifiers, the masked refresh memory area receives only the CLAZf or CALZ1 Line Address Control signal under control, as we have seen, from the Masked Refresh Generator.

Nous venons de voir comment s'exécutent les rafraîchissements masqués des deux zones de mémoire au cours même de deux cycles utiles. En fin des ces cycles utiles, le
Terminateur de Cycle (sous-organe 1.7 - figure 12) émet l'impulsion Tl qui attaque l'entrée d'horloge 4 des basculeurs 3305 et 3306 de l'Enregistreur de
Rafraîchissement Masqué (sous-organe 3.3 - figure 18). On sait que le signal ARM est alors au travail ; il valide ainsi l'entrée 2 des circuits ET 3301 et 3302. Au cours d'un cycle utile, suivant l'état de l'adresse Az, l'un ou l'autre de ces circuits ET est sélectionné sur son entrée 1. L'un ou l'autre des basculeurs 3305 ou 3306 reçoit donc une valeur logique vraie sur son entrée de donnée 3 travers la porte logique OU 3303 ou 3304.L'impulsion Tl met donc au travail sur sa sortie 5 le basculeur 3305 ou 3306 correspondant.We have just seen how the masked refreshes of the two memory zones are executed during two useful cycles. At the end of these useful cycles, the
Cycle terminator (sub-organ 1.7 - figure 12) emits the pulse Tl which attacks the clock input 4 of rockers 3305 and 3306 of the Recorder
Hidden refreshment (sub-organ 3.3 - figure 18). We know that the ARM signal is then at work; it thus validates input 2 of circuits ET 3301 and 3302. During a useful cycle, depending on the state of the address Az, one or the other of these circuits AND is selected on its input 1. One or other of the rockers 3305 or 3306 therefore receives a true logic value on its data input 3 through the logic gate OR 3303 or 3304. The pulse Tl therefore puts at work on its output 5 the rocker 3305 or 3306 corresponding.

Les boucles de retour qui ramènent la sortie 5 de ces basculeurs sur l'entrée 2 des circuits OU homologues permettant de recopier l'état de travail des basculeurs au cours des cycles utiles suivant celui qui les a placés, l'un ou l'autre, dans cet état de travail pendant toute la phase de mise en oeuvre du rafraîchissement masqué. Des qu'ont eu lieu deux cycles utiles, l'un l'adresse Az "un", l'autre l'adresse Az "zéro", ou inversement, les deux basculeurs 3305 et 3306 se trouvent donc portés au travail sur leur sortie 5 et se maintiennent dans cet état jusqu'a la fin de la premiere phase de la période de rafraîchissement.The return loops which bring the output 5 of these rockers back onto the input 2 of the homologous circuits OR making it possible to copy the working state of the rockers during the useful cycles depending on who placed them, one or the other , in this working state during the entire implementation phase of the masked refresh. As soon as two useful cycles have taken place, one the address Az "one", the other the address Az "zero", or vice versa, the two rockers 3305 and 3306 are therefore brought to work on their output. 5 and remain in this state until the end of the first phase of the refresh period.

Simultanément, l'impulsion Tl attaque l'entrée 1 de la ligne retard 3308. Apres en temps de retard calculé pour permettre aux basculeurs 3305 et 3306 de se stabiliser, elle donne alors naissance a une impulsion issue de la sortie 2 de la ligne a retard qui vient échantillonner l'entrée 1 du circuit ET 3309. Lorsque le cycle utile engendrant l'impulsion T1 est celui qui effectue le rafraîchissement masqué dans la dernière des deux zones de mémoire rafraîchir, les basculeurs 3305 et 3306 se trouvent alors tous les deux au travail et valident de ce fait les entrées 2 et 3 du circuit ET 3309.Sur la sortie 4 de ce circuit ET, prend par suite naissance l'impulsion FRM de Fin de
Rafraîchissement Masqué qui attaque alors l'entrée 1 du circuit OU-inverseur 3109 de l'Excitateur de
Rafraîchissement (sous organe 3.1 ) représenté sur la figure 16. La sortie 4 de ce circuit OU - inverseur 3109 délivre par suite une impulsion négative qui remet a zéro la sortie directe 5 des basculeurs 3106 et 3107. Le signal ARM est donc remis au repos et le synchroniseur d'armement est prêt pour une nouvelle séquence de mise en oeuvre du rafraîchissement masqué.Simultaneously, the pulse Tl attacks the input 1 of the delay line 3308. After a delay time calculated to allow the rockers 3305 and 3306 to stabilize, it then gives rise to a pulse from the output 2 of the line a delay which samples input 1 of the AND circuit 3309. When the useful cycle generating the pulse T1 is that which performs the masked refresh in the last of the two refresh memory areas, the rockers 3305 and 3306 are then both at work and thereby validate inputs 2 and 3 of the AND circuit 3309. On output 4 of this AND circuit, the FRM pulse from End of
Hidden refresh which then attacks input 1 of the OR-inverter circuit 3109 of the Exciter
Refreshment (under organ 3.1) shown in FIG. 16. The output 4 of this OR - inverter circuit 3109 consequently delivers a negative pulse which resets the direct output 5 of the rockers 3106 and 3107 to zero. The ARM signal is therefore put back to rest and the arming synchronizer is ready for a new sequence of implementation of the masked refresh.

Les circuits inverseurs 3310 et 3311 de l'Enregistreur de
Rafraîchissement Masqué représenté sur la figure 18 communiquent a l'aide des signaux RMEZi et RMEZ1 l'état complémenté des basculeurs 3305 et 3306 aux Générateurs de
Rafraîchissement Apparent et de Rafraîchissement Masqué (figure 7 et figure 17). La, comme on l'a vu, les signaux RMEZf et RMEZ1 conditionnent le lancement de la commande de rafraîchissement apparent ou masqué respectivement dans la zone 0 ou dans la zone 1 de telle sorte que si, dans la période de rafraîchissement considérée, le rafraîchissement a déjà été effectué dans une zone z, la mise a zéro du signal RMEZz correspondant évite d'en effectuer un nouveau.Cela permet de réduire la consommation globale et partant, en évitant de la dissipation thermique, d'améliorer la fiabilité de la mémoire.Inverter circuits 3310 and 3311 of the
Masked refreshment shown in FIG. 18 communicate with the signals RMEZi and RMEZ1 the complemented state of rockers 3305 and 3306 to the Generators of
Apparent Refresh and Hidden Refresh (Figure 7 and Figure 17). The, as we have seen, the signals RMEZf and RMEZ1 condition the launch of the apparent or hidden refresh command respectively in zone 0 or in zone 1 so that if, in the refresh period considered, the refresh has already been carried out in a zone z, the zeroing of the corresponding RMEZz signal avoids carrying out a new one. This makes it possible to reduce the overall consumption and therefore, by avoiding heat dissipation, to improve the reliability of the memory .

Le circuit ET 3312 de l'Enregistreur de Rafraîchissement
Masqué (figure 18) reçoit l'état des basculeurs 3305 et 3306 sur ses entrées 1 et 2. I1 délivre donc le signal RME sur la sortie 3 dès que les deux basculeurs en question sont tous les deux au travail. C'est le cas dès que la séquence de rafraîchissement masqué a été effective, c' est--diredes qu'ont lieu les deux cycles utiles aux deux valeurs logiques "un" et "zéro" de l'adresse Az. La mise à "un" du signal RME interdit alors le réarmement de l'Autorisation de
Rafraîchissement Masqué en inhibant, à travers l'inverseur 3104, le circuit ET 3103 de l'Excitateur de Rafraîchissement (figure 16).En effet, il n'est plus nécessaire de réarmer le mécanisme de rafraîchissement masqué à l'apparition d'un nouveau cycle utile pendant cette même période de rafraîchissement où le rafraîchissement masqué qui vient d'être effectif. L'inhibition de l'inverseur 3104 relaie celle que produisait sur l'entrée 3 du circuit ET 3103 la mise à "un" sur sa sortie directe du basculeur 3107 qui, comme on l'a vu, va être remis à "zéro' par le signal FRM.The circuit ET 3312 of the Refreshment Recorder
Hidden (Figure 18) receives the state of rockers 3305 and 3306 on its inputs 1 and 2. I1 therefore delivers the RME signal on output 3 as soon as the two rockers in question are both at work. This is the case as soon as the masked refresh sequence has been effective, ie the two useful cycles take place at the two logical values "one" and "zero" of the address Az. Putting the RME signal to "one" then prohibits the rearming of the
Hidden refresh by inhibiting, through the inverter 3104, the ET 3103 circuit of the Cooling Exciter (figure 16). In fact, it is no longer necessary to reset the masked refresh mechanism when a new useful cycle during this same refresh period where the masked refresh which has just been effective. The inhibition of the inverter 3104 takes over that produced on input 3 of the circuit ET 3103 the setting to "one" on its direct output from the rocker 3107 which, as we have seen, will be reset to "zero" by the FRM signal.

Par ailleurs, le signal RME porte à la valeur logique vraie l'entrée de donnée 3 du basculeur 3110 de l'Excitateur de
Rafraîchissement. Nous avons vu qu'a la fin de la première phase de la période de rafraîchissement, la sortie complémentée 4 du monostable 3101 présente une transition montante. Celle-ci est appliquée sur l'entrée d'horloge 4 du basculeur 3112 qui transfère alors sur sa sortie 5 la valeur logique "zéro" cablée de manière permanente sur son entrée de donnée 3 et porte ainsi à la valeur logique "un" sa sortie complémentée 6. Cette mise à "un" se propage dans la ligne à retard 3113 et applique, après passage dans l'inverseur 3114, un signal de remise à "zéro" de la sortie complémentée 6 du basculeur 3112 en agissant sur son entrée continue 1.La ligne à retard 3113 calibre donc la largeur de l'impulsion T ainsi formée en sortie 6 du basculeur 3112.Furthermore, the RME signal carries the data input 3 of the rocker 3110 of the Exciter to the true logic value.
Refreshment. We have seen that at the end of the first phase of the refresh period, the complemented output 4 of the monostable 3101 presents an upward transition. This is applied to the clock input 4 of the rocker 3112 which then transfers to its output 5 the logic value "zero" permanently wired to its data input 3 and thus brings the logic value "a" sa complemented output 6. This setting to "one" propagates in the delay line 3113 and applies, after passage through the inverter 3114, a reset signal to "zero" of the complemented output 6 of the rocker 3112 by acting on its input 1.The delay line 3113 therefore calibrates the width of the pulse T thus formed at output 6 of the rocker 3112.

Cette impulsion, dirigée sur l'entrée d'horloge 4 du basculeur 3110, enregistre alors l'état de travial ud signal
RME dans ce dernier basculeur. La synchronisation est ici nécessaire puisque l'horloge de rafraîchissement qui produit l'impulsion T est en asynchronisme par rapport au déroulement des cycles utiles qui donnent naissance au signal RME par l'intermédaire de l'impulsion T1. L'impulsion
T est donc retardée dans la ligne à retard 3113 d'une valeur convenable propre à éviter tout aléa avant de recopier l'état du basculeur 3110 dans le basculeur 3111. Dans le cas décrit ici d'une séquence effective de rafraîchissement masqué, ce dernier basculeur 3111 est mis au travail à la suite du basculeur 3110 et du signal RME. I1 porte alors à la valeur logique "un" l'entrée 1 de l'outil ET 3116.Après un retard supplémentaire nécessaire à la traversée du basculeur 3111, l'impulsion T sort de la ligne à retard 3113 pour élaborer limpulsion RMEZ à travers l'outil ET 3116 validé comme on vient de le voir par le basculeur 3111.This pulse, directed to the clock input 4 of the rocker 3110, then records the working state of the signal.
RME in this last rocker. Synchronization is necessary here since the refresh clock which produces the pulse T is in asynchronism with respect to the unfolding of the useful cycles which give rise to the signal RME via the pulse T1. The impulse
T is therefore delayed in the delay line 3113 by a suitable value suitable for avoiding any hazard before copying the state of the rocker 3110 in the rocker 3111. In the case described here of an effective masked refresh sequence, the latter rocker 3111 is put to work following rocker 3110 and the RME signal. I1 then brings to the logical value "a" the input 1 of the tool ET 3116. After an additional delay necessary for the crossing of the rocker 3111, the pulse T leaves the delay line 3113 to develop the pulse RMEZ through the ET 3116 tool validated as we have just seen by the rocker 3111.

L'impulsion RMEZ active l'outil OU 3115 qui délivre alors le signal ARX appliqué sur l'entrée d'horloge du Compteur d'Adresse de Rafraîchissement (sous-organe 3.4 figure 19).The RMEZ pulse activates the OU 3115 tool which then delivers the ARX signal applied to the clock input of the Refreshing Address Counter (sub-organ 3.4 figure 19).

Ce dernier compteur progresse et l'adresse de rafraîchissement suivante est préparée pour la prochaine période de rafraîchissement.This last counter progresses and the next refresh address is prepared for the next refresh period.

Par ailleurs, l'impulsion RMEZ est appliquée à l'entrée 1 de l'outil logique OU inverseur 3307 de l'Enregistreur de
Rafraîchissement Masqué (sous-organe 3.3 figure 18). Là, à travers cet outil 3307, elle provoque la remise à zéro des basculeurs 3305 et 3306. Le signal RME, intersection logique (ET logique) des états de ces basculeurs, est alors remis au repos pour une nouvelle période de rafraîchissement. il est également initialisé au départ dans cet état par le signal général d'initialisation Z sur l'outil 3307 qui remet aussi à "zéro" les basculeurs 3305 et 3306.Les signaux RMEZ,!( et
RMEZ1 sont réinitialisés à "un" pour la prochaine période de rafraîchissement de ligne de boitiers, indiquant ainsi qu'au début de cette période auncune zone n'a été encore rafraîchie de manière masquée.Furthermore, the RMEZ pulse is applied to input 1 of the logic tool OR inverter 3307 of the
Hidden Refreshment (sub-organ 3.3 figure 18). There, through this tool 3307, it causes the rockers 3305 and 3306 to be reset to zero. The signal RME, logical intersection (logical AND) of the states of these rockers, is then put back to rest for a new refresh period. it is also initialized at the start in this state by the general initialization signal Z on the tool 3307 which also resets the rockers 3305 and 3306 to "zero". The signals RMEZ,! (and
RMEZ1 are reset to "one" for the next box line refresh period, indicating that at the start of this period no zone has yet been masked refresh.

Remarquons ici que le choix de l'adresse Az doit être fait soigneusement pour qu'au cours de la longue phase d'autorisation de rafraîchissement masqué, un cycle utile ait été exécuté avec la valeur logique "zéro" de cette adresse et un autre avec la valeur "un". Il suffit pour cela de prendre comme adresse Az l'adresse de rang binaire qui change le plus souvent de valeur logique aucours de cycles successifs exécutés par les processeurs - utilisateurs. Il s'agit le plus souvent de l'adresse des mots de l'espace mémoire.Note here that the choice of the address Az must be made carefully so that during the long masked refresh authorization phase, a useful cycle has been executed with the logical value "zero" of this address and another with the value "one". For this, it suffices to take as address Az the address of binary rank which most often changes in logical value during successive cycles executed by the processors - users. It is most often the address of words in memory space.

Examinons maintenant le fonctionnement détaillé des sousorganes qui mettent en oeuvre le rafraîchissement masqué lorsqu'en raison de l'inactivité du banc de memoire, on a recours au Rafraîchissement Apparent. Dans ce cas, en raison du nombre insuffisant de cycles utiles, l'un ou l'autre des deux basucleurs 3305 ou 3306, ou même aucun d'entre eux, nta été mis au travail au cours de la phase d'autorisation du rafraîchissement masqué. Le signal RME issu de la porte ET 3312 (figure 18) reste alors au repos. En fin de période d'autorisation de rafraîchissement masqué, c'est à dire ici en fin de la première phase de la période de rafraîchissement, l'impulsion T issue du basculeur 3112 (figure 16) enregistre par suite un état faux (valeur "zéro") dans les basculeurs 3110 puis 3111.Or, avant création de l'impulsion T, par application sur son entrée continue 1 du signal complémenté D1 issu du monostable 3101, le basculeur 3111 est initialisé à la valeur logique "zéro" sur sa sortie 6. Dans le cas considéré, puisqu'elle va mettre le basculeur 3111 à "zéro" sur sa -sortie directe, l'impulsion T retardée porte donc la sortie 6 de ce basculeur a la valeur logique "un", créant ainsi une transition montante qui active le basculeur 3117.Le signal
DRA issu de la sortie 6 de ce dernier basculeur 3117 est alors engendré puis appliqué au Sélecteur - Lanceur (sousorgane 1.1 figure 6). Un cycle de rafraîchissement autonome est alors déclenché et exécuté par le Générateur de
Rafraîchissement Apparent qui renvoie les signaux DRATZ et
FRA. Le signal DRATZ remet à "zéro" la sortie 6 du basculeur 3117 donc aussi le signal DRA.Le signal DRA fait d'une part progresser le Compteur d'Adresse de Rafraîchissement par action, à travers la porte logique OU 3115, du signal ARX, préparant ainsi la nouvelle adresse de rafraîchissement.Let us now examine the detailed operation of the suborganisms which implement masked refreshment when, due to the inactivity of the memory bank, we use Apparent Refreshment. In this case, due to the insufficient number of useful cycles, one or the other of the two rockers 3305 or 3306, or even none of them, was put to work during the authorization phase of the refreshment mask. The RME signal from the AND gate 3312 (Figure 18) then remains at rest. At the end of the masked refresh authorization period, that is to say here at the end of the first phase of the refresh period, the pulse T from the rocker 3112 (FIG. 16) consequently records a false state (value " zero ") in the rockers 3110 then 3111. Now, before creation of the pulse T, by application to its continuous input 1 of the complemented signal D1 coming from the monostable 3101, the rocker 3111 is initialized to the logic value" zero "on its output 6. In the case considered, since it will set the rocker 3111 to "zero" on its direct output, the delayed pulse T therefore carries the output 6 of this rocker to the logic value "one", thus creating a rising transition which activates the rocker 3117. The signal
DRA from output 6 of this last rocker 3117 is then generated and then applied to the Selector - Launcher (suborganism 1.1 figure 6). An autonomous refresh cycle is then triggered and executed by the
Apparent refresh which returns the DRATZ signals and
FRA. The DRATZ signal resets output 6 of rocker 3117 to "zero", therefore also the DRA signal. The DRA signal causes the Refresh Address Counter to progress by action, through the OR 3115 logic gate, of the ARX signal , thus preparing the new refresh address.

D'autre part, ce meme signal FRA réinitialise les basculeurs 3305 et 3306 au cas ou l'un d'entre eux aurait été mis au travail pendant la phase d'autorisation de rafraîchissement masqué. Enfin, le signal FRA réinitialise a "zéro" les basculeurs 3106 et 3107 à travers outil OU - inverseur 3109 remettant ainsi au repos le signal d'Autorisation de
Rafraîchissement Masqué ARM.L'operation d'armement, c'est à dire la mise a tun" de ce signal ARM peut en effet s'être éventuellement déroulée exactement comme pour une séquence effective de rafraîchissement masqué s'il s'est produit au moins un cycle utile pendant la première phase de la période de rafraîchissement On remarque que, par action sur l'entrée 3 du circuit 3109, le signal général d'initialisation Z Initiale aussi au repos le signal ARM. On the other hand, this same signal FRA resets the rockers 3305 and 3306 in case one of them has been put to work during the masked refresh authorization phase. Finally, the signal FRA resets the rockers 3106 and 3107 to "zero" through the tool OR - inverter 3109, thus resting the Authorization signal from
ARM Masked Refresh. The arming operation, that is to say the tuning of this ARM signal may indeed have taken place exactly as for an effective masked refresh sequence if it occurred at minus one useful cycle during the first phase of the refresh period Note that, by action on input 3 of circuit 3109, the general initialization signal Z Initial also at rest the signal ARM.

Nous venons de voir que dans tous les cas, quel que soit le taux d'utilisation du banc de mémoire, le rafraîchissement de ce banc de mémoire est assure à raison d'une ligne de boitiers par période de rafraîchissement. En plus de cette sécurité qu'il présente, le mécanisme de rafraîchissement masqué selon l'invention est pleinement efficace lorsque la charge en cycles utiles est maximale. Or, c'est justement dans ce cas que le débit d'information doit rester maximal lui aussi, et c'est ce qu'offre l'invention qui fait par ailleurs appel à une stratégie claire donc à un montage relativement simple.We have just seen that in all cases, whatever the rate of use of the memory bank, the refreshment of this memory bank is ensured at the rate of one line of boxes per refresh period. In addition to the security it presents, the masked refresh mechanism according to the invention is fully effective when the load in useful cycles is maximum. However, it is precisely in this case that the flow of information must also remain maximum, and this is what the invention offers which also calls for a clear strategy therefore a relatively simple assembly.

Des essais pratiques ont montré qu'un ordinateur équipé dún banc de mémoire muni du dispositif selon l'invention atteignait des valeurs de "MIX" d'exploitation nettement supérieures à celles obtenues avec le même banc de moire dépourvu de ce dispositif.Practical tests have shown that a computer equipped with a memory bank provided with the device according to the invention achieves operating "MIX" values significantly higher than those obtained with the same moire bank without this device.

L'exemple qui vient d'être donné d'une réalisation préférée de l'invention n'est nullement limitatif, il va de soi que tout homme de l'art bien au fait des techniques des systèmes de traitement de l'information pourra concevoir d'autres modes de réalisation de l'invention sans pour autant sortir de son cadre. The example which has just been given of a preferred embodiment of the invention is in no way limiting, it goes without saying that any person skilled in the art well versed in the techniques of information processing systems will be able to design other embodiments of the invention without departing from its scope.

Claims (8)

REVENDICATIONS 1. Procédé de masquage de rafraîchissement pour banc de mémoire a cellules capacitives d'un système de traitement de l'information dans lequel les opérations normales d'écriture ou de lecture d'informations dans le banc de mémoire et les opérations de rafraîchissement ont lieu durant des intervalles de temps déterminés, mais totalement asynchrones les uns par rapport aux autres, l'exécution de ces opérations occupant respectivement des cycles utiles et des cycles de rafraîchissement du système de traitement de l'information, caractérisé en ce qu'il consiste à séparer le banc de mémoire en deux zones et à effectuer, après resynchronisation, les cycles utiles dans une zone pendant que l'opération de rafraîchissement s'effectue dans l'autre zone.1. Method for masking refresh for memory bank with capacitive cells of an information processing system in which the normal operations of writing or reading information in the memory bank and the refresh operations take place during determined time intervals, but totally asynchronous with one another, the execution of these operations occupying respectively useful cycles and refresh cycles of the information processing system, characterized in that it consists in separate the memory bank into two zones and perform, after resynchronization, the useful cycles in one zone while the refresh operation is carried out in the other zone. 2. Procédé de masquange de rafraîchissement pour banc de mémoire à cellules capacitives selon la revendication 1 caractérisé par le fait que la masquage de rafraîchissement est armé à la fin d'un cycle utile pendant la période reservée au rafraîchissement et a lieu pendant les deux cycles utiles suivants, durant lesquels le rafraîchissement de chacune des deux zones mémoires a lieu alternativement.2. Refreshing masking method for a capacitive cell memory bank according to claim 1 characterized in that the refresh masking is armed at the end of a useful cycle during the period reserved for refreshment and takes place during the two cycles. next useful, during which the refreshment of each of the two memory zones takes place alternately. 3. Séquenceur de masquage de rafraîchissement pour banc de mémoire à cellules capacitives selon les revendications 1 et 2 caractérisé par le fait que le masquage de rafraîchissement n'a lieu que durant un premier intervalle de temps de la période de rafraîchissement, le deuxième étant réservé à l'exécution du rafraîchissement apparent de la zone mémoire non rafraîchie si durant le premier intervalle un seul cycle utile a eu lieu apres le déclenchement du masquage de rafraîchissement.3. refresh masking sequencer for capacitive cell memory bank according to claims 1 and 2 characterized in that the refresh masking takes place only during a first time interval of the refresh period, the second being reserved upon execution of the apparent refresh of the non-refreshed memory area if during the first interval only one useful cycle has taken place after the triggering of the refresh masking. 4. Procédé de masquage de rafraîchissement pour banc de mémoire à cellules capacitives selon les revendications 1, 2 et 3 caractérisé par le fait que l'ensemble des deux zones de mémoire est rafraîchi durant ledit deuxième intervalle si durant le premier intervalle de la période de rafraîchissement aucun cycle utile n'a été exécuté.4. Refreshing masking method for a capacitive cell memory bank according to claims 1, 2 and 3 characterized in that all of the two memory zones are refreshed during said second interval if during the first interval of the period of refresh no useful cycle has been executed. 5. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information dans lequel les opérations normales d'écriture et lecture d'informations dans le banc de mémoire et les opérations de rafraîchissement ont lieu durant des intervalles de temps déterminés mais totalement asynchrones les uns par rapport aux autres, l'exécution de ces opérations occupant respectivement des cycles utiles et des cycles de rafraîchissement du système de traitement de l'information caractérisé en ce qu'il comprend des premiers moyens permettant d'effectuer après resynchronisation des cycles utiles dans une première zone de mémoire pendant que l'opération de rafraîchissement s'effectue dans l'autre zone de mémoire.5. Refresh mask for memory bank with capacitive cells of an information processing system in which the normal operations of writing and reading information in the memory bank and the refresh operations take place during intervals of determined times but totally asynchronous with each other, the execution of these operations occupying respectively useful cycles and refresh cycles of the information processing system characterized in that it comprises first means making it possible to perform after resynchronization of the useful cycles in a first memory area while the refresh operation is performed in the other memory area. 6. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information selon la revendication 5 caractérisé en ce que lesdits premiers moyens comprennent un deuxième moyen pour délivrer un signal d'autorisation de rafraîchissement masqué6. Refreshing mask for a memory bank with capacitive cells of an information processing system according to claim 5 characterized in that said first means comprise a second means for delivering a masked refresh authorization signal ARM pour commander des circuits de sélection de la zone de mémoire pouvant être rafraîchie, des troisièmes moyens pour délivrer un signal de fin de rafraîchissement masqué FRM lorsque la dernière des deux zones mémoire à rafraîchir a et & rafraîchie e. pour commander l' effacement du signal rafraîchissement masque ARM délivré nar lesdits deuxièmes moyens. ARM for controlling circuits for selecting the memory area which can be refreshed, third means for delivering a masked end of refresh signal FRM when the last of the two memory areas to be refreshed and & refreshed e. to control the erasure of the ARM mask refresh signal delivered by said second means. 7. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information selon les revnedications 5 et 6 caractérise en ce qu'vil comprend des quatrièmes moyens pour engendrer un signaL de rafraîchissement masque execute RME lorsque le rafraîchissement a été execute dan '+s deux zones du banc de memoire.7. Refreshing mask for memory bank with capacitive cells of an information processing system according to claims 5 and 6, characterized in that it comprises fourth means for generating a refresh signal mask execute RME when the refresh was executed in two areas of the memory bank. 8. Masqueur de rafraîchissement pour banc de mémoire à cellules capacitives d'un système de traitement de l'information selon les revendications 5, 6 et 7 caractérisé en ce qu'il comprend un cinquième moyen pour commander un générateur de rafraîchissement apparent lorsqu'à la fin de la période reservée à l'exécution effective du rafraîchissement masqué, le signal de rafraîchissement masque n'est pas présent. 8. Refreshing mask for memory bank with capacitive cells of an information processing system according to claims 5, 6 and 7 characterized in that it comprises a fifth means for controlling an apparent refresh generator when at at the end of the period reserved for the effective execution of the masked refresh, the mask refresh signal is not present.