FR2478911A1 - Reseau a commutation de paquets, commutateur de paquets et procede d'acheminement pour un tel reseau - Google Patents

Abstract

L'INVENTION CONCERNE UN RESEAU A COMMUTATION DE PAQUETS, UN COMMUTATEUR DE PAQUETS ET UN PROCEDE D'ACHEMINEMENT POUR UN TEL RESEAU. DANS CE RESEAU COMPORTANT UN CERTAIN NOMBRE DE CENTRES DE RATTACHEMENT CR, DE CENTRES PRINCIPAUX CP ET UN CENTRE DE DEBORDEMENT CD, CHAQUE PAQUET COMPREND UN EN-TETE INDIQUANT SA DESTINATION, ET CHAQUE COMMUTATEUR CONSTITUANT L'UN DESDITS CENTRES POSSEDE DES TABLES D'ACHEMINEMENT LUI PERMETTANT D'ORIENTER LE PAQUET ENTRANT VERS UNE DE SES SORTIES. L'INVENTION S'APPLIQUE A UN RESEAU A PAQUETS POUR LA TRANSMISSION DE SIGNAUX TELEPHONIQUES.

Description

La présente invention concerne un réseau a commutation de paquets, un commutateur de paquets et un procédé d'acheminement pour un tel réseau.

On connaît déj des réseaux a commutation de paquets dans lesquels un message de marquage préalable trace l'itinéraire des paquets suivants dans le réseau en laissant, dans la mémoire des commutateurs traversés, l'indication de correspondance entre l'artère et le numéro d'étiquette qui identifient les paquets à l'arrivée, et l'artère et le numéro d'étiquette à utiliser pour leur expédition.

Cependant, ce type de réseau a l'inconvénient d'être vulnérable a la défaillance des éléments de l'itinéraire marqué puisqu'un appel en cours peut alors être interrompu. Par ailleurs, il faut un paquet de marquage préalable et il n'est pas possible d'égaliser la charge des artères au niveau des paquets en les acheminant dynamiquement par des artères différentes selon la charge momentanée.

On connaît également des réseaux à commutation de paquets dans lesquels chaque paquet est muni d'un préfixe constitué d'un certain nombre de caractères destinés chacun a un des commutateurs traversés pour permettre a celui-ci de déterminer l'artere sortante par laquelle le paquet doit être acheminé. Un tel type de réseau est décrit,par exemple, dans le brevet français 73 31216 (2 242 829). Il a l'avantage d'une grande simplicité de traitement dans chaque commutateur, de ne pas nécessiter de paquet de marquage d'itinéraire et de permettre un respect aisé de la chronologie des paquets d'une conversation.Mais un tel type de réseau est lui aussi vulnérable a la défaillance d'un élément de l'itinéraire et ne permet pas d'égaliser dynamiquement la charge des artères au niveau des paquets.

La présente invention a pour objet un réseau à commutation de paquets qui remédie a ces inconvénients.

Un autre objet de l'invention est un procédé d'acheminement de paquets exempt de ces inconvénients.

Encore un autre objet de l'invention est un commutateur de paquets ayant une grande souplesse d'adaptation et une grande résistance aux défaillances partielles des éléments du commutateur,en ce qui concerne la continuité du service.

Selon une premiere caractéristique de l'invention, il est prévu un procédé d'acheminement de paquets dans un réseau a commutation de paquets comportant un certain nombre de commutateurs interconnectés par des artères de transmission, caractérisé en ce que chaque paquet comporte un en-téte indiquant seulement la destination du paquet et le type d'adressage utilisé, et en ce que chaque commutateur comporte des moyens pour lire ledit en-tête et des moyens pour déterminer a partir de tables d'acheminement la sortie du commutateur vers laquelle le paquet doit être envoyé.

Selon une autre caractéristique de l'invention, il est prévu un commutateur pour un réseau a paquets dans lequel chaque paquet comporte un en-tête indiquant la destination du paquet, caractérisé en ce qu'il comprend - n sections d'interface comprenant chacune une partie section dtinter-
face entrante et une partie section d'interface sortante pour
permettre l'entrée et la sortie de paquets du commutateur ;; - un premier étage de présélection spatiale a n entrées reliées aux
dites sections d'interface entrantes et N sorties à acces partiel - un deuxième étage de type temporel comportant N cellules de mémoire
indépendantes, de la taille d'un paquet, associées chacune a un
microprocesseur de commande et reliées, par leur entrée, respecti
vement aux N sorties de l'étage de présélection, lesdites cellules
étant réparties dans p groupes gérés par p microcalculateurs
contrôlant respectivement les microprocesseurs de commande des
cellules du groupe - un troisième étage de brassage spatial comportant p sections de
brassage ayant chacune N entrées reliées respectivement aux sorties p
N
des cellules de mémoire d'un groupe correspondant, et N sorties
N accès p
donnant accès - mailles intermédiaires, chacune desdites sections
p
de brassage étant associée a un circuit gérant de mailles - un quatrième étage de sélection finale a N entrées, reliées aux
dites mailles intermédiaires, et n sorties reliées respectivement
aux n sections d'interface sortantes - au moins deux calculateurs pour la gestion dupliquée du commutateur,
lesdits calculateurs étant desservis chacun par une section d'inter
face entrante et une section d'interface sortante et contrôlant
lesdits microcalculateurs de groupe ; et - une horloge locale contrôlée par lesdits calculateurs de gestion
du commutateur.

L'invention sera mieux comprise et d'autres caractéristiques apparaîtront a l'aide de la description ci-après et des dessins joints où - les figures I et 2 représentent des configurations de réseaux a
commutation de paquets ; - la figure 3 représente les formats des paquets utilisés selon l'invention - la figure 4 est le schéma général d'un commutateur de paquets
selon l'invention - les figures 5 et 6 représentent des diagrammes explicatifs de la
répartition des cellules de mémoire du commutateur ; - la figure 7 est un diagramme des signaux de bus de diffusion vers
les sections d'interface entrantes du commutateur ;; - la figure 8 est un schéma des troisième et quatrième étages spatiaux
du commutateur selon l'invention ; - la figure 9 représente le schéma d'une section de terminaux et des
sections d'interface correspondantes - la figure 10 représente le schéma d'un terminal ; - la figure 1i montre une section d'interface calculateurs ; - la figure 12 représente le schéma d'un sélecteur de base utilisé
dans les étages spatiaux du commutateur selon l'invention ; - la figure 13 est le schéma d'un circuit logique de réception utilisé
dans le commutateur pour la transmission de paquets ; et - la figure 14 représente des diagrammes de signaux explicatifs.

Sur les figures 1 et 2 sont illustrées deux variantes d'un réseau numérique a services intégrés, utilisant la transmission et la commutation de paquets, capables de véhiculer des signaux téléphoniques.

Ces deux variantes ne sont données qu'a titre d'exemple pour permettre une explication plus claire de l'invention.

On suppose qu'un tel réseau se superpose a un réseau téléphonique numérique existant qui utilise, pour fixer les idées, des équipements de transmission numérique a 34 Meb/s ou 140 Mebls.

Dans les deux configurations représentées, des centres de rattachement CRI, CR2 CRn assurent l'interface éntre le réseau de transmission par paquets et les centres de transit secondaires du réseau téléphonique (non représenté). Chacun de ces centres de rattachement est relié, dans le cas de la figure 1, par deux artères a 34 Meb/s a un centre principal, CPî a CP8. Ces centres principaux sont tous maillés entre eux par des artères a 34 Meb/s, seules toutes les artères des centres CPî et CP3 étant représentées pour la clarté du dessin.Enfin, chaque centre principal est relié a un centre de débordement CD par l'intermédiaire d'artères a 140 Meb/s, ce centre de débordement étant utilisé en cas de surcharge locale de trafic, ou même systématiquement pour une petite partie du trafic de chaque centre principal'vers un autre centre principal.

Dans le cas de la figure 2, la différence réside dans le fait que chaque centre de rattachement, CRI a CRn, est relié deux centres principaux différents par ses deux artères. Une telle disposition permet de penser que, dans la plupart des cas, on peut alors se passer de centre de débordement.

Quoi qu'il en soit, ces structures de réseau et les explications qui vont suivre sur la méthode d'acheminement des paquets permettront de mieux comprendre la structure et le fonctionnement du commutateur selon l'invention, destiné à être utilisé dans tous les centres du réseau, quel que soit leur type, moyennant quelques adaptations.

Dans les réseaux décrits ici, on a choisi comme méthode d'acheminement des paquets, la méthode des paquets indépendants dans laquelle le préfixe de chaque paquet contient seulement l'indication de sa destination, chaque commutateur devant trouver sur quelle artère le paquet doit être retransmis. Une telle méthode a l'avantage de n'être que très peu vulnérable aux défaillances matérielles du réseau, de ne pas nécessiter de paquet de marquage d'itinéraire et de permettre une égalisation dynamique de la charge des artères au niveau des paquets.

Les paquets sont acheminés par les commutateurs selon les principes suivants. Le choix de la direction de sortie, pour une destination prédéterminée, est effectué sur la base d'informations locales en ce qui concerne la charge des artères. Un paquet qui a déjà subi une commutation en transit est toujours orienté sur sa destination par une voie directe, sauf évidemment dans le centre de débordement. Tous les commutateurs utilisent le même programme d'acheminement, individualisé seulement par les tables d'acheminement propres a chaque commutateur. Par ailleurs, les paquets de commande destinés à une fonction liée à un commutateur, sont acheminés comme les autres paquets à l'intérieur du réseau, mais avec un type d'adressage particulier, ainsi qu'on va le voir ci-dessous. Ceci permet une très grande souplesse dans l'implantation des centres de commande.

Les formats utilisés sont précisés sur la figure 3. Le format de trame représenté en a) de la figure 3 est composé de drapeaux F ayant une longueur de huit éléments binaires, séparant des parties utiles IZ de longueur constante, égale a cent vingthuit octets avant insertion de O assurant la transparence de la transmission. Ce procédé est connu. En supposant que chaque drapeau est composé du code suivant : 01111110, on ajoute automatiquement dans la partie utile, après toute série de cinq 1 consécutifs, un 0, ces O étant retirés a la réception. A partir de cette longueur utile constante, le format des paquets est précisé en b) de la figure 3. Ce format comprend un préfixe de douze octets protégés, suivi d'une partie information INF non protégée.Le préfixe est protégé par un code a redondance permettant la correction d'une erreur ou la détection de deux erreurs. Ce code consiste a faire suivre chaque groupe de quatre éléments binaires contenant l'information d'un groupe de quatre éléments binaires contenant, soit la réplique, soit le complément des quatre premiers éléments binaires et qui apportent ainsi la redondance nécessaire. Ainsi, le préfixe est constitué de six octets protégés.Sur les représentations c) a f) de la figure 3, on n'a indiqué que le nombre des éléments binaires protégés et non le nombre total d'éléments binaires qui est le double. L; préfixe représenté en b) comporte un en-tête ET destinée a l'acheminement du paquet et un champ de commande C de l'organe destinataire indiquant la nature et le format de l'information transportée.Comme on le voit en c)de la figure 3,1'en-tête ET comprend d'une part l'indication dutype d'adressage TY, les indications éventuelles nécessaires a une sélection de terminal, a savoir le code SEC de la section de terminal, le code MT du module de terminaux et le code TM du terminal, d'autre part l'identité du commutateur d'origine CAM et celle d'un commutateur de référence CRE, enfin l'indication de l'heure d'émission du paquet H a 125 ps près modulo 128 (soit sept éléments binaires nécessaires), 125 ps étant la période d'échantillonnage des voies des réseaux téléphoniques numériques.Les formats d), e) et f) de la figure 3 indiquent les trois types d'adressage TV prévus. Les deux premiers d) et e) sont des adressages symboliques qui permettent d'envoyer un paquet de commande a une fonction liée a un commutateur donné, soit le commutateur d'origine CAM, dans le cas de l'adressage symbolique amont [format d)J , soit le commutateur de référence CRE, dans le cas de l'adressage symbolique référencé [format e)]. Cet adressage symbolique permet d'adresser un paquet de commande a une fonction liée a un commutateur sans qu'on ait besoin de connaître son site géographique d'implantation, grâce aux tables d'acheminement des commutateurs, d'où une grande souplesse d'implantation des centres de commande et la possibilité très simple de passer d'un centre a un autre en cas de défaillance, ou pour des raisons d'exploitation. L'adressage symbolique amont [format d) de la figure 3] est indiqué par le code 000 suivi de l'indication FCT de la fonction adressée. Par exemple, le code FCT 000 indiquera la fonction "gestion du commutateur", le code 001 la fonction "gestion des terminaux", le code 010 la fonction "gestion des appels", le code 011 la fonction "gestion du réseau" et le code 100 la fonction "maintenance".Enfin, l'indication DX ou indication duplex permet de préciser, dans le cas de commande dupliquée, le calculateur concerné, soit l'un quelconque des calculateurs A et B (code 00), soit le calculateur A (code 10), soit le calculateur B (code 01).

Sans entrer dans le détail, on va préciser, pour permettre une meilleure compréhension de la suite de la description, le rôle général des fonctions mentionnées ci-dessus. La fonction "gestion du commutateur" exécute les reconfigurations locales en cas d'incident et en informe la fonction "gestion du réseau" et la fonction "maintenance", met a jour les tables d'acheminement de paquets sur ordre de la fonction "gestion du réseau", établit des statistiques d'utilisation des artères a l'intention des fonctions "gestion du réseau" et "maintenance et exploitation" et gère l'horloge locale a l'aide des paquets horaires ainsi que cela sera décrit a propos de la synchronisation.

La fonction "gestion des terminaux d'une zone" gère la table des états semi-permanents des terminaux de sa zone (fonctionnement, catégorie, routes auxquels ils sont affectés), gère une table de leurs états d'occupation, attribue des terminaux, sur demande, aux autres fonctions et les reprend après utilisation.

La fonction "gestion des appels" gère les tables des routes accédant au réseau et la table d'utilisation de ces routes pour l'acheminement des appels, effectue les diverses opérations nécessaires à l'établissement et au relâchement des appels (emprunt et restitution des terminaux, demande d'accords préalables à la fonction "gestion du réseau", commande des opérations de signalisation, contrôle de la continuité des liaisons établies) et informe la fonction "maintenance et gestion" des incidents rencontrés.

La fonction "gestion du réseau" gère les tables d'acheminement des fonctions "gestion de commutateur" et effectue un contrôle de flux au niveau des appels en évaluant la charge des différentes artères impliquées dans l'appel, en calculant les nouvelles charges résultant de l'acceptation de l'appel et en acceptant ou refusant l'appel, à la suite de la comparaison de ces nouvelles charges avec les capacités disponibles.

La fonction "maintenance et exploitation" reçoit les indications d'incident en provenance des autres fonctions, contrôle les opérations de maintenance, utilise les données statistiques qu'elle reçoit et informe la fonction "gestion du réseau" des incidents significatifs sur le plan de l'écoulement du trafic.

En revenant au format e) de la figure 3, l'adressage symbolique référencé est indiqué par un code S01 où S est un élément binaire indiquant s'il s'agit d'un paquet de synchronisation (O indique par exemple un paquet non horaire et 1 un paquet horaire). Ce code est suivi, comme pour l'adressage symbolique amont, du code FCT de la fonction adressée et du code DX du calculateur concerné.

En f) est représenté le format du troisième type d'adressage utilisé qui est l'adressage géographique. Cet adressage est indiqué par le code 011, suivi d'un élément binaire T indiquant s'il faut effectuer une traduction de numéro de section d'une artère de transmission, dans le cas où cette artère a été basculée sur une section de réserve, ainsi qu'on le verra mieux dans la structure du commutateur décrite ci-dessous. Enfin, le code NS indique le niveau de sélection et permet d'envoyer un ordre à un organe quelconque au niveau sélection, module de terminaux, interface de terminaux ou terminal lui-meme.

En g) de la figure 3, on a représenté le format des informations non protégées INF. La partie SIG permet la transmission des états de signalisation simultanément avec les échantillons de parole présents dans le champ PAR, en conformité avec le standard numérique européen. Les quatre éléments binaires R constituent un demi-octet de réserve.

Dans ce qui précède, on a été amené à mentionner à plusieurs reprises la synchronisation dans le réseau. En effet, il peut se produire, du fait du fonctionnement asynchrone du réseau à paquets et de la méthode d'acheminement choisie, des fluctuations des temps de transmission des paquets d'une succession de paquets d1une liaison donnée. Pour remédier à cela, on a prévu une synchronisation en temps, par normalisation par excès du temps de transmission.Pour cela, un paquet reçu sera distribué, soit a la suite du paquet précédent, s'il en existe un en cours de distribution, soit un temps fixe après son heure d'expédition (H), s'il est le premier d'une séquence, ce temps étant choisi avec une marge suffisante pour tenir compte de toutes les variations normales de temps de transmission dues, soit à la transmission elle-même, soit au temps de traitement dans les commutateurs du réseau, par la voie la plus détournée. Ainsi, le réseau à paquets se comporte comme une liaison point à point à temps de transmission fixe.

On suppose les horloges locales des centres déjà synchronisées du point de vue des fréquences. Un centre choisi comme pilote diffuse périodiquement des paquets horaires aux autres centres, indiquant heure de départ du paquet. Chaque paquet horaire, à son arrivée dans un centre, est immédiatement estampillé avec heure locale d'arrivée, puis dirigé vers le centre de commande responsable des problèmes horaires. En outre, chaque centre a en mémoire une table horaire qui indique les valeurs nominales des temps de transmission sur les différentes artères auxquelles il est relié. On peut ainsi comparer heure locale et heure du centre pilote, et corriger l'horloge locale.Le centre pilote est choisi parmi l'un des huit centres principaux, et deux autres centres principaux servent de pilotes auxiliaires, se mettant normalement à l'heure du centre pilote, mais pouvant le remplacer en cas de défaillance. Tous les autres centres principaux et le centre de débordement reçoivent les paquets horaires de ces trois centres pilotes et en déduisent leur heure propre, une logique de majorité permettant d'éliminer éventuellement les indications d'un centre pilote défaillant. Les huit centres principaux envoient, par tailleurs, des paquets horaires aux centres de rattachement auxquels ils sont reliés.

Cela étant, on va maintenant décrire le commutateur selon l'invention, dont la structure générale a été prévue pour s'adapter à tous les types de centre, et qui est représenté sur la figure 4. Les paquets, arrivant dans le commutateur par les artères entrantes à grand débit (34 Meb/s) Al, A2...., ou par les sections de terminaux ST ou les calculateurs implantés dans le commutateur CA1, CA2...., doivent être stockés en mémoire le temps d'analyser leur préfixe et de décider de leur destination. Les paquets doivent être ensuite placés dans
N files d'attente, correspondant aux N sorties du commutateur. La structure adoptée est une structure de type STSS dans laquelle la mémoire occupe une position centrale et est aussi banalisée que possible pour mettre en commun les zones de mémoire libres et celles utilisées pour le stockage des paquets en attente.Le commutateur dessert trente-deux sections entrantes et trente-deux sections sortantes. Chaque section comprend un circuit d'interface d'entrée, associé à un circuit d'interface de sortie. Plus précisément, on a représenté, sur la figure 4, trois types de section différents - les sections d'interface ligne comprenant un circuit d'interface
ligne entrante, ILEl à ILE3, et un circuit d'interface ligne
sortante, ILS1 à ILS3, qui desservent des arteres de transmission à
34 Nabis - les sections d'interface terminaux comprenant un circuit d'interface
terminaux entrants ITE, un circuit d'interface terminaux sortants ITS
et une section de terminaux ST desservant deux cént cinquante
six terminaux reliés respectivement aux voies numériques VNO à VN255
à 64 kebjs d'un multiplex numérique ; et - les sections d'interface calculateur comprenant un circuit d'inter
face calculateur entrant, ICE1, ICE2, et un circuit d'interface
calculateur sortant, ICS1, ICS2, qui desservent chacune un calcu
lateur comme cela est représenté sur la figure 4, ou huit calculateurs
comme cela est représenté sur la figure 11, les sections d'inter
face calculateur étant toujours groupées par deux pour des raisons
de duplication des calculateurs. Ces dernières sections permettant
la connexion des calculateurs au réseau à paquets et donc à l'en-
semble des commutateurs et à leurs calculateurs.

On remarquera que la section d'interface ligne ILE1-ILSI n'est pas reliée à une artère à 34 Meb/s, mais sert de section d'interface de réserve pour les autres sections d'interface ligne. Le commutateur comporte quatre étages. Le premier étage de type spatial est un étage de présélection PS à accès partiel à trente-deux entrées, auxquelles sont reliées les trente-deux circuits d'interface entrants et deux cent cinquante-six sorties reliées respectivement à deux cent cinquantesix cellules de mémoire, CEMO à CEM255, du second étage de type temporel. Ces deux cent cinquante-six cellules de mémoire indépendantes sont réparties en seize groupes GO à G15 de seize cellules, d'une maniere qui sera détaillée dans la suite.Chaque cellule est de la taille d'un paquet (cent vingt-huit octets) et est munie d'un microprocesseur (non représenté sur la figure) spécialisé capable d'interpréter l'en-tête du paquet et d'en déduire le numéro de la section sortante à laquelle ce paquet devra être envoyé. Pour cela, le préfixe du paquet traverse d'abord un circuit qui détecte et corrige les erreurs dans les limites permises par le code à redondance, avant d'effectuer l'enregistrement avec le reste du paquet dans la cellule de mémoire. En même temps, l'en-tête > corrigé et débarrassé des éléments binaires redondants, est inscrit dans un registre séparé où le microprocesseur, muni de son programme et de ses tables d'acheminement, peut venir le traiter.En utilisant l'en-tête et les tables d'acheminement, le microprocesseur détermine ie numéro de la section sortante vers laquelle le paquet doit être dirigé.

Au niveau de chaque groupe de cellules de mémoire, est prévu un microcalculateur, CCO à CG10 qui se charge des taches de gestion du groupe et, en particulier, de la mise à jour des tables d'acheminement des microprocesseurs de chaque cellule de mémoire. Tous ces microcalculateurs CCO à CG15 sont reliés aux calculateurs dupliqués CA1, CA2 de gestion du commutateur.

Les sorties des cellules de mémoire de chaque groupe sont reliées respectivement aux entrées d'une section de brassage, SBO à
SB16, à seize entrées et seize sorties, aboutissant à seize mailles intermédiaires. Ces sections de brassage constituent le troisième étage, de type spatial, du commutateur et sont gérées par des circuits gérants de mailles GMO à GN15. Les mailles de sortie de cet étage de brassage sont reliées aux entrées du quatrième étage de sélection finale SF du commutateur. Ce dernier est commandé par les sections d'interface sortantes qui reçpivent des gérants de railles GMO à GM15, par des bus dont deux seulement s-ont représentés, l'indication des cellules de mémoire en attente pour leur transférer un paquet.Ce sont les sections sortantes qui sélectionnent à tour de rôle les cellules en attente sur elles, par l'intermédiaire de la sélection d'une maille par l'étage de sélection finale SF.

Par ailleurs, l'état libre ou occupé des cellules de mémoire est envoyé à. un distributeur de cellules libres DC qui communique l'identité des cellules libres aux sections d'interface entrantes, par l'intermédiaire de trente-deux bus de diffusion, les sections entrantes commandant l'étage de présélection PS.

Enfin, l'horloge locale CL fournit aux éventuels terminaux et aux cellules de mémoire les signaux d'horloge h nécessaires et est remise à- l'heure périodiquement sous le contrôle des calculateurs CAl et CA2 de gestion du commutateur, selon la procédure indiquée ci-dessus dans la description de la synchronisation. L'horloge CL est considérée comme un périphérique des calculateurs qui, par ailleurs dans le cas de centres principaux, ont la tâche d'expédier périodiquement des paquets horaires vers les centres dont ils doivent assurer la synchronisation.

On va maintenant décrire plus en détail l'étage de présélection à. accès partiel et la distribution des cellules de mémoire avec l'aide des figures 5 et 6. L'étage de présélection PS a trentedeux entrées, 0 à 31, une par section entrante, et deux cent cinquantesix sorties reliées chacune à. une cellule de mémoire, ces cellules étant numérotées de O à 255 (CEMO à CEM255). L'accès partiel est organisé de façon que chaque section entrante ait accès à seulement trente-deux cellules : la section O a accès aux cellules 0 à 31, la section 1 aux cellules 8 à 39, la section 2 aux cellules 16 à 47, etc. Ceci est représenté sur la figure 5 où chaque trait plein fait correspondre à une section trente-deux cellules successives.

Par ailleurs, les cellules de mémoire sont réparties, une par une, dans les seize groupes GO à G15 dans leur ordre de succession.

Ainsi, la cellule 0 fait partie du groupe GO, la cellule 1 fait partie du groupe G1, etc. Le groupe GO comprend donc les cellules 0, 16, 32, 48...240, le groupe G1 les cellules 1, 17, 33...241, etc. Ceci a l'avantage que les trente-deux cellules auxquelles a accès une section donnée sont réparties par deux dans les seize groupes, ce qui limite les inconvénients de l'indisponibilité d'un groupe de cellules de mémoire. De plus, on constate que, si l'on définit comme sous-groupes huit cellules successives O à 7, 8 à 15, etc., chaque sous-groupe est accessible à quatre sections entrantes voisines et que deux sections entrantes successives n' ont que trois sous-groupes en commun.

L'état d'occupation des cellules de mémoire d'un sous-groupe est diffusé sous forme série par le distributeur de cellules libres sur un bus de diffusion particulier destiné aux quatre sections entrantes concernées par ces huit cellules.

D'autre part, l'étage de présélection PS est constitué de sélecteurs de base 1 x 8 à une entrée et huit sorties, chaque section entrante étant associée à quatre sélecteurs de base permettant l'accès aux trente-deux cellules correspondantes. Cette organisation est résumée par la figure 6 où les points matérialisent la correspondance entre les cellules de mémoire, les groupes, les bus de diffusion et les sections entrantes avec leurs sélecteurs. Cette figure montre bien la souplesse de l'organisation adoptée, la sécurité du point de vue du maintien du service contre les pannes ou indisponibilités d'un sous-ensemble quelconque et les possibilités de sous-équipements des commutateurs selon les besoins.

En ce qui concerne le distributeur de cellules libres DC (figure 4), qui peut être un circuit cabalé, le format adopté pour la transmission des informations relatives à un sous-groupe de cellules sur un bus de diffusion, est précisé sur la figure 7. Le même format est employé sur chaque bus de diffusion. Comme on le voit, le code à huit éléments binaires, caractérisant l'état des huit cellules correspondant à un bus donné, est diffusé quatre fois de suite respectivement pour les quatre sections entrantes concernées de type respectif A, B,
C et D. Ces diffusions sont séparées par des codes de synchronisation SYNC.A....SYNC.D qui indiquent la section concernée. Le temps séparant deux diffusions est utilisé par la section concernée par la première pour sélectionner éventuellement une cellule de mémoire libre et l'occuper à travers l'étage de préséiection. La séparation temporelle entre les quatre sections voisines susceptibles de sélectionner une cellule donnée permet d'éviter les doubles prises.

Sur la figure 5, on a indiqué en face du numéro de section entrante, son temps d'accès aux bus de diffusion.

La prise d'une cellule de mémoire libre par une section entrante s'effectue par activation du sélecteur d'accès correspondant, puis envoi d'un code d'identité de section et d'un signal d'offre (procedé que l'on décrira plus en détail dans la suite), enréponse à quoi la cellule affiche l'état occupé et commence à recevoir le paquet qui a été converti en parallèle sur huit bits par la section-entrante, de façon à ramener le débit à 4,3 Meb/s. Pendant ce temps, il es-t prévu que la section entrante anticipe sur la réception d'un nouveau paquet et sélectionne une nouvelle cellule libre, cette deuxième sélection étant maintenue jusqu'à l'arrivée du nouveau paquet. La première sélection est relâchée dès l'arrivée et la reconnaissance d'un drapeau par la section entrante.

La figure 8 représente le schéma des deux étages de sélection sortante du commutateur, à savoir les sections de brassage SBO à SB15 et l'étage de sélection finale SF. Chaque section de brassage a été représentée associée au gérant de mailles correspondant, GMO à GM15, qui peut être un circuit câblé. Comme on l'a déjà indiqué, chaque section de brassage aboutit à seize mailles intermédiaires réparties en sous-groupes de deux mailles, chaque sous-groupe de mailles d'une section de brassage ayant accès à une section de sélection finale, SFO à SF7, différente qui donne accès à quatre sections d'interface sortantes. Chaque gérant de mailles diffuse aux cellules de mémoire de son groupe l'état d'occupation des seize mailles intermédiaires correspondantes.Une cellule de mémoire, détenant un paquet et connaissant le numéro de la section sortante, choisit, après une éventuelle attente, une maille libre parmi les deux qui aboutissent à la bonne section de sélection finale et en avertit le gérant de mailles en lui communiquant le numéro de la section sortante. Le gérant de mailles attribue alors la maille choisie à la cellule et envoie à la section sortante, sur le bus de gérant de mailles correspondant, le numéro de la maille en attente pour elle.

La suite de la sélection sortante est commandée par la section d'interface sortante qui peut avoir plusieurs mailles en attente et les sélectionne chacune à son tour en commandant l'étage de sélection finale SF. Le transfert du paquet s'effectue après que la cellule de mémoire se soit fait reconnaltre par la section d'interface sortante par l'envoi de son code d'identification.

On va maintenant décrire plus en détail les différents types de sections d T interface en notant tout d'abord que chacune comporte une section d'interface entrante et une section d'interface sortante qui commandent la sélection dans étage adjacent de type spatial du commutateur. De plus, toutes les sections d'interface sont prévues avec une liaison directe entre le côté entrant et le coté sortant pour des paquets de gestion, de maintenance ou d'alarme.

La figure 9 représente le schéma d'une section d'interface de terminaux avec la section de terminaux ST. Cette section de terminaux ST dessert deux cent cinquante-six terminaux entrants tel
TE, et deux cent cinquante-six terminaux sortants, tel TS, associés par paires pour desservir une voie provenant d'un multiplex numérique MIS.

La section de terminaux comprend deux étages de sélection de terminaux qui sont propres à la section ST et sont considérés comme extérieurs au commutateur. Du côté sortant, on trouve successivement une mémoire tampon M servant d'organe de stockage intermédiaire dans la section d1 interface terminaux sortants ITS et un circuit de commande CC assurant, d'une part, les fonctions de commande de l'étage de sélection finale SF comme on l'a expliqué ci-dessus, et d'autre part, celles des étages de sélection de terminaux. Ensuite, on trouve un premier étage de sélection S2 à huit sorties reliées à des modules intermédiaires MOD et un second étage de sélection à huit sections de sélection, telle
S3, à trente-deux sorties, chacune donnant accès aux terminaux sortants, tel TS.Les modules intermédiaires MOD assurent, sous le contrôle du circuit de commande CC, la sélection terminale.

La partie concentration du côté entrant est symétrique avec les terminaux entrants TE, les sections de sélection S'3, les modules intermédiaires MOD', l'étage de sélection S'2, la mémoire tampon M' et le circuit de commande CC'. La liaison directe entre les sections d'interface terminaux entrants et sortants ITE et ITS est assurée par des sections de sélection 1 x 2 S1, S'1.

L'utilisation de mémoires tampon permet de séparer entièrement le fonctionnement de la section de terminaux de celui du commutateur.

Le paquet reçu d'une cellule de mémoire, octet par octet, est stocké dans la mémoire M en même temps que les codes d'adressage géographique de l'en-tête sont analysés par le circuit de commande CC qui identifie le module intermédiaire et le terminal destinataire, puis sélectionne ce module et lui envoie l'adresse du terminal destinataire pour effectuer la sélection terminale.

Du côté entrant, le circuit de commande CC' reçoit les demandes d'accès des modules intermédiaires et en sélectionne une, par une logique d'exclusion. Il active la sélection du module choisi par l'intermédiaire du premier étage S'2 et reçoit alors le code d'identité du terminal entrant, puis un paquet est stocké dans la mémoire tampon M'. Pendant le transfert, le circuit de commande CC' choisit une cellule libre et la sélectionne par l'intermédiaire de l'étage de présélection PS en lui envoyant un code d'identité de section. Dès que le paquet est enregistré dans la mémoire M', le circuit CC' relâche le module et commande le transfert vers la cellule de mémoire.

Chaque terminal est constitué, comme on peut le voir sur la figure 10, d'une double mémoire de paquet,MPS1, MPSZ, MYE1, MPE2,dans chaque sens, d'une logique d'émission LE associée à un circuit de détection de parole pour la détection de la parole entrante, la conversion de la signalisation entrante sur les fils SIGN et la mise en paquet avec indication de l'heure locale de départ dans le préfixe, et d'une logique de réception LR commandant la réception des paquets sortants, le blocage de normalisation de chaque premier paquet de séquence, puis l'envoi des codes de parole réespacés à la fréquence d'échantillonnage de la voie numérique VNO, ainsi que de la signalisation reconvertie sur les fils de signalisation SIGN.

Le temps de blocage du paquet sortant est, comme on l'a expliqué plus haut, fixé par excès à une valeur fixe, et est déterminé en comparant l'heure de départ inscrite dans le préfixe et l'heure de l'horloge locale.

Sur la voie entrante, peut être interposé un suppresseur d'écho SECH commutable.

La figure Il représente le schéma d'une section d'interface de calculateur du type desservant huit calculateurs CAl à CA8. Les mêmes références que sur la figure 9 ont été utilisées pour des éléments identiques. Ce type de section d'interface peut s'avérer nécessaire si l'on prévoit dans un commutateur l'implantation de plusieurs calculateurs (dupliqués) correspondant à des niveaux de gestion indépendants.Les sections d'interface calculateur entrant ICE' et sortant ICS' comprennent, comme les sections d'interface de terminaux, des mémoires tampon M, M', des circuits de commande CC, CC', une liaison directe S1, S'1 et le premier étage de sélection S2, S12-à huit directions commandé par les circuits de commande CC, CC'. Comme on l'a déjà indiqué, pour des raisons de sécurité, ces sections d1 interface calculateur vont. toujours par paires et chaque calculateur, CA1 à CAS, est jumelé à un calculateur de l'autre section (non repre sentée).

A partir de ces différents types de sections,-on peut imaginer des types mixtes dans lesquels seraient prévus sept groupes de trentedeux terminaux,selon la figure 9,et un calculateur relié à la huitième sortie du premier étage de sélection. Bien entendu, là aussi, pour des raisons de duplication, les sections mixtes iraient par paires.

La structure des sections d'interface ligne ILE-ILS se déduit facilement de celle des autres sections. Ces sections d'interface ligne effectuent dans le sens entrant la conversion série-parallèle sur huit éléments binaires après suppression des O de transparence et réciproquement dans le sens sortant.

Dans tout ce qui précède, on s'est référé à un certain nombre d'étages de sélection spatiale et à des transferts asynchrones à travers ces étages, en parallèle sur huit éléments binaires. On va décrire plus en détail ces operations en se référant aux figures 12 à 14. Sur la figure 12, est représenté le schéma d'un sélecteur de base 1 x 8 a dix fils, à savoir huit fils pour la commutation d'un octet en parallèle, et un fil d'offre et un fil de demande dont on va expliquer le rôle ci-dessous. Ces dix fils sont respectivement commutés vers huit directions par des éléments de sélecteur ESI à ESIO commandés simultanément par un circuit de commande de sélecteurs CCS recevant les éléments binaires d'un code de sélection, B1 à B3, et un signal d'activation E.

Le transfert asynchrone d'un octet s'effectue de la manière suivante : un octet est offert sur huit des fils côté émission, en même temps qu'un signal d'offre est envoyé sur le neuvième fil. Ce signal d'offre est constitué simplement par une transition du niveau 1 au niveau O ou réciproquement. Du côté réception, on peut enregistrer l'octet présenté dès l'arrivée du signal d'offre en élaborant localement un signal de lecture de cet octet. Le côté réception renvoie ensuite, sur le dixième fil, un signal de demande également constitué par une transition de niveau. Dès réception de la demande, le côté émission peut offrir l'octet suivant. La figure 13 représente le schéma du circuit logique côte réception et la figure 14 certains signaux utilisés.Le signal d'offre est appliqué sur les entrées de la bascule 115, une des entrées étant inversée, par les inverseurs 109,111.

Les sorties de cette bascule sont reliées aux entrées de la bascule 116 par des portes ET 118, 119. Une sortie de la bascule 115 et la sortie correspondante de la bascule 116 sont envoyées à un comparateur 117 (circuit OU exclusif) dont la sortie est reliée à une entrée d'une porte ET 114 dont l'autre entrée reçoit un signal "Prêt" sur le fil 120. La sortie de cette porte ET 114 commande l'enregistrement de l'octet dans le registre 112, via les inverseurs 101 à 108, et le basculement de la bascule 113 qui autorise le transfert de l'état de la bascule 115 à la bascule 116 par les portes 118 et 119. La sortie de la bascule 116 fournit le signal de demande via l'inverseur 110. Un signal RAZ remet à- zéro la bascule 113.

Ainsi, une transition de niveau sur le fil d'offre fait basculer la bascule 115 et le comparateur fournit alors un signal. Dès l'arrivée du signal "Prêt", l'octet offert est donc enregistré et la bascule 113 autorise le transfert du nouvel état de la bascule 115 à la bascule 116. Ceci supprime le signal du comparateur 117 et crée une transition de niveau sur le fil de demande. pour avertir le côté émission qu'il peut envoyer un nouvel octet. Le circuit logique côte émission est identique. Chaque côté, emission ou réception, a donc la possibilité d'adapter la cadence d'échange à ses besoins en retardant le signal d'offre ou de demande.

La structure générale de commutateur décrite ci-dessus peut être adaptée aux différents types de centre du réseau. Dans le cas d'un centre de rattachement qui relie le réseau à paquets au réseau à commutation de circuits classique, on prévoiera deux sections d'interface ligne, plus une de secours, et un nombre plus élevé de sections d'interface terminaux qui, étant à plus faible débit, autorisent un sous-équipement en cellules de mémoire. Un centre principal doit être essentiellement équipé en sections d'interface ligne (liaison avec les autres CP, les CR et le CD), une ou deux sections d'interface calculateur du type à huit calculateurs, et une ou deux sections d'interface terminaux pour les terminaux de signalisation. Enfin, le centre de débordement peut comporter des sections d'interface ligne groupées pour chaque artère de transmission a 140 Meb/s, considérée comme quatre artères à 34 Meb/s multiplexées, et deux sections d'interface calculateur pour huit paires de calculateurs de gestion. On peut ainsi constater la souplesse de la structure adoptée.

Naturellement, tous les chiffres indiqués le sont à titre purement explicatif et ne limitent en rien la portée de l'invention, de même que les exemples de réalisation décrits.

Claims (20)

REVENDICATIONS

1. Procédé d'acheminement de paquets dans un réseau à commutation de paquets comportant un certain nombre de commutateurs interconnectés par des artères de transmission, caractérisé en ce que chaque paquet comporte un en-tête (ET) indiquant seulement la destination du paquet et le type d'adressage utilisé, et en ce que chaque commutateur (CD, CP, CR) comporte des moyens pour lire ladit en-tête et des moyens pour déterminer, à partir de tables d'acheminement, la sortie du commutateur vers laquelle le paquet doit être eavoyé.

2. Procédé d'acheminement de paquets selon la revendication 1 caractérisé en ce que, lorsque le type d'adressage (TV) indiqué par I'en-tête (ET) est géographique, ledit en-tête fournit directement l'adresse géographique de la destination du paquet, et en ce que, lorsque le type d'adressage indiqué est symbolique, ladite en-tête fournit l'identité de la fonction de commande liée à un commutateur indiqué à laquelle le paquet est destiné, le commutateur qui reçoit ce paquet déterminant, à l'aide de ses tables d'acheminement, l'adresse géographique de ladite fonction et la sortie du commutateur à utiliser.

3. Procédé d'acheminement selon l'une des revendications 1 ou 2, caractérisé en ce que, lorsqu'un paquet est émis dans le réseau, on inscrit dans l'en-tête l'heure de son émission, et en ce qu'il ne peut sortir du réseau qu'à la suite immédiate d'un autre paquet ou un temps prédéterminé après son heure d'émission, le temps écoulé depuis son émission étant déterminé par comparaison entre son heure d'émission contenue dans l'en-tête et l'heure fournie par l'horloge locale du commutateur.

4. Procédé d'acheminement selon la revendication 3, caractérisé en ce que la synchronisation des horloges locales des différents commutateurs est obtenue par ltéchange de paquets horaires dans le réseau vers les fonctions de gestion des commutateurs responsables de la gestion des horloges locales, un ou plusieurs des commutzteurs servant de centres pilotes, l'acheminement de ces paquets étant assuré au moyen d'un adressage symbolique.

5. Commutateur pour un réseau à paquets dans lequel chaque paquet comporte un en-tête indiquant la destination du paquet, caractérisé en ce qu'il comprend - n sections d'interface (ICE-ICS, ILE-ILS, ITE-ITS) comprenant

chacune une partie section d'interface entrante (ICE, ILE, ITE) et

une partie section d'interface sortante (ICS, ILS, ITS) pour

permettre l'entrée et la sortie de paquets du commutateur - un premier étage de présélection spatiale (PS) à n entrées reliées

auxdites sections d'interface entrantes et N sorties à accès partiel un deuxieme étage de type temporel comportant N cellules de

mémoire ( (CEMO à CEM255) indépendantes, de la taille d'un paquet,

associées chacune à un microprocesseur de commande et reliées, par

leur entrée respectivement aux N sorties de l'étage de présélection,

lesdites cellules étant réparties dans p groupes (GO à G15) gérés

par p microcalculateurs (CGO à CG15) contrôlant respectivement les

microprocesseurs de commande des cellules du groupe - un troisième étage de brassage spatial comportant p sections de

brassage (SBO à SB15) ayant chacune N entrées reliées respectivement p

aux sorties des cellules de mémoire d'un groupe correspondant et

N sorties donnant accès à N mailles intermédiaires, chacune desdites

p donnant accès p

sections de brassage étant associée à un circuit gérant de

mailles (GMO à GN15) ;; - un quatrieme etage de sélection.finale (SF) à N entrées reliées

auxdites mailles intermédiaires et n sorties reliées respectivement

aux n sections d'interface sortantes - au moins deux calculateurs -(CÀl, CA2) pour la gestion dupliquée du

commutateur, lesdits calculateurs étant desservis chacun par une

section d'interface entrante (ICEl, I ICE2) et une section d'interface

sortante (ICS1, ICS2) et contrôlant lesdits microcalculateurs de

groupe (CGO à CG15) ; et - une horloge locale (CL) contrôlée par lesdits calculateurs de gestion

du commutateur.

6. Commutateur selon la revendication 5, caractérise en ce que chaque section d'interface entrante n'a accès, par le premier étage de présélection, qu a un nombre limité r de cellules de mémoire, de préférence un multiple du nombre p de groupes, et en ce que les r cellules, auxquelles a accès une section d'interface donnée, sont régulièrement réparties dans les p groupes.

7. Commutateur selon la revendication 6, caractérisé en ce que, si on numérote les cellules de mémoire de O à N-1, chaque section d'interface entrante a accès à r cellules de numéros successifs, en ce que les groupes de cellule successifs comprennent respectivement pour le premier groupe les cellules 0, p, 2 groupe les cellules 1, p + 1, 2p + 1 1.....

<tb>

<tb> le second ainsi de suite, et en ce qu'il est prévu que chaque section d'interface entrante successive a accès respectivement aux cellules 0 à rl, d à r-1+d, 2d à r-î+2d et ainsi de suite, d étant un nombre inférieurà r et de préférence un sous-multiple de r.

<tb> N/p <SEP> (p <SEP> + <SEP> 1) <SEP> et

g <SEP> (N <SEP> ~ <SEP> I)p <SEP> pour

8. Commutateur selon la revendication C, caractérisé en ce que le nombre n de sections d'interface est de préférence un multiple N du nombre de cellules de mémoire par groupe

9. Commutateur selon l'une quelconque des revendications 5 à 8, caracterisé en ce qu'il comprend, en outre, un circuit distributeur de cellules libres (DC) recevant de chaque microprocesseur de cellule de mémoire, l'information sur l'état libre ou occupé de la cellule correspondante et distribuant ces informations aux sections d'interface entrantes concernées, et en ce que chaque section d'interface entrante comprend un circuit de commande (CC') pouvant commander le premier étage de présélection (PS) pour la mettre en liaison avec une cellule libre à laquelle elle a accès.

10. Commutateur selon la revendication 9, caractérisé en ce que les informations de cellules libres ou occupées sont diffusées N/d par le distributeur de cellules libres sur d bus de diffusion, chaque bus transportant en série les informations relatives à un sous-groupe particulier de d cellules successives, O à d-1, d à 2d-1, etc.

11. Commutateur selon la revendication 10, caractérisé en ce que les d informations en série relatives à un sous-groupe de d cellules successives sont diffusées q fois successivement sur le bus correspondant, précédées chaque fois d'un code de synchronisation différent (SYNC.A à SYNC.D), q étant le nombre de sections d'interface entrantes ayant accès auxdites cellules du sous-groupe, et en ce que chacune desdites q sections d'interface entrantes comporte des moyens (CC') pour lire lesdites informations qui suivent respectivement un code de synchronisation particulier différent, le circuit de commande d'une section d'interface entrante pouvant effectuer la prise d'une cellule libre pendant la diffusion du code de synchronisation suivant celui qui lui est attribué.

12. Commutateur selon l'une quelconque des revendications 5 à 11, caractérisé en ce que les mailles intermédiaires, connectées aux sorties d'une section de brassage (SBO à SB15), sont groupées par m, et en ce que ledit quatrième étage de sélection finale (SF) N comprend pNm sections de sélection finale (SFO à SF7 ayant chacune

N - p.m m.- entrées reliées respectivement à m mailles de chaque section de

p brassage et n.222- sorties reliées respectivement aux sections d'inter

N face sortantes.

13. Commutateur selon la revendication 12, caractérisé en ce que chaque microprocesseur de cellule de mémoire analyse, lors de l'enregistrement d'un paquet, lten-tête de ce paquet pour déterminer sa destination, et comporte des tables d'acheminement pour en déduire la section d'interface sortante vers laquelle le paquet doit être envoyé, et en ce que ledit microprocesseur, spus la surveillance du circuit gérant de mailles (GMO à GM15) correspondant, attend, si nécessaire, puis sélectionne une maille libre parmi les m mailles aboutissant à la section de sélection finale (SFO à SF7) qui a accès à ladite section d'interface sortante.

14. Commutateur selon la revendication 13, caractérisé en ce que chaque section d'interface sortante (ICS, ILS, ITS) comprend un circuit de commande (CC) relié à tous les circuits gérants de mailles (GMO à GM15), et assurant la commande de la section de sélection finale (SF) à laquelle elle est reliée, en réponse à l'informati on fournie par un gérant de mailles qu'une cellule de mémoire a pris une maille pour lui transférer un paquet.

15. Commutateur selon l'une quelconque des revendications 5 à 14, caractérisé en ce qu'il comprend, en outre, des sections de terminaux (ST) connectées chacune à une section d'interface terminaux entrants (ITE) et à une section d'interface terminaux sortants (ITS), en ce que chaque section de terminaux comporte, dans le sens sortant, un premier étage de sélection de terminaux (S2) commandé par le circuit de commande (CC).de la section d'interface terminaux sortants (ITS), des modules intermédiaires (MOD) contrôlés par ledit circuit de commande sur chacune des sorties du premier étage de sélection de terminaux, et un deuxième étage de sélection de terminaux (S3) commandé par lesdits modules et dont les sorties sont reliées chacune à un terminal sortant (TS) donnant accès à une voie numérique (VNO à VN255) extérieure au réseau à paquets, la section de terminaux, dans le sens entrant, étant constituée symétriquement, et en ce que chaque section d'interface de terminaux comprend, dans chacun des sens entrant et sortant, une mémoire tampon (M, M') commandée par le circuit de commande (CC, CC') correspondant et une liaison directe (S1, S'1) entre la section d'interface sortante et la section d'interface entrante.

16. Commutateur selon la revendication 15, caracterise- en ce que chaque terminal entrant (TE) comprend une double mémoire de paquet (MPEl, MPE2) et un circuit logique de commande d'emission (LE) recevant la signalisation (SIEN), et un circuit de détection de parole (DP), comprenant éventuellement un suppresseur d'écho, pour la mise en paquets des signaux numériques entrants, et chaque terminal sortant (TS) comprend une double mémoire de paquets (MPS1, MPS2) et un circuit -logique de commande de réception (LR) pour la transformation des paquets en signaux numériques sortants.

17. Commutateur selon l'une quelconque des revendications 5 à 16, caractérisé en ce qu'il comprend des sections d'interface calculateurs (ICE-ICS) comportant, dans chacun des sens entrant et sortant, une mémoire tampon (M', M) contrôlée par lesdits circuits de commande (CC', CC) > une liaison directe (S'1, Sl) entre section d'interface sortante et section d'interface entrante, et un étage de sélection (S'2, S2), commandé par le circuit de commande correspondant, pour donner accès à x calculateurs (GA1 à CA8).

18. Commutateur selon l'une quelconque des revendications 5 à 17, caractérisé en ce que le transfert d'un paquet entre deux éléments du commutateur s'effectue en parallèle sur huit éléments binaires par huit fils, et en ce qu'il est prévu, pour ce transfert, un circuit logique d'émission et un circuit logique de réception reliés par deux fils supplémentaires dont l'un transmet, vers le circuit logique de réception, un signal d'offre d'un octet, et dont l'autre transmet, vers le circuit logique d'émission, un signal de demande lorsque l'octet précédent a été lu, les dix fils étant commutés ensemble dans les sélecteurs constituant les étages de sélection spatiale du commutateur.

19. Commutateur selon la revendication 18, caractérisé en ce que lesdits signaux d'offre et de demande sont constitués par une transition de niveau, et en ce que lesdits circuits logiques comprennent une première bascule (115) dont l'état est commandé par le signal venant de l'autre circuit logique, une deuxième bascule (116) dont le signal de sortie constitue le signal envoyé vers l'autre circuit logique, un comparateur (.117) des états des deux bascules et des moyens (114, 113, 118, 119) pour commander la lecture ou ltenre- gistrement d'un octet et le transfert de ltétat de la première bascule vers la seconde, lorsqu'un signal de commande (120) est présent.

20. Réseau à commutation de paquets caractérisé en ce qu'il utilise des commutateurs selon l'une quelconque des revendications 5 à 19 pour acheminer des paquets, suivant le procédé selon l'une quelconque des revendications 1 à 4.