FR2473235A1 - Beat recovering circuit for master-slave sync. system - uses phase-locked loop surveillance delay lines checking signal errors in sync. lines - Google Patents
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Abstract
Description
DISPOSITIF DE RESTITUTION DE SIGNAL DE RYTHME POUR SYSTEME
DE SYNCHRONISATION MAITRE-ESCLAVE, NOTAMMENT POUR SYSTEME
DE SYNCHRONISATION D'UN RESEAU DE TELECOMMUNICATIONS PAR
VOIES NUMERIQUES
L'invention est relative aux systemes de synchronisation délivrant des signaux électriques de rythme destinés par exemple à synchroniser les organes d'un réseau de télécommunications ou d'une installation de commande et de controle des phases d'exécution d'un procédé industriel Elle s'applique plus particulièrement aux systèmes du genre dit maître- esclave" dans lesquels un oscillateur local, incorporé dans une boucle à verrouillage de phase, est asservi par le signal de rythme délivré par une horloge maltresse commandant les oscillateurs de tous les dispositifs de synchronisation du systeme.RHYTHM SIGNAL RESTITUTION DEVICE FOR SYSTEM
MASTER-SLAVE SYNCHRONIZATION SYSTEM, PARTICULARLY FOR SYSTEM
FOR SYNCHRONIZING A TELECOMMUNICATIONS NETWORK BY
DIGITAL WAYS
The invention relates to synchronization systems delivering electrical timing signals intended for example to synchronize the members of a telecommunications network or of a command and control installation for the execution phases of an industrial process. applies more particularly to systems of the so-called master-slave type "in which a local oscillator, incorporated in a phase-locked loop, is controlled by the rhythm signal delivered by a mistress clock controlling the oscillators of all the synchronization devices of the system.
Lorsque le réseau est complexe (s'agissant par exemple d'un réseau de télécommunications par voies numériques) les systèmes de synchronisation du genre maitre-esclave présentent, en regard des systèmes dits à synchronisation mutuelle", les avantages suivants
- ils nécessitent moins de liaisons synchronisantes (c'està-dire de liaisons destinées à acheminer des signaux de référence avec une sécurité maximale); le graphe de leurs liaisons synchronisantes est en effet un arbre puisqu'il respecte un mode de distribution hiérarchisé;
- ils n'exigeant pas l'aménagement d'une plage de fluctuation de phase à l'intérieur de laquelle les oscillateurs sont autorisés à osciller librement, plage nécessaire dans les systèmes à synchronisation mutuelle afin d'éviter un fonctionnement en phase "averaging" différant sensiblement de la phase nominale de la fréquence de référence.When the network is complex (for example a telecommunications network by digital channels) synchronization systems of the master-slave type have, compared to so-called mutual synchronization systems ", the following advantages
- they require fewer synchronizing links (that is to say links intended to convey reference signals with maximum security); the graph of their synchronizing links is indeed a tree since it respects a hierarchical distribution mode;
- they do not require the development of a phase fluctuation range within which the oscillators are allowed to oscillate freely, a range necessary in systems with mutual synchronization in order to avoid operation in the "averaging" phase significantly different from the nominal phase of the reference frequency.
Dans un système maitre-esclave, il n'existe pas de risque de fonctionnement en mode erroné. La qualité de la synchronisation ne dépend que de la précision du rythme synchronisant et éventuellement, de la précision des conversions "analogique-numérique" et numérique-analogique mises en oeuvre dans le schéma du dispositif de synchronisation. En contrepartie, un système maître-esclave est beaucoup plus vulnérable aux pannes de rupture de lien, c'est-à-dire å à la disparition du signal de rythme provoquée par la rupture d'une liaison synchronisante. Pour y remédier, on assure une redondance de liens en multipliant les liaisons synchronisantes et en diversifiant au maximum "lthistoire" de celles-ci dans le réseau.On utilise à cet effet les ressources du multiroutage appliquées aux artères et aux techniques de transmission ainsi qu'au graphe des faisceaux (faisceaux transversaux). On dispose ainsi d'une pluralité de liaisons synchronisantes permettant d'assurer par commutation la substitution d'un lien valide à un lien défaillant. Malheureusement, les divers liens qui sont commutables sur l'oscillateur local d'un dispositif de synchronisation déterminé du système présentent alors, les uns par rapport aux autres, des écarts de phase relatifs de valeurs quelconques. In a master-slave system, there is no risk of operation in erroneous mode. The quality of the synchronization depends only on the precision of the synchronizing rhythm and possibly on the precision of the "analog-digital" and digital-analog conversions implemented in the diagram of the synchronization device. In return, a master-slave system is much more vulnerable to link breakdown failures, that is to say å to the disappearance of the timing signal caused by the breakdown of a synchronizing link. To remedy this, we ensure a redundancy of links by multiplying the synchronizing links and by diversifying as much as possible the "history" of these in the network. We use for this purpose the resources of multi-routing applied to arteries and transmission techniques as well as 'to the beam graph (transverse beams). There is thus a plurality of synchronizing links making it possible to ensure by switching the substitution of a valid link for a faulty link. Unfortunately, the various links which are switchable on the local oscillator of a determined synchronization device of the system then present, relative to each other, relative phase deviations of any value.
Une commutation de liens provoque non seulement une disparition temporaire du rythme de synchronisation mais aussi un saut de phase affectant la totalité des organes synchronisés par l'os- cillateur local.A switching of links not only causes a temporary disappearance of the synchronization rhythm but also a phase jump affecting all the organs synchronized by the local oscillator.
L'objet essentiel de l'invention est de fournir, dans un système de synchronisation du genre maître-esclave, un dispositif de restitution de signal de rythme dans lequel la commutation de lieras est assurée, non seulement de façon automatique dès l'apparition d'une anomalie affectant le lien en service, mais aussi sans que cette commutation se traduise par une altération quelconque de l'amplitude et de la phase du signal de rythme restitué par l'oscillateur local du dispositif. The essential object of the invention is to provide, in a synchronization system of the master-slave type, a device for reproducing a rhythm signal in which the switching of links is ensured, not only automatically when the appearance of 'an anomaly affecting the link in service, but also without this switching resulting in any alteration of the amplitude and phase of the rhythm signal reproduced by the local oscillator of the device.
Autrement dit, la commutation passe inaperçue des organes syn chronisés par l'oscillateur local.In other words, the switching goes unnoticed by the syn organs chronized by the local oscillator.
Pour atteindre cet objet le dispositif de-l'invention qui comprend
- une boucle à verrouillage de phase comportant, à la manière connue, d'une part un oscillateur local à commande de fréquence et d'autre part un comparateur de phase dont une entrée est connectée à la sortie de l'oscillateur local, dont l'autre entrée est connectée à l'entrée de commande de la boucle et dont la sortie commande l'oscillateur local,
- une pluralité de liaisons synchronisantes acheminant toutes le signal de rythme de l'horloge maîtresse du système,
- un commutateur de liens permettant de connecter l'une quelconque de ces liaisons synchronisantes sur l'entrée de commande de la boucle,
est caractérisé en ce qu'il comporte en outre ::
- une pluralité de voies dites "de surveillance de lien" dont chacune est connectée entre une liaison synchronisante et l'entrée correspondante du commutateur de liens et comprend une ligne à retard commandable dont l'entrée de signal est connectée à ladite liaison et des moyens de détecter I'apparition d'anomalies dans le signal de rythme retransmis par ladite ligne à retard,
- des moyens de délivrer respectivement aux lignes à retard des signaux de commande maintenait en phase les uns par rapport aux autres les signaux de rythme qu'elles retransmettent,
- des moyens de commander le commutateur de liens pour déconnecter la voie de surveillance en service (c'est-à-dire actuellement connectée à l'entrée de commande de la boucle) lorsqu'une anomalie apparait dans le signal de rythme retransmis par sa ligne à retard et pour connecter une autre voie de surveillance dont le signal de rythme ne présente pas d'anomalie.To achieve this object, the device of the invention which comprises
a phase locked loop comprising, in the known manner, on the one hand a local oscillator with frequency control and on the other hand a phase comparator of which an input is connected to the output of the local oscillator, of which l other input is connected to the loop control input and whose output controls the local oscillator,
- a plurality of synchronizing links all carrying the rhythm signal of the system master clock,
a link switch making it possible to connect any of these synchronizing links to the loop control input,
is characterized in that it further comprises:
a plurality of so-called "link monitoring" channels, each of which is connected between a synchronizing link and the corresponding input of the link switch and comprises a controllable delay line whose signal input is connected to said link and means to detect the appearance of anomalies in the rhythm signal retransmitted by said delay line,
means of respectively delivering to the delay lines control signals keeping in phase with each other the rhythm signals which they retransmit,
means of controlling the link switch to disconnect the monitoring channel in service (that is to say currently connected to the control input of the loop) when an anomaly appears in the rhythm signal retransmitted by its delay line and to connect another monitoring channel whose rhythm signal does not show any abnormality.
Avantageusement, les moyens de détection d'anomalie de signal de rythme de chaque voie de surveillance comprennent un organe de mémorisation temporaire dudit signal de rythme et des moyens de comparer les signaux respectivement présents à l'entrée et à la sortie de cet organe. Celui-ci assure en fait une double fonction. D'une part, il permet de comparer l'état présent d'un lien synchronisant avec son état immédiatement antérieur et de déceler d'une façon sûre la disparition ou l'altération grave du rythme.D'autre part il assure, lorsque la disparition ou l'altération se produit, la prolongation du rythme dans son état normal pendant le court intervalle de temps nécessité par la commutation; tout se passe alors, puisque tous les rythmes de sortie des lignes à retard commandables sont en phase, comme si le commutateur de liens n'avait pas cessé de transmettre le même rythme avec une microcoupure passant inaperçue du dispositif. Advantageously, the rhythm signal anomaly detection means of each monitoring channel comprise a member for temporarily storing said rhythm signal and means for comparing the signals respectively present at the input and at the output of this organ. This in fact performs a dual function. On the one hand, it makes it possible to compare the present state of a link synchronizing with its immediately previous state and to detect in a reliable way the disappearance or the serious alteration of the rhythm. On the other hand it ensures, when the disappearance or alteration occurs, prolongation of the rhythm in its normal state during the short time interval required by the switching; everything happens then, since all the output rhythms of the controllable delay lines are in phase, as if the link switch had not stopped transmitting the same rhythm with a micro-cut going unnoticed by the device.
Avantageusement, en outre, le dispositif de l'invention comporte une unité de commande logique et numérique et les moyens de maintenir en phase les signaux de rythme retransmis par les lignes à retard commandables comprennent des moyens de mesurer l'écart de phase entre l'un desdits signaux de rythme et les autres signaux de rythme, des moyens de transmettre les valeurs d'écarts de phase à l'unité de commande et des moyens de délivrer aux entrées de commande des lignes à retard les signaux de correction élaborés par l'unité de commande. Advantageously, in addition, the device of the invention comprises a logic and digital control unit and the means for keeping in phase the rhythm signals retransmitted by the controllable delay lines comprise means for measuring the phase difference between the one of said rhythm signals and the other rhythm signals, means for transmitting the phase difference values to the control unit and means for supplying the delay line control inputs with the correction signals produced by the control unit.
Une autre disposition avantageuse de l'invention consiste en l'adjonction dans le dispositif, d'une part de moyens de mémoriser périodiquement les valeurs du signal de sortie du comparateur de phase de la boucle à verrouillage de phase et d'autre part de moyens de délivrer à l'entrée de commande de l'oscillateur local un signal de commande ayant la valeur mémorisée la plus récente lorsque le commutateur de liens ne connecte plus aucune liaison synchronisante à l'entrée de commande de la boucle, c'est-à-dire lorsque tous les liens synchronisants ont disparu ou présentent des anomalies Ainsi, en cas de défaillance de tous les liens synchronisants, la boucle à verrouillage de phase ne reçoit plus aucun signal du commutateur de liens, mais un régime de fonctionnement particulier (que l'on appellera "régime dégradé") du dispositif s' établit, dans lequel l'oscillateur local oontinue à fonctionner à la même fréquence et à la phase la plus récente qui lui était assignée en régime de fonctionnement normal. Another advantageous arrangement of the invention consists in adding to the device, on the one hand means of periodically memorizing the values of the output signal of the phase comparator of the phase locked loop and on the other hand means to deliver to the control input of the local oscillator a control signal having the most recent memorized value when the link switch no longer connects any synchronizing link to the control input of the loop, that is to say -display when all the synchronizing links have disappeared or present anomalies Thus, in the event of failure of all the synchronizing links, the phase-locked loop no longer receives any signal from the link switch, but a specific operating regime (that the 'we will call "degraded mode") of the device is established, in which the local oscillator continues to operate at the same frequency and at the most recent phase which was assigned to it in function mode normally normal.
Si le dispositif comporte l'unité de commande numérique et logique que lion a définie plus haut, lesdits moyens de mémorisation sont avantageusement constitués par des organes de cette unité. On verra plus loin que le dispositif peut alors être réalisé selon deux variantes, selon que les dits organes sont inclus ou non inclus dans la boucle à ver touillage de phase en fonctionnement normal. If the device comprises the digital and logic control unit that lion has defined above, said storage means are advantageously constituted by members of this unit. It will be seen later that the device can then be produced according to two variants, depending on whether the said members are included or not included in the worm loop with phase twist in normal operation.
D'autres dispositions avantageuses apparaîtront dans la description qui suit d'un exemple de réalisation du dispositif de l'invention, en référence aux dessins annexés dans lesquels
- la figure 1 est un diagramme de blocs d'un dispositif conforme à l'invention destiné à la synchronisation d'un autocommutateur téléphonique numérique,
- la figure 2 est un schéma fonctionnel, en partie sous la forme d'un diagramme de blocs, de l'organe de sélection et de contrôle de rythme et du commutateur de liens de la figure 1,
- la figure 3 est un schéma fonctionnel des circuits logiques qui constituent les organes de comparaison et d'interdiction des voies de surveillance de liens de la figure 1
- la figure 4 est un ensemble de diagrammes de fonctionnement des bascules desdits organes de comparaison.Other advantageous arrangements will appear in the following description of an embodiment of the device of the invention, with reference to the accompanying drawings in which
FIG. 1 is a block diagram of a device according to the invention intended for the synchronization of a digital telephone exchange,
FIG. 2 is a functional diagram, partly in the form of a block diagram, of the rhythm selection and control member and of the link switch of FIG. 1,
- Figure 3 is a block diagram of the logic circuits which constitute the comparison and prohibition bodies of the link monitoring channels of Figure 1
- Figure 4 is a set of operating diagrams of the scales of said comparison members.
En ce qui concerne la représentation des liaisons dans ces dessins, les conventions suivantes sont adoptées
- un double trait représente une liaison bus,
- un trait continu représente une liaison acheminant des si
gnaux de rythme, d'asservissement ou de données,
- un trait interrompu représente une liaison acheminant des
signaux de commande,
- un petit cercle entourant une liaison signifie qu'il s'a
git d'une liaison multiple, destinée par exemple à ache
miner des bits en parallèle.With regard to the representation of the connections in these drawings, the following conventions are adopted
- a double line represents a bus connection,
- a solid line represents a link carrying si
rhythm, servo or data signals,
- a broken line represents a link carrying
control signals,
- a small circle surrounding a connection means that it is
multi-link git, for example for ache
mine bits in parallel.
On considère d'abord la figure 1. Le dispositif de synchronisation qu'elle représente est destiné à restituer à l'autocommutateur numérique 100 le signal de rythme délivré par l'horloge de référence du réseau (horloge au césium non représentée) et acheminé par quatre liaisons synchronisantes qui le délivre, après restitution par des organes non représentés du genre connu, aux quatre entrées El , E2, E3 et E4. We first consider Figure 1. The synchronization device that it represents is intended to restore to the digital automatic exchange 100 the rhythm signal delivered by the network reference clock (cesium clock not shown) and routed by four synchronizing links which deliver it, after restitution by bodies not represented of the known genus, at the four inputs El, E2, E3 and E4.
L'unité de commande 11 du dispositif comprend un microprocesseur avec son unité centrale (CPU) ses mémoires ROM et RAM, son bus 12 et des interfaces 13, 14, 15 et 16. Ces interfaces sont des coupleurs d'entrée-sortie du du genre connu sous les dénominations commerciales de PIA (Peripheral Inter;- face Adapter), PPI (Programmable Peripheral Interface), PIO (Programmable Input Output), etc... The control unit 11 of the device comprises a microprocessor with its central unit (CPU) its ROM and RAM memories, its bus 12 and interfaces 13, 14, 15 and 16. These interfaces are input-output couplers of the genre known under the trade names of PIA (Peripheral Inter; - face Adapter), PPI (Programmable Peripheral Interface), PIO (Programmable Input Output), etc ...
La boucle à verrouillage de phase comprend en succession, pour le fonctionnement en régime normal (c'est-à-dire non dégradé) :
- un comparateur de phase 21,
- un filtre passe-bas 22,
- un relais de commutation 28 (dans la position représentée
dans la figure),
- un oscillateur à quartz 27, commandable en fréquence (par
diode varicap) qui restitue le signal de rythme, d'une
part à l'entrée 212 du comparateur de phase 21, d'autre
part à la liaison 101 de synchronisation de l'autocommu
tateur 100.The phase locked loop successively includes, for normal operation (i.e. not degraded):
- a phase comparator 21,
- a low-pass filter 22,
- a switching relay 28 (in the position shown
in the figure),
- a crystal oscillator 27, frequency controllable (by
varicap diode) which outputs the rhythm signal,
part at input 212 of phase comparator 21, on the other
share on link 101 synchronization of the autocommu
tator 100.
La sor-tie du filtre 22 est connectée, non seulement à l'une des entrées 281 du relais 28, mais aussi à l'entrée 231 d'un multiplexeur analogique 23, dont le rôle sera défini plus loin. Ce multiplexeur est connecté à une entrée de l'interface 13 par l'intermédiaire d'un échantillonneur-bloqueur 24 et d'un convertisseur analogique-numérique 25. L'interface 14 est quant à lui connecté par sa sortie à l'entrée 282 du relais 28 par l'intermédiaire d'un convertisseur numérique-analogique 26. The output of the filter 22 is connected, not only to one of the inputs 281 of the relay 28, but also to the input 231 of an analog multiplexer 23, the role of which will be defined below. This multiplexer is connected to an input of the interface 13 via a sampler-blocker 24 and an analog-digital converter 25. The interface 14 is in turn connected by its output to the input 282 of relay 28 via a digital-analog converter 26.
Les entrées El , E2, E3 et E4 sont respectivement suivies par des lignes à retard variable quantifié 31, 32, 33 et 34 dont les entrées de commande de retard sont respectivement connectées par des liaisons 351 aux sorties d'un multiplexeur 35 (dit de mise en phase"). Ce multiplexeur reçoit des mots de commande de l'unité 11 par le coupleur 16 et par des liaisons 352. Les sorties des lignes à retard sont respectivement connectées d'une part aux entrées de signaux 401, 402, 403 et 404 d'un organe de sélection et de controle de rythme 40 Xque l'on décrira plus loin) et d'autre part aux entrées 51, 52, 53 et 54 d'un organe de sélection de liaison 50.L'organe 40 transmet le signal de rythme du lien qu'il a sélectionné à 1' entrée 211 du comparateur de boucle 21, délivre par des liaisons 405 au coupleur 15 au moins un signal d'alarme en cas de défaillance d'au moins un lien et réalise la commutation de lien conformément aux instructions de l'unité de commande que le coupleur 15 retransmet par les liaisons 151. On donnera plus loin une description détaillée de cet organe 40 en référence aux figures 2 et 3.Quant à l'organe 50, il sélectionne tour à tour, d'après les adresses qu'il reçoit de l'unité 11 par le coupleur 13 et la liaison 131, les signaux de rythme remis en phase par les lignes à retard 32, 33 et 34 et présents aux entrées 402, 403 et 404 de l'organe 40. Il transmet, d'une part, le rythme sélectionné à l'entrée 602 d'un comparateur de phase 60 et d'autre part2 le rythme de la ligne 31, choisi comme rythme de référence, à l'entrée 601 du meme comparateur 60. Si ce rythme de référence n'existe pas (à cause par exemple d'une rupture du lien correspondant), l'organe 50 choisit comme rythme de référence le rythme retransmis par la ligne à retard 32 et ainsi de suite.Le comparateur de phase 60 délivre, par la liaison 6032 le signal d'écart de phase entre le rythme de référence et le rythme en cours de sélection à l'entrée 232 du multiplexeur analogique 23 qui est commandé par la liaison 132 en provenance du coupleur 13. Ce multiplexeur délivre donc à l'échantillonneur- bloqueur 24, tantôt le signal d'écart de phase venant du comparateur de boucle 21 par l'intermédiaire du filtre 22, tantot le signal d'écart de phase venant du comparateur 60 par la liaison 603. The inputs E1, E2, E3 and E4 are respectively followed by quantized variable delay lines 31, 32, 33 and 34 whose delay control inputs are respectively connected by links 351 to the outputs of a multiplexer 35 (called phasing "). This multiplexer receives control words from the unit 11 by the coupler 16 and by links 352. The outputs of the delay lines are respectively connected on the one hand to the signal inputs 401, 402, 403 and 404 of a selection and rhythm control organ 40 (which will be described later) and on the other hand at the inputs 51, 52, 53 and 54 of a liaison selection organ 50. transmits the timing signal of the link it has selected to the input 211 of the loop comparator 21, delivers by links 405 to the coupler 15 at least one alarm signal in the event of failure of at least one link and performs link switching in accordance with the instructions of the control unit that the coupler 15 retransmits pa r the links 151. A detailed description will be given below of this member 40 with reference to FIGS. 2 and 3. As for the member 50, it selects in turn, according to the addresses it receives from the unit 11 by the coupler 13 and the link 131, the rhythm signals reshaped by the delay lines 32, 33 and 34 and present at the inputs 402, 403 and 404 of the member 40. It transmits, on the one hand, the rhythm selected at the input 602 of a phase comparator 60 and on the other hand the rhythm of the line 31, chosen as the reference rhythm, at the input 601 of the same comparator 60. If this reference rhythm does not does not exist (for example because of a break in the corresponding link), the member 50 chooses as the reference rhythm the rhythm retransmitted by the delay line 32 and so on. The phase comparator 60 delivers, by the link 6032 the phase difference signal between the reference rhythm and the rhythm being selected at input 232 of the analog multiplexer 23 which is comm anded by the link 132 coming from the coupler 13. This multiplexer therefore delivers to the sampler-blocker 24, sometimes the phase difference signal coming from the loop comparator 21 via the filter 22, sometimes the signal phase difference coming from comparator 60 via link 603.
En résumé, en régime normal- (non dégradé) et si le signal de rythme de référence est présent à la sortie de la ligne à retard 31
- les signaux de rythme présents aux sorties des lignes à retard 32, 33 et 34 sont asservis en phase au signal de rythme présent à la sortie de la ligne 31 au moyen d'une boucle comprenant le sélecteur de liaison 50, le comparateur de phase 60, le multiplexeur 23, ltéchantillonneur-bloqueur 24, le convertisseur analogique-numérique 25, le coupleur 13, l'unité de commande 11, le coupleur 16, le multiplexeur 35 et les lignes à retard 31, 32, 33 et 34;
- l'oscillateur local 27 est asservi au signal de rythme sélectionné par l'organe 40 au moyen d'une boucle incluant le comparateur de phase 21, le filtre 22 et le relais 28. In summary, in normal mode (not degraded) and if the reference rhythm signal is present at the output of the delay line 31
the rhythm signals present at the outputs of the delay lines 32, 33 and 34 are slaved in phase to the rhythm signal present at the output of the line 31 by means of a loop comprising the link selector 50, the phase comparator 60, the multiplexer 23, the sampler-blocker 24, the analog-digital converter 25, the coupler 13, the control unit 11, the coupler 16, the multiplexer 35 and the delay lines 31, 32, 33 and 34;
the local oscillator 27 is slaved to the rhythm signal selected by the member 40 by means of a loop including the phase comparator 21, the filter 22 and the relay 28.
On considère maintenant simultanément les figures 2 et 3 qui montrent la constitution de l'organe 40 de sélection et de contrôle de rythme. Celui-ci comprend
- quatre voies 40a, 40b, 40c et 40d de surveillance de rythme comprenant chacune un organe analogique 41 de mémorisation temporaire du signal de rythme correspondant, un organe logique de comparaison 42 et un organe logique d'interdiction 43;
- un commutateur de signal de rythme 45.We now consider simultaneously Figures 2 and 3 which show the constitution of the body 40 of selection and rhythm control. This includes
- four channels 40a, 40b, 40c and 40d of rhythm monitoring each comprising an analog organ 41 for temporary storage of the corresponding rhythm signal, a logic comparator 42 and a logic prohibition organ 43;
- a rhythm signal switch 45.
Dans l'exemple que l'on considère, chaque organe de mémorisation 41 est une ligne à retard active munie de prises intermédiaires recevant le rythme d'entrée (par exemple U1 délivré par la ligne à retard variable 31) et délivrant
- un rythme de sortie S1, retardé par exemple de 512ns par
rapport à U1,
- un rythme intermédiaire U?1, retardé par exemple de 24ns
par rapport à U1,
- un rythme intermédiaire 5'1, en avance par exemple de 50
ns par rapport à 51.In the example that we are considering, each storage member 41 is an active delay line provided with intermediate taps receiving the input rhythm (for example U1 delivered by the variable delay line 31) and delivering
- an output rate S1, delayed for example by 512ns by
compared to U1,
- an intermediate rhythm U? 1, delayed for example by 24ns
with respect to U1,
- an intermediate rhythm 5'1, ahead for example of 50
ns compared to 51.
Chaque circuit de comparaison 42 comprend
- quatre bascules JK 421, 422, 423 et 424,
- un inverseur logique 425,
- deux portes NI 426 et 427,
- une porte NON-ET 428.Each comparison circuit 42 includes
- four JK 421, 422, 423 and 424 scales,
- a logic inverter 425,
- two doors NI 426 and 427,
- a NAND gate 428.
Les entrées des bascules sont connectées aux sorties de la ligne à retard active 41 de telle sorte que les entrées J de ces quatre bascules reçoivent toutes le rythme U1 et que
- la bascule 421 est synchronisée par U'1,
- la bascule 422 est synchronisée par 51,
- la bascule 423 est synchronisée par S1 (par l'intermé
diaire de l'inverseur 425),
- la bascule 424 est synchronisée par 5'1. The inputs of the flip-flops are connected to the outputs of the active delay line 41 so that the inputs J of these four flip-flops all receive the rhythm U1 and that
- flip-flop 421 is synchronized by U'1,
- flip-flop 422 is synchronized by 51,
- flip-flop 423 is synchronized by S1 (by the intermediary
diary of the inverter 425),
- flip-flop 424 is synchronized by 5'1.
Les deux entrées de la porte NI 426 sont respectivement connectées aux sorties Q des bascules 421 et 422 tandis que les deu-x entrées de la porte NI 427 sont respectivement connectées aux sorties Q des bascules 423 et 424. The two inputs of the NI gate 426 are respectively connected to the Q outputs of the flip-flops 421 and 422 while the two inputs of the NI gate 427 are respectively connected to the Q outputs of the flip-flops 423 and 424.
La figure 4 est une succession de diagrammes temporels montrant les états des sorties Q des bascules 421 et 422 et des sorties Q des bascules 423 et 424 pour des décalages temporels déterminés, par rapport au rythme U1, des rythmes U'1, S1, S1 et S'1, respectivement. La période de ces rythmes est supposée égale à 500 ns. FIG. 4 is a succession of time diagrams showing the states of the outputs Q of flip-flops 421 and 422 and of the outputs Q of flip-flops 423 and 424 for determined time shifts, relative to the rhythm U1, of the rhythms U'1, S1, S1 and S'1, respectively. The period of these rhythms is assumed to be 500 ns.
On voit que, compte tenu des valeurs numériques de retard données précédemment à titre d'exemple :
- la sortie Q de la bascule 422 demeure à l'état 1 si le signal d'entrée U1 est encore au niveau haut 22 ns après l'apparition de son front montant;
- la sortie Q de la bascule 421 demeure à l'état 1 si Ul était au niveau haut 24 ns avant l'apparition de son front descendant;
- la sortie Q de la bascule 423 demeure à l'état zéro Si U1 est au niveau bas 22 ns après l'apparition de son front despendant;
- la sortie Q de la bascule 424 demeure à l'état zéro si Ul est au niveau bas 28 ns avant l'apparition de son front montant.We see that, taking into account the numerical values of delay given previously by way of example:
the output Q of the flip-flop 422 remains at state 1 if the input signal U1 is still at the high level 22 ns after the appearance of its rising edge;
- the output Q of flip-flop 421 remains in state 1 if Ul was at the high level 24 ns before the appearance of its falling edge;
- the output Q of the flip-flop 423 remains in the zero state If U1 is at the low level 22 ns after the appearance of its falling edge;
- the output Q of flip-flop 424 remains in the zero state if Ul is at the low level 28 ns before the appearance of its rising edge.
Ainsi, les bascules 421 et 422 surveillent la présence du niveau haut à proximité des fronts avant et arrière des créneaux du rythme Uî Si un niveau bas est détecté, la sortie Q de l'une de ces bascules délivre un signal au niveau logique 1, la porte NI 426 applique un signal au niveau zéro à l'une des entrées de la porte NON-ET 428 qui délivre un signal au niveau 1. Quant aux bascules 423 et 424, elles surveillent la présence du niveau bas de part et d'autre des fronts avant et arrière desdits créneaux. Si un niveau haut est détecté, la sortie Q de l'une de ces bascules délivre un signal au niveau logique 1 et la porte NI 427 applique un niveau logique zéro à l'une des entrées de la porte NON-ET 428 qui délivre là encore un signal au niveau 1.En définitive, lorsque le signal de rythme est présent à l'entrée de l'organe de mémoire temporaire de voie de surveillance constitué par la ligne à retard active 41, le circuit de comparaison 42 l'examine de part et d'autre de ses flancs et, s'il détecte une anomalie, en informe le circuit d'interdiction 43 de la même voie. Thus, flip-flops 421 and 422 monitor the presence of the high level near the front and rear edges of the slots of the rhythm Uî If a low level is detected, the output Q of one of these flip-flops delivers a signal at logic level 1, the NI 426 gate applies a signal at level zero to one of the inputs of the NAND gate 428 which delivers a signal at level 1. As for flip-flops 423 and 424, they monitor the presence of the low level on the part and other front and rear fronts of said slots. If a high level is detected, the output Q of one of these flip-flops delivers a signal at logic level 1 and the gate NI 427 applies a logic level zero to one of the inputs of the NAND gate 428 which delivers there another signal at level 1. Ultimately, when the rhythm signal is present at the input of the temporary memory organ of the monitoring channel constituted by the active delay line 41, the comparison circuit 42 examines it. on either side of its sides and, if it detects an anomaly, informs the prohibition circuit 43 of the same channel.
Le circuit d'interdiction 43 associé dans chaque voie 40 au circuit de comparaison 42 que l'on vient de décrire comprend
- deux bascules 432 et 433 de type D,
- une porte ET 434,
- une porte NON-ET 435,
- quatre inverseurs logiques 436, 437, 438 et 439.The prohibition circuit 43 associated in each channel 40 with the comparison circuit 42 which has just been described comprises
- two rockers 432 and 433 of type D,
- an AND 434 door,
- a NAND gate 435,
- four logic inverters 436, 437, 438 and 439.
Les entrées D des bascules 432 et 433 sont respectivement connectées à la sortie de la porte NON-ET 428 et à la sortie de la ligne à retard active 41 les entrées de la porte
ET 434 sont respectivement connectées à la sortie Q de la bascule 432 et à la sortie de l'une des cellules d'un registre de mémoire 44 dont l'entrée correspondante est connectée à l' une des liaisons de sortie 151 ducoupleur 15 (voir fig.2).The inputs D of flip-flops 432 and 433 are respectively connected to the output of the NAND gate 428 and to the output of the active delay line 41 the inputs of the gate
AND 434 are respectively connected to the output Q of the flip-flop 432 and to the output of one of the cells of a memory register 44 whose corresponding input is connected to one of the output links 151 of the coupler 15 (see fig. 2).
L'entrée de l'inverseur 439 est elle aussi connectée à ladite liaison. Les deux entrées de la porte NON-ET 435 sont connectées à la sortie de cet inverseur, l'une directement, l'autre par l'intermédiaire des trois inverseurs 436, 437 et 438 connectés en serine. La sortie de cette porte est connectée à lten- trée T de la bascule 432 tandis que la sortie de la porte ET 434 est connectée à l'entrée T de la bascule 433.The input of the inverter 439 is also connected to said link. The two inputs of the NAND gate 435 are connected to the output of this inverter, one directly, the other via the three inverters 436, 437 and 438 connected in serine. The output of this gate is connected to the input T of the flip-flop 432 while the output of the AND gate 434 is connected to the input T of the flip-flop 433.
Les circuits d'interdiction 43 de chaque voie de surveillance de lien permettent, associés au circuit d'aiguillage 45 (fig.2), d'aiguiller vers-l'entrée 211 du comparateur de phase de boucle 21 (fig.1) un nouveau lien synchronisant dès qu'une anomalie apparait dans le lien synchronisant en service, et ceci sans que l'anomalie et la commutation de liens soient décelables à ladite entrée. The prohibition circuits 43 of each link monitoring channel allow, associated with the switching circuit 45 (FIG. 2), to direct towards-the input 211 of the loop phase comparator 21 (FIG. 1) new synchronizing link as soon as an anomaly appears in the synchronizing link in service, and this without the anomaly and the switching of links being detectable at said input.
Le circuit aiguilleur 45 comprend à cette fin (fig.2)
- une porte ET 451 à deux entrées respectivement connectées à la sortie de la ligne à retard active 41 de la voie 40a (signal 51) et à la sortie Q de la bascule 433 de la meme voie (signal A1;fig.3),
- une porte ET 452 à trois entrées respectivement connectées à la sortie Q de la bascule 433 de la voie 40a (signal A1), à 1; ; sortie de la ligne à retard active 41 de la voie 40d (signal 52) et à la sortie Q de la bascule 433 de la même voie (signal A2),
- une porte ET 453 à quatre en'rées recevant respectivement le signal A1, le signal A2 de la sortie Q de la bascule 433 de la voie 40b, le signal 53 de sortie de la ligne à retard 41 de la voie 40c et le signal A3 de la sortie Q de la bascule 433 de la même voie,
- une porte ET 454 à cinq entrées recevant respectivement les signaux A1, A2, A3, le signal S4 de sortie de la ligne à retard 41 de la voie 40d et le signal A4 de la sortie Q de la bascule 433 de la même voie,
- une porte OU 475 à quatre entrées respectivement connectées aux sorties de ces quatre portes ET,
- un inverseur logique 455 recevant le signal Al,
- une porte NON-ET 456 à deux entrées recevant respectivement les signaux A1 et A2,
- une porte NON-ET 457 à trois entrées recevant respectivement les signaux A1, A2 et A3,
- une porte NON-ET 458 à quatre entrées recevant respectivement les signaux A1, A2, A3 et A4,
- enfin une porte NON-ET 459 à quatre entrées respectivement connectées aux sorties de l'inverseur 455 et des portes NON-ET 456, 457 et 458.The routing circuit 45 includes for this purpose (fig. 2)
an AND gate 451 with two inputs respectively connected to the output of the active delay line 41 of the channel 40a (signal 51) and to the output Q of the flip-flop 433 of the same channel (signal A1; FIG. 3),
- An AND gate 452 with three inputs respectively connected to the output Q of the flip-flop 433 of the channel 40a (signal A1), at 1; ; output of the active delay line 41 of the channel 40d (signal 52) and at the output Q of the flip-flop 433 of the same channel (signal A2),
- an AND gate 453 with four inputs receiving respectively the signal A1, the signal A2 of the output Q of the flip-flop 433 of the channel 40b, the signal 53 of output of the delay line 41 of the channel 40c and the signal A3 of output Q of flip-flop 433 of the same channel,
an AND gate 454 with five inputs receiving respectively the signals A1, A2, A3, the signal S4 of the delay line 41 output of the channel 40d and the signal A4 of the output Q of the flip-flop 433 of the same channel,
- an OR gate 475 with four inputs respectively connected to the outputs of these four AND gates,
- a logic inverter 455 receiving the signal Al,
- a NAND gate 456 with two inputs receiving the signals A1 and A2 respectively,
- a NAND gate 457 with three inputs receiving the signals A1, A2 and A3 respectively,
- a NAND gate 458 with four inputs receiving the signals A1, A2, A3 and A4 respectively,
- finally a NAND gate 459 with four inputs respectively connected to the outputs of the inverter 455 and NAND gates 456, 457 and 458.
La sortie de la porte OU 475 est connectée à l'en- trée 211 du comparateur de phase de boucle 21 (fig.1) tandis que la sortie de la porte NON-ET 459 est connectée par la liaison 405 à l'entrée de commande du relais 28 et à l'entrée du coupleur 15. The output of the OR gate 475 is connected to the input 211 of the loop phase comparator 21 (fig. 1) while the output of the NAND gate 459 is connected by the link 405 to the input of control of relay 28 and at the input of coupler 15.
Ainsi, les quatre entrées de la porte OU 475 reçoivent respectivement les produits logiques (aï.51), (A1.A2.S2), (A1.A2.A3.S3) et (A1.A2.A3.A4.S4). Les signaux binaires de rythme S1, S2, S3 et 54 sont en effet traités comme des signaux logiques. Quant au circuit constitué par l'inverseur 455 et par les portes 456, 457, 458 et 459, il équivaut à une porte OU dont les quatre entrées reçoivent respectivement les termes ou produits logiques Al, (A1.A2), (A1.A2.A3) et (A1.A2.A3.A4). Thus, the four inputs of OR gate 475 respectively receive the logic products (aï.51), (A1.A2.S2), (A1.A2.A3.S3) and (A1.A2.A3.A4.S4) . The binary rhythm signals S1, S2, S3 and 54 are in fact treated as logic signals. As for the circuit constituted by the inverter 455 and by the gates 456, 457, 458 and 459, it is equivalent to an OR gate whose four inputs receive respectively the terms or logical products Al, (A1.A2), (A1.A2 .A3) and (A1.A2.A3.A4).
En désignant respectivement par U1, U2, U3 et U4 les signaux de rythme éventuellement présents aux entrées des voies 40a, 40b, 40c et 40d (fig.2), on déduit des descriptions qui précèdent les conséquences ci-après. By designating respectively by U1, U2, U3 and U4 the rhythm signals possibly present at the inputs of channels 40a, 40b, 40c and 40d (fig. 2), we deduce from the descriptions which precede the following consequences.
La présence de U1 permet à Al de demeurer au niveau logique 1 à condition que la bascule 433 de la voie 40a ne soit pas inhibée par la porte 434. Pour qu'il en soit ainsi, il faut que l'unité de commande 11 ait pr-éalablement
- validé le registre d'interdiction 44 (fig.2 et 3) en pla çant dans la cellule correspondante la valeur Ri par l'intermédiaire de la liaison 151 correspondante et du coupleur 15,
- initialisé par une impulsion de zéro la bascule 432 de la voie 40a par l'intermédiaire du circuit de calibrage d durée constitué par les inverseurs 436, 437, 438, 439 et de la porte 435.The presence of U1 allows Al to remain at logic level 1 provided that the flip-flop 433 of channel 40a is not inhibited by gate 434. For this to be so, the control unit 11 must have previously
- validated the prohibition register 44 (fig. 2 and 3) by placing the Ri value in the corresponding cell via the corresponding link 151 and the coupler 15,
- initialized by a zero pulse flip-flop 432 of channel 40a via the duration calibration circuit constituted by inverters 436, 437, 438, 439 and gate 435.
Les mêmes relations et conditions existent respecti- vement entre U2 et A2, U3 et A3, U4 et A4. The same relationships and conditions exist respectively between U2 and A2, U3 and A3, U4 and A4.
Toute interruption de l'un des signaux de rythme @1,
U2, U3 ou U4 provoque le changement d'état de 1 bascule 432 (fig.3) de la voie 40A, 40b, 40c o-u 40d correspomdamte (fig.2)
Cette rupture de lien est signalée à l'unité de commamde par l'intermédiaire des liaisons 46a, 46b, 46c et 46@ qui respectivement connectées aux sorties des portes NON-ET 455, 456, 457 et. 458 et qui ne sont pas représentées SMiT: la fig.1.Any interruption of one of the rhythm signals @ 1,
U2, U3 or U4 causes the change of state of 1 flip-flop 432 (fig.3) of channel 40A, 40b, 40c or 40d correspomdamte (fig.2)
This break in link is signaled to the control unit via links 46a, 46b, 46c and 46 @ which are respectively connected to the outputs of NAND gates 455, 456, 457 and. 458 and which are not shown SMiT: fig. 1.
L'unité de commande peut alors engager le contrôle de l'état des différents liens de synchronisation au moyen de l'emsemble des liaisons 429 (fig.2) qui ne sont pas représentées sur la figure 1 et qui sont respectivement connectées aux. sorties des circuits de comparaison 42 de chaque voie (voir pair exemple fig.3, la liaison 429a).La mise en mémoire dans witine cell@le du registre d'interdiction 44 de la valeur logique zér@ moyen de la liaison 151 correspondante permet de ne remettre en service un lien synchronisant, au moyen de la liaisom 441 correspondante de sortie du registre et de la pDttC 4341 de la voie considérée (voir fig.3) que sur aitprosaton de l'umité centrale qui respecte une temporisation après avoir recommu par la liaison 429 correspondante que ledit liem synchromisamt est valide.The control unit can then initiate the control of the state of the various synchronization links by means of the set of links 429 (FIG. 2) which are not shown in FIG. 1 and which are respectively connected to. outputs of the comparison circuits 42 of each channel (see even example fig.3, the link 429a). The storage in witine cell @ le of the prohibition register 44 of the logic value zer @ by means of the corresponding link 151 allows not to put back into service a synchronizing link, by means of the corresponding liaisom 441 from the output of the register and the pDttC 4341 of the channel considered (see fig. 3) only when the central unit respects a time delay after recommencing by the corresponding link 429 that said synchromisamt liem is valid.
On peut maintenant décrire le processus commandant la commutation des liens synchronisants Toutes les bascules 432 des quatre voies (fig.3) étant validées sous le contrôle de l'unité de commande 11 (fig.1) au moyen des portes 435 (fig.3) la porte OU 475 (fig.2) peut transmettre au comparateur de boucle 21 (fig.1) le signal 51 mais non pas les signaux 52, 53 et 54 puisque la bascule 433 de la voie 40a (fig.3) est positionnée à l'état 1 et que les portes ET 452, 453 et 454 inhibent respectivement ces signaux.Si le signal U1 disparaît à l'entrée de la ligne à retard active 41 de la voie 40a (fig.1), le signal S1 persiste pendant un certain temps jusqu'à ce que la bascule 433 (fig.3) de la voie 40a change d'état lorsque la faute est détectée par le moyen du circuit de comparaison 42, de la bascule 432 et de la porte 434. Le signal AI disparaît (fig.3) et la porte 451 interrompt la transmission de S1 tandis que la porte 452, commandée par A1, s'ouvre au signal 52 à condition que'le rythme U2 soit présent et que l'unité de commande n'ait pas logé un zéro logique d'interruption dans la cellule correspondante du registre d'interdiction 44. Le même processus de commutation agit en cas d'absence du rythme U2 et ou du rythme U3 pour substituer 53 à 52 puis 54 à 53. We can now describe the process controlling the switching of the synchronizing links. All the flip-flops 432 of the four channels (fig.3) being enabled under the control of the control unit 11 (fig.1) by means of the doors 435 (fig.3 ) the OR gate 475 (fig. 2) can transmit to the loop comparator 21 (fig. 1) the signal 51 but not the signals 52, 53 and 54 since the flip-flop 433 of the channel 40a (fig. 3) is positioned in state 1 and that AND gates 452, 453 and 454 respectively inhibit these signals. If the signal U1 disappears at the input of the active delay line 41 of channel 40a (fig. 1), the signal S1 persists for a certain time until the flip-flop 433 (fig. 3) of the channel 40a changes state when the fault is detected by means of the comparison circuit 42, of the flip-flop 432 and of the gate 434. The signal AI disappears (fig. 3) and gate 451 interrupts the transmission of S1 while gate 452, controlled by A1, opens at signal 52 provided that the rhythm U2 is present and the control unit has not housed an interrupt logic zero in the corresponding cell of the prohibition register 44. The same switching process acts in the absence of the rhythm U2 and or of the rhythm U3 to replace 53 to 52 then 54 to 53.
Si tous les rythmes U1, U2, U3 et U4 disparaissent, ainsi que par conséquent les signaux 51, 52, 53 et 54, l'unité de commande en est informée par la porte NON-ET 459 (fig.2), la liaison 405 et le coupleur 15 (fig.1) tandis que le relais 28 provoque l'ouverture de la boucle de verrouillage de phase en connectant, par sa borne 282, la sortie du convertisseur numérique-analogique 26 à l'entrée de commande de l'oscillateur local 27.C'est alors l'unité de commande qui délivre, dans ce régime de fonctionnement dégradé, la tension de commande à l'oscillateur local par l'intermédiaire du coupleur 14 et du convertisseur 26. Cette tension de commande a en fait la dernière valeur mémorisée par l'unité de commande et le rythme local délivré par l'oscillateur 27 à l'autocommutateur 100 n'est pas affecté à court terme. If all the rhythms U1, U2, U3 and U4 disappear, as well as consequently the signals 51, 52, 53 and 54, the control unit is informed of it by the NAND gate 459 (fig. 2), the connection 405 and the coupler 15 (fig. 1) while the relay 28 causes the opening of the phase locking loop by connecting, by its terminal 282, the output of the digital-analog converter 26 to the control input of the local oscillator 27. It is then the control unit which delivers, in this degraded operating regime, the control voltage to the local oscillator via the coupler 14 and the converter 26. This control voltage has in fact the last value memorized by the control unit and the local rhythm delivered by the oscillator 27 to the automatic switch 100 is not affected in the short term.
Une autre forme de réalisation du dispositif de l'in- vention diffère de celle que l'on vient de décrire en ce que le relais-commutateur 28 n'y figure plus. La liaison qu'il permet- tait d'établir entre l'entrée de commande de ltoscillateur local 27 et la sortie du filtre 22 est évidemment supprimée et cette entrée de commande demeure connectée en permanence à la sortie du convertisseur 26, quel que soit le régime de fonctionnement. Autrement dit, en fonctionnement normal, la boucle à verrouillage de phase comprénd.le comparateur de phase 21, le filtre 22, le multiplexeur 23, l'échantillonneur-bloqueur 24, le convertisseur analogique-numérique 25, le coupleur 13, l'unité de commande 11, le coupleur 14 et le convertisseur numérique-analogique 26. La tension de commande à la sortie du filtre 22 est donc en permanence échantillonnée, numérisée, mémorisée et reconstituée avant d'etre délivrée à l'oscillateur local 27. Another embodiment of the device of the invention differs from that just described in that the relay-switch 28 is no longer included. The link which it would allow to establish between the control input of the local oscillator 27 and the output of the filter 22 is obviously eliminated and this control input remains permanently connected to the output of the converter 26, whatever the operating regime. In other words, in normal operation, the phase locked loop includes the phase comparator 21, the filter 22, the multiplexer 23, the sampler-blocker 24, the analog-digital converter 25, the coupler 13, the unit 11, the coupler 14 and the digital-analog converter 26. The control voltage at the output of the filter 22 is therefore permanently sampled, digitized, memorized and reconstructed before being delivered to the local oscillator 27.
Le passage au régime dégradé consiste en ce que l'unité de commande, informée par la liaison 405 et le coupeur 15 de la disparition de tous les rythmes synchronisés, continue à délivrer à l'oscillateur 27, par l'intermédiaire du coupleur 14 et du convertisseur 26, la dernière valeur de signal d'asservissement qu'elle a mémorisée. The transition to degraded mode consists in that the control unit, informed by the link 405 and the cutter 15 of the disappearance of all the synchronized rhythms, continues to deliver to the oscillator 27, via the coupler 14 and from converter 26, the last servo signal value it has memorized.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8000261A FR2473235A1 (en) | 1980-01-08 | 1980-01-08 | Beat recovering circuit for master-slave sync. system - uses phase-locked loop surveillance delay lines checking signal errors in sync. lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8000261A FR2473235A1 (en) | 1980-01-08 | 1980-01-08 | Beat recovering circuit for master-slave sync. system - uses phase-locked loop surveillance delay lines checking signal errors in sync. lines |
Publications (1)
| Publication Number | Publication Date |
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| FR2473235A1 true FR2473235A1 (en) | 1981-07-10 |
Family
ID=9237297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8000261A Withdrawn FR2473235A1 (en) | 1980-01-08 | 1980-01-08 | Beat recovering circuit for master-slave sync. system - uses phase-locked loop surveillance delay lines checking signal errors in sync. lines |
Country Status (1)
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| FR (1) | FR2473235A1 (en) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |