FR2458951A1 - Procede pour decaler les seuils integres a operateurs logiques inegres a injection - Google Patents
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Abstract
L'INVENTION CONCERNE UN PROCEDE POUR DECALER LES SEUILS DE COMMUTATION DANS DES CIRCUITS A OPERATEURS LOGIQUES INTEGRES A INJECTION. DANS UN DISPOSITIF IL POUR LA MISE EN OEUVRE DE CE PROCEDE, DANS LEQUEL UN OPERATEUR O A TRANSISTOR DE COMMUTATION T A PLUSIEURS COLLECTEURS C1, C2, C3 COMMANDE DE FACON SEQUENTIELLE D'AUTRES OPERATEURS O, T; O, T, LA SURFACE DU COLLECTEUR C1 EST SUPERIEURE A CELLE DU COLLECTEUR C2, D'OU IL RESULTE QUE LORSQUE LE TRANSISTOR T PASSE DE L'ETAT BLOQUE A L'ETAT CONDUCTEUR, LE TRANSISTOR T EST BLOQUE AVANT LE TRANSISTOR T. APPLICATION NOTAMMENT AUX BASCULES LOGIQUES MAITRE-ESCLAVE DE TYPE JK REALISEES EN LOGIQUE IL.
Description
La présente invention concerne un procédé pour décaler les seuils de commutation dans des circuits à opérateurs logiques intégrés à injection.
Dans le domaine de la réalisation de fonctions logiques sous forme de circuit intégré, une correspondance est supposée entre une grandeur électrique (tension, courant, résistance, etc) et la variable logique.
Selon cette correspondance, à une plage de variation de la grandeur électrique est associée une valeur de la variable logique. Dans le cas de la logique binaire, il y a donc deux plages de valeurs possibles de la grandeur électrique, correspondant aux deux valeurs O ou I de la variable binaire.
Pour un opérateur logique isolé, on peut définir un seuil ou une frontière de séparation des deux plages, mais en raison de la dispersion des caractéristiques de fabrication-ou de différences des conditions de l'environnement, les différents opérateurs que l'on associe pour réaliser une fonction, ne présentent pas, en général, rigoureusement le même seuil. I1 en résulte qu'une même valeur de grandeur électrique peut être interprétée comme un "O" par un opérateur, alors qu'elle est interprétée comme un "1" par un autre opérateur. Afin que ce phénomène ne se produise pas, les circuits sont conçus pour qu'en régime statique établi la grandeur électrique prenne une valeur éloignée de cette zone dtin- certitude.
Mais en régime transitoire, lorsque l'on passe d'un état à un autre, la grandeur électrique traverse nécessairement cette zone d'incertitude.
Si cette traversée est assez rapide pour que l'opé- rateur dont on franchit le seuil en premier n'ait pas le temps de réagir avant que le seuil du second opérateur commandé en parallèle ne soit franchi, il n'y a pas, en général, d'effet défavorable.
Mais si la transition du signal de commande des deux opérateurs est trop lente, le fonctionnement peut devenir aléatoire, altérant complétement la fonction logique dans le cas de certains circuits séquentiels.
Pour y remédier on introduit, par construction, un décalage volontaire des seuils d'entrée d'opérateurs commandés en parallèle, dans un sens convenable et d'une valeur supérieure à celle des dispersions accidentelles de ces seuils de sorte que malgré ces dispersions l'opérateur désiré réagisse le premier lors de la transition.
Ci-après, en se référant aux figures 1 à 4, annexées à la présente demande, on va expliciter le problème général posé.
Sur la figure 1, annexée à la présente demande, on a représenté à titre d'exemple une bascule maitre-esclave bien connue dans l'art antérieur et fonctionnant en diviseur de fréquence par 2.
Cette bascule mattre-esclave comporte deux portes
A et B commandant l'arrivee des signaux d'entrée h et g en synchronisme avec un signal d'horloge T, deux portes C et D constituant la bascule martre, deux portes E et F commandant l'attaque de l'es- clave par le maître et deux portes G et H constituant la bascule esclave.
A et B commandant l'arrivee des signaux d'entrée h et g en synchronisme avec un signal d'horloge T, deux portes C et D constituant la bascule martre, deux portes E et F commandant l'attaque de l'es- clave par le maître et deux portes G et H constituant la bascule esclave.
En régime statique, lorsque le signal d'horloge T est à l'état "1", les portes A et B sont 'ouvertes" et laissent les signaux h et g des connexions de rebouclage commander l'état de la bascule martre formée par les portes C et D. Par contre les portes
E et F sont alors nfermées" et les signaux c et d de sortie de la bascule maître n'ont aucun effet sur la bascule esclave formée par les portes G et H.Inversement lorsque le signal d'horloge T est à l'état nO", les portes A et B sont "fermées et les signaux de sortie g et h de la bascule esclave n'ont aucun effet sur la bascule mature, tandis que les portes E et F sont "ouvertes" et les signaux de sortie c et d de la bascule maître imposent alors l'état de la bascule esclave. Donc en fonctionnement statique normal, soit la bascule esclave commande la bascule martre, soit la bascule maître commande la bascule esclave ; les deux situations sont mutuellement exclusives.
E et F sont alors nfermées" et les signaux c et d de sortie de la bascule maître n'ont aucun effet sur la bascule esclave formée par les portes G et H.Inversement lorsque le signal d'horloge T est à l'état nO", les portes A et B sont "fermées et les signaux de sortie g et h de la bascule esclave n'ont aucun effet sur la bascule mature, tandis que les portes E et F sont "ouvertes" et les signaux de sortie c et d de la bascule maître imposent alors l'état de la bascule esclave. Donc en fonctionnement statique normal, soit la bascule esclave commande la bascule martre, soit la bascule maître commande la bascule esclave ; les deux situations sont mutuellement exclusives.
Sur la figure 2, on a représenté des diagrammes temporels des signaux T, c,d,g et h en fonction du temps, illustrant le fonctionnement de la bascule maitre-esclave de la figure 1.
Si alors, en régime transitoire, lors de la transition de l'état "O" vers l'état "1" sur l'entrée T, comme indiqué sur la figure 4, on franchit le seuil 5EM des portes A et B avant d'avoir franchi le seuil SME des portes E et F ; alors, au même instant, les portes A et B interprètent le signal en T comme un "i, alors que les portes E et F l'interprétent déjà comme un "O".
Il en résulte que les portes A, B, E et F sont alors "ouvertes" simultanément et que simultanément le maitre commande l'esclave et l'esclave commande le mattre. Or les connexions sont telles que les ordres sont contradictoires et il y a donc instabilité du circuit. C'est ainsi que les portes E, G, H, A, C forment alors un oscillateur en anneau parasite.Pour éviter ce défaut il faut décaler les seuils de discrimination du O et du 1 des portes A et B (SME) d'une part, et des portes E et F (SEM) d'autre part, comme indiqué sur la figure 3, afin que, malgré les dispersions de ces seuils autour de leur valeur nominale, on soit certain dans l'exem- ple de transition considéré ci-dessus, que les portes B et F coupent l'action des signaux c et d sur l'esclave (G, H) avant que les portes A et B n'autorisent l'action des signaux h et g sur le martre (C et D).
Ce problème est déjà bien connu dans les circuits intégrés logiques classiques, notamment en logique dite TTL. Dans ce cas la solution choisie a consisté à effectuer une transposition de tension pour décaler les seuils, et ce au moyen de l'insertion d'un élément actif (transistor) provoquant le décalage.
Mais dans le domaine des circuits logiques intégrés à injection, dénommés circuits I2L, le-problème se pose difrérem- ment parce que le courant est aussi important à considérer que la tension en tant que grandeur électrique attachée à la variable logique et parce que, également, l'opérateur I2L possède la structure d'un transistor NPN multicollecteurs.
Ce problème est résolu conformément à la présente invention dans des circuits à opérateurs logiques intégrés à injection dans lesquels un opérateur à transistor de commutation multicollecteurs commande de façon séquentielle les autres opérateurs, gracie au fait qu'on affecte des surfaces de tailles différentes aux collecteurs du transistor de commutation multicollecteurs effectuant la commande.
Gracie à cette disposition, les différents opérateurs commandés sont déclenchés selon la séquence désirée, et ce de façon absolument fiable. Un domaine particulier d'application est celui d'une bascule de type JK réalisée en structure I2L.
A titre d'exemple on a décrit ci-dessous et illustré schématiquement aux dessins annexés un mode d'exécution de l'objet selon l'invention.
Les figures I à 4, dont il a déjà été fait mention, concernent le système logique d'une bascule maitre-esclave et )sont destinées à expliciter 1 problème à la base de l'invention.
La figure 5 représente le schéma électrique d'un circuit I2L auquel s'applique le procédé selon l'invention.
La figure 6 représente la structure conforme à l'invention de l'opérateur de commande I2L du circuit de la figure 5.
La figure 7 (a,b) montre deux schémas représentant les courbes caractéristiques des opérateurs du circuit de la figure 5.
La figure 8 représente le schéma électrique d'une bascule JK utilisant les portes 12L et mettant en oeuvre l'objet de la présente invention.
La figure 9 représente la vue en plan schématique de la réalisation technologique du circuit de la figure 8.
Sur la figure 5, on a représenté le schéma électrique dtun circuit dans lequel un opérateur I2L 01, commande deux opérateurs 12L 2 et 03. Les opérateurs 02 et 03 sont formés chacun par un transistor L PNP d'injection de courant I2, 13 et par un transistor de commutation T2, T3. . L'opérateur de commande 1 comprend un transistor PNP d'injection de courant I1 et un transistor NPN de commutation T1 comportant deux collecteurs C1, C2.Conformément à l'invention, (voir la vue en plan de la structure technologique de cet opérateur Ô sur la figure 6) on affecte aux deux collecteurs
C1 et C2 du transistor T1 des surfaces S7, S2 de tailles différentes, telles que la surface S1 du collecteur C1 est nettement plus grande que la surface S2 du collecteur C2. Cette disposition crée, comme on va l'expliciter ci-après, un net décalage des seuils de commutation pour la commande des opérateurs O2et 03.
C1 et C2 du transistor T1 des surfaces S7, S2 de tailles différentes, telles que la surface S1 du collecteur C1 est nettement plus grande que la surface S2 du collecteur C2. Cette disposition crée, comme on va l'expliciter ci-après, un net décalage des seuils de commutation pour la commande des opérateurs O2et 03.
On suppose que les sources de courant I2 et I3 des opérateurs 02 et 03 sont nominalement identiques. Lorsque la tension VE1 appliquée à l'entrée de l'opérateur 1 c'est-à-dire sur la base du transistor T1, augmente progressivement, le transistor
T2 se bloque avant le transistor T3 parce que l'appel de courant est plus grand de la part du collecteur C1 que du collecteur C2, étant donné que la surface S1 du collecteur C1 est supérieure à la surface S2 du collecteur C2 (Sur la figure 5, on a représenté le collecteur C1 par un trait nettement plus épais que le collecteur C2 pour indiquer que la surface S1 est supérieure à la surface S2)
Sur la figure 7a, on a en outre représenté la forme des courbes caractéristiques des courants de collecteur IC1 -et IC2 en fonction de la tension d'entrée VE1 de l'opérateur Oî, sur lesquelles on voit que l'on a IC1 > 1C2
Sur la figure 7b, on a représenté les caractéristiques de transfert entre la tension d'entrée VE1 de l'opérateur Oî et les tensions de sortie Vs2 et Vs3 des opérateurs 02 et 03.
T2 se bloque avant le transistor T3 parce que l'appel de courant est plus grand de la part du collecteur C1 que du collecteur C2, étant donné que la surface S1 du collecteur C1 est supérieure à la surface S2 du collecteur C2 (Sur la figure 5, on a représenté le collecteur C1 par un trait nettement plus épais que le collecteur C2 pour indiquer que la surface S1 est supérieure à la surface S2)
Sur la figure 7a, on a en outre représenté la forme des courbes caractéristiques des courants de collecteur IC1 -et IC2 en fonction de la tension d'entrée VE1 de l'opérateur Oî, sur lesquelles on voit que l'on a IC1 > 1C2
Sur la figure 7b, on a représenté les caractéristiques de transfert entre la tension d'entrée VE1 de l'opérateur Oî et les tensions de sortie Vs2 et Vs3 des opérateurs 02 et 03.
Le procédé conforme à l'invention s'applique notamment à la réalisation d'une bascule du type JK en logique I2L, telle que représentée sur la figure 8. Cette figure correspond au schéma logique de la figure 1, si ce n'est qu'ici la commande s'effectue sur le signal d'horloge T complémenté (T). Sur cette figure, la référence 1 désigne un opérateur I2L à collecteurs multiples, conforme à l'invention (les surfaces des collecteurs CI et C2 sont égales entre elles et supérieures à la surface du collecteur C3), qui commande des opérateurs 2, 3 de transfert des signaux d'entrée aux opérateurs 4, 5 (constituant le maître) et un opérateur 6 de commande des opérateurs 7, 8 de transfert des signaux du maître 4,5 aux opérateurs 9, 10 (constituant "l'esclave"), et qui est raccordée en outre par ses collecteurs C1, C2 à des collecteurs respectifs des opérateurs 9,10 de l'esclave.
Par conséquent, et du fait que les surfaces des collecteurs CI et C2 sont supérieures à la surface du collecteur C3, lorsque le transistor 1 passe de l'état conducteur à l'état bloqué, le transistor 6 devient conducteur avant les transistors 2 et 3, et donc les transistors 7 et 8 se bloquent avant que les transistors 2 et 3 ne deviennent conducteurs.
Autrement dit, en partant de l'état logique de l'entrée T, pour lequel le matte commande esclave, on coupe la commande de l'esclave par le mattre avant d'autoriser la commande du martre par l'esclave. Ceci correspond bien, sur la transition montante du signal T de la figure 3, au franchissement du seuil avant le franchissement du seuil SEM.
Sur la figure 9, on a représenté la vue en plan d'une réalisation technologique du circuit à opérateurs 12L de la figure 8 sur une microplaquette. Sur cette figure 9, on a repéré les différents transistors de commutation T1,.. T des opérateurs
I2L, ainsi que les différentes bornes J,K,Q,Q,T de la bascule.
I2L, ainsi que les différentes bornes J,K,Q,Q,T de la bascule.
On remarqueran*amment la plus grande surface des collecteurs CI et
C2 du transistor T1 par rapport à celle du collecteur C3 de ce transistor.
C2 du transistor T1 par rapport à celle du collecteur C3 de ce transistor.
Claims (3)
1. Procédé pour décaler les seuils de commutation dans des circuits à opérateurs logiques intégrés à injection dans lesquels un opérateur à transistor de commutation multicollecteurs commande de façon séquentielle les autres opérateurs , caractérisé par le fait qu'on affecte des surfaces de tailles différentes aux collecteurs du transistor de commutation multicollecteurs de commande.
2. Circuit logique à injection intégré réalisé par la mise en oeuvre du procédé selon la revendication 1, comportant trois transistors NPN (T1, T2, T3), , le premier transistor (T1) comportant au moins deux collecteurs dont le premier (cri) est relié à la base du deuxième transistor (T2) et la deuxième (C2) est relié à la base du troisième transistor (T3), caractérisé en ce que la surface du premier collecteur est plus grande que celle du deuxième collecteur, d'où il résulte que, lorsque le premier transistor passe progressivement d'un état bloqué à un état conducteur, le deuxième transistor est bloqué avant le troisième.
3. Bascule logique mattre-esclave du type JK, réalisée avec des opérateurs logiques intégrés à injection par la mise en oeuvre du procédé suivant la revendication 1, dans laquelle un transistor de commutation à trois collecteurs commande de façon séquentielle les transistors des portes de transfert des signaux d'entrée au martre et le transistor de commande cadencée des transistors des portes de transfert des signaux du martre à l'esclave, caractérisée par le fait que le collecteur (C3) du transistor (1) de commutation à trois collecteurs, qui est relié au transistor (6) de commande cadencée des portes de transfert des signaux du martre à l'esclave, possède une surface plus petite que celles des deux autres collecteurs(C1, C2) raccordés aux transistors des portes (7, 8) de transfert des signaux d'entrée au maitre, de sorte que lorsque le transistor multicollecteur (1) passe à l'état conducteur à l'état bloqué, le transistor (6) devient conducteur avant les autres transistors de transfert (2, 3) et que les transistors (7, 8) de transfert des signaux du maître à l'eslvave se bloquent avant que les transistors (2,3) ne deviennent conducteurs.
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| Publication number | Publication date |
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| FR2458951B1 (fr) | 1982-10-01 |
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