FI94190C - A method and system for transferring information between processors - Google Patents
A method and system for transferring information between processors Download PDFInfo
- Publication number
- FI94190C FI94190C FI934523A FI934523A FI94190C FI 94190 C FI94190 C FI 94190C FI 934523 A FI934523 A FI 934523A FI 934523 A FI934523 A FI 934523A FI 94190 C FI94190 C FI 94190C
- Authority
- FI
- Finland
- Prior art keywords
- processor
- processors
- interrupt
- read
- write
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
9419094190
Menetelmä ja järjestelmä tiedon siirtämiseksi prosessorien ' välillä ’ Keksinnön kohteena on oheisen patenttivaatimuksen 1 5 johdanto-osan mukainen menetelmä tiedon siirtämiseksi ainakin kahden prosessorin välillä. Keksinnön kohteena on myöskin oheisen patenttivaatimuksen 4 johdanto-osan mukainen moniprosessorijärjestelmä, jossa ainakin kaksi prosessoria kommunikoi keskenään yhteisen muistialueen välityk-10 sellä. (Prosessorilla tarkoitetaan tässä yhteydessä ylei sesti mitä tahansa ulkoisen tai sisäisen ohjelman mukaan toimivaa laitetta.)The invention relates to a method for transferring data between at least two processors according to the preamble of appended claim 1. The invention also relates to a multiprocessor system according to the preamble of appended claim 4, wherein at least two processors communicate with each other via a common memory area. (Processor in this context generally refers to any device that operates under an external or internal program.)
Edellä kuvatun kaltaisissa moniprosessorijärjestelmissä, jossa prosessorit kommunikoivat keskenään yhteisen 15 muistialueen, kuten rinnakkaisrekisterin avulla, on tilan ne sellainen, että ainakin yksi prosessoreista kirjoittaa kyseiselle muistialueelle ja ainakin yksi prosessori lukee mainitulta muistialueelta. Kirjoitus ja luku tapahtuvat yleensä eri dataväylien kautta, jolloin kunkin prosessorin 20 dataväylän kuormitus jää mahdollisimman pieneksi.In multiprocessor systems such as those described above, in which the processors communicate with each other via a common memory area, such as a parallel register, the state of them is such that at least one of the processors writes to that memory area and at least one processor reads from said memory area. Writing and reading usually take place via different data buses, keeping the load on the data bus 20 of each processor to a minimum.
Usein on perusteltua, että ainakin osalla prosessoreista on eri kellosignaalit, jotka eivät ole keskenään synkronoituja. Tällöin niiden merkitsevät hetket liukuvat ajallisesti toisiinsa nähden.It is often justified that at least some of the processors have different clock signals that are not synchronized with each other. In this case, their significant moments slide in time with respect to each other.
25 Mikäli prosessorien luku- ja kirjoitustapahtumien ajanhetkiä ei ole mitenkään synkronoitu toisiinsa, tapahtuu ennemmin tai myöhemmin samanaikainen samaan rekisterin tai muistipaikkaan kohdistuva luku ja kirjoitus. Tällöin riippuu kellosignaalien vaiheesta, luetaanko rekisteristä • · 30 tai muistipaikasta siinä ennen kirjoitusta ollut, vai sen jälkeen oleva arvo. Tässä ei välttämättä tapahdu minkäänlaista virhettä. Äärimmäisessä tapauksessa on kuitenkin mahdollista, että osa rekisterin tai muistipaikan rinnakkaisista biteistä on ehtinyt muuttua ennen lukua, mutta 35 osa on vielä vanhan sisällön mukaisia. Tällöin luku antaa 94190 2 virheellisen tiedon rekisterin sisällöstä. Vaikka tällainen ilmiö on harvinainen ja saattaa kellotaajuuksista ja luku- sekä kirjoitustapahtumien tiheyksistä riippuen tapahtua vaikkapa vain kerran sadassa vuodessa, se tapahtuu 5 joka tapauksessa ennemmin tai myöhemmin, ellei luku- ja kirjoitustapahtumia ole mitenkään synkronoitu toisiinsa.25 If the times of the read and write events of the processors are in no way synchronized with each other, sooner or later simultaneous reading and writing to the same register or memory location will take place. In this case, it depends on the phase of the clock signals whether the value in the register • · 30 or the memory location was before or after writing. There may not be any mistake here. In the extreme case, however, it is possible that some of the parallel bits in the register or memory location may have changed before the chapter, but 35 parts are still in accordance with the old content. In this case, the number gives 94190 2 incorrect information about the contents of the register. Although such a phenomenon is rare and may, depending on the clock frequencies and the frequencies of read and write events, occur only once in a hundred years, it will in any case sooner or later, unless the read and write events are in any way synchronized.
Virheellisen lukutapahtuman vaikutus riippuu olennaisesti tapauksesta. Prosessorien välinen kommunikointi voidaan varmistaa siten, että yksi virheellinen luku ei 10 aiheuta laitteessa toiminnallista virhettä. Tämä edellyttää kuitenkin, että prosessorien käyttämä kommunikointi-protokolla on mutkikkaampi, mikä puolestaan hidastaa laitteen (digitaalilaite, jossa prosessoreita käytetään) toimintaa .The effect of an erroneous reading event depends essentially on the case. Communication between processors can be ensured so that one erroneous number does not cause a malfunction in the device. However, this requires a more complex communication protocol used by the processors, which in turn slows down the operation of the device (the digital device in which the processors are used).
15 Edellä esitetty virhetilanne voidaan välttää synk ronoimalla prosessorien toiminta siten, että yhtäaikainen luku ja kirjoitus estyy. Tähän on useita mahdollisuuksia.15 The above error situation can be avoided by synchronizing the operation of the processors in such a way that simultaneous reading and writing are prevented. There are several possibilities for this.
Joissakin tapauksissa synkronointi voidaan tehdä laitteistoratkaisulla. Yleensä tällainen ratkaisu lisää toteutuk-20 sen mutkikkuutta ja tuo siten lisäkustannuksia. Usein on myös niin, että eri prosessorit antavat itse lukemiseen ja kirjoittamisen käytettävät ohjaussignaalit, jolloin niiden synkronoiminen laitteistoratkaisulla saattaa olla mahdotonta tai sisältää omat virhetoimintariskinsä.In some cases, synchronization can be done with a hardware solution. In general, such a solution increases the complexity of the implementation and thus brings additional costs. It is also often the case that different processors provide the control signals used for reading and writing themselves, in which case it may be impossible to synchronize them with the hardware solution or involve its own risk of malfunction.
25 Esillä olevan keksinnön tarkoituksena on päästä eroon edellä kuvatuista epäkohdista ja saada aikaan ratkaisu, jonka avulla virheellisten tietojen siirtyminen voidaan välttää mahdollisimman yksinkertaisella tavalla.The object of the present invention is to overcome the drawbacks described above and to provide a solution by means of which the transmission of erroneous information can be avoided in the simplest possible way.
Tämä päämäärä saavutetaan keksinnön mukaisella menetelmäl-30 lä ja järjestelmällä, joista menetelmälle on tunnusomaista se, mitä kuvataan oheisen patenttivaatimuksen 1 tunnus-merkkiosassa. Keksinnön mukaisen järjestelmän tunnusmerkit ilmenevät puolestaan oheisen patenttivaatimuksen 4 tunnus-merkkiosasta.This object is achieved by a method and a system according to the invention, which method is characterized by what is described in the characterizing part of the appended claim 1. The features of the system according to the invention are in turn apparent from the features of the appended claim 4.
35 Keksinnön ajatuksena on käyttää kirjoitus- ja luku- 3 94190 tapahtumien keskinäiseen ajoitukseen yhtä tai useampaa keskeytyssignaalia, jolloin (a) yhden yhteisen keskeytys-signaalin tapauksessa kunkin prosessorin ohjelman avulla ‘ hoidetaan eri prosessorien suorittamat luku- ja kirjoitus- 5 tapahtumat yhteiseen keskeytyshetkeen nähden siten, ettei yhtäaikaista lukua ja kirjoitusta esiinny, tai (b) useamman keskeytyssignaalin tapauksessa ko. signaalien keskinäinen ajallinen järjestys pidetään jatkuvasti samana ja niiden keskinäinen väliaika lisäksi ennalta määrätyissä 10 rajoissa, jolloin ainakin yhden, edullisesti kuitenkin kaikkien prosessorien luku- ja/tai kirjoitustapahtuma voidaan suorittaa välittömästi ko. prosessoria vastaavan kes-keytyshetken jälkeen. Koska useamman prosessorin suorittama yhtäaikainen lukutoimenpide ei, laiterakenteesta riip-15 puen, välttämättä aiheuta virhetoimintaa, voidaan se tietyin edellytyksin sallia.The idea of the invention is to use one or more interrupt signals for the mutual scheduling of write and read events, wherein (a) in the case of one common interrupt signal, the program of each processor handles read and write events performed by different processors with respect to the common interrupt moment, thus , there is no simultaneous read and write, or (b) in the case of several interrupt signals, the the mutual chronological order of the signals is kept constantly the same and their mutual Interval is additionally within predetermined limits, whereby a read and / or write operation of at least one, but preferably all, processors can be performed immediately. after the corresponding pause time of the processor. Since a simultaneous reading operation performed by several processors, depending on the device structure, does not necessarily cause a malfunction, it can be allowed under certain conditions.
Keksinnön mukainen järjestelmä voidaan monessa tapauksessa toteuttaa kokonaan ilman lisälaitteistoa, jolloin sen soveltaminen ei aiheuta lisäkomponenttitarvetta. 20 Seuraavassa keksintöä ja sen edullisia suoritusmuo toja sekä etuja kuvataan tarkemmin viitaten esimerkinomaisesti oheisiin piirustuksiin, joissa kuvio 1 esittää keksinnön ensimmäisen suoritusmuodon mukaisesti toimivaa moniprosessorijärjestelmää, '* 25 kuvio 2 esittää luku- ja kirjoitustapahtumien ajoi tusta kuviossa 1 esitetyssä järjestelmässä, kuvio 3 esittää kuviossa 1 esitettyä moniprosesso-rijärjestelmää, joka toimii tässä tapauksessa keksinnön toisen suoritusmuodon mukaisesti, ja ... 30 kuvio 4 esittää luku- ja kirjoitustapahtumien ajoi tusta kuviossa 3 esitetyssä järjestelmässä.In many cases, the system according to the invention can be implemented completely without additional equipment, in which case its application does not cause the need for additional components. In the following, the invention and its preferred embodiments and advantages will be described in more detail with reference to the accompanying drawings, in which Fig. 1 shows a multiprocessor system according to a first embodiment of the invention, Fig. 2 shows the timing of read and write events in a multiprocessor system shown, which in this case operates according to a second embodiment of the invention, and ... Fig. 4 shows the timing of read and write events in the system shown in Fig. 3.
Kuvioissa 1 ja 2 on esimerkkinä esitetty keksinnön mukainen ratkaisu sovellettuna hakijan DYNACARD®-tuoteperheen laiteyksikköön kuuluvan pääkontrollerin (esim. 35 MC68302) ja digitaalisen signaaliprosessorin (esim. DSP16) 4 94190 väliseen sanomanvaihtoon.Figures 1 and 2 show by way of example a solution according to the invention applied to the exchange of messages between a master controller (e.g. 35 MC68302) belonging to the applicant's DYNACARD® product family and a digital signal processor (e.g. DSP16) 4 94190.
Pääkontrolleri 11 ja DSP-piiri 12 kommunikoivat keskenään DSP-piirin rinnakkaisliitännän 13 kautta. DSP-piirin rinnakkaisliitännässä on kaksi sisäistä rekisteriä.The main controller 11 and the DSP circuit 12 communicate with each other via the parallel interface 13 of the DSP circuit. The parallel interface of the DSP circuit has two internal registers.
5 DSP-piirin sisäinen laskentayksikkö kirjoittaa toiseen näistä rekistereistä ja lukee toisen niistä sisällön. Pää-kontrollerin 11 rinnakkaisväylä PB on kytketty DSP-piirin rinnakkaisliitäntään 13. Pääkontrolleri kirjoittaa siihen rekisteriin, josta DSP-piirin sisäinen laskentayksikkö 10 lukee, ja pääkontrolleri lukee siitä rekisteristä, johon DSP-piirin sisäinen laskentayksikkö kirjoittaa.5 The internal computing unit of the DSP circuit writes to one of these registers and reads the contents of one of them. The parallel bus PB of the main controller 11 is connected to the parallel interface 13 of the DSP circuit. The master controller writes to the register from which the internal computing unit 10 of the DSP circuit reads, and the main controller reads from the register to which the internal computing unit of the DSP circuit writes.
Sekä pääkontrolleri että DSP-piiri toimivat oman kellosignaalinsa (CLK1 ja vastaavasti CLK2) tahdissa. Kellosignaaleja ei ole synkronoitu toisiinsa. Kummankin kont-15 rollerin keskeytysottoon INT_IN tuodaan sama, (tässä esimerkissä) 125 mikrosekunnin välein keskeytyksen aiheuttava keskeytyssignaali INTR (kuvio 2). Pääkontrolleri 11 on ohjelmoitu toimimaan niin, että se kirjoittaa ja lukee DSP-piirin rinnakkaisrekistereihin lyhyen ajan, esim. alle 50 20 mikrosekunnin, kuluessa keskeytyksestä, toisin sanoen selvästi ennen seuraavan keskeytyksen tuloa. DSP-piiri on puolestaan ohjelmoitu toimimaan siten, että se keskeytyksen saatuaan tekee erilaisia laskenta- ym. toimenpiteitä niin pitkään, että kyseinen 125 mikrosekunnin aika kuluu 25 lähes loppuun. Käytännössä tämä voisi tarkoittaa esim. sitä, että 125 mikrosekunnin ajasta on kulunut vähintään 100 mikrosekuntia. Tämän jälkeen DSP-piiri lukee toisen rinnakkaisrekisterinsä ja kirjoittaa toiseen. Kuviossa 2 on viitemerkillä RD/WR/11 merkityllä aika-akselilla ha-30 vainnollistettu pääkontrollerin 11 suorittamien luku- ja * kirjoitustoimenpiteiden ajoitusta yhteiseen keskeytyssig naaliin nähden ja viitemerkillä RD/WR/12 merkityllä aika-akselilla vastaavasti DSP-piirin 12 suorittamien luku- ja kir joitustoimenpiteiden ajoitusta keskeytyssignaaliin näh-35 den. Itse luku- ja kirjoitustapahtumia on merkitty viite- 5 94190 merkeillä RD/WR. Käytännössä on luku- ja kirjoitustapahtuman ajallinen kesto luokkaa 1 mikrosekunti.Both the master controller and the DSP circuit operate in step with their own clock signal (CLK1 and CLK2, respectively). Clock signals are not synchronized. The interrupt input INT_IN of both controllers 15 is supplied with the same interrupt signal INTR (in this example) causing an interrupt every 125 microseconds (Fig. 2). The master controller 11 is programmed to operate and write to and read from the parallel registers of the DSP circuit for a short time, e.g., less than 50 microseconds, within an interrupt, i.e., well before the next interrupt occurs. The DSP circuit, in turn, is programmed to operate in such a way that, after receiving an interruption, it performs various calculation and other operations for such a long time that the time in question of 125 microseconds elapses almost. In practice, this could mean, for example, that at least 100 microseconds have elapsed since the time of 125 microseconds. The DSP circuit then reads one of its parallel registers and writes to the other. Fig. 2 illustrates the timing of the read and write operations performed by the master controller 11 with respect to the common interrupt signal on the time axis ha-30 denoted by RD / WR / 11 and the read and write operations performed by the DSP circuit 12 on the time axis denoted by RD / WR / 12, respectively. the timing of the write operations to the interrupt signal. The read and write events themselves are marked with the reference 5 94190 RD / WR. In practice, the time duration of a read and write event is of the order of 1 microsecond.
Edellä kuvatulla tavalla varmistetaan, ettei samanaikaista kirjoitusta ja lukua pääse esiintymään pääkont-5 rollerin ja DSP-piirin välisessä tiedonsiirrossa. Edellä mainittuja esimerkkiarvoja käyttäen jää pääkontrollerin ja DSP-piirin suorittamien luku- ja kirjoitustoimenpiteiden väliin vähintään 50 mikrosekunnin pituinen aikaväli, mikä on lähes puolet kahden keskeytyksen välisestä ajasta.As described above, it is ensured that simultaneous writing and reading cannot occur in the communication between the master controller 5 and the DSP circuit. Using the above-mentioned example values, there is a time interval of at least 50 microseconds between the read and write operations performed by the master controller and the DSP circuit, which is almost half the time between two interrupts.
10 Vaihtoehtoisesti voidaan käyttää erillisiä keskey tyssignaaleja siten, että kaikkien keskeytyssignaalien aiheuttamien keskeytysten keskinäinen ajallinen järjestys pidetään jatkuvasti samana ja niiden keskinäinen väliaika lisäksi ennalta määrätyissä rajoissa, jotka on valittu 15 prosessorien toimintanopeudet huomioon ottaen. Kuvioissa 3 ja 4 on esitetty tällainen vaihtoehto kuvion 1 mukaiselle moniprosessorijärjestelmälle. Kuvioiden 3 ja 4 suoritusmuoto vastaa siis muuten kuvioiden 1 ja 2 suoritusmuotoa, mutta nyt kummallekin prosessorille tuodaan oma keskeytys-20 signaalinsa; keskeytyssignaali INTR1 pääkontrollerille 11 ja keskeytyssignaali INTR2 DSP-piirille 12. Tässä tapauksessa keskeytyssignaali INTRl saa pääkontrollerin suorittamaan luku- ja kirjoitustoimenpiteet, ja keskeytyssignaali INTR2 vastaavasti DSP-piirin suorittamaan omat luku- ja 25 kirjoitustoimenpiteensä.10 Alternatively, separate interrupt signals may be used so that the relative chronological order of all interrupts caused by the interrupt signals is kept constant and their mutual Interval within predetermined limits selected taking into account the operating speeds of the processors. Figures 3 and 4 show such an alternative to the multiprocessor system of Figure 1. The embodiment of Figures 3 and 4 thus otherwise corresponds to the embodiment of Figures 1 and 2, but now each processor is provided with its own interrupt signal; an interrupt signal INTR1 to the master controller 11 and an interrupt signal INTR2 to the DSP circuit 12. In this case, the interrupt signal INTR1 causes the master controller to perform read and write operations, and the interrupt signal INTR2 the DSP circuit to perform its own read and write operations, respectively.
Edellä esitetty ensimmäinen suoritusmuoto on sikäli hankalampi toteuttaa, että siinä pitää ohjelman avulla varmistaa, että DSP-piiri suorittaa keskeytyksen jälkeen riittävän pitkän ajan laskenta- ym. toimenpiteitä, kun 30 taas jälkimmäisessä vaihtoehdossa varmistaa oma keskeytys-signaali INTR2 sen, ettei DSP-piiri voi suorittaa lukua ja kirjoitusta liian aikaisin (sallittu vain keskeytyshetken jälkeen), ja luku- ja kirjoitustoimenpiteet voidaan suorittaa välittömästi keskeytyksen tultua (ei tarvitse oh-35 jelmallisesti varmistaa halutun ajan kulumista). Toisaalta i 6 94190 on edellä esitetty ensimmäinen suoritusmuoto sikäli edullisempi, että siinä ei tarvitse huolehtia eri keskeytys-signaalien keskinäisestä ajoituksesta.The first embodiment presented above is more difficult to implement in that it has to ensure by means of a program that the DSP circuit performs calculation and other operations for a sufficiently long time after the interruption, while in the latter alternative its own interrupt signal INTR2 ensures that the DSP circuit cannot perform reading and writing too early (allowed only after the moment of interruption), and reading and writing operations can be performed immediately after the interruption (there is no need to programmatically ensure that the desired time has elapsed). On the other hand, the first embodiment presented above is more advantageous in that it does not have to worry about the mutual timing of the different interrupt signals.
Kulloinkin käytetystä sovelluksesta riippuu kuiten-5 kin se, kannattaako käyttää yhtä tai useampaa keskeytys-signaalia. Mikäli järjestelmässä on useampi kuin kaksi prosessoria, voidaan edellä kuvattuja vaihtoehtoja käyttää myös yhdistettyinä siten, että osalla prosessoreista on yhteinen keskeytyssignaali ja osalla omat keskeytyssignaa-10 linsa, jotka on edellä kuvatulla tavalla synkronoitu toisiinsa ja yhteiseen keskeytyssignaaliin nähden.However, it depends on the particular application used whether it is advisable to use one or more interrupt signals. If the system has more than two processors, the options described above can also be used in combination so that some of the processors have a common interrupt signal and some have their own interrupt signals, synchronized with each other and with the common interrupt signal as described above.
Vaikka keksintöä on edellä selostettu viitaten oheisten piirustusten mukaisiin esimerkkeihin, on selvää, ettei keksintö ole rajoittunut siihen, vaan sitä voidaan 15 muunnella edellä ja oheisissa patenttivaatimuksissa esite tyn keksinnöllisen ajatuksen puitteissa. Esim. yhteistä keskeytyssignaalia käytettäessä voidaan ko. signaali kytkeä eri pituisten viivehaarojen kautta eri prosessorien keskeytysottoihin, jolloin tilanne vastaa periaatteessa 20 erillisten keskeytyssignaalien käyttöä.Although the invention has been described above with reference to the examples according to the accompanying drawings, it is clear that the invention is not limited thereto, but can be modified within the scope of the inventive idea set forth above and in the appended claims. For example, when using a common interrupt signal, the the signal is connected via delay branches of different lengths to the interrupt inputs of different processors, whereby the situation corresponds in principle to the use of 20 separate interrupt signals.
Claims (5)
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI934523A FI94190C (en) | 1993-10-13 | 1993-10-13 | A method and system for transferring information between processors |
PCT/FI1994/000459 WO1995010811A1 (en) | 1993-10-13 | 1994-10-12 | Method and system for transferring data between processors |
DE4497671A DE4497671B4 (en) | 1993-10-13 | 1994-10-12 | Method and system for transferring data between processors |
DE4497671T DE4497671T1 (en) | 1993-10-13 | 1994-10-12 | Method and system for transferring data between processors |
AU78150/94A AU7815094A (en) | 1993-10-13 | 1994-10-12 | Method and system for transferring data between processors |
GB9607540A GB2298064B (en) | 1993-10-13 | 1994-10-12 | Method and system for transferring data between processors |
SE9601346A SE515581C2 (en) | 1993-10-13 | 1996-04-10 | Process and system for transferring data between processors |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI934523 | 1993-10-13 | ||
FI934523A FI94190C (en) | 1993-10-13 | 1993-10-13 | A method and system for transferring information between processors |
Publications (3)
Publication Number | Publication Date |
---|---|
FI934523A0 FI934523A0 (en) | 1993-10-13 |
FI94190B FI94190B (en) | 1995-04-13 |
FI94190C true FI94190C (en) | 1995-07-25 |
Family
ID=8538771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FI934523A FI94190C (en) | 1993-10-13 | 1993-10-13 | A method and system for transferring information between processors |
Country Status (6)
Country | Link |
---|---|
AU (1) | AU7815094A (en) |
DE (2) | DE4497671T1 (en) |
FI (1) | FI94190C (en) |
GB (1) | GB2298064B (en) |
SE (1) | SE515581C2 (en) |
WO (1) | WO1995010811A1 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4209839A (en) * | 1978-06-16 | 1980-06-24 | International Business Machines Corporation | Shared synchronous memory multiprocessing arrangement |
JPH02128267A (en) * | 1988-11-09 | 1990-05-16 | Fujitsu Ltd | Communication system by sharing memory |
DE4129809C2 (en) * | 1991-01-28 | 2000-08-17 | Bosch Gmbh Robert | Multi-computer system |
-
1993
- 1993-10-13 FI FI934523A patent/FI94190C/en active
-
1994
- 1994-10-12 AU AU78150/94A patent/AU7815094A/en not_active Abandoned
- 1994-10-12 GB GB9607540A patent/GB2298064B/en not_active Expired - Fee Related
- 1994-10-12 DE DE4497671T patent/DE4497671T1/en active Pending
- 1994-10-12 DE DE4497671A patent/DE4497671B4/en not_active Expired - Fee Related
- 1994-10-12 WO PCT/FI1994/000459 patent/WO1995010811A1/en active Application Filing
-
1996
- 1996-04-10 SE SE9601346A patent/SE515581C2/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
AU7815094A (en) | 1995-05-04 |
FI934523A0 (en) | 1993-10-13 |
GB9607540D0 (en) | 1996-06-26 |
FI94190B (en) | 1995-04-13 |
SE515581C2 (en) | 2001-09-03 |
DE4497671B4 (en) | 2004-02-05 |
WO1995010811A1 (en) | 1995-04-20 |
GB2298064B (en) | 1998-01-14 |
GB2298064A (en) | 1996-08-21 |
SE9601346L (en) | 1996-04-10 |
SE9601346D0 (en) | 1996-04-10 |
DE4497671T1 (en) | 1996-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4591977A (en) | Plurality of processors where access to the common memory requires only a single clock interval | |
US6167466A (en) | Multi-channel serial port with programmable features | |
CA1309506C (en) | Asynchronous processor arbitration circuit | |
JPS6029402B2 (en) | Clock control signal generator | |
EP0379772B1 (en) | Programmable data transfer timing | |
US20090172216A1 (en) | Method and apparatus for transmitting data in a flexray node | |
JPS63228206A (en) | Clock distribution system | |
FI94190C (en) | A method and system for transferring information between processors | |
JP3526492B2 (en) | Parallel processing system | |
US4023145A (en) | Time division multiplex signal processor | |
JPS61114362A (en) | Access control system for share memory | |
JPS62168415A (en) | Inter-latch transmission system | |
US6580303B1 (en) | Datapath control circuit with adjustable delay elements | |
JPS6019532B2 (en) | Error detection control method | |
JPS61501661A (en) | Parallel synchronous operation | |
SU1347081A1 (en) | Device for distributing assignments for processors | |
SU1619287A1 (en) | Multichannel device for distributing tasks among processors | |
JPH05100993A (en) | Signal line sharing system | |
SU1524052A1 (en) | Device for distributing tasks among processors | |
JPS63226140A (en) | Phase detecting system for digital stuff synchronization | |
JPH04308955A (en) | Multiprocessor device | |
JPS6210757A (en) | Processor control system | |
JPH0671253B2 (en) | Synchronous data transfer method | |
JPS62274442A (en) | Bit slice device | |
JPS62271022A (en) | Microprogram controller |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
BB | Publication of examined application |