FI83139B - FOERFARANDE FOER DRIFT AV ETT I NORMALDRIFTSTID PARALLELLT DRIVET MINNESBLOCKPAR. - Google Patents

Abstract

Method for the operation of a couple (MB3a, MB3b) of memory blocks working in parallel. At least one processor (BP, IOC) reads and writes information into the two blocks (MB3a, MB3b) in a normal operating time with read-write operation, the first block (MB3) respectively storing under one of its addresses the same information as the second block (MB3b) does under the same address. The first and second blocks (MB3a, MB3b) can be switched off in order to block access in a special operating time, at least during reading from said switched-off block (MB3b), in which case only the first block (MB3a) is operated completely in read-write operation. During the special operating time, an address generator (e.g. in IOC1) can systematically produce all the addresses of the blocks (MB3) sequentially, at least in stages. At the end of the special operating time, upon transition to the normal operating time, for the purpose of updating the information to be stored in the switched-off block (MB3b) during writing into the first block (MB3a), the same information is written into the second block under the same address. The address generator gradually supplies all the addresses of the pair (MB3) of blocks, for example during a pause in the read-write operation, the information read out in this process from the first block (MB3a) being written into the second block (MB3b) under the same address. Thereafter, both blocks (MB3) can once again be operated in parallel. <IMAGE>

Description

1 831391 83139

Menetelmä normaalitoiminta-aikana rinnakkain käytetyn muisti-lohkoparin käyttämiseksiA method for using a pair of memory blocks used in parallel during normal operation

Keksintö lähtee patenttivaatimuksen 1 johdanto-osan mukaisesta menetelmästä.The invention starts from the method according to the preamble of claim 1.

Patenttivaatimuksen 1 johdanto-osan mukaiset menetelmät, joissa kytkennät, näiden mukana myös muistilohkot, on varmuussyistä kaksinkertaistettu ja joita käytetään rinnakkain, esim. luetaan ja kirjoitetaan yhden tai useamman prosessorin avulla, ovat ammattimiehelle tunnettuja, vrt. esim. electronics, tammik. 27 1983, s. 103-105. Yleensä tällöin tällaiset prosessorit tai .vast, laskimet, joilla ei ole omia paikallismuisteja tai on omat paikallismuistit, liitetään yhdessä muistilohkoparin tai useiden tällaisten muistilohkoparien kanssa niille kaikille yhteiseen väyläjärjestelmään.Methods according to the preamble of claim 1, in which the connections, including the memory blocks, are doubled for safety reasons and which are used in parallel, e.g. read and write by means of one or more processors, are known to the person skilled in the art, cf. eg electronics, oak. 27 1983, pp. 103-105. Generally, such processors or .vast, calculators that do not have their own local memories or have their own local memories are connected together with a pair of memory blocks or several such pairs of memory blocks to a bus system common to them all.

Keksinnön mukainen menetelmä on kehitetty etenkin erittäin suuren puhelunvälitysjärjestelmän keskusohjausyksikölle, jolla on suoritettava erittäin suuri määrä välitysteknisiä toimintoja simultaanisesti tai vast, kvasisimultaanisesti, kuten esim. tilaajien valvontaa kuulokkeen noston ja kutsunumerovalintojen suhteen, tienhakuja, tienläpikytkentää, signaaliääniä, maksujen laskentaa, ilmoituksia, mitä erilaisimpia apulaitteita jne. Tällaisilla multiprosessori-keskusohjausyksiköillä ei täydy olla ainoastaan suuri käsittelykapasiteetti, vaan myös erittäin suuri käytettävyys, so. ne saavat jäädä pois toiminnasta vain maksi-maalisesti minuuteiksi tai sekunneiksi vuotta kohden, siis niiden tulee käsitellä myös paikallishäiriöissä luotettavasti tai vast, niiden tulee korjaantua itsestään. Sekä käsittelykapasi-teetit että suuri käytettävyys sekä laitteistopanoksen säästöt ovat sinänsä tunnettuja tällaisten multiprosessori-keskusohjaus-yksikköjen tehtäviä. Keksintöä voidaan käyttää periaatteessa kuitenkin yleisesti kaikissa patenttivaatimuksen 1 johdanto-osassa määritellyissä menetelmissä.The method according to the invention has been developed in particular for a central control unit of a very large call transfer system, which has to perform a very large number of transfer functions simultaneously or quasi-simulantly, such as subscriber monitoring etc. Such multiprocessor central control units need not only to have a high processing capacity but also a very high availability, i.e. they should only be out of operation for a maximum of minutes or seconds per year, so they should also deal with local disturbances reliably or, if necessary, they should recover on their own. Both processing capacities and high availability, as well as hardware input savings, are known per se for such multiprocessor central control units. However, the invention can in principle be used in general in all the methods defined in the preamble of claim 1.

2 831392 83139

Keksinnön tehtävänä on kehittää edelleen patenttivaatimuksen 1 johdanto-osassa esitettyä menetelmää niin, että - aikapanos toisen lohkon aluksi häiriytyneen toiminnan päättämistä, nimittäin informaatioiden aktualisointia varten, jotka informaatiot on tallennettu (uudestaan) kytkettävässä toisessa lohkossa, on mahdollisimman pieni, ja - tämä aktualisointi voidaan suorittaa prosessoreiden ja ensimmäisen lohkon toiminnan aikana automaattisesti ja estämättä ensimmäisen lohkon toimintaa.It is an object of the invention to further develop the method set out in the preamble of claim 1 so that - the time input for terminating the initially disturbed operation of the second block, namely updating the information stored in the (re) switched second block, is as small as possible, and - this updating can be performed during the operation of the processors and the first block automatically and without inhibiting the operation of the first block.

Tämä tehtävä ratkaistaan patenttivaatimuksessa esitetyillä toimenpiteillä .This task is solved by the measures set out in the claim.

Keksintöä selitetään lähemmin erään suoritusesimerkin avulla, joka on esitetty kuviossa.The invention is explained in more detail by means of an embodiment shown in the figure.

Kuvio esittää keskusohjausyksikköä, jossa kaksitoista prosessoria BP/CP sekä useat prosessorit ioc toimivat väyläjärjes-telmän B:CMY kautta yhdessä päämuistin CMY kanssa. Sinänsä kaikki prosessorit BP/CP voivat olla keskenään rakenteeltaan samanlaisia ja periaatteessa ne voivat käsitellä myös kaikki samoja tehtäväkomplekseja. Erilaisilla viitemerkeillä BP/CPThe figure shows a central control unit in which twelve processors BP / CP and several processors ioc operate via the bus system B: CMY together with the main memory CMY. As such, all processors BP / CP can be similar in structure and, in principle, they can also handle all the same task complexes. With different reference marks BP / CP

osoitetaan kuitenkin, että sinänsä myös erilaiset rakenteet ja/tai tehtäväkompleksit ovat sallittuja - myös tällöin voidaan keksinön mukaista menetelmää käyttää.however, it is shown that different structures and / or task complexes are permissible per se - the method according to the invention can also be used.

Prosessorit BP/CP/IOC/IOP suorittavat siten, ainakin kun esiintyy riittävästi yhteysvaatimuksia, kvasisimultaanisesti kulloinkin erilaisten välitysteknisten, varmuusteknisten ja/tai käyttöteknisten toimintojen yksittäiset vaiheet kaikille senhetkisille yhteyksille. Näitä yksityiskohtia selitetään vasta myöhemmin . Tässä selitetään ensin sellaisia näkökohtia, jotka koskevat tiiviisti keksinnön olennaista osaa.The BP / CP / IOC / IOP processors thus perform, at least when sufficient connection requirements exist, the individual steps of the various transmission, security and / or operational functions for all current connections, quasi-simulantly. These details will be explained later. Aspects that relate closely to an essential part of the invention will first be explained here.

Keksinnössä tdidään ero normaalitoiminta-ajan ja erikoistoiminta-ajan välillä. Normaalitoiminnassa jokaisen muistilohkoparin, li 3 83139 tässä tapauksessa parin MB3a/MB3b molempia lohkoja esim. MB3a ja MB3b käytetään mikrosynkronisesti rinnakkain, jolloin tässä päämuistiin CMY on sijoitettu neljä tällaista muistilohkoparia MBO...MB3, joista jokaista paria voidaan ohjata itsenäisesti erikseen, simultaanisesti kolmen muun suhteen. Vähintään yksi prosessoreista BP, CP, IOC, IOP lukee siis sille toimitetuilla, mahdollisesti uudelleenkoodatuilla osoitteilla tänä normaali-toiminta-aikana luku-kirjoitus-toiminnalla informaatiot kulloinkin lokoparin, esim. BM3a, MB3b molemmista lohkoista tai kirjoittaa informaatiot molempiin lohkoihin, esim. MB3a, MB3b.The invention distinguishes between a normal operating time and a special operating time. In normal operation, both blocks of each pair of memory blocks, li 3 83139 in this case MB3a / MB3b, e.g. MB3a and MB3b are used microsynchronously in parallel, whereby four such pairs of memory blocks MBO ... MB3 are placed in the main memory CMY, each pair can be controlled independently from three regarding. Thus, at least one of the processors BP, CP, IOC, IOP reads information from both blocks of the loco pair, e.g. BM3a, MB3b, or writes information to both blocks, e.g. MB3a, at the addresses provided to it, possibly recoded during this normal operation. MB3b.

Tänä normaalitoiminta-aikana tallentaa siten, kun mitään häiriötä ei siinny, ensimmäinen lohkoista, esim. MB3a, jollakin sen osoitteista kulloinkin saman informaation kuin toinen lohko, siis tässä tapauksessa MB3b, samalla osoitteella.During this normal operation period, so that, in the absence of any interference, the first of the blocks, e.g. MB3a, at one of its addresses in each case stores the same information as the second block, i.e. in this case MB3b, at the same address.

Toimintavarmuuden lisäämiseksi molemmista lohkoista, vrt. MB3a, MB3b tänä normaalitoiminta-aikana luettuja informaatioita verrataan keskenään - ja/tai tapahtuu jatkuva kummankin lohkon MB3a, MB3b itsetarkastus, esim. EDC-koodin avulla. Jos tällaisissa tarkastuksissa todetaan virhe luetussa informaatiossa, se lohko, esim. MB3b, katkaistaan, josta virhe tulee. Tätä varten on erikseen sekä ensimmäinen että toinen lohko katkaistavissa kulloinkin kyseessä olevan pääsyhalukkaan prosessorin, esim.To increase operational reliability from both blocks, cf. MB3a, MB3b The information read during this normal operation is compared with each other - and / or there is a continuous self-check of each block MB3a, MB3b, e.g. by means of an EDC code. If such checks reveal an error in the read information, the block, e.g., MB3b, from which the error originates is truncated. For this purpose, both the first and second blocks can be disconnected separately from the respective access-seeking processor, e.g.

CPx, pääsyn estämiseksi kulloinkin katkaistuun lohkoon, jota tässä nimitetään "toiseksi" lohkoksi, vrt. MB3b, ainakin tänä niin kutsuttuna erikoistoiminta-aikana lukemisen estämiseksi tästä katkaistusta toisesta lohkosta MB3b; - jolloin tällöin tänä erikoistoiminta-aikana yksinään ensimmäistä lohkoa, vrt.CPx, to prevent access to the currently truncated block, referred to herein as the "second" block, cf. MB3b, at least during this so-called special operation time, to prevent reading from this truncated second block MB3b; - in which case, during this special period of operation, the first block alone, cf.

MB3a, käytetään täysin luku-kirjoitustoiminnassa, jolloin siis ensimmäinen lohko MB3a pitää tällöin myös yksinään yllä täysin lukutoimintaa ja kirjoitustoimintaa kulloinkin kyseessä olevaa prosessoria, esim. CPx, varten.MB3a, is used entirely in read-write operation, so that the first block MB3a then also alone maintains read-write operation and write operation for the respective processor, e.g. CPx.

Keksinnössä käytetään edelleen osoitekehittäjää, joka voi olla sijoitettu esim. IO-prosessoriin I0C1 ja joka voi tuottaa tänä erikoistoiminta-aikana systemaattisesti peräkkäin, ainakin etapeissa, lohkojen kaikki osoitteet, siis myös lohkojen MB3a/MB3b osoitteet.The invention further uses an address generator, which can be located e.g. in the IO processor I0C1 and which can systematically produce, at least in stages, all the addresses of the blocks, i.e. also the addresses of the blocks MB3a / MB3b, during this special operation period.

4 831394 83139

Keksintö koskee etenkin katkaistussa toisessa lohkossa, vrt. MB3b, tallennettujen tietojen aktualisointia, ennen kuin siirrytään erikoistoiminnasta jälleen normaalitoimintaan. Keksinnön mukaisesti käytetään nimittäin etenkin tätä toista lohkoa MB3b aluksi erikoistoiminta-ajan lopussa ennen siirtymistä normaalitoiminta-aikaan siihen tallennettujen informaatioiden aktualisointia varten erityisellä tavalla. Nimittäin jo ennen tätä siirtymistä, normaalin kirjoittamisen aikana ensimmäiseen lohkoon MB3a, kirjoitetaan sama informaatio myös jo toiseen lohkoon MB3b samalla osoitteella. Edelleen ennen siirtymistä - esim. mieluummin luku-kirjoitustoiminnan yhden tai useamman pitkähkön tauon aikana, joissa prosessorilla tai vast, prosessoreilla BP/CP/IOC/IOP ei kirjoiteta ensimmäiseen lohkoon MB3a eikä tästä ensimmäisestä lohkosta MB3a lueta, etenkään kyseisessä prosessorissa BP/CP/IOC/ IOP tapahtuvaa edelleen käsittelyä varten - käynnistetään osoite-kehittäjä, jotta tämä tuottaa peräkkäin ensimmäisen ja siten myös toisen lohkon MB3a, MB3b osoitteet ensimmäiseen ja toiseen lohkoon MB3a, MB3b, jolloin tällöin ensimmäisestä lohkosta MB3a luetut informaatiot kirjoitetaan kulloinkin samalla osoitteella toiseen lohkoon MB3b.The invention relates in particular to the truncated second block, cf. MB3b, updating the stored data before switching from special operation to normal operation again. Namely, according to the invention, in particular, this second block MB3b is used initially at the end of the special operating time before the transition to the normal operating time for updating the information stored therein in a special way. Namely, even before this transition, during normal writing to the first block MB3a, the same information is already written to the second block MB3b with the same address. Further before the transition - e.g., preferably during one or more rather pauses in read-write operation, where the processor BP or CP / IOC / IOP is not written to the first block MB3a and is not read from this first block MB3a, especially in that processor BP / CP / IOC / For further processing - the address developer is started so that it successively produces the addresses of the first and thus the second block MB3a, MB3b to the first and second blocks MB3a, MB3b, in which case the information read from the first block MB3a is then written to the second block MB3b.

Tällä tavalla aktualisoidaan toisen lohkon MB3b muistisisältö -jälleen tai ensi kerran -, heti kun osoitekehittäjä on toimittanut lohkoparin MB3 kaikki osoitteet, so. tällöin ovat kaikki informaatiot identtiset kaikissa osoitteen molemmissa lohkoissa MB3. Siten nyt voi alkaa normaalitoiminta - jälleen tai ensi kerran -, so. molempia lohkoja MB3 voidaan käyttää sekä lukemisessa että kirjoittamisessa - jälleen tai ensi kerran - rinnakkain.In this way, the memory contents of the second block MB3b are updated - again or for the first time - as soon as all the addresses of the block pair MB3 have been provided by the address developer, i. then all information is identical in all blocks of the address MB3. Thus, normal operation can now begin - again or for the first time - i.e. both blocks of the MB3 can be used for both reading and writing - again or for the first time - in parallel.

Seuraavassa selitetään lähemmin kuviossa esitetyn esimerkin yksityiskohtia. Siinä nähdään kaaviomaisesti välitysjärjestelmän multiprosessori-keskusohjausyksikkö, jossa prosessorit BP, CP, IOC kommunikoivat väyläjärjestelmän B:CMY kautta päämuistin CMY kanssa. Väyläjärjestelmät, jotka mahdollistavat erilaisille prosessoreille tai vast, laskimille valinnaisen pääsyn niihin liitettyyn päämuistiin, vrt.CMY, tai vast, sen muistipankkeihin MB arbitrointilaitteiden (Arbitern) avulla, ovat sinänsä tunnettuja mitä erilaisimpina muunnelmina. Niissä on myös erittäin 5 83139 mukavia, monipuolisia, erittäin varmoja väyläjärjestelmiä, joissa on kaksinkertaistetut väylät ja erittäin suuri käytettävyys, vrt. esim. DE-hakemus julkaisu 33 28 405. Väyläjärjestelmä on tällöin varmuussyistä usein kaksinkertaistettu, niin myös tässä kuviossa esitetyssä esimerkissä, vrt. B:CMYO ja B:CMYl; mahdollisesti myös prosessorit BP/CP/IOC on kaksinkertaistettu. Kuviossa esitetyn esimerkin jokainen prosessori BP/CP sisältää varsinaisen, muutoin samoin kaksinkertaistetun prosessoriyksikön PU lisäksi mieluummin kulloinkin myös vielä yhden oman prosessoriyksilölli-sen paikallismuistin LMY. Prosessoreissa IOC on kahdeksan ulostuloa 0-7, joissa on paikallisväylät B:IOC, joiden kautta ne kommunikoivat IO-yksiköiden IOP ja puhelunvälitysjärjestelmän oheis-yksikköjen MBG, esim. johtoryhmäohjauksien, kytkentäkentän, ääni-generaattoreiden jne. kanssa. Useimmiten vaikuttavat nimittäin nämä oheisyksiköt MBG välillisesti tai välittömästi välitysver-koston johtoihin, esim. tienhakujen, läpikytkennän, signaloinnin jne. puitteissa. Nämä oheisyksiköt MBG on tässä samoin kaksinkertaistettu, vrt. johtojen risteilyt. Niissä on esitetyssä esimerkissä kulloinkin omat IO-yksiköt, vrt. IOP:MB. Muita tällaisia IO-yksikköjä on liitetty paikallisväyliin B:IOC, vrt. IOP, jotka on yhdistetty kulloinkin tosin muihin tällaisiin oheisyksikköihin, mutta joita ei ole esitetty enää selvyyden vuoksi kuviossa.The details of the example shown in the figure are explained in more detail below. It schematically shows a multiprocessor-central control unit of a relay system, in which processors BP, CP, IOC communicate via main bus system CM: CMY with main memory CMY. Bus systems that allow different processors or counters to optionally access the main memory connected to them, cf. CMY, or counters, to its memory banks by means of MB arbitration devices (Arbitern) are known per se in various variations. They also have very 5,833,139 comfortable, versatile, highly secure bus systems with dual busses and very high availability, cf. e.g. DE application publication 33 28 405. The bus system is then often doubled for safety reasons, also in the example shown in this figure, cf. B: CMYO and B: CMY1; possibly also the processors BP / CP / IOC have been doubled. In the example shown in the figure, each processor BP / CP contains, in addition to the actual, otherwise similarly doubled, processor unit PU, preferably in each case also one more own local processor memory LMY. The IOC processors have eight outputs 0-7 with local buses B: IOC, through which they communicate with the IOPs of the IO units and the MBGs of the peripheral units of the call transfer system, e.g., control group controls, switching field, voice generators, etc. Namely, in most cases, these peripheral units MBG directly or indirectly affect the lines of the transmission network, e.g. in the framework of path searches, switching, signaling, etc. These peripheral units MBG have been doubled here as well, cf. wire cruises. In the example shown, they each have their own IO units, cf. IOP: MB. Other such IO units are connected to local buses B: IOC, cf. IOPs, although connected to other such peripherals in each case, but which are no longer shown in the figure for the sake of clarity.

Nämä IO-yksiköt IOP«MB...IOP tai vast, niiden paikallisväylät B:I0C on yhdistetty IO-prosessoreiden IOC kautta, vrt. I0C0, I0C1, väyläjärjestelmään B:CMY. Pisteillä on kuviossa esitetty, että vielä muita tällaisia IO-prosessoreita IOC voi olla järjestetty, etenkin hyvin suurissa välitysjärjestelmissä.These IO units IOP «MB ... IOP or equivalent, their local buses B: I0C are connected via the IOC of the IO processors, cf. I0C0, I0C1, to bus system B: CMY. The dots in the figure show that still other such IO processors IOC can be provided, especially in very large relay systems.

Oheisyksiköt, vrt. MBG, voidaan yhdistää kulloinkin eri prosessoreihin BP/CP, tapauksesta riippuen toisin jakautuneesti -ja/tai ne voidaan yhdistää keksinnön mukaisesti myös keskeiseen päämuistiin CMY tai vast, sen pankkien MB osiin. Näiden yhteyksien kautta voidaan suorittaa ilmoituksia ja/tai kyselyjä oheisyk-siköistä MBG ja ilmoituksia ja/tai kyselyjä tällaisiin oheis-yksikköihin MBG normaalitoiminta-aikoina ja erikoistoiminta- 6 83139 aikoina. Oheisyksikön MBG välitystekniset ilmoitukset ja/tai kyselyt jaetaan tällöin mieluummin autonomisesti niihin yhdistettyjen IO-prosessoreiden IOC kautta kutsua kohden siten, että kulloinkin kyseessä oleva IO-yksikkö IOP, kun se saa kutsun oheisyksiköstä MBG, jakaa tälle kutsuvalle oheisyksikölle MBG jonkin prosessoreista BP/CP tai vast, päämuistin CMY tai vast. MB osan tai vast, antaa jaettavaksi väyläjärjestelmän B:CMY kautta. Erityisen prosessorin ja/tai päämuistin CMY/MB erityisen osan tä- · mä jako kyseiselle oheisyksikölle MBG tallennetaan sitten vielä tietokenttään, jolloin tämä tietokenttä voi olla sijoitettu myös päämuistin CMY pankkiin MBG. Näiden tietokenttään tapahtuvien tallennusten avulla, etenkin kutsuvan oheisyksikön MBG kulloinkin kyseessä olevan IO-yksikön IOP myötävaikutuksella, kyseiseen yhteyteen kuuluvien oheisyksikköjen MBG ne myöhemmät ilmoitukset tai kyselyt, jotka seuraavat tätä kutsua, voidaan lähettää kulloinkin samaan, edellä jaettuun prosessoriin CP tai vast, samaan päämuistin osaan MB, jotta siinä voidaan jatkaa vä-litysteknisiä toimintoja ja/tai rekisteröintejä. Tällainen autonominen jako kutsua kohden mahdollistaa kaikkien prosessoreiden BP/CP lähes tasaisen kuormituksen välitysteknisillä toiminnoilla - ainakin tätä jakoa voidaan tällöin ohjata kulloinkin kyseisten prosessoreiden CP hetkellisen kuormituksen mukaisesti niin, että kutsua seuraavat ilmoitukset ja/tai kyselyt voidaan käsitellä todella kulloinkin nopeasti jollakin prosessoreista, jolla on vielä riittävästi vapaata kapasiteettiä. Prosessoreiden BP/CP valinta tai vast, jako toimintojen - etenkin niiden, jotka laukaistaan oheisyksikön kutsulla - suorittamiseksi voi tällöin tapahtua syklisesti, jolloin kuitenkin jonkin proeessorin CP/BP ylikuormittuessa tämä prosessori ylihypätään syklisessä valintamenetelmässä. Tehtävien tai vast, kutsujen tällaisen syklisen jaon avulla kyseisille prosessoreille voidaan saavuttaa suuressa määrin tasainen prosessoreiden kuormitus. Nopeasti yleensä kaikissa prosessoreissa on ainakin määrätty osakuormitus. Myös virhe tai vast, pyrkimys virheelliseen käsittelyyn havaitaan prosessoreissa aina nopeasti, minkä ansiosta käyttöteknisten toimintojen avulla, jotka suoritetaan mieluummin jollakin prosessoreista BP, voidaan kyseessä oleva virheellinen prosessori asettaa tilapäisesti pois toiminnasta ja ylihypätä se kulloinkin I; 7 83139 syklisen jakamisen yhteydessä, jolloin voidaan suorittaa myös keskusohjausyksikön - mahdollisesti osittainen - itsekorjaantu-minen, esim. korvauskytkentöjen ja muistisisältöjen pelastamisen avulla.Peripherals, cf. MBG, can in each case be connected to different processors BP / CP, depending on the case in a differently distributed manner, and / or they can also be connected in accordance with the invention to the main memory CMY or, respectively, to the MB parts of its banks. Through these connections, notifications and / or inquiries can be made about the peripheral units MBG and notifications and / or inquiries to such peripheral units MBG during normal operating hours and special operating times. In this case, the relay messages and / or queries of the slave MBG are preferably distributed autonomously via the IOC of the connected IO processors per call, so that the respective IO IOP, when it receives a call from the slave MBG, distributes one of the processors BPG or CPG to this calling slave. resp., main memory CMY or resp. MB part, or vast, allows to be distributed via the bus system B: CMY. This allocation of the special processor and / or the special part CMY / MB of the main memory to the peripheral unit MBG in question is then stored in a further data field, in which case this data field can also be placed in the bank MBG of the main memory CMY. With these recordings in the data field, in particular with the contribution of the IOP of the IO in question, the subsequent messages or queries of the MBG of the associated slave following this call can be sent to the same CP or CPU shared above. MB in order to continue mediation functions and / or registrations. Such an autonomous distribution per call allows the BP / CP of all processors to be almost evenly loaded with forwarding functions - at least this distribution can then be controlled according to the current CP load of those processors, so that subsequent messages and / or queries can be processed really quickly by one of the processors. still enough spare capacity. The selection or division of the processors BP / CP to perform the functions - especially those triggered by the call of the peripheral unit - can then take place cyclically, however, if one of the processors CP / BP is overloaded, this processor is skipped in the cyclic selection method. With such a cyclic division of tasks or calls, a largely uniform processor load can be achieved for these processors. Fast, usually all processors have at least a certain part load. Also, an error, or an attempt to malfunction, is always detected quickly in the processors, so that the operational functions, which are preferably performed on one of the BP processors, allow the faulty processor in question to be temporarily disabled and skipped in each case I; 7 83139 in connection with cyclic partitioning, in which case self-correction of the central control unit - possibly partially - can also be carried out, e.g. by means of replacement circuits and saving of memory contents.

Tämän multiprosessorilaskimen yksittäisten elimien, esim. prosessoreiden BP ja CP, pankkien MB tai vast, päämuistin CMY, 10-prosessoreiden IOC rakenne, joissa voi olla esim. myös eri määrä paikallisia järjestelmäväyliä B:I0C (vrt. IO-prosessorin I0C0 ulostulot 0...7), voi olla keksinnön yhteydessä kulloinkin sinänsä mielivaltainen. Niiden on sovittava vain valitun väylä-järjestelmän B:CMY liitäntään tai vast, ne on sovitettava sen rakenteeseen tai vast, toimintatapaan, kun tällainen väylä-järjestelmä B:CMY on liitetty.The IOC structure of the individual elements of this multiprocessor calculator, e.g. processors BP and CP, banks MB or vast, CMY, 10 processors, which may also have, for example, different numbers of local system buses B: I0C (cf. IO processor I0C0 outputs 0 .. .7), may in each case be arbitrary in the context of the invention. They only have to match the B: CMY interface of the selected bus system, or they have to match its structure or mode of operation when such a B: CMY bus system is connected.

Kuviossa esitetyissä oheisyksiköissä MBG voi olla samoin sinänsä mielivaltainen rakenne mielivaltaisilla toiminnoilla. Ne voivat olla sekä laiteteknisiä yksikköjä että oheisyksikköjen erityisiä välitysteknisiä osatoimintoja, jotka suorittavat erilaisten toimintojen suuremman kompleksin. Huolimatta vaadittavasta korkeasta käytettävyydestä riittää yleensä, kun nämä oheiseli-met tai vast, -yksiköt liitetään kaksinkertaistamattomien, siis yksinkertaisina esiintyvien IO-yksikköjen I0P:MB...I0P kautta IO-prosessoreihin IOC, kun nämä oheisyksiköt, vrt. MBG, on liitetty itsenäisesti risteilyjen kautta, vrt. kuvio. Näillä IO-yksiköillä IOP ja/tai niille kuuluvilla IO-prosessoreilla IOC voi olla itsenäisesti ylimääräisiä tarkastustoimintoja kontrolloimattomien pääsyjen vaikeuttamiseksi prosessoreihin BP/CP/IOC ja päämuistiin CMY/MB, jotka pääsyt perustuvat virheisiin .The peripheral units MBG shown in the figure can likewise have an arbitrary structure per se with arbitrary functions. They can be both technical units or special transmission sub-functions of ancillary units that perform a larger complex of different functions. Despite the high availability required, it is usually sufficient for these peripherals or counter units to be connected to the IOC processors IOC via non-duplicated, i.e. simple IO units I0P: MB ... I0P, when these peripherals, cf. MBG, is connected independently via cruises, cf. pattern. These IO units IOPs and / or their associated IO processors IOC may independently have additional inspection functions to complicate uncontrolled access to BP / CP / IOC processors and CMY / MB main memory accesses based on errors.

Kuvion mukaisessa tällä hetkellä kehitetyssä esimerkissä on prosessoreissa BP/CP käytetty esim. kulloinkin SAB 80286-mikro-prosessoreita, joilla on kulloinkin käytettävissä niiden paikal-lismuistien LMY 16 Mtavun fysikaalinen osoitetila. Prosessoreissa IOC on käytetty esim. kulloinkin 8086-moduuleja. Prosessorit on virheentunnistuksen parantamiseksi mieluummin kaksin- β 83139 kertaistettu ja ne voidaan tällöin katkaista kulloinkin vain pareittain.In the currently developed example according to the figure, the BP / CP processors use, for example, SAB 80286 microprocessors, which in each case have the physical address space of their local memories LMY 16 MB. In the IOC processors, for example, 8086 modules have been used. In order to improve error detection, the processors are preferably doubled β 83139 and can then only be switched off in pairs.

Kuviossa esitetyssä esimerkissä kuten jo yllä mainittiin väylä-järjestelmään B:CMY liitetty päämuisti CMY on muodostettu neljästä erilaisesta, tämän lisäksi itsenäisesti kulloinkin var-muussyistä kaksinkertaistetuista pankeista MB0...MB3. Periaatteessa kaikilla prosessoreilla BP/CP/IOC/IOP voi olla väylä-järjestelmän B:CMY kautta pääsy päämuistin CMY kaikkiin tietoihin tai vast, sen pankkien MB kaikkiin tietoihin, mikäli - esim. rajoittamalla osoitteita - oikeutus pääsyyn ei ole rajoitettu.In the example shown in the figure, as already mentioned above, the main memory CMY connected to the bus system B: CMY is formed of four different banks, MB0 ... MB3, which are doubled in each case for security reasons. In principle, all processors BP / CP / IOC / IOP can have access via the bus system B: CMY to all data in the main memory CMY or, in contrast, to all data in its banks MB, if - e.g. by restricting addresses - the access is not restricted.

Multiprosessori-erikoislaskimessa, jota tämä multiprosessori-keskusohjausyksikkö esittää, vaatii, normaalisti simultaanises-ti, statistisesti mielivaltaisesti jaettu mielivaltainen määrä prosessoreita BP/CP/IOC pääsyä päämuistiin CMY tai vast, sen useimmiten erilaisiin lohkopareihin MB. Tällöin jaetaan vuorotellen näille kulloinkin erilaisille prosessoreille, esim. CP1, CPx, IOCO väylä tai vast, väyläjärjestelmän B:CMY väylät, jolloin väylä-prioriteetin jako (Arbitrierung) voi päättää pääsyn järjestyksestä sinänsä tunnetulla tavalla, niin että kyseisillä prosessoreilla BP/CP/IOC on pääsy väyläjärjestelmään B:CMY liitettyyn päämuistiin CMY/MB peräkkäin tai vast, vuorotellen sekä normaalitoiminnassa että erikoistoiminnassa väyläprioriteetin (Arbitrierungen) tai vast, väyläjärjestelmän B:CMY jakojen mukaisesti - jolloin sinänsä voi olla myös järjestetty, että tarvittaessa kyseiset prosessorit BP/CP/IOC voivat kommunikoida myös välillisesti keskenään päämuistin CMY/MB kautta sekä normaalitoiminta-aikoina että erikoistoiminta-aikoina.The special processor multiprocessor presented by this multiprocessor central control unit requires, normally simultaneously, a statistically arbitrarily distributed arbitrary number of processors BP / CP / IOC to access the main memory CMY or, in most cases, its various block pairs MB. In this case, the buses of the bus system B: CMY are allocated alternately to these different processors in each case, e.g. has access to the main memory CMY / MB connected to bus system B: CMY in succession or equivalent, alternately in both normal and special operation according to bus priority (Arbitrierungen) or equivalent, according to bus system B: CMY divisions - in which case the processors BP / CP may also be arranged can also communicate indirectly with each other via main memory CMY / MB during both normal and special operating hours.

Yleensä jokainen näistä kyseessä olevista prosessoreista kommunikoi kulloinkin jonkin toisen alueen kanssa päämuistissa CMY. Näiden prosessoreiden odotusaikojen vähentämiseksi sisältää päämuisti CMY esitetyssä esimerkissä neljä muistipankkia MB, joissa on kulloinkin oma muistiohjaus. Tämä oma muistiohjaus ohjaa kulloinkin muistipankkiaan MB riippumatta muiden muistipank-kien MB muistiohjauksista. Näin näitä neljää muistipankkia voidaan käyttää simultaanisesti sekä normaalitoiminta-aikana että erikoistoiminta-aikana.Typically, each of these processors in question communicates with another area in the main memory CMY at a time. In order to reduce the latency of these processors, the main memory CMY in the example shown contains four memory banks MB, each with its own memory control. This own memory control directs its memory bank MB at a time, regardless of the MB memory controls of other memory banks. In this way, these four memory banks can be used simultaneously during both normal operation and special operation.

ii 9 83139ii 9 83139

Edelleen väyläjärjestelmässä B:CMY aikamultipleksiperiaatteen mukaisesti aikakehykset voivat olla varustettuja aikaraoilla tai vast, aikakanavilla, jolloin jokaiselle muistiohjaukselle on järjestetty kiinteästi kulloinkin yksi tai useampi aikakanava, ja jolloin kyseessä oleville, kommunikointia vaativille prosessoreille BP, CP, IOC voidaan jakaa kvasisimultaanista pääsyä varten eri muistipankkeihin MB kulloinkin aikaraot tai vast, aikakanavat. Siten voi jaettujen aikarakojen kesto olla kulloinkin paljon lyhyempi kuin muistisyklin kesto. Tästä syystä on tässä edelleenkehitysmuodossa tosin järjestetty vain yksi ainoa kaksinkertaistettu väyläjärjestelmä B:CMY, jolla kuitenkin informaatiovuo on aikamultipleksitoiminnan johdosta kvasi-simultaaninen, s.o. hyvin tiivistetty, mikä vähentää väyläjär-jestelmän laitteistopanosta verrattuna kulloinkin omaan väylä-järjestelmään muistipankkia MB kohden.Furthermore, in the bus system B: CMY, according to the time multiplex principle, the time frames can be provided with time slots or time channels, whereby one or more time channels are fixedly arranged for each memory control, and whereby BP, CP, IOC in each case time slots or vast, time channels. Thus, the duration of the shared time slots may be much shorter than the duration of the memory cycle. For this reason, although only a single doubled bus system B: CMY is provided in this further development, the information flow, however, is quasi-simultaneous due to the time-multiplex operation, i.e. well condensed, which reduces the hardware input of the bus system compared to the respective bus system per MB of memory bank.

Kirjoitussyklit voidaan siten myös tässä edelleenkehitysmuodossa johtaa edelleen autonomisesti väyläjärjestelmällä B:CMY vastaanotettaessa informaatio prosessori-väyläjärjestelmä-liitännässä tai tämän vastaanoton jälkeen. Heti tapahtuva kuittaus kommunikoivaan prosessoriin mahdollistaa sen heti tapahtuvan edelleen-toiminnan, vaikka kyseinen kirjoitussykli tietopankkiin ei ole -vielä päättynyt. Tämä mahdollistaa erittäin suuren multiproses-: :Sori-keskusohjausyksikön kapasiteetin tai vast, käsittelynopeu-"den.Thus, also in this further development, the write cycles can be further driven autonomously by the bus system B: CMY when receiving information at the processor-bus system interface or after this reception. Immediate acknowledgment to the communicating processor allows it to proceed immediately, even if that write cycle to the database has not yet ended. This allows for a very high multiprocessing capacity of the Sori central control unit.

.Lukusyklit pankkiin MB voivat tapahtua jopa keksinnön erään -edelleenkehitysmuodon mukaisesti niin sisäkkäisesti, että luettujen tietojen takaisinsiirto voi tapahtua samanaikaisesti seu-raavan lukupääsyn osoitteen siirron suhteen. Tämä parantaa edelleen selvästi kapasiteettiä tai vast, käsittelynopeutta.According to a further development of the invention, the read cycles to the bank MB can take place so nested that the retransmission of the read data can take place simultaneously with respect to the next read access address transfer. This further significantly improves the capacity or vast processing speed.

‘Normaalitapauksessa väyläjärjestelmän B:CMY molemmat väylät toimivat rinnakkain ja käsittelevät edenttisiä informaatioita. Väyl äpr lori teet in jako (Arbitrierung) suoritetaan ennen aikaraon jakamista prosessoreille BP/CP/IOC/IOP väyläjärjestelmän B:CMY tehon paran- ίο 83139 tamiseksi. Väyläprioriteetin Jakajan (Arbiter) prioriteetit voivat olla PROM-ohjelmoitavia. Kaikkien pankkien MB mahdollisimman tasainen kuormitus voidaan saada aikaan esim. järjestämällä osoite näihin pankkeihin MB alempiarvoisten osoitebittien kautta, esim. 8 tavun limitysrasterissa.‘Normally, both buses of bus system B: CMY operate in parallel and process advanced information. Bus Arlitrierung is performed before the time slot is allocated to the BP / CP / IOC / IOP processors to improve the performance of the bus system B: CMY. The priorities of the bus priority Arbiter can be PROM programmable. The MB as uniform a load as possible for all banks can be achieved, e.g., by arranging an address for these banks via address bits lower than MB, e.g. in an 8-byte overlap raster.

Tämän esimerkin erilaisia muita yksityiskohtia on esitetty myös suomalaisissa patenttihakemuksissa 843755, 843756, 843758, 843759 ja 843760.Various other details of this example are also presented in Finnish patent applications 843755, 843756, 843758, 843759 and 843760.

tiTue

Claims (1)

il 83139 Patenttivaatimus Menetelmä normaalitoiminta-aikana rinnakkain käytetyn muisti-lohkoparin (MB3a, MB3b), siis ensimmäisen {MB3a) ja toisen lohkon (MB3b) käyttämiseksi, jossa - on järjestetty vähintään yksi prosessori (BP, CP, IOC), joka lukee sen toimittamilla, mahdollisesti uudelleenkoodatuilla osoitteilla normaalitoiminta-aikana luku-kirjoitus-toiminnalla informaatiot molemmista lohkoista (MB3a, MB3b) ja kirjoittaa molempiin lohkoihin (MB3a, MB3b), jolloin tänä normaalitoiminta-aikana ensimmäinen molemmista lohkoista tallentaa jollakin osoitteistaan kulloinkin saman informaation kuin toinen lohko samalla osoitteella, - verrataan mikrosynkronisesti molemmista lohkoista (MB3a, MB3b) normaalitoiminta-aikana luettuja informaatioita ja/tai tarkastetaan jokainen lohko (MB3a, MB3b) jatkuvalla itsetarkastuksella esim. EDC-koodin avulla, - voidaan katkaista erikseen sekä ensimmäinen että toinen lohko (MB3a, MB3b) kulloinkin kyseessä olevan pääsyhalukkaan prosessorin (esim. CPx) pääsyn estämiseksi kulloinkin katkaistuun lohkoon, jota tässä nimitetään toiseksi lohkoksi (MB3b), erikoistoiminta- . aikana, ainakin luettaessa tästä katkaistusta toisesta lohkosta (MB3b), jolloin sitten ensimmäistä lohkoa (MB3a) käytetään yksinään täysin luku-kirjoitustoiminnassa, jolloin ensimmäinen lohko (MB3a) voi pitää siis tällöin myös yksinään yllä täysin luku-toiminnan ja kirjoitustoiminnan kulloinkin kyseessä olevaa prosessoria (esim. CPx) varten, ja jossa on osoitekehittäjä (esim. IOClrssä), joka voi tuottaa eri-koistoiminta-aikana systemaattisesti peräkkäin, ainakin etapeissa, lohkojen (MB3) kaikki osoitteet, etenkin välitysjärjestelmän, esim puhelunvälitysjärjestelmän multiprosessori-keskusohjausyksikön useita tällaisia lohkoja (MB3) sisältävää päämuistia (CMY) varten, tunnettu siitä, että ensin erikoistoiminta-ajan lopussa ennen siirtymistä normaali-toiminta-aikaan toisessa lohkossa (MB3b) tallennettavien informaatioiden aktualisointia varten - ensimmäiseen lohkoon (MB3a) tapahtuvan kirjoittamisen aikana i2 831 39 sama informaatio kirjoitetaan toiseen lohkoon samalla osoitteella, erikoistoiminta-aikana, esimerkiksi luku-kirjoitus-toiminnan yhden tai useamman tauon aikana, joissa prosessorilta tai vast, prosessoreilta (CP; IOC) ei ensimmäiseen lohkoon (MB3a) kirjoiteta tallennusta varten eikä tästä ensimmäisestä lohkosta (MB3a) lueta kyseisessä prosessorissa (CP, IOC) tapahtuvaa edelleenkäsittelyä varten, - osoitekehittäjä (IOCltssä) tuottaa peräkkäin kaikki ensimmäisen ja siten myös toisen lohkon (MB3a, MB3b) osoitteet ensimmäiseen ja toiseen kohkoon (MB3a, MB3b), jolloin tällöin ensimmäisestä lohkosta (MB3a) luetut informaatiot kirjoitetaan kulloinkin samalla osoitteella toiseen lohkoon (MB3b), ja sen jälkeen kun osoitekehittäjä (IOCltssä) on tuottanut kaikki osoitteet ja sen jälkeen kun kaikki informaatiot ovat identtisiä kaikissa osoitteissa molemmissa lohkoissa (MB3), normaalitoiminta-ajan (uudesta) alusta alkaen - molempia lohkoja (MB3) käytetään (jälleen) rinnakkaisesti. Förfarande för drift av ett i en normaldriftstid parallell-drivet minnesblockpar (MB3a, MB3b), alltsä ett första (MB3a) och ett andra (MB3b) blocket, däri - det har anordnats ätminstone en processor (BP, CP, IOC) som avläser under av denna levererade, möjligen omkodade adresser i en normaldriftstid med läse-skrift-drift informa-tioner i bäda blocken (MB3a, MB3b) och inskriver i bäda blocken (MB3a, MB3b), varvid i denna normaldriftstid det första blocket lagrar städse under en av sinä adresser samma information som det andra blocket under samma adress, - det genomförs mikrosynkron jämförelse av de i bäda blocken (MB3a, MB3b) i normaldriftstiden avlästa informa-tioner och/eller varje block prövas med ständig självpröv-ning t.ex. medelst EDC-koden, - bäde det första blocket och det andra blocket (MB3a, MB3b) är fränkopplingsbara för förhindrande av ätkomst av den ifrägavarande accesvilliga processorn (t.ex. CPx) tili det i3 831 39 fränkopplade blocket, som kallas här det andra blocket, under specialdriftstiden - ätminstone vid läsning frän detta fränkopplade block (MB3b) - varvid det första blocket (MB3a) drives fullständigt i läse-skriv-drift, varvid det första blocket kan alltsä ensam upprätthälla fullt läsedriften och skrivdriften för den ifrägavarande processorn (t.ex. CPx), och - en adressgenerator (t.ex. i I0C1) kan under specialdriftstiden generera samtliga adresser hos blocken (MB3) systema-tiskt efter varandra, ätminstone i etapper, speciellt för ett huvudminne (CMY) av en multiprocessor-centralstyrenhet hos ett förmedlingssystem, speciellt ett telefonförmedlingssystem, vilket minne innehäller ett fler-tal sädana block (MB3), kännetecknat av att vid slutet av specialdriftstiden före övergäng tili normal-driftstiden för aktualisering av de informationer som skall lagras i det andra blocket (MB3b) - vid inskrivandet i det första blocket (MB3a) inskrives samma information i det andra blocket under samma adress i specialdriftstiden, t.ex. under en eller flera pauser av läse-skriv-driften, i vilka frän processorn eller proces-sorerna (CP, IOC) varken inskrives i det första blocket (MB3a) för lagring eller avläses frän detta första block (MB3a) för vidarebehandling hos den ifrägavarande processorn, - adressgeneratorn (i I0C1) levererar i rad samtliga adresser hos det första och härvid ocksä det andra blocket (MB3a, MB3b) tili det första och andra blocket (MB3a, MB3b), varvid de härvid frän det första blocket (MB3a) avlästa informa-tionerna inskrives under samma adresser i det andra blocket (MB3b), och efter adressgeneratorn (i I0C1) har levererat samtliga adresser och samtliga informationer är indentiska under alla adresser hos bäda blocken (MB3), frän (ny) början av normaldriftstiden - bäda blocken (MB3) drives (igen) parallellt.A method for using a pair of memory blocks (MB3a, MB3b) used in parallel during normal operation, i.e. the first {MB3a) and the second block (MB3b), in which - at least one processor (BP, CP, IOC) is arranged, which reads the , possibly with recoded addresses during normal operation with read-write operation information from both blocks (MB3a, MB3b) and writes to both blocks (MB3a, MB3b), during which normal first of both blocks stores the same information at one of its addresses at the same time as the other block - microsynchronously comparing the information read from both blocks (MB3a, MB3b) during normal operation and / or checking each block (MB3a, MB3b) by continuous self-checking, eg by means of an EDC code, - both the first and second blocks (MB3a, MB3b) can be truncated separately the process of access in question (e.g., CPx) to prevent access to the currently truncated block, referred to herein as the second block (MB3b), special operation. at least when reading from this truncated second block (MB3b), in which case the first block (MB3a) is then used alone in full read-write operation, so that the first block (MB3a) can also alone maintain the respective read-write and write operation of the respective processor ( e.g. for CPx) and having an address developer (e.g. in IOCl) which can systematically sequentially, at least in stages, all the addresses of the blocks (MB3) during various operations, in particular several such blocks of a relay system, e.g. a call transfer system multiprocessor control unit (MB3) ), characterized in that first at the end of the special operation period before the normal operation time for updating the information to be stored in the second block (MB3b) - during writing to the first block (MB3a) i2 831 39 the same information is written to another block at the same address, during a special operation, for example during one or more pauses in a read-write operation, from the processor or, respectively, the processors (CP; IOC) is not written to the first block (MB3a) for storage and is not read from this first block (MB3a) for further processing in that processor (CP, IOC), - the address developer (in IOCl) generates all the addresses of the first block and thus the second block (MB3a, MB3b) in succession to the first and second blocks (MB3a, MB3b), in which case the information read from the first block (MB3a) is then written to the second block (MB3b) at the same address, and after the address developer (in the IOC) has generated all the addresses and after all the information is identical in all addresses in both blocks (MB3), from the beginning of the (new) normal operating time - both blocks (MB3) are used (again) in parallel. For example, drift av et i en normaldriftstid parallell-Drivet minnesblockpar (MB3a, MB3b), alltsä ett första (MB3a) och ett andra (MB3b) blocket, däri - det har anordnats ätminstone en processor (BP, CP, IOC) som avläser under in the case of a block, the address of the addressee in the normal block of information with the block block (MB3a, MB3b) and in the case of the block block (MB3a, MB3b), the color of the standard block of the block block (MB3a, MB3b) you address samma information som det andra blocket under samma adress, - det genomförs mikrosynkron jämförelse av de i bäda blocken (MB3a, MB3b) i normaldriftstiden avlästa informat-tioner och / eller varje block prövas med ständig självpröv-Ning t.ex. medelst EDC-koden, - bäde det första blocket och det andra blocket (MB3a, MB3b) är fränkopplingsbara av ätkomst av den ifrägavarande accesvilliga processorn (t.ex. CPx) account det i3 831 39 fränkopplade blocket, som Kallas här blocket, under special driftstiden - ätminstone vid läsning frän detta fränkopplade block (MB3b) - varvid det första blocket (MB3a) .ex. CPx), och - en adressgenerator (t.ex. i I0C1) kan under specialdriftstiden generera samtaliga adresser hos blocken (MB3) system-tiskt efter varandra, ätminstone i stagesper, speciellt fért ett huvudminne (CMY) av en multiprocessor- central operating system, special communication system, special telephone system, flashing key and remote control block (MB3), switching from image to connection aldriftstiden före övergäng account normal-driftstiden för aktalisering av de informationer som skall lagras i det andra blocket (MB3b) - vid inskrivandet i det första blocket (MB3a) under or under the pause of the source-scratch-drift, in the case of the processor or the process sorter (CP, IOC) of the incremental block (MB3a) for the test or in the field of the block (MB3a) processorn, - adressgeneratorn (i I0C1) levererar i rad samtliga adresser hos det första och härvid ocksä det andra blocket (MB3a, MB3b) account det första och andra blocket (MB3a, MB3b), varvid de härvid frän det första blocket (MB3a) avlä the information is stored under the same address as the block and the block (MB3b), and after the address (i0C1) is set to the same address as the block and the information is indented under the address if the block is blocked (MB3), free blocken (MB3) drives (yes) parallel.