FI67768C - KOPPLINGSANORDNING FOER CORRECTION AV START-STOP-TECKEN - Google Patents
KOPPLINGSANORDNING FOER CORRECTION AV START-STOP-TECKEN Download PDFInfo
- Publication number
- FI67768C FI67768C FI772618A FI772618A FI67768C FI 67768 C FI67768 C FI 67768C FI 772618 A FI772618 A FI 772618A FI 772618 A FI772618 A FI 772618A FI 67768 C FI67768 C FI 67768C
- Authority
- FI
- Finland
- Prior art keywords
- flip
- output
- flop
- input
- memory
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
- H04L25/245—Relay circuits using discharge tubes or semiconductor devices with retiming for start-stop signals
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Details Of Television Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
ΓΒ1 Μ1 KUULUTUSJULKAISU ^ηπ^ρ »tSflt β (11) UTLÄGGNINGSSKRIFT Ο / / DOΓΒ1 Μ1 ANNOUNCEMENT ^ ηπ ^ ρ »tSflt β (11) UTLÄGGNINGSSKRIFT Ο // DO
• C (45) Γ'1 ny··; I ly 10 33 1935 (51) Kv.lk.7int.Ci.- Η 01* L 25/64 (21) Patenttihakemus — Patentansökning 7726 1 8 (22) Hakemispäivä — Ansöknlngsdag 02.09.77 (Fl) (23) Alkupäivä — Glltighetsdag 02.09.77 (41) Tullut julkiseksi — Blivit offentlig 04.03.78• C (45) Γ'1 ny ··; I ly 10 33 1935 (51) Kv.lk.7int.Ci.- Η 01 * L 25/64 (21) Patent application - Patentansökning 7726 1 8 (22) Application date - Ansöknlngsdag 02.09.77 (Fl) (23) Starting date - Glltighetsdag 02.09.77 (41) Has become public - Blivit offentlig 04.03.78
Patentti- ja rekisterihallitus Nähtäväksipanon ja kuul.julkalsun pvm. —National Board of Patents and Registration Date of display and publication. -
Patent- och registerstyrelsen ' ' Ansökan utlagd och utl.skriften publicerad 31 .01 .85 (32)(33)(31) Pyydetty etuoikeus—Begärd prioritet 03.09.76Patent- och registerstyrelsen '' Ansökan utlagd och utl.skriften publicerad 31 .01 .85 (32) (33) (31) Pyydetty etuoikeus — Begärd priority 03.09.76
Saksan L i i ttotasavalta-Förbundsrepubliken Tyskland(DE) P 2639773.9 (71) Siemens AktiengeselIschaft, Ber1in/MCinchen , DE; Wittelsbacherplatz 2, D-8000 Munchen 2, Saksan Liittotasavalta-Förbundsrepubliken Tyskland(DE) (72) Herbert Steiner, Munchen, Saksan Liittotasava1ta-Förbundsrepub 1iken Tyskland(DE) (74) Berggren Oy Ab (54) Piirijärjestely käynnistys-pysäytysmerkkien vääristymän korjaamiseksi -Koppiingsanordning för korrektion av start-stop-teckenFederal Republic of Germany Förbundsrepubliken Tyskland (DE) P 2639773.9 (71) Siemens AktiengeselIschaft, Ber1in / MCinchen, DE; Wittelsbacherplatz 2, D-8000 Munchen 2, Federal Republic of Germany-Förbundsrepubliken Tyskland (DE) (72) Herbert Steiner, Munich, Federal Republic of Germany1ta-Förbundsrepub 1iken Tyskland (DE) (74) Berggren Oy Ab (54) Circuit arrangement start-up Correction for correction at start-stop time
Keksintö koskee kytkentälaitetta vastaanottojohdoissa esiintyvien kaynnistys-pysäytysmerkkien vääristymän korjaamiseksi, jotka merkit kulloinkin käsittävät useita merkkielementtejä, jossa laitteessa on ensimmäinen kiikkuaste, joka on kytketty vastaanottojohtoon, ja toinen kiikkuaste, joka on yhdistetty ensimmäiseen kiikkuastee-seen, sekä tahtigeneraattori, joka on yhdistetty toiseen kiikku-asteeseen.The invention relates to a switching device for correcting the distortion of start-stop signals in reception lines, each of which comprises a plurality of signal elements, the device having a first flip-flop connected to the reception line and a second flip-flop connected to the first flip-flop and a second synchronous generator. degrees.
Kauan käytetty periaate käynnistys-pysäytysmerkkien vääristymän korjaamiseksi perustuu siihen, että polariteetti esittää oikean arvon suurimmalla todennäköisyydellä alkion keskikohdassa. Tämän periaatteen mukaisesti toimivat laitteet sisältävät tahtigeneraat-torin, jonka käynnistää merkin käynnistysalkio, ja joka tuottaa tietyn määrän pulsseja. Näiden pulssien laskemisella ei voida ainoastaan muodostaa alkion keskikohdassa esiintyvää näytteenotto-pulssia, vaan myös loppupulssi, joka täysin määrää täydellisen merkin kulkemisen korjaimen läpi. Kun käytetään lennätinaakkostoa CCITT n:o 2, ja alkion kesto on T, tarvitaan seitsemän näytteen-ottopulssia, joista ensimmäinen näytteenottopulssi esiintyy 0,5 T käynnistysalkion alusta laskettuna, ja seuraavat kuusi näytteen- 2 67768 ottopulssia tulevat T välein. Jos samalla käytetäär näytteenotto-pulsseja korjainpiirin sisäänmenossa näytteenottohetkellä esiintyvän polariteetin lähettämiseksi, niin on korjattu merkki käytettävissä ulostulossa puolen alkion keston viivästettynä. Kor-jaimen yhden läpikulkemisen jälkeen, yllä olevassa esimerkissä siis seitsemän näytteenottopulssin jälkeen, palautetaan korjäin taas alku- eli lepotilaan, ja seuraavan käynnistysalkion tullessa käynnistetään se uudelleen. Tahtigeneraattorin toteuttamiseksi käytetään tunnetusti laskuripiirejä, jotka käynnistysalkion esiintymisen liipaisemina laskevat ennalta annetun systeemitahdin tahtia. Jotta toisaalta aina saataisiin näytteenottopulssi merkkial-kion keskikohdassa, ja toisaalta myös loppupulssi koko merkin läpikulkemisen jälkeen, tarvitaan kaksi laskijaa, joista se laskija, joka kertaa alkioiden lukumäärän merkin lopussa, yllä olevassa esimerkissä siis seitsemännen alkion jälkeen, antaa palautuspuls-sin, joka palauttaa molemmat laskijat alkutilaan. Mikäli käytetään kiikkuastetta vastaanottojohdolla tulevan merkin käynnistysalkion saapumisen valvontaan, palautetaan tämä aina alkutilaan palautus-pulssilla. Kaksi laskijaa sisältävän korjainpiirin rakentaminen on kuitenkin liian kallis niissä tapauksissa, joissa suurempaa johtomäärää pitkin tulevat merkit on korjattava, koska tällöin tarvitsee jokainen johto oman korjainpiirin. Edelleen aiheuttaa korjaimen viritys eri koodi- tai näytteenottokehyksille vaikeuksia. Tämä viritys vaatii toisen laskijan uudelleenasettelun, jolla tarpeellisten tahtipulssien lukumäärää korjaimen läpikulkemisessa valvotaan.The long-used principle for correcting the distortion of start-stop signals is based on the fact that the polarity represents the correct value with the highest probability at the center of the embryo. Devices operating according to this principle include a clock generator which is triggered by a signal trigger element and which produces a certain number of pulses. By counting these pulses, it is possible not only to generate a sampling pulse at the center of the embryo, but also a final pulse that completely determines the passage of the perfect character through the equalizer. When the telegraph alphabet CCITT No. 2 is used and the duration of the item is T, seven sampling pulses are required, of which the first sampling pulse occurs from the beginning of the 0.5 T start-up element, and the next six sampling pulses of 2,67768 come at T intervals. If the same käytetäär sampling pulses for transmitting a cancellation circuit going to occur in the sample at the time of polarity, it is corrected, the character available at the output delayed by the duration of half an embryo. After one pass of the equalizer, i.e. in the example above, after seven sampling pulses, the equalizer is reset to the initial or dormant state, and when the next start-up item arrives, it is restarted. To implement a clock generator, counter circuits are known to be used which, triggered by the presence of a start-up element, count the rate of a predetermined system rate. In order to always obtain a sampling pulse at the center of the character element and also a final pulse after the entire character has passed, two counters are needed, of which the counter each time the number of elements at the end of the character, in the example above after the seventh element, gives a reset pulse counters to the initial state. If a flip-flop stage is used to monitor the arrival of the trigger element of the incoming signal on the receive line, this is always reset by a reset pulse. However, building an equalizer circuit with two counters is too expensive in those cases where characters coming along a larger number of wires need to be corrected, because then each wire needs its own equalizer circuit. Furthermore, tuning the equalizer to different code or sampling frames causes difficulties. This tuning requires a reset of the second counter to monitor the number of necessary pacing pulses as the equalizer passes.
Keksinnön tehtävänä on siis antaa korjainpiiri, joka suurella joh-tolukumäärällä mahdollistaa huokean vääristymän korjauksen käyttämällä oleellisten osien keskittämistä, ja joka edelleen on kompo-nenttikustannuksiltaan edullisempi ja joka lopuksi sallii yksinkertaisen kytkemisen eri koodi- tai näytteenottokehyksille. Keksinnön mukaan tämä saavutetaan sillä, että a) kunkin vastaanottojohdon eteen sovitetut, kiikkuasteparin muodostavat kiikkuasteet ovat asetusotollaan kytketyt yhdessä vastaavaan vastaanottojohtoon; b) kaikille kiikkuastepareille on järjestetty yksi ainoa tahti-ohjattu muisti, jossa on kullekin kiikkuasteparille useat lasku-bittimuistipaikat ja tahtibitti-muistipaikka; c) muisti on muistiotollaan kytketty vaihtopiirin antoon, 67768 joka vaihtopiiri ohjausoton kautta on ohjattavissa erityisillä ohjaussignaaleilla, ja jossa on kaksi erillistä ottoryhmää, joissa, riippuen ohjaussignaaleista, jompikumpi ottoryhmä tai ei kumpikaan näistä ottoryhmistä ole yhdistetty vaihtopiirin antoon; d) muistin muistiantoon on kytketty 1-summain, joka lisää arvon 1 hitteihin, jotka kulloinkin tuodaan siihen muistista; e) 1-summaimen anto on yhdistetty toiseen ottoryhmään ja vaihtopiirin ohjausottoon; f) 1-summaimen antoon on kytketty ensimmäinen vertailupiiri, joka vertaa 1-summaimen antosignaalit säädettyyn merkkielementti-keskikohtaan, ja joka antaa pulssin kun kulloinenkin 1-summaimen anto saavuttaa tai vastaavasti ylittää tämän arvon, ja toinen vertailupiiri, joka vertaa 1-summaimen antosignaalit säädettyyn mer-kinlopetusarvoon, ja joka antaa pulssin kun kulloinenkin 1-summaimen anto saavuttaa tai vastaavasti ylittää tämän arvon; g) ensimmäisen vertailupiirin anto on yhdistetty jokaisen ensimmäisen kiikkuasteen tahtiottoon kiikkuasteparissa, joka kuuluu yksittäisiin vastaanottojohtoihin; h) toisen vertailuasteen anto on yhdistetty jokaisen toisen kiikkuasteen palautusottoon kiikkuasteparissa; i) jokaisen kiikkuasteparin toinen kiikkuaste on antopuolel-laan yhdistetty vaihtopiirin toiseen ottoryhmään latausohjausso-vitelman kautta, joka kunkin merkin ensimmäisen korjattavan merk-kielementin esiintyessä aiheuttaa tietyn määrätyn bittikuvion kirjoittumisen muistiin ja lisäksi ohjaa vaihtopiirin mainitun ensimmäisen ottoryhmän toiminta-asentoon.It is therefore an object of the invention to provide an equalizer circuit which, with a large number of wires, allows inexpensive distortion correction using the centering of essential parts, and which is further advantageous in terms of component costs and which finally allows simple switching to different code or sampling frames. According to the invention, this is achieved in that a) the flip-flop stages, which form a pair of flip-flops arranged in front of each receiving line, are connected together to the corresponding receiving line by their setting input; b) a single clock-controlled memory is provided for each pair of flip-flops, having a plurality of count-bit memory locations and a clock-bit memory slot for each flip-flop pair; c) the memory is connected by its memory input to the output of the switching circuit, 67768 which switching circuit via the control input is controllable by special control signals, and having two separate input groups in which, depending on the control signals, one or both of these input groups are not connected to the switching circuit output; d) a memory adder 1 is connected to the memory output of the memory, which adds a value of 1 to the hits which are in each case imported into it from the memory; e) the output of adder 1 is combined with the second input group and the control output of the exchange circuit; f) A first reference circuit is connected to the output of the 1-adder, which compares the output signals of the 1-adder to the adjusted signal element center and gives a pulse when the respective output of the 1-adder reaches or exceeds this value, respectively, and a second reference circuit compares the output signals of the 1-adder to the adjusted to a mark-end value, and which gives a pulse when the respective output of the 1-adder reaches or exceeds this value, respectively; g) the output of the first reference circuit is combined with the synchronization of each first flip-flop in a pair of flip-flops belonging to individual receiving lines; h) the output of the second reference stage is combined with the return input of each second flip-flop in the pair of flip-flops; i) the second flip-flop of each pair of flip-flops is connected on the output side to the second input group of the switching circuit via a charge control arrangement which, in the presence of the first correctable signal element of each character, causes a certain bit pattern to be written to memory and further controls the switching circuit to said first input group.
67768 Tämä järjestely mahdollistaa sen, että korjaimen keskeiset osat, nimittäin muisti, sen ohjaus, laite laskubitin korottamiseksi ja molemmat vertailupiirit voidaan keskittää. Tähän liittyy se etu, että korjaus voidaan suorittaa kokonaiselle johtoryhmälle. Tämän toteutuksen mukaiselle ratkaisulle on ominaista se, että muistissa on aina jokaiselle ryhmään liitetylle johdolle varattu n laskubittiä ja yksi funktiobitti käsittävä muistisana, että muistin sisäänmenon ja jokaiselle johdolle järjestetyn käynnistysalkicta valvovan kytkentälaitteen väliin on varattu multiplekseri, ja ensimmäisen ja toisen vertailupiirin ja näytteenottokytkentälaitteen palautussisäänmenon väliin on varattu demultiplekserit, joiden yli samanaikaisesti viedään käynnistysalkiota valvovalle kytkentälaitteelle tarkoitettu muistitahdista johdettu näytteenottotahti, ja että muistin sekä multiplekserin ja demultiplekserin ohjaamiseksi on varattu osoite-generaattori.67768 This arrangement allows the key parts of the equalizer, namely the memory, its control, the device to increase the count bit, and both reference circuits to be centered. This has the advantage that the repair can be performed for the entire management team. The solution according to this implementation is characterized in that a memory word comprising n count bits and one function bit is always allocated in the memory for each line connected to the group, that a multiplexer is allocated between the memory input and the switching device for each line, busy demultiplexers over which a memory-derived sampling rate for a start-up monitoring device is applied simultaneously, and that an address generator is reserved for controlling the memory and the multiplexer and the demultiplexer.
Keksinnön toteutuksessa seuraa uudelleenkirjoittaminen vasta summaus-tapahtuman jälkeen muistitahdista johdetun aputahdin avustuksella, joka täyttää lisättävän rekisterin muistiin kirjoitettavalla bitillä, ja jota samalla käytetään multiplekserin ja demultiplekserin tahdistamiseen. Tällä saavutetaan se etu, että käyttö on häiriötön muistin uudelleenkirjoittamisessa ja osoitegeneraattorin edelleenkytkemises-sä, koska rekisterissä sekä multiplekserissä ja demultiplekserissa on aputahti vasta käytettävissä kun sisäänmenonavoissa esiintyy oikea informaatio.In the implementation of the invention, the rewriting follows only after the summation event with the aid of an auxiliary rate derived from the memory clock, which fills the register to be added with a bit to be written to the memory and is simultaneously used to synchronize the multiplexer and the demultiplexer. This has the advantage that the operation is trouble-free in rewriting the memory and switching on the address generator, since the register in both the multiplexer and the demultiplexer is only available when the correct information is present at the input terminals.
On edullista käyttää käynnistysalkiota valvovan kytkentälaitteen ohjaamiseksi tahtipulsseja, jotka ovat laskubitin korottamiseksi käytettyihin tahtipulsseihin nähden siirretyt 180°, koska tällöin vähenee lepovirheiden aiheuttama sietoaluehäviö. Tämä voi keksinnön toteutuksen mukaan tapahtua käynnistysalkiota valvovalle kytkentälaitteelle antavan demultiplekserin ulostulojen vastaavalla kytkemisellä .It is preferable to use synchronous pulses which are shifted 180 ° relative to the synchronous pulses used to increase the descending bit to control the switching device monitoring the start-up element, because this reduces the tolerance loss due to rest errors. According to the embodiment of the invention, this can take place by correspondingly connecting the outputs of the demultiplexer which provides the switching device for monitoring the start-up element.
Koska valintapulssit joille tunnetusti on sallittu suuremmat toleranssit, saattavat vääristyä korjaustapahtumassa, on tarpeen varautua niin sanottuun valintaohitukseen. Keksinnön puitteissa on tähän ehdotettu kaksi mahdollisuutta. On mahdollista järjestää jokaiselle johdolle lisäkytkentälaite, joka punnitsee keskusohjauksen antamia ja tulevia pulsseja valintapulssien ominaiseksi informaatioksi. Tällöin onnistuu suhteellisen yksinkertaisesti rakennetulla yhdistely- 67768 piirillä punnita erillisille johdoille järjestettyjä kytkentälaitteita siten, että vastaanottojohdolla saapuva merkki lähetetään edelleen joko suoraan korjaamatta tai korjaimen läpikulkemisen jälkeen.Since selection pulses, which are known to be allowed higher tolerances, may be distorted in the correction event, it is necessary to be prepared for a so-called selection bypass. Within the scope of the invention, two possibilities have been proposed for this. It is possible to provide an additional switching device for each line, which weighs the pulses given and received by the central control into information specific to the selection pulses. In this case, it is possible with a relatively simple built-in combining circuit 67768 to weigh the switching devices arranged on separate lines so that the signal arriving on the receiving line is forwarded either directly without correction or after passing through the equalizer.
Toinen mahdollisuus koostuu siitä, että viedään lisäkytkentälait-teen ulostulo keskitetysti järjestetyn multiplekserin kautta, jonka ulostulossa sitten on käytettävissä ohjauskriteeri, joka kytkee korjaimen pois toiminnasta. Toisessa mahdollisuudessa on se etu, että muita ei-keskitettyjä järjestelyjä, nimittäin porttijärjestelyä, ei tarvita.Another possibility consists in passing the output of the auxiliary switching device via a centrally arranged multiplexer, at the output of which a control criterion is then available, which switches off the equalizer. The second possibility has the advantage that no other non-centralized arrangements, namely a gate arrangement, are required.
Keksinnön yksityiskohtia sekä muita etuja selvitetään seuraavassa piirroksien avulla. Tällöin esittää:The details of the invention as well as other advantages will be explained in the following with the aid of the drawings. In this case, present:
Kuva 1 piirin, jonka avulla selvitellään keksinnön mukaisen laitteen rakennetta; kuva 2 toimintadiagrammin, jonka avulla selvitellään piirin toimintatapaa; kuva 3 laitteen, jossa korjaimen oleelliset osat ovat suuremman vastaanotto johtomäärän käytettävissä keskitetysti multiplekserin ja demultiplekserin kautta; kuva 4 ja 5 laitteen , jossa myös valintaohituksen järjestelyt ovat keskitetyt.Figure 1 is a circuit for explaining the structure of a device according to the invention; Figure 2 is an operation diagram for explaining the operation of the circuit; Figure 3 shows a device in which the essential parts of the equalizer are available for a larger number of reception lines centrally via a multiplexer and a demultiplexer; Figures 4 and 5 of the device, where the dialing bypass arrangements are also centralized.
Kuvassa 1 esitetty piiri sisältää muistin S, johon sisäänmenopuo-lella kirjoitetaan n laskubittiä ja yksi funktiobitti käsittävä muistisana vaihtopiirin W yli, ja joka ulostulopuolella on liitetty kahteen vertailupiiriin VI ja V2 laskubitin arvoa aina yhdellä lisäävän summaimen Ad yli. Ensimmäisen vertailupiirin ulostulossa tuotetaan tällöin merkkialkion keskikohdalla toimiva näytteenottopulssi AT. Toisen vertailupiirin ulostulossa tuotetaan aina merkin läpikulkemisen lopussa palautuspulssi RT. Muistin ohjaamiseen tarvittava muistitahti ST muodostetaan ohjauspiirissä SS keskustahdista T tässä ei esitetyllä tavalla. Rekisteri R sisältyy vaihtopiiriin W liitettyyn takaisinkytkentäsilmokkaan, jonka kautta kirjoitetaan luettu informaatio jälleen muistiin summaimessa Ad tapahtuneen muutoksen jälkeen. Vastaanottojohdolle EL, jolla korjattavat merkit saapuvat, on järjestetty kytkentälaite AWS. Se sisältää arviointikiikun SK, merkin käynnistysalkion punnitsemiseksi, ja näytteenottokiikun AK erillisen alkion näytteenottoa varten merkin sisällä. Arviointikiikkua SKThe circuit shown in Fig. 1 includes a memory S in which a memory word comprising n count bits and one function bit is written on the input side over the switching circuit W, and on the output side is connected to two reference circuits VI and V2 over the adder Ad increasing the value of the count bit. At the output of the first reference circuit, a sampling pulse AT acting at the center of the signal element is then produced. At the output of the second reference circuit, a reset pulse RT is always produced at the end of the signal passage. The memory clock ST required to control the memory is formed in the control circuit SS from the central clock T in a manner not shown here. The register R is included in a feedback loop connected to the switching circuit W, through which the read information is written to the memory again after the change in the adder Ad. A switching device AWS is arranged on the receiving line EL, on which the characters to be corrected arrive. It includes an evaluation flip-flop SK, for weighing the trigger element of the mark, and a sampling flip-flop AK for sampling a separate embryo within the mark. Evaluation swing SK
67768 ohjataan muistiohjauksen SS antamalla tahdilla ST, ja näytteenotto-kiikkua AK ohjataan ensimmäisen vertailupiirin VI antamalla tahdilla AT. Tätä johtokohtaista osaa on täydennetty toisella kiikulla UK, joka yhdessä porttilaitteen GW kanssa muodostaa valintaohitus-piirin.67768 is controlled by the rate ST of the memory control SS, and the sampling flip-flop AK is controlled by the rate AT of the first reference circuit VI. This line-specific part is supplemented by a second flip-flop UK, which together with the gate device GW forms a selection bypass circuit.
Muita kuvan 1 mukaisen laitteen yksityiskohtia selostetaan nyt toimintatavan selvittelyn yhteydessä, jolloin myös viitataan kuvaan 2.Other details of the device according to Figure 1 will now be described in connection with the description of the mode of operation, in which case reference is also made to Figure 2.
Oletetaan, ettei parhaillaan tapahdu vääristymän korjausta, ettei myöskään funktiobittiä E ole asetettu (E=0). Vaihtopiirin W ulostulot, jotka tällöin ovat asennossa II, ovat tässä tapauksessa estetyt, siten että joka muistitahdilla kirjoitetaan muistiin nolla. Tosin luetaan joka muistitahdilla ST muistisana, joka summaimessa Ad korotetaan yhdellä laskubitin määräämällä arvolla ja viedään rekisterin R yli vaihtopiiriin W, kuitenkaan jälleenkirjoitus ei toteudu ennen vaihtopiirin W vapautumista. Jos vastaanottojohdolla EL saapuu käynnistysalkio, käännetään arviointikiikkuaste SK seuraa-valla muistitahdin ST tahtipulssilla, ja siirretään käynnistyskritee-ri An vaihtopiiriin W, joka tämän seurauksena kytketään asentoon I ensimmäisen ohjaussisäänmenon El avulla. Porttien Gi ja G2 kautta saapuu samanaikaisesti vapautussignaali toiseen ohjaussisäänmenoon E2. Tällä asetetaan funktiobitti E kriteeriä An vastaavasti (E=l), n laskubittiä asetetaan numeroa 1 vastaavalle arvolle (O...01) ja kirjoitetaan muistiin S. Seuraavalla muistitahdilla ST luetaan tämä muistisana ja laskubitin arvoa lisätään yhdellä summaimessa Ad (Ad+1). Esillä olevan kriteerin An yhdistelyllä rekisteriin R muis-tisanan lukemisen yhteydessä väliaikaisesti varastoituun funktiobit-tiin E=1 estetään kriteerin An antamista porttien G3 ja G4 kautta, mutta samalla ylläpidetään porttien Gl ja G2 yli vapautussignaalia vaihtopiirin W toisessa ohjaussisäänmenossa E2. Kriteerin An pois-kytkemisen yhteydessä ottaa vaihtopiiri W taas asennon II, niin että rekisterin R koko sisältö saapuu muistiin S, joka muodostaa uuden muistisanan.Assume that no distortion correction is currently taking place, nor is the function bit E set (E = 0). The outputs of the switching circuit W, which are then in position II, are in this case blocked, so that at each memory rate zero is written to the memory. Admittedly, a memory word is read at each memory rate ST, which in the adder Ad is incremented by one value determined by the count bit and passed over the register R to the switching circuit W, however, the rewriting does not take place before the switching circuit W is released. If a starting element arrives on the receiving line EL, the evaluation flip-flop SK is reversed by the next synchronous pulse of the memory clock ST, and the starting criterion An is transferred to the switching circuit W, which is consequently connected to position I by the first control input E1. Simultaneously, a release signal arrives at the second control input E2 via gates G1 and G2. This sets the function bit E according to criterion An (E = 1), sets n count bits to the value corresponding to number 1 (O ... 01) and writes it to memory S. At the next memory rate ST, this memory word is read and the count bit value is incremented by one adder Ad (Ad + 1) . Combining the present criterion An in the register R with the function bit E = 1 temporarily stored in connection with reading the memory word prevents the criterion An from being passed through gates G3 and G4, but at the same time a release signal is maintained across ports G1 and G2 at the second control input E2 of the switching circuit. When the criterion An is switched off, the switching circuit W again takes position II, so that the entire contents of the register R arrive in the memory S, which forms a new memory word.
Luettu ja laskubitin suhteen yhdellä korotettu muistisana on myöskin molempien vertailupiirien VI ja V2 käytettävissä. Ensimmisessä vertailupiirissä VI määrätään alkion keskikohta vertailemalla asetettuun arvoon ja vertailupiirissä V2 tunnistetaan merkin läpikulke-misen loppu vertailemalla asetettuun arvoon. Nämä vertailutapahtu-mat tapahtuvat joka muistitahdissa, jolloin laskubitin määräämää f) 7 7 f) &The memory word read and increased by one with respect to the counting bit is also available for both reference circuits VI and V2. In the first comparison circuit VI, the center of the item is determined by comparing to the set value, and in the comparison circuit V2, the end of character passing is determined by comparison with the set value. These comparison events occur at each memory rate, with f) 7 7 f) &
arvoa aina korotetaan yhdellä. Ό f f Ό Othe value is always increased by one. Ό f f Ό O
77
Jos vertailupiirin VI tulos osoittaa, että alkion keskikohta on saavutettu, annetaan tahti AT, joka ohjaa näytteenottokiikkuastetta vastaanottojohdon EL polariteettia vastaavasti. Kyseessä olevan alkion polariteetti annetaan porttilaitteen GW kautta lähtöjohdolle AL. Niin kauan kuin vertailupiiri V2 ei ole tunnistanut merkin loppua, toistuvat nämä tapahtumat muistitahdin ST tahdissa, jolloin muistisanassa korotetaan laskubitin avulla ilmoitettua arvoa aina yhdellä summaimessa Ad. Kokonaisen merkin läpikulkemisen jälkeen annetaan vertailupiirissä V2 tahti RT, joka ensiksi palauttaa arvi-ointikiikkuasteen SK ja toiseksi saapuu estokriteerinä rekisteriin R, ja estää uudestaan porttien G5 ja G2 kautta vaihtopiirin W. Sekä funktiobitti E että myös laskubitit l...n asetetaan jälleen nolliksi, ts. muistisanaksi kirjoitetaan jälleen nolla. Kun arviointikiikku-aste SK ohjattiin takaisin alkuasentoon, on se jälleen käytettävissä vastaanottojohdolla saapuvan uuden käynnistysalkion valvomiseksi, joka jälleen vapautetun portin G4 kautta uudestaan liipaisee kuvatut tapahtumat.If the result of the reference circuit VI indicates that the center of the item has been reached, a rate AT is given which controls the sampling flux rate according to the polarity of the receiving line EL. The polarity of the element in question is provided via the gate device GW to the output line AL. As long as the reference circuit V2 has not detected the end of the character, these events are repeated in the rhythm of the memory rate ST, whereby the value indicated by the count bit in the memory word is always increased by one in the adder Ad. After passing the entire character, the clock RT is given in the reference circuit V2, which first returns the evaluation speed step SK and secondly arrives in the register R as a blocking criterion, and again blocks the changeover circuit W through gates G5 and G2. that is, the memory word is again written as zero. When the evaluation flip-flop stage SK was returned to the initial position, it is again available to monitor the new start-up element arriving on the receive line, which again triggers the described events via the released gate G4.
Valintaohituksen toteuttamiseksi, ts. korjaimen ohittamiseksi, sisältää johtokohtainen kytkentälaite AWS lisäkiikkuasteen UK, joka ohjaussisäänmenojen R, U ja H kautta saa keskuspaikasta tiedon siitä, onko vastaanottojohdolla EL saapuva merkki valintainformaatio vai informaatiomerkki. Kuvan 1 toteutusesimerkissä on valintaohi-tus kytketty, kun ohjaussisäänmenossa R on heräte. Tässä tapauksessa luovutetaan vastaanottojohdolla EL saapuva merkki suoraan lähtö-johdolle AL porttilaitteen GA yli.In order to implement the selection bypass, i.e. to bypass the equalizer, the line-specific switching device AWS includes an additional flip-flop stage UK, which receives information from the control center via the control inputs R, U and H whether the signal on the receiving line EL is selection information or an information signal. In the embodiment of Fig. 1, a selection bypass is connected when there is an excitation at the control input R. In this case, the incoming signal on the receiving line EL is transmitted directly to the output line AL over the gate device GA.
Kuva 3 esittää toteutusesimerkin vastaanottojohtoryhmän yli saapuvien merkkien vääristymän korjaamisesta. Tällöin ovat muisti S, muistinohjaus SS, vaihtopiiri W, summain Ad sekä molemmat vertailu-piirit VI ja V2 sekä rekisteri R olemassa vain yhtenä kappaleena. Johtokohtaisesti järjestettyjen laitteiden liittämiseksi, joiden avulla arvioidaan käynnistysalkiota sekä suoritetaan johdon näytteenotto, on tässä varattu multiplekseri Ml ja kolme demultiplekseria Dl, D2 ja D3. Sekä multiplekseri Ml että myös demultiplekserit Dl, D2 ja D3 sekä myös muisti S asetetaan muistitahdilla tahdistetulla osoitegeneraattorilla AG. Muistikapasiteetti sallii tällöin suurempaa vastaanottojohtomäärää vastaavan aina n laskubittiä ja yksi 8 67768 funktiobitti sisältävän muistisanamäärän vastaanottamisen.Figure 3 shows an implementation example of correcting the distortion of signals arriving over the receiving management group. In this case, the memory S, the memory control SS, the changeover circuit W, the adder Ad and both comparison circuits VI and V2 and the register R exist in only one piece. A multiplexer M1 and three demultiplexers D1, D2 and D3 are provided here for connecting devices arranged line-by-line, by means of which the start-up element is evaluated and the line is sampled. Both the multiplexer M1 and also the demultiplexers D1, D2 and D3 as well as the memory S are set by the memory synchronized address generator AG. The memory capacity then allows the reception of a number of memory words containing always n count bits and one 8,67768 function bits corresponding to a larger number of reception lines.
Kuvassa 3 esitetyn laitteen toimintatapaa selostetaan seuraavassa, jolloin lähdetään siitä, että 16 vastaanottojohtoa EL1...EL16 muodostavat ryhmän ja että muistisanan laskubittien lukumäärä on n=8. Muistiohjauksen SS avulla, joka tässä tapauksessa on varustettu 16-kertaisella tahdilla, on käytettävissä muistitahti ST ja aputahti HT. Samanaikaisesti ohjataan myös muistiohjauksen SS avulla osoite-generaattoria AG, jonka ulostulolla valitaan sekä muistisana että myös multiplekserin Ml taikka demultiplekserin Dl, D2, D3 avulla tietylle johdolle järjestetty kytkentälaite AWS1...AWS16. Jos esimerkiksi on valittu vastaanottojohdolle ELI järjestetty kytkentälaite AWS1, luetaan muistisana SW1, tahdistetaan aputahdilla HT käynnistys-alkiota valvova kytkentälaitteen arviointikiikkuaste AWS1, ja jonka tila siirretään multiplekserin Ml yli vaihtopiiriin W. Jollei luettu muistisana SW1 sisällä ennalta asetettua funktiobittiä (E=0) eikä myöskään esiinny käynnistysalkiota, niin kuten kuvasta 1 ja 2 käy ilmi, kirjoitetaan muistiin tässä tilanteessa taas nolla. Muisti-tahdin ST ja osoitegeneraattorin AG osoitteenvalintasignaalin ohjaamana tunnustellaan tällä tavalla kaikki vastaanottojohdot. Jos vastaanottojohdolla, esim. vastaanottojohdolla ELI esiintyy käynnis-tysalkio, tämä tunnistetaan kytkinlaitteen AWS1 punnituskiikkuasteen ohjautumisena, vaihtopiirin W yli asetetaan funktiobitti (E=l) ja laskubitin arvo saatetaan numeroa 1 vastaavalle arvolle (00000001). Ensimmäisen vertailupiirin VI ulostulossa ja toisen vertailupiirin V2 ulostulossa, johon muistisana viedään laskubitin korottamisen jälkeen, ei vielä esiinny tahtipulssia AT taikka RT, niin kauan kun laskubitillä määrätty arvo ei ole yhtäpitävä alkion keskikohdan eikä merkin loppua vastaavan arvon kanssa. Koska asetetun funktiobitin (E=l) seurauksena kriteerin An läpikytkeminen multiplekserissä Ml on estetty tässä ei esitetyllä tavalla, on vaihtopiiri W jälleen asennossa II. Samalla on vapautussignaali tässä tapauksessa käytettävissä toisessa sisäänmenossa porttien G1 ja G2 yli, niin että rekisterissä R väliaikaisesti varastoitu ja laskubitin suhteen yhdellä korotettu muistisana aina kirjoitetaan muistiin S uutena muistisanana. Muutamien läpikulkujen jälkeen, jolloin laskubitin arvoa jatkuvasti korotetaan summainlaitteessa Ad ja kuten sanottua kirjoitetaan uudestaan muistiin S rekisterin R kautta, antaa ensimmäinen vertailupiiri VI ensimmäisen merkin alkion keskikohdassa tahtipulssin AT, joka vastaavasti asetetun demultiplekserin D2 kautta saapuu kytkentälaitteeseen AWS1 ja ohjaa siellä näyt- 67768 teenottokiikkuasteen AK. Puolen alkion pituisella viiveellä esiintyy vastaanottojohdon ELI polariteetti lähtöjohdolla AL. Lopuksi määrittää toinen vertailupiiri V2 vastaavasti tilansa, jotta koko merkistä otettaisiin näytteitä ja lähettää niinmuodoin pulssin RT. Tämä saapuu vastaavasti asetetun demultiplekserin D3 yli kytkentälaitteen AWS1 arviointikiikkuasteen SK palautussisäänmenoon ja palauttaa siellä käynnistysalkiota valvovan arviointikiikkuasteen. Samalla johtaa tämä rekisteriin R väliaikaisesti varastoitu pulssi siihen, että vaihtopiiri W estetään (G5 yli) ja muistiin kirjoitetaan jälleen nolla. Funktiobitin (E=0) vaihto vapauttaa lopuksi multiplekserin Ml, niin että seuraava kriteeri An taas aiheuttaa yllä kuvatut tapahtumat .The operation of the device shown in Fig. 3 will be described below, starting from the fact that the 16 reception lines EL1 ... EL16 form a group and that the number of count bits of the memory word is n = 8. With the memory control SS, which in this case is equipped with a 16-fold clock, the memory clock ST and the auxiliary clock HT are available. At the same time, the address generator AG is also controlled by the memory control SS, the output of which selects both the memory word and also the switching device AWS1 ... AWS16 arranged on a certain line by means of the multiplexer M1 or the demultiplexer D1, D2, D3. For example, if a switching device AWS1 arranged on the receiving line ELI is selected, the memory word SW1 is read, the switching device evaluation speed AWS1 monitoring the start-up element is synchronized at auxiliary rate HT, and the occurrence of the boot item, as shown in Figures 1 and 2, is again written to zero in this situation. Controlled by the memory clock ST and the address selection signal of the address generator AG, all the reception lines are sensed in this way. If a start-up element occurs on the receiving line, e.g. the receiving line ELI, this is identified as control of the weighing speed of the switching device AWS1, a function bit is set over the switching circuit W (E = 1) and the value of the falling bit is set to 1 (00000001). The output of the first reference circuit VI and the output of the second reference circuit V2 to which the memory word is applied after raising the count bit do not yet have a clock pulse AT or RT, as long as the value determined by the count bit does not match the center or character end value. Since, as a result of the set function bit (E = 1), the switching of the criterion An in the multiplexer M1 is prevented in a manner not shown here, the switching circuit W is again in position II. At the same time, a release signal is in this case available at the second input over gates G1 and G2, so that a memory word temporarily stored in register R and increased by one with respect to the count bit is always written to memory S as a new memory word. After a few passes, in which the value of the count bit is continuously increased in the adder Ad and as written again in the memory S via the register R, the first reference circuit VI at the center of the first character element outputs a clock pulse AT. . A half-length element with a delay occurs in the reception line or the polarity of the output on line AL. Finally, the second reference circuit V2 determines its state, respectively, so that the entire signal is sampled and thus transmits a pulse RT. Correspondingly, this arrives over the demultiplexer D3 set to the return input of the evaluation flip-flop SK of the switching device AWS1 and returns there the evaluation flip-flop monitoring the start element. At the same time, this pulse temporarily stored in the register R results in the switching circuit W being blocked (over G5) and zero again in the memory. The change of the function bit (E = 0) finally releases the multiplexer M1, so that the next criterion An again causes the events described above.
Jos multiplekserin ja demultiplekserin ohjaamiseksi käytetään apu-tahtia HT, jonka tahtiluiska on ajallisesti viivästetty muistitahdin ST tahtiluiskoihin nähden, niin on varmistettu, että multiplekseri ja demultiplekseri tahdistdbaan vasta silloin, kun niiden sisään-menossa oikea, muistin lukemisella ja laskubitin suhteen yhdellä korotettu informaatio esiintyy vertailupiireissä VI ja V2 tapahtuneen vertailun jälkeen. Kun aputahtia HT myös käytetään rekisterin R ohjaamiseksi, on tämä rekisteri ladattu vasta silloin, kun sen sisäänmenossa oikea informaatio on käytettävissä. Tällä tavalla estetään laajasti häiriöt osoitegeneraattorin uudelleenkytkemisessä.If an auxiliary clock HT is used to control the multiplexer and the demultiplexer, the synchronization ramp of which is time-delayed with respect to the synchronization racks of the memory clock ST, then it is ensured that the multiplexer and demultiplexer are synchronized only when their input is correct, the memory read and the count bit increased by one. VI and V2 after comparison. When the auxiliary rate HT is also used to control the register R, this register is loaded only when the correct information is available at its input. In this way, interference with the reconnection of the address generator is largely prevented.
Viitattiin jo siihen,että laskubitin korottamista ohjaavan ja punni-tuskiikkuastetta ohjaavan tahdin välisellä vaihesiirrolla voidaan pienentää punnituskiikkuasteelle tarkoitetun tahdin värinän aiheuttamaa värinävirhettä. Tämän ajatuksen toteuttamiseksi ovat demultiplekserin ulostulot, joiden kautta tahdin läpikytkentä punnituskiikkuasteelle tapahtuu, sillä tavalla liitetty kytkentälaitteisiin AWS1...AWS16, että punnituskiikkuastetta ohjaava tahti on 180° vaihe-siirrossa laskubitin korottamista ohjaavan tahtiin nähden. Käytännössä tämä saavutetaan sillä, että vastaanottojohdon ELI muisti-jaksotahdin aikana tahdistetaan punnituskiikkuastetta johtoa EL9 varten.It has already been pointed out that the phase shift between the clock controlling the increase of the descent bit and the clock controlling the weighing flip-flop stage can reduce the vibration error caused by the vibration of the clock for the weighing flip-flop stage. To implement this idea, the outputs of the demultiplexer, through which the clock is switched to the weighing stage, are connected to the switching devices AWS1 ... AWS16 in such a way that the weighing stage is in 180 ° phase shift with respect to the step controlling the descent bit increase. In practice, this is achieved by synchronizing the weighing flip-flop for the line EL9 during the memory cycle of the receiving line ELI.
Keksinnön toteutuksessa voidaan myös valinnan ohitus keskittää kustannusten vähentämiseksi. Kuva 4 esittää toteutusesimerkin. Kuvassa 3 esitettyyn piiriesimerkkiin nähden on tässä esitetty laite täydennetty lisämultiplekserillä M2, jonka yli kytkentälaitteisiin 67768 10 AWS1...AWS16 liitetyn kiikun UK ulostulot on liitetty, jotka kytketään ohjauskriteerejä R, U ja H omaavalla keskusohjauksella. Toisen multiplekserin M2 yli kytketään kuvan 3 yhteydessä esitetyllä tavalla erillisissä kytkentälaitteissa AWS1...AWS16 oleviin kiikku-asteisiin UK liitetyt liitännät korjaimen keskitettyihin laitteisiin osoitegeneraattorin AG antamien osoitesignaalien perusteella. Kuvassa 3 esitettyä laitetta on tässä täydennetty kahdella portilla G6 ja G7. Ensimmäisessä portissa G6 yhdistetään tällöin ensimmäisen vertailupiirin, jonka yli näytteenottotahti AT on käytettävissä, ulostulosignaali valinnan ohituksen kriteeriin. Tällä tavalla saavutetaan se, että näytteenottokiikkuaste AK jatkuvasti tahdistetaan demultiplekserin D2 yli kytketyllä valinnan ohituksella. Tämä merkitsee sitä, että näytteenottokiikkuaste läpäisee kaikki signaalit, jotka ovat 16-kertaista siirtonopeutta hitaampia. Yhdistelemällä lisämultiplekserin M2 ulostuloja toisen vertailupiirin V2 ulostulosignaaliin lisäportin G7 yli palautetaan valitun kytkentälaitteen AWS1....AWS16 punnituskiikkuaste SK, jokaisella muistitahdilla kytketyllä valinnan ohituksella. Samalla estetään aina vaihtopiiri W, ja täten kirjoitetaan joka kerralla nolla muistiin.In the implementation of the invention, the bypass of selection can also be centralized to reduce costs. Figure 4 shows an implementation example. Compared to the circuit example shown in Fig. 3, the device shown here is supplemented by an additional multiplexer M2, over which the outputs of the flip-flop UK UK connected to the switching devices 67768 10 AWS1 ... AWS16 are connected, which are connected by a central control with control criteria R, U and H. Over the second multiplexer M2, the connections connected to the flip-flops UK in the separate switching devices AWS1 ... AWS16 are connected to the centralized devices of the equalizer on the basis of the address signals given by the address generator AG, as shown in connection with Fig. 3. The device shown in Figure 3 is supplemented here by two gates G6 and G7. In the first gate G6, the output signal of the first reference circuit over which the sampling rate AT is available is then connected to the selection bypass criterion. In this way, it is achieved that the sampling flip-flop AK is continuously synchronized by a selection bypass connected across the demultiplexer D2. This means that the sampling flip-flop rate passes all signals that are 16 times slower than the baud rate. By combining the outputs of the auxiliary multiplexer M2 with the output signal of the second reference circuit V2 over the auxiliary port G7, the weighing flip-flop SK of the selected switching device AWS1 .... AWS16 is reset at each memory rate switched selection bypass. At the same time, the switching circuit W is always blocked, and thus zero is written to the memory each time.
Ei-keskitettyjen kustannusten lisäpieneneminen saavutetaan sillä, että merkin käynnistysalkiota arvioivaa kytkentälaitetta ei toteuteta johtokohtaisesti vaan keskitetysti, so. vastaanottojohtoryhmää varten. Eräs tätä mahdollisuutta osoittava toteutusesimerkki on esitetty kuvassa 5. Siinä sisältää jokainen sillä hetkellä tietylle johdolle järjestetty kytkentälaite AWS1...AWS16 ainoastaan kytkentä-välineet johdon polariteetin näytteenottoa varten, nimittäin kiikku-aste AK ja valintaohituksen arvioimiseksi tarkoitetut kytkentä-välineet, nimittäin kiikkuasteet UK. Käynnistysalkion arviointi seuraa tällöin keskitetysti olemassa olevan kiikkuasteen SK kautta, joka voidaan kytkeä kaikkiin kytkentälaitteisiin AWS1...AWS16 osoite-generaattorilla AG ohjattavan multiplekserin M3 kautta. Ulostulonsa kautta on se kytketty kuten edellä on selostettu ennen muistia S kytkettyyn vaihtopiiriin W. Käynnistysalkiota punnitsevan kytkentälaitteen keskittymisellä on tämän lisäksi se etu, että muilta de-multipleksereiltä voidaan säästyä, koska nyttemmin tapahtuvat sekä näytteenotto että tämän kytkentälaitteen palautus keskitetysti. Kytkentälaitteiden AWS1...AWS16 suunnassa tarvitaan tämän jälkeen ainoastaan yksi demultiplekseri D, jonka yli siirretään näytteenotto-kiikkuasteen AK näytteenottotahti.A further reduction in non-centralized costs is achieved by the fact that the switching device evaluating the start element of the brand is not implemented on a line-by-line basis but centrally, i. for the reception management team. An embodiment illustrating this possibility is shown in Figure 5. It includes each switching device AWS1 ... AWS16 currently arranged on a specific line only for switching means for sampling the polarity of the line, namely flip-flop AK and switching means for estimating selection bypass UK. The evaluation of the trigger element then follows centrally via the existing flip-flop stage SK, which can be connected to all switching devices AWS1 ... AWS16 via the multiplexer M3 controlled by the address generator AG. Through its output, it is connected as described above to the switching circuit W connected before the memory S. The concentration of the switching device weighing the start-up element also has the advantage that other de-multiplexers can be spared, since both sampling and return of this switching device now take place centrally. In the direction of the switching devices AWS1 to AWS16, only one demultiplexer D is then required, over which the sampling rate of the sampling flip-flop AK is transferred.
11 6776811 67768
Keksinnön toteutuksessa voidaan saavuttaa lisäparannus korjaimen toimintatavassa sillä, että muistitahti, jolla aina luku-, summaus-, vertailu- ja kirjoitustapahtuma tapahtuu, täydennetään toisella muis-titahdilla, jolla muodostetaan osoitegeneraattorissa aina 180° vaihesiirretty osoitesignaali ja lisäksi kysytään tietyn vastaanotto-johdon polariteettia tällä tahdilla. Tällä tavalla saavutetaan kor-jainlaitteen liikkumatilan paranemista.In the implementation of the invention, a further improvement in the operation of the equalizer can be achieved in that the memory rate at which a read, add, compare and write event always takes place is supplemented by a second memory rate in which an address signal of 180 ° is shifted in the address generator and the polarity of a certain reception line is queried. . In this way, an improvement in the movement space of the equalizer is achieved.
Claims (8)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2639773 | 1976-09-03 | ||
| DE19762639773 DE2639773A1 (en) | 1976-09-03 | 1976-09-03 | Start-stop signal regenerator - has memory and two comparators to determine receive line sampling and signal end |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| FI772618A FI772618A (en) | 1978-03-04 |
| FI67768B FI67768B (en) | 1985-01-31 |
| FI67768C true FI67768C (en) | 1985-05-10 |
Family
ID=5987111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI772618A FI67768C (en) | 1976-09-03 | 1977-09-02 | KOPPLINGSANORDNING FOER CORRECTION AV START-STOP-TECKEN |
Country Status (8)
| Country | Link |
|---|---|
| AT (1) | AT355634B (en) |
| AU (1) | AU510563B2 (en) |
| BR (1) | BR7705876A (en) |
| DE (1) | DE2639773A1 (en) |
| FI (1) | FI67768C (en) |
| IT (1) | IT1087376B (en) |
| NO (1) | NO773015L (en) |
| ZA (1) | ZA775332B (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3131845A1 (en) * | 1981-08-12 | 1983-02-24 | Brown, Boveri & Cie Ag, 6800 Mannheim | Method for generating and monitoring digital signals having any desired signal coding |
| DE3536031A1 (en) * | 1985-10-09 | 1987-04-09 | Bbc Brown Boveri & Cie | METHOD FOR ANALYZING AND SYNTHESISING BINARY SIGNS |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL133503C (en) * | 1956-09-28 |
-
1976
- 1976-09-03 DE DE19762639773 patent/DE2639773A1/en not_active Withdrawn
-
1977
- 1977-08-25 AT AT616677A patent/AT355634B/en not_active IP Right Cessation
- 1977-08-31 NO NO773015A patent/NO773015L/en unknown
- 1977-09-01 IT IT27165/77A patent/IT1087376B/en active
- 1977-09-02 FI FI772618A patent/FI67768C/en not_active IP Right Cessation
- 1977-09-02 AU AU28512/77A patent/AU510563B2/en not_active Expired
- 1977-09-02 ZA ZA00775332A patent/ZA775332B/en unknown
- 1977-09-02 BR BR7705876A patent/BR7705876A/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE2639773A1 (en) | 1978-03-16 |
| FI772618A (en) | 1978-03-04 |
| IT1087376B (en) | 1985-06-04 |
| BR7705876A (en) | 1978-06-27 |
| FI67768B (en) | 1985-01-31 |
| AU510563B2 (en) | 1980-07-03 |
| AT355634B (en) | 1980-03-10 |
| ATA616677A (en) | 1979-08-15 |
| AU2851277A (en) | 1979-03-08 |
| NO773015L (en) | 1978-03-06 |
| ZA775332B (en) | 1978-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1321383A3 (en) | Digital switching device | |
| CA1308470C (en) | Switching network | |
| US4093827A (en) | Symmetrical time division matrix and a network equipped with this kind of matrix | |
| US4943959A (en) | Data packet switching | |
| US3735049A (en) | Telecommunication system with time division multiplex | |
| JPH0476280B2 (en) | ||
| FI72242C (en) | Method and switching device for synchronization when transmitting digital communication signals. | |
| US4355387A (en) | Resynchronizing circuit for time division multiplex system | |
| US3694580A (en) | Time division switching system | |
| US3749839A (en) | Tdm telecommunication system for transmitting data or telegraphic signals | |
| FI67768C (en) | KOPPLINGSANORDNING FOER CORRECTION AV START-STOP-TECKEN | |
| JPH04229738A (en) | Dynamic switching apparatus for error masking in system duplexing digital channel | |
| US3573752A (en) | Pulse-code-modulation system with converging signal paths | |
| GB1499010A (en) | Transmission of digital information signals together with a preceding address signal | |
| US4060698A (en) | Digital switching center | |
| US3963871A (en) | Analysis device for establishing the binary value of asynchronous data signals | |
| GB1423038A (en) | Pcm exchanges | |
| SE442935B (en) | CIRCUIT DEVICE FOR A HEAD CODE MODULATED TELEPHONE SWITCHING SYSTEM | |
| US3495041A (en) | Tdm conference control circuit featuring crosstalk reduction by changing the sequence of station interconnections | |
| US3740479A (en) | Improvements in or relating to junctors | |
| JPS587945A (en) | Digital signal transmission system | |
| US3881065A (en) | Device for aligning data envelope formats to PCM word formats | |
| US4055728A (en) | Fine division telephone multiplexed switching network | |
| US3941937A (en) | Dial pulse receiver | |
| JPH0779211A (en) | Control circuit for multiplexer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM | Patent lapsed |
Owner name: SIEMENS AG |