FI118612B - Förvarande och system för att utföra taloperationer och en anordning - Google Patents

Förvarande och system för att utföra taloperationer och en anordning Download PDF

Info

Publication number
FI118612B
FI118612B FI20021984A FI20021984A FI118612B FI 118612 B FI118612 B FI 118612B FI 20021984 A FI20021984 A FI 20021984A FI 20021984 A FI20021984 A FI 20021984A FI 118612 B FI118612 B FI 118612B
Authority
FI
Finland
Prior art keywords
data
output
input
memory
operations
Prior art date
Application number
FI20021984A
Other languages
English (en)
Finnish (fi)
Other versions
FI20021984A (sv
FI20021984A0 (sv
Inventor
Petri Liuha
David Guevorkian
Aki Launiainen
Original Assignee
Nokia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nokia Corp filed Critical Nokia Corp
Publication of FI20021984A0 publication Critical patent/FI20021984A0/sv
Priority to FI20021984A priority Critical patent/FI118612B/sv
Priority to AT03810472T priority patent/ATE359559T1/de
Priority to EP03810472A priority patent/EP1576494B1/en
Priority to KR1020057007986A priority patent/KR100714358B1/ko
Priority to CNB2003801084019A priority patent/CN100405361C/zh
Priority to DE60313215T priority patent/DE60313215T2/de
Priority to PCT/FI2003/000820 priority patent/WO2004042600A1/en
Priority to TW092130873A priority patent/TWI263167B/zh
Priority to AU2003276292A priority patent/AU2003276292A1/en
Priority to US10/703,161 priority patent/US7536430B2/en
Publication of FI20021984A publication Critical patent/FI20021984A/sv
Application granted granted Critical
Publication of FI118612B publication Critical patent/FI118612B/sv

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
    • G06F2207/3884—Pipelining

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Computing Systems (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Complex Calculations (AREA)
  • Image Processing (AREA)
  • Hardware Redundancy (AREA)
  • Fishing Rods (AREA)
  • Preliminary Treatment Of Fibers (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Forklifts And Lifting Vehicles (AREA)
  • Advance Control (AREA)

Claims (31)

1. Förfarande för att utföra kalkyleringsoperationer genom att använda en rörledd räkneanordning, som omfattar en grupp av ätminstone tvä 5 rörledningssteg, ätminstone ett datagränssnitt för inmatning av data, och ätminstone ett datagränssnitt för utmatning av data, vilka rörledningssteg innehäller ätminstone ett datagränssnitt för inmatning av data och ätminstone ett datagränssnitt för utmatning av data, i vilket förfarande data mätäs in i anordningen för att utföra kalkyleringsopera-10 tioner, och i sagda första kalkyleringsoperation utdata av minst ett rörledningssteg lagras i ett minne, kännetecknat av, att i sagda andra kalkyleringsoperation bildas en styrsignal, med vilken antingen utdata av den första kalkyleringsoperationen eller lagrad utdata väljs som in-data för rörledningssteget. 15
2. Förfarande enligt patentkrav 1, kännetecknat av, att det är ett förfarande för icke-Booth-omkodad multiplikation av ett högt radix.
3. Förfarande enligt patentkrav 1 eller 2, kännetecknat av, att kalkyle-20 ringsoperationen är delad i en första deloperation och flera andra del- operationer, kalkyleringsresultaten av den första deloperationen är »•'I* lagrade, och de lagrade kalkyleringsresultaten används med sagda flera andra deloperationer. *·· • · · • · · ·:*·: 25
4. Förfarande enligt patentkrav 1, 2 eller 3, kännetecknat av, att kal- ·*·.: kyleringsoperationen är en multiplikation, i vilken en multiplikand multi- • · .·*·. pliceras med en multiplikator, att det första rörledningssteget utför kal- kylering av multiplikatorns möjliga partiella produkter, och att de möjliga : partiella produkterna lagras i ett minne. *::/ 30
• » '·;·* 5. Förfarande enligt patentkrav 1, 2, 3 eller 4, kännetecknat av, att {**.. sagda kalkyleringsoperation är en multiplikationsoperation, i vilket en multiplikand λ multipliceras med flera multiplikatorer (a, , / = 1,...,a: ) för att kalkylera multiplikandens (.v ) möjliga partiella produkter, när den *§ 35 multipliceras med den första multiplikatorn ax , att de möjliga partiella produkterna lagras i ett minne, och att de lagrade möjliga partiella 118612 produkterna används, när multiplikanden (x ) multipliceras med de andra multiplikatorerna (α, , i = 2,...,K ).
6. Förfarande enligt patentkrav 5, kännetecknat av, att kalkylerings-5 operationerna utförs ätminstone delvis pä ett tidsamsorterat sätt genom att dela ätminstone en deloperation vidare i partiella deloperationer och genom att börja varje partiell deloperation vid olika tidpunkter.
7. Förfarande enligt nägot av patentkraven 1-6, kännetecknat av att 10 det används i förbindelse med behandling av videoinformation.
8. Förfarande enligt nägot av patentkraven 1-7, kännetecknat av att en multiplikationsoperation och en andra multiplikationsoperation utförs pä ett rörlett sätt, varvid sagda andra multiplikationsoperation börjas 15 före sagda första multiplikationsoperation avslutas, sagda multiplika-tionsoperationer delas i ätminstone en första och en andra deloperation, och bäda sagda första och andra deloperationer genomförs i ett rörledningssteg, och att ätminstone en av sagda deloperationer utförs samtidigt i ett rörledningssteg, i vilket deloperationen för den andra 20 multiplikationsoperationen börjas före den motsvarande deloperationen för den första multiplikationsoperationen avslutas. « ·»· ·»*· 0!:
9· Förfarande enligt nägot av patentkraven 1-8, kännetecknat av, att :T: selektiv datakanalisation utförs i en räkneanordning, i vilken för ätmin- ·♦··· 25 stone ett datagränssnitt görs ett urval mellan ätminstone tvä andra datagränssnitt för att sammankoppla sagda ätminstone ett datagräns-.···! snitt med det valda datagränssnittet för kanalisering av data mellan sagda ätminstone ett datagränssnitt och sagda valda datagränssnitt. • · • · · :;j.: 30
10. System för att utföra kalkyleringsoperationer i en rörledd räkne- !·»! anordning, som omfattar en grupp av ätminstone tvä rörledningssteg, j\. ätminstone ett datagränssnitt för inmatning av data, och ätminstone ett datagränssnitt för utmatning av data, vilka rörledningssteg omfattar ätminstone ett datagränssnitt för inmatning av data och ätminstone ett Y j 35 datagränssnitt för utmatning av data, och sagda anordning omfattar V·: vidare inmatning av data tili en första och en andra kalkyleringsopera- 118612 tion, och ett minne (21) för att lagra utdata av ätminstone ett rör-ledningssteg i sagda första kalkyleringsoperation, kännetecknat av, att systemet omfattar vidare en datahämtare (22) och medel för att alstra en styrsignal för datahämtaren (22) för att väljä antingen utdata 5 av den första kalkyleringsoperationen eller lagrade utdata för att användas som indata för rörledningssteget i sagda andra kalkyleringsoperation.
11. Förfarande enligt patentkrav 10, kännetecknat av, att räkne-10 anordningen är en icke-Booth-omkodad multiplikator av ett högt radix.
12. System enligt patentkrav 10 eller 11, kännetecknat av, att kalkyleringsoperationen är delad i en första deloperation, som utförs i ett första rörledningssteg, och flera andra deloperationer, vilka utförs i andra 15 rörledningssteg, kalkyleringsresultaten av den första deloperationen anordnas att lagras i ett minne (21), och datahämtaren bestär av en multiplexer för att sammankoppla minnets utgäng med indatagräns-snittet av ätminstone ett annat sagda rörledningssteg för att använda de lagrade kalkyleringsresultaten med sagda flera andra deloperatio-20 ner.
13. System enligt patentkrav 10,11 eller 12, kännetecknat av, att det :V: första rörledningssteget omfattar adderarmatriser (2), det andra rör- :T: ledningssteget omfattar urvalsblock (3), det tredje rörledningssteget 25 omfattar packningsmatriser (4), och det tredje rörledningssteget om-: fattar CLA-adderare (5), att utdatagränssnittet av det första rörlednings- ,··'] steget är kopplat tili minnets ingäng och en ingäng av datahämtaren, *”·* minnets utgäng är kopplad med en andra ingäng av datahämtaren, och . , datahämtarens utgäng är kopplad med indatagränssnittet av det andra 30 rörledningssteget. • ♦ • · ···
14. System enligt patentkrav 10,11,12 eller 13, kännetecknat av, att .···. minnet omfattar flera register, av vilka vart och ett är anordnat att lagra ]·.’ ett värde, och en addresseringsenhet för att addressera ett register ät v : 35 gängen för läsning/skrivning av data frän/in i registret. • · « • · • · 118612
15. System enligt patentkrav 10, 11, 12 eller 13, kännetecknat av, att minnet omfattar flera register, av vilka vart och ett är anordnat att lagra ett värde, en multiplexer för att väljä antingen minnets ingäng elier ut-gängen av ett register för att lagra värdet av sagda valda kalla i det 5 första registret, och att utgängen av det första registret är kopplat tili minnets utgäng.
16. System enligt nägot av patentkraven 10-15, kännetecknat av, att det omfattar ätminstone en multiplexer för att väljä ett indatagränssnitt 10 för rörledningssteget (P1, P2, P3, P4) frän ätminstone ett första utdata-gränssnitt och ett andra utdatagränssnitt, vilket första utdatagränssnitt är utgängen av rörledningssteget före det ifrägavarande rörledningssteget.
17. System enligt nägot av patentkraven 10-16, kännetecknat av, att det omfattar medel (34, 37) för behandling av videoinformation.
18. Anordning för att utföra kalkyleringsoperationer i en rörledd räkne-anordning, som omfattar en grupp av ätminstone tvä rörledningssteg, 20 ätminstone ett datagränssnitt för inmatning av data, och ätminstone ett datagränssnitt för utmatning av data, vilka rörledningssteg omfattar „:r ätminstone ett datagränssnitt för ingäng av data och ätminstone ett :Y: datagränssnitt för utmatning av data, och sagda anordning omfattar vidare inmatning av data tili en första och en andra kalkyleringsopera-25 tion, och ett minne (21) för att lagra utdata av ätminstone ett rörled-ningssteg i sagda första kalkyleringsoperation, kännetecknad av, att .1..*, anordningen omfattar vidare en datahämtare (22) och medel för att *"** alstra en styrsignal för datahämtaren (22) för att väljä antingen utdata j , av den första kalkyleringsoperationen eller lagrade utdata för att 30 användas som indata för rörledningssteget i sagda andra kalkylerings-operation.
·· • · • ·· ·*": 19. Anordning enligt patentkrav 18, kännetecknad av, att den är en • · icke-Booth-omkodad multiplikator av ett högt radix. · · _ _ * 35 t · ww • · · 9 »· • · 118612
20. Anordning enligt patentkrav 18 eller 19, kännetecknad av, att kalkyleringsoperationen är delad i en första deloperation, som utförs i ett första rörledningssteg, och flera andra deloperationer, vilka utförs i andra rörledningssteg, kalkyleringsresultaten av den första delopera- 5 tionen anordnas att lagras i ett minne, och datahämtaren bestär av en multiplexer för att sammankoppla minnets utgäng med indatagräns-snittet av ätminstone ett annat sagda rörledningssteg för att använda de lagrade kalkyleringsresultaten med sagda flera andra deloperationer. 10
21. Anordning enligt patentkrav 18, 19 eller 20, kännetecknad av, att det första rörledningssteget omfattar adderarmatriser (2), det andra rör-ledningssteget omfattar urvalsblock (3), det tredje rörledningssteget omfattar packningsmatriser (4), och det tredje rörledningssteget om- 15 fattar CLA-adderare (5), att utdatagränssnittet av det första rörledningssteget är kopplat tili minnets ingäng och en ingäng av datahämtaren, minnets utgäng är kopplad med en andra ingäng av datahämtaren, och datahämtarens utgäng är kopplad med indatagränssnittet av det andra rörledningssteget. 20
22. Anordning enligt patentkrav 18,19,20 eller 21, kännetecknad av, att minnet omfattar flera register, av vilka vart och ett är anordnat att :Y: lagra ett värde, och en addresseringsenhet för att addressera ett :T: register ät gängen för läsning/skrivning av data frän/in i registret. 25 :\j
23. Anordning enligt patentkrav 18,19, 20 eller 21, kännetecknad av, ,···[ att minnet omfattar flera register, av vilka vart och ett är anordnat att lagra ett värde; en multiplexer för att väljä antingen minnets ingäng eller . . utgängen av ett register för att lagra värdet av sagda valda kalla i det !;|,! 30 första registret, och att utgängen av det första registret är kopplat tili *···* minnets utgäng.
#· • · • ·· • .*·*: 24. Anordning enligt nägot av patentkraven 18-23, kännetecknad av, att den omfattar ätminstone en multiplexer för att väljä ett indatagräns-Y \ 35 snitt för rörledningssteget (P1, P2, P3, P4) frän ätminstone ett första ut- !.*·ϊ datagränssnitt och ett andra utdatagränssnitt, vilket första utdatagräns- 118612 snitt är utgängen av rörledningssteget före det ifrägavarande rör-ledningssteget.
25. Anordning enligt nägot av patentkraven 18-24, kännetecknad av, 5 att den omfattar medel (34, 37) för behandling av videoinformation.
26. Anordning enligt nägot av patentkraven 18-25, kännetecknad av, att en multiplikationsoperation och en andra multiplikationsoperation är anordnade att utföras pä ett rörlett sätt, varvid anordningen omfattar 10 rörledningsregister pä indatagränssnittet av ätminstone ett rörlednings-steg, ätminstone en multiplexer vid utgägen av ätminstone ett rörled-ningssteg, och styringängar för att styra sagda rörledningsregister sä, att ätminstone ett rörledningsregister ät gängen är öppet för skrivning av data pä indatagränssnittet av sagda rörledningssteg, varvid sagda 15 multiplikationsoperationer är anordnade att delas i ätminstone en första och en andra deloperation, av vilka sagda första och andra del-operationer var och en är anordnad att utföras i ett rörledningssteg, och att ätminstone en av sagda deloperationer är anordnad att utföras sam-tidigt i en rörledning, i vilken deloperationen av den andra multiplice-20 ringsoperationen är anordnad att börja före den motsvarande deloperationen av den första multipliceringsoperationen avslutas. #♦· ·*·· :Y:
27. Anordning enligt nägot av patentkraven 18-26, kännetecknad av, att den omfattar urvalsmedel (2, 3, 4, 5) för att utföra selektiv data-25 kanalisering, vilka sagda urvalsmedel omfattar medel för att samman-.·.: koppia datagränssnittet med ett annat datagränssnitt bland ätminstone /../ tvä andra datagränssnitt för kanalisering av data mellan de samman- '**·* kopplade datagränssnitten. • · ?*jj 3°
28. Anordning enligt nägot av patentkraven 18-27, kännetecknad av, att den omfattar medel (38) för att utföra mobil telekommunikation.
·· • · • ·♦ !···. 29. Anordning enligt nägot av patentkraven 18-28, kännetecknad av, |j| att den är en integrerad krets. • · · Ä vv 35 • · • ♦ · • ·· • · 118612
30. Anordning enligt nägot av patentkraven 18-28, kännetecknad av, att den är en räkneanordning.
31. Anordning enligt patentkrav 22, kännetecknad av, att addresse-5 ringsenheten omfattar en addressgenerator för att bilda en adress pä basis av ett värde genom att kalkylera frän sagda värde modulo P, där P är mindre eller lika stor som antalet register i minnet. ··* ««·· • · e · · 009 • · ««* • · · m m 9 • · • · • · · • ·· • * • * • · ··· • 0 • 90 9 9 9 999 9 099 9 9 9 9 900 9 90 9 0 9 00 9 990 9 9 9 9 • 99 9 099 9 9 0 9 9 9 9 9 9 9 9 9 9 99 9 9
FI20021984A 2002-11-06 2002-11-06 Förvarande och system för att utföra taloperationer och en anordning FI118612B (sv)

Priority Applications (10)

Application Number Priority Date Filing Date Title
FI20021984A FI118612B (sv) 2002-11-06 2002-11-06 Förvarande och system för att utföra taloperationer och en anordning
CNB2003801084019A CN100405361C (zh) 2002-11-06 2003-11-05 用于执行计算操作的方法、***以及设备
EP03810472A EP1576494B1 (en) 2002-11-06 2003-11-05 Method and system for performing calculation operations and a device
KR1020057007986A KR100714358B1 (ko) 2002-11-06 2003-11-05 연산을 수행하기 위한 방법, 시스템 및 장치
AT03810472T ATE359559T1 (de) 2002-11-06 2003-11-05 Verfahren und system zur durchf hrung von kalkulationsoperationenund einrichtung
DE60313215T DE60313215T2 (de) 2002-11-06 2003-11-05 Verfahren und system zur durchf hrung von kalkulationsoperationenund einrichtung
PCT/FI2003/000820 WO2004042600A1 (en) 2002-11-06 2003-11-05 Method and system for performing calculation operations and a device
TW092130873A TWI263167B (en) 2002-11-06 2003-11-05 Method and system for performing calculation operations and a device
AU2003276292A AU2003276292A1 (en) 2002-11-06 2003-11-05 Method and system for performing calculation operations and a device
US10/703,161 US7536430B2 (en) 2002-11-06 2003-11-06 Method and system for performing calculation operations and a device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20021984A FI118612B (sv) 2002-11-06 2002-11-06 Förvarande och system för att utföra taloperationer och en anordning
FI20021984 2002-11-06

Publications (3)

Publication Number Publication Date
FI20021984A0 FI20021984A0 (sv) 2002-11-06
FI20021984A FI20021984A (sv) 2004-07-15
FI118612B true FI118612B (sv) 2008-01-15

Family

ID=8564893

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20021984A FI118612B (sv) 2002-11-06 2002-11-06 Förvarande och system för att utföra taloperationer och en anordning

Country Status (10)

Country Link
US (1) US7536430B2 (sv)
EP (1) EP1576494B1 (sv)
KR (1) KR100714358B1 (sv)
CN (1) CN100405361C (sv)
AT (1) ATE359559T1 (sv)
AU (1) AU2003276292A1 (sv)
DE (1) DE60313215T2 (sv)
FI (1) FI118612B (sv)
TW (1) TWI263167B (sv)
WO (1) WO2004042600A1 (sv)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7565390B1 (en) * 2005-03-23 2009-07-21 Altera Corporation Circuitry for facilitating performance of multiply-accumulate operations in programmable logic devices
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US8266199B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8041759B1 (en) * 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US8266198B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US8601044B2 (en) 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US9268742B2 (en) * 2012-06-05 2016-02-23 Intel Corporation Reconfigurable variable length fir filters for optimizing performance of digital repeater
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
CN111651205B (zh) * 2016-04-26 2023-11-17 中科寒武纪科技股份有限公司 一种用于执行向量内积运算的装置和方法
CN106168941B (zh) * 2016-06-30 2019-06-14 中国人民解放军国防科学技术大学 一种支持复数乘法的fft蝶形运算硬件实现电路
KR102631381B1 (ko) * 2016-11-07 2024-01-31 삼성전자주식회사 컨볼루션 신경망 처리 방법 및 장치
CN106970896B (zh) * 2017-03-30 2020-05-12 中国人民解放军国防科学技术大学 面向向量处理器的二维矩阵卷积的向量化实现方法
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device
US10678507B2 (en) 2017-12-22 2020-06-09 Alibaba Group Holding Limited Programmable multiply-add array hardware
CN110190843B (zh) * 2018-04-10 2020-03-10 中科寒武纪科技股份有限公司 压缩器电路、***树电路、乘法器电路、芯片和设备
JP7183079B2 (ja) * 2019-03-08 2022-12-05 株式会社東芝 半導体装置
TWI798640B (zh) * 2021-02-09 2023-04-11 新唐科技股份有限公司 常數乘法器
CN113870918B (zh) * 2021-09-30 2023-03-28 华中科技大学 存内稀疏矩阵乘法运算方法、方程求解方法以及求解器
CN115718724B (zh) * 2023-01-09 2023-05-09 阿里巴巴（中国）有限公司 Gpu、数据选择方法及芯片

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3732410A (en) * 1969-12-22 1973-05-08 Postmaster Department Res Labo Self adaptive filter and control circuit therefor
GB8718488D0 (en) * 1987-08-05 1987-09-09 British Petroleum Co Plc Chemical process
US5220525A (en) * 1991-11-04 1993-06-15 Motorola, Inc. Recoded iterative multiplier
JP3140187B2 (ja) * 1992-07-23 2001-03-05 アイシン・エィ・ダブリュ株式会社 車両用経路誘導装置
JP3546437B2 (ja) * 1993-03-31 2004-07-28 ソニー株式会社 適応形ビデオ信号演算処理装置
US5825680A (en) * 1996-06-21 1998-10-20 Digital Equipment Corporation Method and apparatus for performing fast division
US5935202A (en) 1997-03-25 1999-08-10 International Business Machines Corporation Compressor circuit in a data processor and method therefor
US6085214A (en) * 1997-09-04 2000-07-04 Cirrus Logic, Inc. Digital multiplier with multiplier encoding involving 3X term
US6367003B1 (en) * 1998-03-04 2002-04-02 Micron Technology, Inc. Digital signal processor having enhanced utilization of multiply accumulate (MAC) stage and method
US6141674A (en) 1998-06-10 2000-10-31 Hewlett-Packard Company Reducing the hardware cost of a bank of multipliers by combining shared terms
JP2000047852A (ja) * 1998-07-27 2000-02-18 Mitsubishi Electric Corp 乗算装置、該乗算装置を複数備える固定係数型ｆｉｒディジタルフィルタ
JP3619456B2 (ja) * 1998-11-26 2005-02-09 松下電器産業株式会社 演算装置およびこれを用いた画像処理装置
US6353843B1 (en) * 1999-10-08 2002-03-05 Sony Corporation Of Japan High performance universal multiplier circuit
US7127482B2 (en) * 2001-11-19 2006-10-24 Intel Corporation Performance optimized approach for efficient downsampling operations

Also Published As

Publication number Publication date
EP1576494B1 (en) 2007-04-11
WO2004042600A1 (en) 2004-05-21
FI20021984A (sv) 2004-07-15
KR100714358B1 (ko) 2007-05-02
AU2003276292A1 (en) 2004-06-07
EP1576494A1 (en) 2005-09-21
KR20050065673A (ko) 2005-06-29
TWI263167B (en) 2006-10-01
TW200411540A (en) 2004-07-01
US7536430B2 (en) 2009-05-19
US20040139131A1 (en) 2004-07-15
DE60313215T2 (de) 2007-12-20
DE60313215D1 (de) 2007-05-24
CN1735881A (zh) 2006-02-15
FI20021984A0 (sv) 2002-11-06
CN100405361C (zh) 2008-07-23
ATE359559T1 (de) 2007-05-15

Similar Documents

Publication Publication Date Title
FI118612B (sv) Förvarande och system för att utföra taloperationer och en anordning
KR100715770B1 (ko) 연산을 수행하는 방법 및 시스템 및 장치
JP4584580B2 (ja) 単一命令複数データ（ｓｉｍｄ）命令用の積和演算（ｍａｃ）ユニット
US9792118B2 (en) Vector processing engines (VPEs) employing a tapped-delay line(s) for providing precision filter vector processing operations with reduced sample re-fetching and power consumption, and related vector processor systems and methods
US9684509B2 (en) Vector processing engines (VPEs) employing merging circuitry in data flow paths between execution units and vector data memory to provide in-flight merging of output vector data stored to vector data memory, and related vector processing instructions, systems, and methods
US6601077B1 (en) DSP unit for multi-level global accumulation
GB2464178A (en) SIMD processor with iterative multiply/accumulate instruction for finite impulse response filters
JP5544240B2 (ja) マルチｍａｃアーキテクチャにおける低電力ｆｉｒフィルタ
US20150143076A1 (en) VECTOR PROCESSING ENGINES (VPEs) EMPLOYING DESPREADING CIRCUITRY IN DATA FLOW PATHS BETWEEN EXECUTION UNITS AND VECTOR DATA MEMORY TO PROVIDE IN-FLIGHT DESPREADING OF SPREAD-SPECTRUM SEQUENCES, AND RELATED VECTOR PROCESSING INSTRUCTIONS, SYSTEMS, AND METHODS
WO2003073270A1 (en) Processor instruction set simulation power estimation method
Olivieri Design of synchronous and asynchronous variable-latency pipelined multipliers
US6675286B1 (en) Multimedia instruction set for wide data paths
CN116049907A (zh) 一种Paillier同态加密处理器及其处理方法
FI115862B (sv) Förfarande och system för att utföra en multiplikation operation och en anordning
Kumar et al. Analysis of low power, area and high speed multipliers for DSP applications
Belyaev et al. A high-perfomance multi-format simd multiplier for digital signal processors
US6401106B1 (en) Methods and apparatus for performing correlation operations
Parandeh-Afshar et al. Parallel merged multiplier–accumulator coprocessor optimized for digital filters
Kumm et al. Reduced complexity single and multiple constant multiplication in floating point precision
Chen et al. Design methodology of a hardware-efficiency VLIW architecture with highly adaptable data path
Guevorkian et al. A radix-8 multiplier design and its extension for efficient implementation of imaging algorithms
Rose et al. Segmented Arithmetic Operators for Graphics Processing
KR20010107087A (ko) 갈로아체상에서 비트 직렬 승산기의 병렬화 방법 및 이를이용한 직병렬 승산기

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 118612

Country of ref document: FI

MM Patent lapsed