FI105622B - Method for Performing High Resolution Digital / Analog Converter and Digital / Analog Converter - Google Patents

Description

105622105622

Menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja digitaali/analogia-muunnin - Förfarande för att avfärda en digi-tal/analog-omvandling med en stor upplösningsförmäga och en digital/analog-omvandlare 5Method for Performing High Resolution Digital / Analog Converting and Digital / Analog Converting - Förfarande för att avfärda en digital-tal / analog-omvandling med en stor / digital / analog-omvandlare 5

Keksinnön kohteena on patenttivaatimuksen 1 johdanto-osassa määritelty menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja patenttivaatimuksen 5 digitaali/analogia-muunnin.The invention relates to a method for performing high resolution digital / analog conversion as defined in the preamble of claim 1 and to a digital / analog converter according to claim 5.

Ennestään tunnetaan digitäali/analogia-muuntimia (DAC Digital Analog Converter), 10 jotka rakentuvat yhdestä pulssinleveysmodulaatiomuuntimesta. Tämän tyyppisiä D/A-muuntimia käytetään esimerkiksi termostaattien, sähkömoottorien, jänniteoh-jattujen värähtelijöiden (VCO Voltage Controlled Oscillator) sekä signaalin automaattisen tasonsäädön ohjaamiseen ja yksinkertaisten merkkiäänien muodostamiseen.Digital to analog converters (DAC Digital Analog Converter) 10 based on a single pulse width modulation converter are known in the art. These types of D / A converters are used, for example, to control thermostats, electric motors, VCO Voltage Controlled Oscillators, and automatic level control of the signal and to generate simple beeps.

15 Tunnetaan myös Sigma/Delta-tyyppinen D/A-muunnin, jota käytetään digitaalisissa audiolaitteissa kuten laserlevysoittimissa.Also known is a Sigma / Delta type D / A converter used in digital audio devices such as laser disc players.

Ongelmana tunnetuissa laitteissa on, että yhdellä pulssinleveysmodulaatiomuunti-mella korkeataajuisen signaalin muunnos ei muodostu erottelukyvyltään suureksi.. Esimerkiksi 10 bitin muuritimella ja 2 MHz taajuudella kyetään 1kHz muunnostaa-20 juuteen, jolla ei voida muodostaa puhelinlaatuista analogiasignaalia.The problem with known devices is that a single pulse-width modulation converter does not convert the high-frequency signal into high resolution. For example, a 10 bit converter and a 2 MHz frequency can convert 1kHz to 20, which cannot produce a telephone-like analog signal.

Keksinnön tarkoituksena on poistaa edellä mainitut epäkohdat.The object of the invention is to eliminate the above-mentioned drawbacks.

Keksinnön mukaiselle menetelmälle on tunnusomaista se, mitä on esitetty patenttivaatimuksessa 1. Keksinnön mukaiselle laitteelle on tunnusomaista se, mitä on esitetty patenttivaatimuksessa 5. Keksinnön edullisia suoritusmuotoja on esitetty epäit-25 senäisissä patenttivaatimuksissa.The method of the invention is characterized in what is set forth in claim 1. The device according to the invention is characterized in that set forth in claim 5. Preferred embodiments of the invention are set forth in the dependent claims.

Keksintö koskee menetelmää suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi. Keksinnön mukaisesti digitaalinen binääritulo muunnetaan jaettuna useaan erilliseen painotettuun osaan, joiden osien pulssilähdöt summataan analogisesti.The invention relates to a method for performing high resolution digital / analog conversion. According to the invention, the digital binary input is converted into several separate weighted parts, the pulse outputs of which are summed analogously.

Menetelmän eräässä sovelluksessa analoginen summasignaali alipäästösuodatetaan.In one embodiment of the method, the analog sum signal is low pass filtered.

Sovelluksissa, joissa ohjataan ominaisesti alipäästöistä prosessia, ei tarvita suodatus ta.In applications that typically control a low-emission process, filtering is not required.

2 1056222 105622

Menetelmän eräässä sovelluksessa jaettu muuntaminen suoritetaan pulssinleveys-5 modulaatiolla (PWM Pulse Width Modulation).In one embodiment of the method, the split conversion is performed by PWM Pulse Width Modulation.

Menetelmän eräässä sovelluksessa ainakin kahden muunninyksikön painoalueet limitetään, limitysalueen binäärisisältö puolitetaan ja puolitetut binäärisisällöt summataan digitaalisesti laskureiden alkuarvoihin siten, että puolet limitysalueesta johdetaan ensimmäiseen laskuriin ja puolet toiseen sekä lopuksi analogiset antokompo-10 nentit summataan.In one embodiment of the method, the weight ranges of at least two converter units are interleaved, the binary contents of the overlap area are bisected, and the binary contents of the overlap area are digitally summed to the initial values of the counters.

Keksintö koskee myös digitaali/analogia-muunninta suuren erottelukyvyn muunnoksen suorittamiseksi. Keksinnön mukaisesti siihen kuuluu kaksi tai useampi muunninyksikkö binääritulon osittaiseksi muuntamiseksi ja analoginen summaus-kytkentä eri muunninyksiköiden painotetuksi summaamiseksi. Muunnos jaetaan 15 usealle muunninyksikölle, joiden sanaleveydet ovat pienet ja täten muunnosjakso lyhyempi. Näin saadaan muunninkokonaisuudelle suurempi näytetaajuus verrattuna yhden muunninyksikön muuntimeen, jossa siis yhden muunninyksikön sanaleveys on suurempi.The invention also relates to a digital / analog converter for performing a high resolution conversion. According to the invention, it comprises two or more converter units for partial conversion of the binary input and an analog summing circuit for weighted summing of the various converter units. The conversion is divided into 15 multiple converter units with small word widths and thus a shorter conversion period. This results in a higher sample rate for the converter assembly as compared to a single converter unit, whereby a single converter unit has a larger word width.

Digitaali/analogia-muuntimen eräässä sovelluksessa merkitsevämmällä lukualueella 20 muunninyksiköillä on suhteellisesti pienempi sanaleveys kuin vähemmän merkitsevällä lukualueella. Näin merkitsevämmän alueen muunnostarkkuus saadaan korke-! ämmäksi, sillä laskentanopeus ja muunninyksikön lähdön erilaisista nousu- ja las- kuajoista johtuva offset-virhe muodostuu siellä pienemmäksi.In one embodiment of the digital / analog converter, in the more significant reading area 20, the converter units have a relatively smaller word width than in the less significant reading area. This way, the conversion accuracy of the more significant area can be high! because the computing speed and the offset error due to the various rise and fall times of the converter unit output are reduced there.

Digitaali/analogia-muuntimen eräässä sovelluksessa siihen kuuluu lisäksi analogisen 25 summasignaalin alipäästösuodatin.In one embodiment of the digital / analog converter, it further includes a low-pass filter of the analog sum sum signal.

Digitaali/analogia-muuntimen eräässä sovelluksessa muunninyksiköt koostuvat pulssinleveysmodulaatiomuuntimista.In one embodiment of the digital / analog converter, the converter units consist of pulse-width modulation converters.

Digitaali/analogia-muuntimen eräässä sovelluksessa ainakin kahden muunninyksikön painoalueet ovat limittäin, limitysalueen binäärisisältö on puolitettu ja puolitetut 30 binäärisisällöt summataan digitaalisesti laskureiden alkuarvoihin siten, että puolet limitysalueesta on johdettu ensimmäiseen laskuriin ja puolet toiseen sekä lopuksi 3 105622 siihen kuuluu analogisten antokomponenttien summauskytkentä. Tämä vähentää epälineaarisuusvirhettä ja kynnysvaikutusta painoalueiden siirtymäkohdissa. Summaamisella tarkoitetaan tässä saman summauskytkennän käyttöä kuin edellä. Kyt- y kentään ei tehdä tämän sovellusmuodon vuoksi muutoksia.In one embodiment of a digital / analog converter, the weight ranges of at least two converter units are overlapping, the binary contents of the overlap area are bisected, and the binary contents of the overlap area 30 are digitally summed to the initial values of the counters. This reduces the non-linearity error and the threshold effect at the transition points of the printing areas. Summing herein refers to using the same summing circuit as above. Connect to the field will not be modified for this embodiment.

5 Digitaali/analogia-muuntimen eräässä sovelluksessa se integroidaan sovelluskohtaiseen integroituun piiriin.5 In one embodiment of the digital / analog converter, it is integrated into an application-specific integrated circuit.

Keksinnön etuna on, että se tekee mahdolliseksi nopean ja suuren erottelukyvyn digitaali/analogia-muuntimen yksinkertaisella piirikytkennällä.An advantage of the invention is that it enables high-speed and high-resolution digital / analog converter by simple circuit connection.

Edelleen keksinnön etuna on, että sen mukainen muunnin soveltuu edullisesti integ-10 roitavaksi sovelluskohtaiseen integroituun piiriin (ASIC Application Specific Integrated Circuit) tai kenttäohjelmoitavaan porttimatriisipiiriin (FPGA Field Programmable Gate Array). Keksinnön toteuttamiseksi ASIC tai FPGA-piirissä kuvataan kytkentä edullisimmin HDL (Hardware Description Language) - tyyppisiä kuvauskieliä käyttämällä.A further advantage of the invention is that the converter according to the invention is preferably adapted to be integrated into an application specific integrated circuit (ASIC) or a field programmable gate array (FPGA). In order to carry out the invention, the ASIC or FPGA circuit preferably describes the connection using HDL (Hardware Description Language) type description languages.

15 Edelleen keksinnön ansiosta muunnoksessa vältytään S/D-muuntimelle tyypilliseltä näytetaajuuksia matalataajuisemman kohinan muodostumiselta ja tämän vaimenta-• miselta.Further, thanks to the invention, the conversion avoids the generation and attenuation of lower frequency noise typical of the S / D converter.

Seuraavassa keksintöä selostetaan yksityiskohtaisesti viittaamalla oheiseen piirustukseen, jossa ; 20 kuvio 1 esittää erään keksinnön mukaisen menetelmän vaiheita vuokaaviossa, kuvio 2 esittää erään tavan keksinnön mukaisen binäärisanan jakamiseksi muun-ninyksiköille, kuvio 3 esittää erään toisen tavan keksinnön mukaisen binäärisanan jakamiseksi muunninyksiköille, * 25 kuvio 4 esittää muunninyksiköiden välisen siirtymän vaikutusta, kuvio 5 esittää erään keksinnön mukaisen D/A-muuntimen yksinkertaistetun periaatteellisen piirikytkennän, r 4 105622 kuvio 6 esittää muunninyksiköiden summauspiirin erään toteutuksen, ja kuvio 7 esittää ohjelmoitavan logiikkapiirin erään logiikkakaavion.The invention will now be described in detail with reference to the accompanying drawing, in which; Fig. 1 shows the steps of one method of the invention in a flow chart, Fig. 2 shows a way of distributing a binary word of the invention to converting units, Fig. 3 shows another way of distributing a binary word of the invention to converting units, Fig. 6 illustrates an embodiment of the summing circuit of the D / A converter according to the invention, r 4 105622, and Fig. 7 shows a logic diagram of a programmable logic circuit.

Kuviossa 1 nähdään eräitä keksinnön mukaisia menetelmävaiheita vuokaaviossa. Aluksi jaetaan digitaalisesta binäärisanasta osa yhdelle muunninyksikölle 1, sitten 5 suoritetaan jaetulle osalle D/A-muunnos kyseisessä muunninyksikössä 2 ja analoginen muunnostulos summataan 3 ulostuloon. Seuraavaksi tutkitaan onko koko sana käsitelty 4. Ellei ole käsitelty siirrytään takaisin vaiheeseen 1, jossa tällä kertaa jaetaan seuraava osa seuraavalle muunninyksikölle, suoritetaan viimeksi jaetulle osalle D/A-muunnos tämän keltaisessa muunninyksikössä ja analoginen muunnostulos 10 summataan 3 ulostuloon, johon on jo summattu edellinen tulos. Jos sana on nyt täysin käsitelty 4, alipäästösuodatetaan 5 analoginen summasignaali.Figure 1 illustrates some process steps of the invention in a flowchart. Initially, a portion of the digital binary word is subdivided into one converter unit 1, then the split part is subjected to a D / A conversion in that converter unit 2 and the analog conversion result is summed to 3 outputs. Next, it is examined whether the entire word is processed 4. If not processed, it proceeds to step 1, which this time divides the next portion to the next converter unit, the last divided portion is D / A converted in its yellow converter unit and analog conversion result 10 summed to 3 outputs result. If the word is now fully processed 4, the low-pass filter 5 is the analog sum signal.

Kuviossa 2 nähdään eräs keksinnön mukainen binäärisanan jakaminen muunninyk-siköille. Nähtävä 16-bittinen binäärisana 6 jaetaan kahteen 8-bittiseen osaan 7, 8.Fig. 2 shows a division of a binary word according to the invention into converter units. The visible 16-bit binary word 6 is divided into two 8-bit parts 7, 8.

Kuviossa 3 nähdään eräs toinen keksinnön mukainen binäärisanan jakaminen 15 muunninyksiköille. Nähtävän 16-bittisen binäärisanan 9 kuusi ylintä bittiä jaetaan ensin 6-bittiseksi tavuksi 10, yhdeksän alinta bittiä jaetaan 9-bittiseksi tavuksi ja seitsemästä keskimmäisestä bitistä muodostetaan edellisiin päistään limittyvä 7-bittinen tavu.Figure 3 shows another division of a binary word according to the invention into converter units. The top six bits of the visible 16-bit binary word 9 are first divided into 6-bit bytes 10, the nine lowest bits are divided into 9-bit bytes, and the seven middle bits are formed into a 7-bit byte overlapping the previous ends.

Kuviossa 4 nähdään eräät keksinnön mukaiset digitaalisen binäärisanan ja antojän-20 nitteen väliset periaatteelliset riippuvuudet. Kuviossa 4a nähdään kuvion 2 mukaisella tavalla yksittäisille D/A-muunninyksikölle jaetun binäärisanan muuntaminen analogiseksi jännitteeksi, kun summausvastusten arvot eivät ole ideaaliset. Verran-naiskäyrän puolessa välissä nähdään siirtymä binäärisanan ylemmän tavun ensimmäisen bitin muuttuessa nollasta yhdeksi. Kuviossa 4b nähdään kuvion 3 mukaisella 25 tavalla yksittäisille D/A-muunninyksiköille jaetun binäärisanan muuntaminen analogiseksi jännitteeksi, kun summausvastusten arvot eivät ole ideaaliset. Verrannais-käyrässä ei havaita epäjatkoksia, sillä keskimmäisten bittien D/A-muunninyksikön vaikutus limittyy sekä alemman tavun että ylemmän tavun alueelle.Figure 4 illustrates some principal dependencies between the digital binary word and the output voltage according to the invention. Fig. 4a shows the conversion of a binary word distributed to a single D / A converter unit into analog voltage, as in Fig. 2, when the values of the summing resistors are not ideal. Halfway between the female equalizer curve, the first bit of the upper byte of the binary word changes from zero to one. Figure 4b illustrates the conversion of a binary word distributed to individual D / A converter units to analog voltage in the manner of Figure 3, when the values of the summing resistors are not ideal. There is no discontinuity in the proportional curve, since the effect of the middle bit D / A converter unit overlaps both the lower byte and the upper byte.

Kuviossa 5 nähdään eräs keksinnön mukainen ohjelmoitavaan porttipiiriin perustuva 30 D/A-muuntimen piirikytkentä. Digitaalinen binääritulo 13 johtaa ohjelmoidulle piirille 15 dataottosignaaleiksi 16-bittiä DIN0-15. Erillinen värähtelijäpiiri 14 syöttää tarvittavan kellotaajuuden ohjelmoidun piirin 15 ottoon 15 XCLK. Piiriin 15 5 105622 ohjelmoitu logiikka jakaa dataottosignaalit kuvion 3 mukaisella tavalla samaan piiriin 15 ohjelmoiduille pulssileveysmodulaattoreille, joiden tulossignaalit johtuvat ulos annoista LOOUT, MD OUT ja HIOUT summauspiirin 16 summausvas-tuksille A, B, C ja edelleen kytkennän antoon 17.Figure 5 shows a circuitry of a D / A converter 30 based on a programmable gate circuit according to the invention. The digital binary input 13 outputs the programmed circuit 15 into 16-bit DIN0-15 data input signals. The separate oscillator circuit 14 supplies the required clock frequency to the input 15 of the programmed circuit 15 XCLK. The logic programmed in the circuit 15 5105622 distributes the data input signals as in Fig. 3 to the pulse width modulators programmed in the same circuit 15 whose output signals are output from the outputs LOOUT, MD OUT and HIOUT to the summing resistors A, B, C

5 Kuviossa 6 nähdään muunninyksiköiden summauspiirin 16 eräs toteutus, jossa yksikön kokonaisvaikutus on mitoitettu hieman vaimentavaksi. Eniten vaikuttavan las-kuriannon HI OUT summausvastus RH on tässä vastusarvoltaan 1,62 kQ ja takai-sinkytkentävastuksen RF vastusarvon on 1 kQ. Toisten laskuriantojen MI OUT ja LO OUT vastusarvot RM ja RL ovat vastaavasti tässä 12,96 kQ ja 207,4 kQ. Jäl-10 kimmäisten laskureiden summavastukset RM ja RL mitoitetaan laskureiden eniten merkitsevien bittien painokertointen mukaisesti. Koska kuvion 3 mukaisesti ylimmässä laskurissa on kolme ylempää bittiä kuin keskimmäisessä laskurissa, on sum-mavastus RM vastukseltaan kahdeksan kertainen verrattuna summavastukseen RH ja edelleen ylimmässä laskurissa on seitsemän ylempää bittiä kuin alimmaisessa 15 laskurissa, on summavastus RL vastukseltaan 128 kertainen verrattuna summavastukseen RH. Takaisinkytkentävastus RF mitoitetaan summausvastusten RH, RM, RL rinnankytkennän vastusarvoon verraten siten, että saadaan haluttu vahvistus rin-nankytkennän vastusta suuremmalla RF vastuksella tai vaimennus pienemmällä RF vastuksella. Summauspiiriin kuuluu, tässä myös operaatiovahvistin 18, jonka nega-20 tiiviseen ottoon kytketään summausvastusten RH, RM, RL rinnankytkentä ja positiiviseen ottoon kytketään maapotentiaali. Operaatiovahvistimen anto muodostaa summasignaalin SUM_OUT ollen kytkettynä takaisinkytkentävastuksella RF summausvastusten RH, RM, RL rinnänkytkentään.Fig. 6 shows an embodiment of the converter unit summing circuit 16, in which the overall effect of the unit is slightly dampened. Here, the summing resistance RH of the most effective calculator HI OUT is 1.62 kQ and the RF resistance of the feedback resistor is 1 kQ. The resistance values RM and RL of the other counter outputs MI OUT and LO OUT are 12.96 kQ and 207.4 kQ, respectively. The sum resistors RM and RL of the last 10 counters are dimensioned according to the weight coefficients of the most significant bits of the counters. Since, according to Fig. 3, the top counter has three upper bits than the middle counter, the sum resistor RM has eight times the sum resistor RH and still the top counter has seven upper bits than the bottom 15 counter, the sum resistor RL has 128 times the sum resistor RH. The feedback resistor RF is dimensioned relative to the parallel resistor value of the summing resistors RH, RM, RL so as to obtain the desired gain with a higher RF resistor or attenuation with a smaller RF resistor. The summing circuit includes, here, an operational amplifier 18, whose negative input is coupled to a parallel connection of the summing resistors RH, RM, RL and the positive potential is coupled to ground potential. The output of the operation amplifier generates a sum signal SUM_OUT being connected by a feedback resistor RF to the parallel circuit of the summing resistors RH, RM, RL.

I Kuviossa 7 nähdään ohjelmoitavan logiikkapiirin eräs logiikkakaavio, joka kuvataan 25 yleisesti. Logiikkakaavion mukaiseen kytkentään kuuluu kolme laskuria, jotka ovat . tarkkuudeltaan 6, 7 ja 9-bittiset. Laskurit ovat limitetyt siten, että ne muodostavat yhdessä 16-bittisen laskurin t.s. laskurien tulovektori on 16-bittiä leveä. Tulovektori voi olla lähtöisin vapaavalintaisesta lähteestä, johon ei tässä kiinnitetä huomiota.Fig. 7 shows a logic diagram of a programmable logic circuit, generally described. The connection according to the logic diagram includes three counters which are. 6, 7 and 9 bit resolution. The counters are interleaved so that together they form a 16-bit counter, i.e. the counter input vector is 16 bits wide. The input vector may come from an optional source that is overlooked here.

Kuvion yläosassa nähdään 9-bittinen peruslaskuri 19A ja ohjauslogiikka 19B, johon 30 kuuluu tilakone ja laskurimaskigeneraattori. Peruslaskurilla 19A määritetään PWM-jakson alkamis- ja loppumishetki sekä PWM-laskureiden lataus- ja askellusajoitus ' yhdessä ohjauslogiikan 19B kanssa. Reunalla nähdään puskuripiiri 19C, johon ladataan PWM-jaksoon synkronoituna 16-bittinen tulovektori. Tämä tulovektori, joka vaihdetaan edullisimmin joka PWM-jaksoa kohti, määrittää muuntimen varsinaisen 35 lähdön analogiatason. Ohjauslogiikalle 19B johdetaan ajoitus peruslaskurilta 19A.The top of the figure shows a 9-bit basic counter 19A and control logic 19B, which includes a state machine and a counter mask generator. The base counter 19A determines the start and end time of the PWM period and the load and step timing of the PWM counters, together with the control logic 19B. At the edge is seen a buffer circuit 19C, which is loaded with a 16-bit input vector synchronized with the PWM sequence. This input vector, which is most preferably changed for each PWM period, defines the actual level of the 35 outputs of the converter. The timing from the basic counter 19A is derived for the control logic 19B.

e 105622e 105622

Ohjauslogiikalla 19B annetaan Ready-lähtösignaali tulovektorin syöttävälle ulkopuoliselle laitteelle, kun edellinen tulovektori on otettu käsittelyyn. Ready-lähtösignaalilla annetaan lupa seuraavan tulovektorin syöttämiseen muuntimelle.The control logic 19B provides a Ready output signal to the external device that supplies the input vector after the previous input vector has been processed. The ready output signal permits the next input vector to be supplied to the converter.

16-bittinen tulovektori käsitellään binäärilinjoittain multipleksereillä 19D ja 19E 5 sekä summaimilla 19F ja 19G siten, että saadaan laskureiden 19Hi 19J ja 19K yhteensä 22-bittinen sana. Laskureiden bittileveydet ovat vastaavasti 6, 7 ja 9-bittiä. Laskurit 19H, 19J ja 19K ladataan multipleksereiden ja summainten läpi. Lataaminen suoritetaan edullisimmin vuorotellen logiikan säästämiseksi.The 16-bit input vector is processed by the binary lines by the multiplexers 19D and 19E 5 and by the adder 19F and 19G so as to obtain a total of 22 bits of the counters 19Hi 19J and 19K. The bit widths of the counters are 6, 7 and 9 bits, respectively. Counters 19H, 19J and 19K are loaded through multiplexers and adder. Charging is preferably performed alternately to save logic.

Laskurit 19H, 19J ja 19K ovat tyypiltään alassuuntaan laskevia siten, että alkuarvon 10 latauksen jälkeen lasketaan alas nollaan ja jäädään odottamaan uutta latausta. Alkuarvon latauksen hetkellä laskurin yksibittinen pulssinleveysanto asetetaan ylemmälle jännitetasolle ja laskurin arvon saavutettua nollan asetetaan pulssinleveysanto alemmalle jännitetasolle. Tämän lisäksi laskureilla on logiikka, joka lataa laskuria arvolla, joka vastaa 16-bittisen tulovektorin 50% tasoa. Tämä taso on heksadesimaar 15 leina 7FFF. Näin muuntimen anto pidetään 50% tasolla, kun tulovektoria ei ole. Eri laskurit laskevat kellomaskiensa sallimilla eri nopeuksilla.The counters 19H, 19J and 19K are of a downward type such that, after the initial value 10 has been charged, it is lowered to zero and awaiting a new charge. At the time of initial load, the single-bit pulse width output of the counter is set to the upper voltage level, and when the counter value reaches zero, the pulse width output is set to the lower voltage level. Additionally, the counters have a logic that loads the counter at a value corresponding to 50% of the 16-bit input vector. This level is a hexadecimal 15 loin 7FFF. This keeps the converter output at 50% when there is no input vector. Different counters count at different speeds allowed by their watch masks.

Muuntimen toiminta ajoitetaan siten, että painoarvoltaan vähiten merkitsevä 9-bittinen laskuri 19K toimii pääkello XCLK:n taajuudella 16.38 MFIz. Keskialueen 7-bittinen laskuri 19J toimii pääkellon taajuuden neljänneksellä, sillä tässä laskuris-20 sa on kaksi bittiä vähemmän, kuin leveimmässä laskurissa. Painoarvoltaan eniten -merkitsevä 6-bittinen laskuri 19H toimii pääkellon taajuuden kahdeksanneksella, sillä tässä laskurissa on kolme bittiä vähemmän, kuin leveimmässä laskurissa. Siten ; laskureiden laskentajakso, t.s. täyden alkuarvon vähentäminen nollaan, on yhtä pit kä. Tässä laskentajaksoksi muodostuu pääkellon XCLK 512 kellojaksoa, joka on 25 31,25 ps pitkä ja vastaa toimintataajuutta 32 kHz.The operation of the converter is timed so that the least significant 9-bit counter 19K operates on the master clock XCLK at 16.38 MFIz. The mid-range 7-bit counter 19J operates at a quarter of the master clock frequency, since this counter-20 has two bits less than the widest counter. The most significant 6-bit counter 19H operates on the eighth of the master clock frequency, since this counter has three bits less than the widest counter. Thus; counting period of counters, i.e. subtracting the full initial value to zero is equal in length. Here, the counting cycle is formed by the clock clock of the master clock XCLK 512, which is 25 by 31.25 ps long and corresponds to an operating frequency of 32 kHz.

Aritmetiikkalohkojen, t.s. multiplekserien 19D ja 19E sekä summainten 19F ja 19G, käytön ollessa vuorottelevaa ovat myös laskurien 19H, 19J ja 19K lataukset vuoro-teltuja tapahtuen edullisimmin kahden pääkellojakson välein. Tästä johtuen laskurien 19H, 19J ja 19K laskenta on osittain ajallisesti lomittuvaa. Laskurien 19H, 19J ja 30 19K lataus ja laskenta toimitetaan kolmen maskisignaalin ajoittamana siten, että kukin signaali avaintaa vastaavan laskurin 19H, 19J tai 19K kellosignaalioton. Aritmetiikkalohkojen vuorottainen käyttö laskurien 19H, 19J ja 19K lataukseen toteutetaan ohjaamalla multipleksereitä 19D ja 19E ajoitussignaaleilla ohjauslogiikas-ta 19B. Merkitsevin laskuri 19H ladataan suoraan puskurista 19C.The arithmetic blocks, i.e. while the use of the multiplexers 19D and 19E and the adder 19F and 19G are alternating, the loads of the counters 19H, 19J and 19K are alternately charged, preferably at intervals of two main clock cycles. As a result, the counting of the counters 19H, 19J and 19K is partially interleaved in time. The charging and counting of the 19K, 19J, and 30K counters 19H, 19J, and 30 is provided with a timing of three mask signals, each signal keying the clock signal input of the corresponding counter 19H, 19J, or 19K. The alternate use of the arithmetic blocks to load the counters 19H, 19J and 19K is accomplished by controlling the multiplexers 19D and 19E with timing signals from the control logic 19B. The most significant counter 19H is loaded directly from buffer 19C.

7 1056227, 105622

Multipleksereillä 19D ja 19E muodostetaan kaksi binäärilinjoista koostuvaa komponenttia, jotka summaimilla 19F ja 19G summaamalla muodostavat edelleen osan laskureiden 19J ja 19K latausarvoista. Multiplekserillä 19E muodostetaan kahden laskurin latausarvojen päällekkäinen osa puolitettuna. Puolitus suoritetaan edulli-5 simmin kohdistamalla bittejä toimenpiteellä siirto-oikealle (shift right). Osittain päällekkäisistä laskureista ylemmän päällekkäiset bitit ladataan yhtä bittilinjaa normaalia alemmaksi ja asetetaan ylimmälle linjalle nolla. Multiplekserillä 19D muodostetaan osittain päällekkäisistä laskureista 19J ja 19K alempaan osa, joka koostuu toimenpiteellä siirto-oikealle muuten hukkaan menevästä bitistä ja täytenollista. 10 Tämä osa ja edellä aikaisemmin muodostettu osa summataan kahdessa peräkkäisessä summaimessa 19F ja 19G siten, että alempaan limittäiseen laskuriin 19K saadaan ylimmät bitit hukkaamatta tietoa. Loput bitit ladataan suoraan puskurista 19C lasku-reihin 19J ja 19K.The multiplexers 19D and 19E form two binary line components which, when summed by 19F and 19G, still form part of the load values of the counters 19J and 19K. The multiplexer 19E generates an overlapping portion of the charge values of the two counters in half. Biasing is preferably performed by smoothly shifting the bits by shift right. From overlapping counters, the overlapping bits of the upper one are loaded below one bit line and set to zero on the top line. The multiplexer 19D forms a part of the overlapping counters 19J and 19K, which consists of a bit to the right of the transfer right and an integer zero. This portion and the portion previously formed above are summed in two consecutive adders 19F and 19G such that the upper overlapping counter 19K provides the highest bits without loss of data. The remaining bits are loaded directly from buffer 19C to counters 19J and 19K.

Tarkastellaan esimerkkinä 16-bittisen digitaalisen audiosignaalin muuntamista ana-15 logiapiirejä varten. Audiosignaali on tässä näytteistetty 32 kHz näytteenottotaajuudella ja sen näytteet luetaan samalla taajuudella keksinnön mukaisen digitaa-li/analogia-muuntimen puskuriin 19C. Näytteiden bitit ladataan edellä kuvatulla tavalla laskureille 19H, 19J ja 19K, jotka laskevat nopeasti alkuarvoistaan nollaan ja täten pulssin leveys muodostuu pieneksi ja uusi näyte on käsiteltävissä pian. Lasku-20 rien 19H, 19J ja 19K pulssiannot summataan edullisimmin kuvion 6 mukaisella kytkennällä ja suodatetaan esimerkiksi kapasitiivisilla komponenteilla.Let us consider as an example the conversion of a 16-bit digital audio signal for ana-15 logic circuits. Here, the audio signal is sampled at a sampling frequency of 32 kHz and its samples are read at the same frequency into the buffer 19C of the digital / analog converter of the invention. The sample bits are loaded as described above into counters 19H, 19J and 19K, which quickly fall from their initial values to zero and thus the pulse width becomes small and a new sample can be processed soon. The pulse outputs of the counters 20H, 19J and 19K are preferably summed by the circuit of Figure 6 and filtered, for example, by capacitive components.

Keksinnön mukainen' D/A-muunnin aiheuttaa näytetaajuutta korkeammille taajuuksille näytetaajuuden harmonisia komponentteja, jotka täytyy usein suodattaa pois.The D / A converter according to the invention causes harmonic components of the sample frequency at frequencies higher than the sample frequency, which often have to be filtered out.

25 Keksintöä ei rajata pelkästään edellä esitettyjä sovellutusesimerkkejä koskevaksi, vaan monet muunnokset ovat mahdollisia pysyttäessä patenttivaatimusten määrittelemän keksinnöllisen ajatuksen piirissä.The invention is not limited to the above embodiments only, but many modifications are possible within the scope of the inventive idea as defined in the claims.

««

Claims (10)

1. Förfarande for utförande av digital/analog-omvandling av högupplösning, kän-netecknat av att den digitala binäringängen omvandlas uppdelad i flera skilda vikta-de delar, vilkas pulsutgangar summeras analogt.Method for performing high resolution digital / analogue conversion, characterized in that the digital binary input is converted into several different weighted parts, whose pulse outputs are summed analogously. 2. Förfarande enligt patentkrav 1, kännetecknat ay att den analoga summasigna-10 Ien lägpassfiltreras.2. A method according to claim 1, characterized in that the analog sum signal is low pass filtered. 3. Förfarande enligt patentkrav 1 eller 2, kännetecknat av att den fördelade om-vandlingen utförs med pulsbreddsmodulering.Method according to claim 1 or 2, characterized in that the distributed conversion is carried out with pulse width modulation. 4. Förfarande enligt patentkrav 1, kännetecknat av att viktomrädena för ätmins-tone tvä omvandlarenheter överlappas, binärinnehället i det överlappande omrädet 15 halveras och de halverade binärinnehällen adderas digitalt tili räknamas utgängsvär-den sä att hälften av det överlappande omrädet leds tili den första räknaren och hälften till den andra, och till slut summeras de analoga utgängskomponentema.4. A method according to claim 1, characterized in that the weight ranges for the eating-tone two transducer units are overlapped, the binary contents of the overlapping area 15 are halved and the halved binary contents are digitally added to the starting value of the counter and the half of the overlapping area is added. half to the other, and finally the analog output components are summed. 5. Digital/analog-omvandlare för utförande av omvandling av högupplösning, kännetecknad av att den innefattar tvä eller flera omvandlarenheter för partiell om- 20 vandling av binäringängen och en analog summeringskoppling för viktad summering av de olika omvandlarenhetema.Digital / analog converter for performing high-resolution conversion, characterized in that it comprises two or more converter units for partial conversion of the binary input and an analog summing coupling for weighted summing of the various converter units. 6. Digital/analog-omvandlare enligt patentkrav 5, kännetecknad av att inom det mera betydande läsomrädet har omvandlarenheten en relativt mindre ordbredd än inom det mindre betydande läsomrädet. 4Digital / analogue converter according to claim 5, characterized in that within the more significant reading area, the converter unit has a relatively smaller word width than within the less significant reading area. 4 7. Digital/analog-omvandlare enligt patentkrav 5 eller 6, kännetecknad av att den dessutom innefattar ett lägpassfilter för den analoga summasignalen.Digital / analog converter according to claim 5 or 6, characterized in that it further comprises a low-pass filter for the analog sum signal. 8. Digital/analog-omvandlare enligt patentkrav 5, 6 eller 7, kännetecknad av att omvandlarenhetema bestär av pulsbreddsmoduleringsomvandlare. 105622Digital / analog converter according to claim 5, 6 or 7, characterized in that the converter units consist of pulse width modulation converters. 105622 9. Digital/analog-omvandlare enligt patentkrav 5, 6, 7 eller 8, kännetecknad av att viktomrädena för ätminstone tvä omvandlarenheter överlappar varandra, binär-innehallet i det överlappande omradet har halverats och de halverade binärinnehäl-len summeras digitalt tili räknamas utgängsvärden sä att hälften av det överlappande 5 omradet letts tili den fiörsta räknaren och hälften tili den andra, samt slutligen inne-fattar den summeringskoppling av de analoga utgängskomponentema.Digital / analogue converter according to claims 5, 6, 7 or 8, characterized in that the weight ranges of at least two converter units overlap, the binary content in the overlapping area has been halved and the halved binary contents are digitally summed to the starting values of the calculator. half of the overlapping area is assigned to the first counter and half to the second, and finally it includes summing coupling of the analog output components. 10. Digital/analog-omvandlare enligt nägot av de foregäende patentkraven 5-9, kännetecknad av att den integreras i en tillämpningsrelaterad integrerad krets. 9 «Digital / analog converter according to any of the preceding claims 5-9, characterized in that it is integrated into an application-related integrated circuit. 9 «