ES2925375T3

ES2925375T3 - Método para configurar tiempo de equilibrado, chips y sistema de comunicación

Info

Publication number: ES2925375T3
Application number: ES19806439T
Authority: ES
Inventors: Yongyao Li; Jiang Zhu; Fei Luo; Jiankang Li; Yulong Ma
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2018-05-23
Filing date: 2019-01-07
Publication date: 2022-10-17
Anticipated expiration: 2039-01-07
Also published as: WO2019223333A1; US20220292035A1; US11347669B2; CN108920173B; US20210073154A1; EP4116836A1; EP3779711A1; CN108920173A; US11921660B2; EP3779711B1; EP3779711A4

Abstract

Esta aplicación proporciona un método de configuración del tiempo de ecualización, aplicado a un sistema de procesador en el que se utiliza un bus PCIe o CCIX. El método incluye: primero determinar un tipo de PHY de trabajo de un chip maestro y un tipo de PHY de trabajo de un chip esclavo; y luego determinando un tiempo de ecualización del chip esclavo en una cuarta fase de ecualización basada en el tipo PHY de trabajo del chip maestro, y determinando un tiempo de ecualización del chip maestro en una tercera fase de ecualización basada en el tipo PHY de trabajo de el chip esclavo. Esta solución puede ayudar a reducir una cantidad de fallas en la negociación de enlaces que resultan de la insuficiencia del tiempo de ecualización. Esta solicitud proporciona además un aparato y un sistema de comunicaciones que realizan el método, y un chip mencionado cuando se realiza el método. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN

Método para configurar tiempo de equilibrado, chips y sistema de comunicación

SECTOR TÉCNICO

La presente invención se refiere al sector de las tecnologías de los chips y, en concreto, a un método de configuración del tiempo de ecualización, a un chip y a un sistema de comunicaciones.

ANTECEDENTES

Según una disposición en el estándar de bus de interconexión de componentes periféricos exprés (PCIe, Peripheral Component Interconnect Express) o el estándar de bus de interconexión coherente de caché para aceleradores (CCIX, Cache Coherent Interconnection for Accelerators), después de que se enciende un sistema, primero se negocia el enlace y, solo entonces se establece un enlace de alta velocidad para la recepción y el envío de datos de servicio. La figura 1 muestra un sistema de procesador al que se aplica un bus de PCIe. Se utiliza como ejemplo un enlace entre un chip principal y un chip secundario. Después de encender el sistema, el chip principal y el chip secundario primero realizan la negociación del enlace y, una vez completada la negociación, establecen un enlace de alta velocidad para el intercambio de datos de servicio.

Cabe señalar que la negociación del enlace incluye la ecualización del enlace (denominada “ecualización” para abreviar), la ecualización del enlace se implementa mediante la utilización de un circuito de ecualización y la finalidad de la ecualización del enlace es compensar la degradación, de una señal transmitida en un enlace, causada por una pérdida del enlace. La figura 4 muestra cuatro fases de ecualización. Actualmente, se estipula un tiempo de ecualización fijo para cada fase de la ecualización. Por ejemplo, en una tercera fase (fase 2), el tiempo de ecualización de un chip secundario es de 24 ms, y el tiempo de ecualización de un chip principal es de 32 ms. Si el chip principal (o el chip secundario) no completa una operación de ecualización correspondiente dentro del tiempo de ecualización estipulado, el chip principal (o el chip secundario) sale de la ecualización, lo que provoca un fallo en la negociación del enlace entre el chip principal y el chip secundario.

El documento “PCI Express Base Specification” Revision 4.0, Version 1.0; PERIPHERAL COMPONENT INTERCONNECT SPECIAL INTEREST GROUP, 3855 SW 153RD DRIVE BEAVERTON, 97003 - Oregón, EE. UU., 27 de septiembre de 2017 (27-09-2017), XP040697751, describe la arquitectura de PCI Exprés, los atributos de interconexión, la gestión de estructura y la interfaz de programación, necesarios para diseñar y construir sistemas y periféricos que cumplan con la especificación de PCI Exprés.

COMPENDIO

Esta solicitud da a conocer un método de configuración del tiempo de ecualización utilizado para configurar de manera flexible un tiempo de ecualización, con el fin de reducir, en cierta medida, la cantidad de fallos en la negociación del enlace que resultan de una insuficiencia de tiempo de ecualización. Esta solicitud da a conocer, además, un aparato y un sistema de comunicaciones que realizan el método, y un chip utilizado cuando se realiza el método.

Según un primer aspecto, esta solicitud da a conocer un método de configuración del tiempo de ecualización. El método incluye las siguientes etapas:

obtener un número de puerto de un chip principal y una identidad de un chip secundario, y determinar, realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario, donde el tipo de canal determinado es de largo alcance, LR, (Long Reach) o de corto alcance, SR (Short Reach);

obtener un tipo de capa física (PHY, PHYsical Layer) soportado por el chip principal y un tipo de PHY soportado por el chip secundario, y determinar si, tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario, incluyen el tipo de canal determinado, donde cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: largo alcance (LR, Long Reach) y corto alcance (SR, Short Reach), LR, o SR;

cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, determinar los tipos de PHY de trabajo del chip principal y el chip secundario, donde, los tipos de PHY de trabajo tanto del chip principal como del chip secundario son los mismos que el tipo de canal determinado; y

configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización, basándose en el tipo de PHY de trabajo del chip principal.

En esta realización, en primer lugar, se determina el tipo de canal situado entre el puerto específico del chip principal y el chip secundario. A continuación, se determina si, tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado. Además, cuando, tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, se determinan los tipos de PHY de trabajo del chip principal y del chip secundario. Los tipos de PHY de trabajo tanto del chip principal como del chip secundario son los mismos que el tipo de canal determinado. Finalmente, basándose en el tipo de PHY de trabajo del chip principal, se configura el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización y, basándose en el tipo de PHY de trabajo del chip secundario, se configura el tiempo de ecualización del chip principal en la tercera fase de la ecualización. En otras palabras, en esta solicitud, el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización se configura basándose en el tipo de PHY de trabajo del chip principal, y el tiempo de ecualización del chip principal en la tercera fase de la ecualización se configura basándose en el tipo de PHY de trabajo del chip secundario. Debido a que se determina el tipo de PHY de trabajo del chip principal, el tiempo de ecualización del chip secundario en la cuarta fase se configura como un valor relativamente suficiente. De esta manera, el chip secundario puede completar sin problemas una operación en la fase, sin salir de la operación debido a un tiempo insuficiente. De manera similar, debido a que se determina el tipo de PHY de trabajo del chip secundario, el tiempo de ecualización del chip principal en la tercera fase también se configura como un valor relativamente suficiente. De esta manera, el chip principal tampoco sale de una operación en la tercera fase debido a un tiempo insuficiente. Se sabe que en cada fase de la ecualización, si una operación de ecualización de un chip no puede ser completada dentro de un tiempo de ecualización, el chip sale de la ecualización, dando como resultado un fallo en la negociación de enlace entre el chip y un chip par. Por lo tanto, el método dado a conocer en esta solicitud puede reducir, en cierta medida, el riesgo de fallo en la negociación de un enlace.

Cabe señalar que, cuando el chip es un chip principal, el chip par es un chip secundario, y cuando el chip es un chip secundario, el chip par es un chip principal.

Opcionalmente, el chip principal y el chip secundario se conectan entre sí a través de un bus de PCIe o un bus de CCIX. Se puede obtener que el método de configuración del tiempo de ecualización dado a conocer en esta realización se aplica a un sistema de procesador en el que se utiliza el bus de PCIe o el bus de CCIX.

Opcionalmente, en el sistema de procesador al que se aplica el bus de PCIe, el chip principal es un complejo raíz (RC, Root Complex) o un chip de conmutación, y el chip secundario es un dispositivo de punto final (Endpoint) independiente del chip principal. Se debe obtener que el chip de conmutación puede ser un chip principal en algunos casos, y puede ser un chip secundario en otros casos.

Opcionalmente, la tabla de tipos de canales incluye el número de puerto del chip principal, la identidad del chip secundario y los tipos de canales. Cabe señalar que el tipo de canal situado entre el puerto del chip principal y el chip secundario puede ser determinado de manera única basándose en el número de puerto del chip principal y en la identidad del chip secundario.

Opcionalmente, el tipo de canal se determina basándose en una pérdida del canal, y una pérdida de canal correspondiente a LR es mayor que una pérdida de canal correspondiente a SR.

Opcionalmente, un tipo de PHY soportado por un chip se determina basándose en una pérdida de canal que el chip puede controlar. Específicamente, una pérdida de canal que un chip que soporta un tipo de PHY de LR puede controlar es mayor que una pérdida de canal que un chip que soporta un tipo de PHY de SR puede controlar.

Con referencia al primer aspecto, en una primera implementación posible, la “configuración de un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario” se implementa de la siguiente manera: Primero, un circuito de ecualización del chip secundario es configurado basándose en el tipo de PHY de trabajo del chip secundario; a continuación, se determina un tiempo de ecualización requerido por el chip secundario en la tercera fase basándose en el circuito de ecualización; y finalmente, el tiempo de ecualización del chip principal en la tercera fase se configura basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase.

En esta realización, se puede configurar un circuito de ecualización relativamente adecuado para el chip secundario basándose en el tipo de PHY de trabajo del chip secundario. El circuito de ecualización del chip secundario puede equilibrar el efecto de ecualización y la eficiencia. Basándose en el circuito de ecualización del chip secundario, el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización puede ser estimado con relativa precisión. Además, basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización, el tiempo de ecualización del chip principal en la tercera fase de la ecualización puede ser configurado con relativa precisión. En resumen, según esta realización, el tiempo de ecualización del chip principal en la tercera fase de la ecualización puede ser configurado con relativa precisión.

Opcionalmente, para “configurar un circuito de ecualización del chip secundario”, el circuito de ecualización del chip secundario se configura de manera que se encienda o se apague. En otras palabras, un circuito de ecualización general está preconfigurado dentro del chip secundario. El circuito de ecualización incluye al menos dos ecualizadores. Los al menos dos ecualizadores pueden ser iguales o pueden ser diferentes. Se puede configurar un circuito de ecualización de trabajo real del chip secundario activando todos o algunos de los ecualizadores, o desactivando todos o algunos de los ecualizadores. Se obtiene fácilmente que el “circuito de ecualización del chip secundario” en esta realización es el circuito de ecualización de trabajo real del chip secundario. El circuito de ecualización del chip secundario puede ser configurado de manera fácil y eficiente utilizando esta solución.

Con referencia al primer aspecto o a la primera implementación posible del primer aspecto, en una segunda implementación posible, la “configuración de un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal” se implementa de la siguiente manera: Primero, se configura un circuito de ecualización del chip principal basándose en el tipo de PHY de trabajo del chip principal; a continuación, se determina un tiempo de ecualización requerido por el chip principal en la cuarta fase basándose en el circuito de ecualización; y, finalmente, el tiempo de ecualización del chip secundario en la cuarta fase se configura basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase.

En esta realización, se puede configurar un circuito de ecualización relativamente adecuado para el chip principal basándose en el tipo de PHY de trabajo del chip principal. El circuito de ecualización del chip principal puede equilibrar el efecto de ecualización y la eficiencia. Basándose en el circuito de ecualización del chip principal, el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización se puede estimar con relativa precisión. Además, basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización, el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización puede ser configurado con relativa precisión. En resumen, según esta realización, el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización puede ser configurado con relativa precisión.

Opcionalmente, para “configurar un circuito de ecualización del chip principal”, el circuito de ecualización del chip principal es configurado de manera que se encienda o se apague. Cabe señalar que un circuito de ecualización general está preconfigurado dentro del chip principal. El circuito de ecualización incluye al menos dos ecualizadores. Los al menos dos ecualizadores pueden ser iguales o pueden ser diferentes. Se puede configurar un circuito de ecualización de trabajo real del chip principal encendiendo todos o algunos de los ecualizadores o apagando todos o algunos de los ecualizadores. Se obtiene fácilmente que el “circuito de ecualización del chip principal” en esta realización es el circuito de ecualización de trabajo real del chip principal. El circuito de ecualización del chip principal puede ser configurado de manera fácil y eficiente utilizando esta solución.

Con referencia al primer aspecto, la primera implementación posible del primer aspecto, o la segunda implementación posible del primer aspecto, en una tercera implementación posible, el tiempo de ecualización del chip principal en la tercera fase de la ecualización se configura como T1 cuando el tipo de PHY de trabajo del chip secundario es de SR; y el tiempo de ecualización del chip principal en la tercera fase de la ecualización se configura como T2 cuando el tipo de PHY de trabajo del chip secundario es de LR. Cabe señalar que un valor de T2 es mayor que un valor de T1.

En esta realización, el tiempo de ecualización del chip principal en la tercera fase de la ecualización es configurado de manera flexible basándose en el tipo de PHY de trabajo del chip secundario. Específicamente, si el tipo de PHY de trabajo del chip secundario es de SR, el tiempo de ecualización se configura como un valor menor, y si el tipo de PHY de trabajo del chip secundario es de LR, el tiempo de ecualización se configura como un valor mayor. Esto no solo reduce el riesgo de un fallo en la negociación del enlace, sino que también aumenta la flexibilidad de la configuración. Además, cuando el tipo de PHY de trabajo del chip secundario es de SR, el tiempo de ecualización puede ser configurado como un valor más pequeño, evitando, de este modo, el defecto de que un tiempo de negociación de enlace es excesivamente largo debido a que el tiempo de ecualización es demasiado largo.

Con referencia a cualquiera del primer aspecto, o de la primera a la tercera implementación posible del primer aspecto, en una cuarta implementación posible, si el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización se configura como T3 cuando el tipo de PHY de trabajo del chip principal es de SR, y el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización se configura como T4 cuando el tipo de PHY de trabajo del chip principal es de LR, el valor de T4 es mayor que el valor de T3.

En esta realización, si el tipo de PHY de trabajo del chip principal es de SR, el tiempo de ecualización se configura como un valor menor, y si el tipo de PHY de trabajo del chip principal es de LR, el tiempo de ecualización se configura como un valor mayor. Esto no solo reduce el riesgo de un fallo en la negociación del enlace, sino que también aumenta la flexibilidad de la configuración. Además, cuando el tipo de PHY de trabajo del chip principal es de SR, el tiempo de ecualización puede ser configurado como un valor más pequeño, evitando, de este modo, el defecto de que el tiempo de negociación del enlace es excesivamente largo debido a que el tiempo de ecualización es demasiado largo.

Con referencia a cualquiera del primer aspecto, o la tercera o cuarta implementación posible del primer aspecto, en una quinta implementación posible, cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización se configuran como valor predeterminado; o

cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de LR, se lee un tiempo de ecualización del chip secundario en la tercera fase, y el tiempo de ecualización se escribe en el chip principal, para utilizar el tiempo de ecualización como tiempo de ecualización del chip principal en la tercera fase de la ecualización; y se lee un tiempo de ecualización del chip principal en la cuarta fase, y el tiempo de ecualización se escribe en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización.

Con referencia a cualquiera del primer aspecto, o la tercera o cuarta implementación posible del primer aspecto, en una sexta implementación posible, cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, se lee un tiempo de ecualización dl chip secundario en la tercera fase, y se escribe el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y se lee un tiempo de ecualización del chip principal en la cuarta fase, y se escribe el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización; o

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de LR, tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización se configuran como un valor predeterminado.

Las dos realizaciones anteriores dan a conocer un método para configurar el tiempo de ecualización del chip principal en la tercera fase de la ecualización y el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en los tipos de PHY de trabajo del chip principal y el chip secundario. Los valores predeterminados los establece un experto en la materia basándose en un estándar o experiencia relacionados.

Con referencia a cualquiera del primer aspecto, o de la primera a la sexta implementaciones posibles del primer aspecto, en una séptima implementación posible, el tipo de PHY soportado por el chip principal está almacenado previamente en un registro del chip principal, y el tipo de PHY soportado por el chip secundario está almacenado previamente en un registro del chip secundario. Cuando se utiliza, el tipo de PHY soportado por el chip principal o el tipo de PHY soportado por el chip secundario puede ser leído directamente desde el registro del chip correspondiente, para ahorrar tiempo.

Según un segundo aspecto, esta solicitud da a conocer un aparato de configuración del tiempo de ecualización. El aparato está adaptado para realizar el método según cualquiera del primer aspecto o de las implementaciones del primer aspecto. El aparato incluye un transceptor y un gestor.

El transceptor está adaptado para recibir un número de puerto de un chip principal y una identidad de un chip secundario. En consecuencia, el gestor está adaptado para determinar, basándose en el número de puerto del chip principal y en la identidad del chip secundario, y realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. El tipo de canal determinado es de LR o de SR.

El transceptor está adaptado, además, para recibir tipos de PHY soportados por el chip principal y el chip secundario. Cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR. En consecuencia, el gestor está adaptado, además, para: determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado; y, cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Cabe señalar que, los tipos de PHY de trabajo tanto del chip principal como del chip secundario, son los mismos que el tipo de canal determinado.

Además, el gestor está adaptado para: configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal.

El método de configuración del tiempo de ecualización según cualquiera del primer aspecto o las posibles implementaciones del primer aspecto, puede ser implementado utilizando el aparato dado a conocer en esta realización. Se puede obtener que, cuando se utiliza el aparato dado a conocer en esta realización, el tiempo de ecualización del chip principal en la tercera fase de la ecualización puede ser suficiente y, en consecuencia, el chip principal no sale de una operación de ecualización en la tercera fase debido a un tiempo insuficiente; y el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización también resulta ser suficiente y, en consecuencia, el chip secundario no sale de una operación de ecualización en la cuarta fase debido a un tiempo insuficiente. Por lo tanto, el riesgo de que se produzca un fallo en la negociación del enlace debido a que un chip sale de una operación de ecualización debido a un tiempo de ecualización insuficiente puede ser reducido, en cierta medida, utilizando el aparato dado a conocer en esta realización.

Con referencia al segundo aspecto, en una primera implementación posible, el gestor está adaptado, específicamente, para configurar el tiempo de ecualización del chip principal en la tercera fase de la ecualización basándose en un tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización. El tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización lo determina el chip secundario basándose en un circuito de ecualización del chip secundario. El circuito de ecualización del chip secundario está configurado por el chip secundario basándose en el tipo de PHY de trabajo del chip secundario. El tiempo de ecualización del chip principal en la tercera fase de la ecualización puede ser configurado con relativa precisión utilizando el aparato dado a conocer en esta realización.

Opcionalmente, el circuito de ecualización del chip secundario está configurado por el chip secundario de manera que se encienda o se apague, basándose en el tipo de PHY de trabajo del chip secundario. Para conocer los efectos beneficiosos de esta solución, consulte los efectos beneficiosos correspondientes a una implementación relacionada del primer aspecto, y los detalles no se describen nuevamente en el presente documento.

Con referencia al segundo aspecto o a la primera implementación posible del segundo aspecto, en una segunda implementación posible, el gestor está adaptado, específicamente, para configurar el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en un tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización. El tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización lo determina el chip principal basándose en un circuito de ecualización del chip principal. El circuito de ecualización del chip principal está configurado por el chip principal basándose en el tipo de PHY de trabajo del chip principal. El tiempo de ecualización del chip secundario en la cuarta fase de la ecualización puede ser configurado con relativa precisión utilizando el aparato dado a conocer en esta realización.

Opcionalmente, el circuito de ecualización del chip principal está configurado por el chip principal de manera que se encienda o se apague, basándose en el tipo de PHY de trabajo del chip principal. Para conocer los efectos beneficiosos de esta solución, consulte los efectos beneficiosos correspondientes a una implementación relacionada del primer aspecto, y los detalles no se describen nuevamente en el presente documento.

Con referencia al segundo aspecto, en una tercera implementación posible, cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de SR, el gestor está adaptado, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización como valor predeterminado; o

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de LR, el gestor está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización y escribir el tiempo de ecualización en el chip principal, utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización.

Con referencia al segundo aspecto, en una cuarta implementación posible, cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de SR, el gestor está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización, y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización; o

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de LR, el gestor está adaptado, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como valor predeterminado.

Tal como se ha descrito anteriormente, los valores predeterminados en las dos realizaciones anteriores los establece un experto en la materia basándose en un estándar o experiencia relacionados.

Según un tercer aspecto, esta solicitud da a conocer otro aparato de configuración del tiempo de ecualización. El aparato está adaptado, asimismo, para realizar el método de configuración del tiempo de ecualización, según cualquiera del primer aspecto o de las implementaciones del primer aspecto. El aparato incluye una unidad de obtención, una unidad de determinación y una unidad de configuración.

La unidad de obtención está adaptada para obtener un número de puerto de un chip principal y una identidad de un chip secundario. En consecuencia, la unidad de determinación está adaptada para determinar, mediante la búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. El tipo de canal determinado es de largo alcance, LR, o de corto alcance, SR.

La unidad de obtención está adaptada, además, para obtener un tipo de capa física, PHY, soportado por el chip principal y un tipo de PHY soportado por el chip secundario. Cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR. En consecuencia, la unidad de determinación está adaptada, además, para determinar, basándose en el tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario, si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado.

Cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, la unidad de determinación está adaptada, además, para determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado.

La unidad de configuración está adaptada para: configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal.

El aparato dado a conocer en esta realización está adaptado para realizar el método según cualquiera del primer aspecto o de las posibles implementaciones del primer aspecto. Cuando se utiliza el aparato dado a conocer en esta realización, el tiempo de ecualización del chip principal en la tercera fase de la ecualización resulta ser suficiente, es decir, el chip principal no sale de una operación de ecualización en la tercera fase debido a un tiempo insuficiente; y el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización también resulta ser suficiente, es decir, el chip secundario no sale de una operación de ecualización en la cuarta fase debido a un tiempo insuficiente. Por lo tanto, el riesgo de que se produzca un fallo en la negociación del enlace debido a que un chip sale de una operación de ecualización debido a un tiempo de ecualización insuficiente puede ser reducido, en cierta medida, utilizando el aparato dado a conocer en esta realización.

Con referencia al tercer aspecto, en una primera implementación posible, la unidad de configuración está adaptada, específicamente, para configurar el tiempo de ecualización del chip principal en la tercera fase de la ecualización basándose en un tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización. El tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización lo determina el chip secundario basándose en un circuito de ecualización del chip secundario. El circuito de ecualización del chip secundario está configurado por el chip secundario basándose en el tipo de PHY de trabajo del chip secundario. El tiempo de ecualización del chip principal en la tercera fase de la ecualización puede ser configurado con relativa precisión utilizando el aparato dado a conocer en esta realización.

Opcionalmente, el circuito de ecualización del chip secundario está configurado por el chip secundario de manera que se encienda o se apague, basándose en el tipo de PHY de trabajo del chip secundario.

Con referencia al tercer aspecto o a la primera implementación posible del tercer aspecto, en una segunda implementación posible, la unidad de configuración está adaptada, específicamente, para configurar el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en un tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización. El tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización lo determina el chip principal basándose en un circuito de ecualización del chip principal. El circuito de ecualización del chip principal está configurado por el chip principal basándose en el tipo de PHY de trabajo del chip principal. El tiempo de ecualización del chip secundario en la cuarta fase de la ecualización puede ser configurado con relativa precisión utilizando el aparato dado a conocer en esta realización.

Opcionalmente, el circuito de ecualización del chip principal está configurado por el chip principal de manera que se encienda o se apague, basándose en el tipo de PHY de trabajo del chip principal.

Con referencia al tercer aspecto, en una tercera implementación posible, cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de SR, la unidad de configuración está adaptada, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como valor predeterminado; o

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de LR, la unidad de configuración está adaptada, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización.

Con referencia al tercer aspecto, en una cuarta implementación posible, cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de SR, la unidad de configuración está adaptada, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización, y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización; o

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de LR, la unidad de configuración está adaptada, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como valor predeterminado.

Según un cuarto aspecto, esta solicitud da a conocer otro aparato de configuración del tiempo de ecualización. El aparato también está adaptado para realizar el método de configuración del tiempo de ecualización según cualquiera del primer aspecto o de las implementaciones del primer aspecto. El aparato incluye una unidad central de procesamiento (CPU, Central Processing Unit) y una memoria. La CPU está adaptada para ejecutar código almacenado en la memoria y realizar una función del aparato, según esta realización.

La memoria está adaptada para almacenar una tabla de tipos de canales. En consecuencia, la CPU está adaptada para: obtener un número de puerto de un chip principal y una identidad de un chip secundario y, a continuación, determinar, basándose en el número de puerto del chip principal y en la identidad del chip secundario, y realizando una búsqueda en la tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. El tipo de canal determinado es de LR o de SR.

La CPU está adaptada, además, para: obtener un tipo de PHY soportado por el chip principal y un tipo de PHY soportado por el chip secundario; y cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado. Cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR.

Después de determinar el tipo de PHY de trabajo del chip principal y el tipo de PHY de trabajo del chip secundario, la CPU está adaptada, además, para: configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal, y configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario. De manera similar al aparato según las implementaciones anteriores, el riesgo de un fallo de negociación de enlace que se produce debido a que un sistema sale de una operación de ecualización debido a un tiempo de ecualización insuficiente puede ser reducido, en cierta medida, utilizando el aparato según esta realización.

Según un quinto aspecto, esta solicitud da a conocer un chip. El chip puede ser el chip principal o el chip secundario mencionado en cualquiera del primer aspecto o de las implementaciones del primer aspecto, cualquiera del segundo aspecto o de las implementaciones del segundo aspecto, o cualquiera del tercer aspecto o de las implementaciones del tercer aspecto. El chip incluye un primer registro, un transceptor, un segundo registro y un gestor.

El primer registro está adaptado para almacenar un tipo de capa física, PHY, soportado por el chip. El tipo de PHY soportado por el chip es uno de los tres siguientes: largo alcance, LR, y corto alcance, SR, LR o SR.

El transceptor está adaptado para enviar el tipo de PHY soportado por el chip y recibir un tipo de PHY de trabajo del chip. El tipo de PHY de trabajo del chip se determina basándose en un tipo de canal entre el chip y otro chip. Tanto el tipo de PHY soportado por el chip como el tipo de PHY soportado por el otro chip incluyen el tipo de canal determinado. El tipo de canal determinado es de LR o de SR. El tipo de PHY de trabajo es el mismo que el tipo de canal determinado.

El segundo registro está adaptado para almacenar el tipo de PHY de trabajo del chip.

El gestor está adaptado para: configurar un circuito de ecualización del chip basándose en el tipo de PHY de trabajo del chip, y determinar un tiempo de ecualización del chip basándose en el circuito de ecualización del chip.

El método según cualquiera del primer aspecto o de las posibles implementaciones del primer aspecto puede ser implementado aplicando el chip según esta realización, reduciendo, de este modo, el riesgo de un fallo de negociación de enlace que se produce debido a que un sistema sale de una operación de ecualización debido a un tiempo de ecualización insuficiente.

Con referencia al quinto aspecto, en una primera implementación posible, el segundo registro está adaptado, además, para almacenar el tiempo de ecualización del chip.

Según un sexto aspecto, esta solicitud da a conocer, además, un sistema de comunicaciones. El sistema de comunicaciones incluye el software del sistema, un chip principal y un chip secundario. El chip principal y el chip secundario están conectados entre sí a través de un bus de PCIe o un bus de CCIX.

El software del sistema está adaptado para: obtener un número de puerto del chip principal y una identidad del chip secundario, y determinar, realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. El tipo de canal determinado es de largo alcance, LR, o de corto alcance, SR.

El software del sistema está adaptado, además, para: obtener un tipo de PHY de capa física soportado por el chip principal y un tipo de PHY soportado por el chip secundario, y determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado. Cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR.

Cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, el software del sistema está adaptado, además, para determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado.

Después de determinar los tipos de PHY de trabajo del chip principal y el chip secundario, el software del sistema está adaptado, además, para: configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal.

Cuando se utiliza el sistema de comunicaciones dado a conocer en esta realización, el tiempo de ecualización del chip principal en la tercera fase de la ecualización puede ser suficiente y, en consecuencia, el chip principal no sale de una operación de ecualización en la tercera fase debido a un tiempo insuficiente; y el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización también resulta ser suficiente y, en consecuencia, el chip secundario no sale de una operación de ecualización en la cuarta fase debido a un tiempo insuficiente. Por lo tanto, el riesgo de un fallo de negociación que es de un enlace situado entre un chip y un chip par y que ocurre debido a que el chip sale de una operación de ecualización debido a un tiempo de ecualización insuficiente, puede ser reducido, en cierta medida, utilizando el sistema dado a conocer en esta realización.

Con referencia al sexto aspecto, en una primera implementación posible, el sistema incluye, además, una memoria, la memoria está adaptada para almacenar la tabla de tipos de canales.

Con referencia al sexto aspecto o a la primera implementación posible del sexto aspecto, en una segunda implementación posible, el software del sistema está adaptado, específicamente, para: obtener el tipo de PHY, soportado por el chip principal, leído y enviado por el chip principal, y obtener el tipo de PHY, soportado por el chip secundario, leído y enviado por el chip secundario. En esta realización, el software del sistema no lee directamente los tipos de PHY soportados por el chip principal y el chip secundario. El tipo de PHY soportado por el chip principal es leído por el chip principal y enviado por el chip principal al software del sistema, y el tipo de PHY soportado por el chip secundario es leído por el chip secundario y enviado por el chip secundario al software del sistema. De esta manera, el software del sistema solo necesita obtener información relevante enviada por el chip principal y el chip secundario. Por lo tanto, una operación del software del sistema es relativamente simple.

Opcionalmente, el software del sistema lee directamente el tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario. En este caso, debido a que el software del sistema lee directamente el tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario, el chip principal y el chip secundario no necesitan realizar ninguna operación.

Con referencia al sexto aspecto, la primera implementación posible del sexto aspecto, o la segunda implementación posible del sexto aspecto, en una tercera implementación posible, el chip secundario está adaptado para: configurar un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario, y determinar, basándose en el circuito de ecualización del chip secundario, un tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización. El software del sistema está adaptado, específicamente, para configurar el tiempo de ecualización del chip principal en la tercera fase de la ecualización basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización.

Con referencia a la tercera implementación posible del sexto aspecto, en una cuarta implementación posible, el chip secundario está adaptado, específicamente, para configurar el circuito de ecualización del chip secundario de manera que se encienda o se apague, basándose en el tipo de PHY de trabajo del chip secundario.

Con referencia a cualquiera del sexto aspecto, o de la primera a la cuarta implementaciones posibles del sexto aspecto, en una quinta implementación posible, el chip principal está adaptado para: configurar un circuito de ecualización del chip principal basándose en el tipo de PHY de trabajo del chip principal y determinar, basándose en el circuito de ecualización del chip principal, un tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización. El software del sistema está adaptado, específicamente, para configurar el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización.

Con referencia a la quinta implementación posible del sexto aspecto, en una sexta implementación posible, el chip principal está adaptado, específicamente, para configurar el circuito de ecualización del chip principal de manera que se encienda o se apague, basándose en el tipo de PHY de trabajo del chip principal.

Con referencia a cualquiera del sexto aspecto, o de la primera o la segunda implementación posible del sexto aspecto, en una séptima implementación posible, cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, el software del sistema está adaptado, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como valor predeterminado; o

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de LR, el software del sistema está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización.

Con referencia a cualquiera del sexto aspecto, o de la primera o la segunda implementación posible del sexto aspecto, en una octava implementación posible, cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, el software del sistema está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización; o

cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de LR, el software del sistema está adaptado, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como valor predeterminado.

Cabe señalar que para los efectos beneficiosos del sexto aspecto o de las posibles implementaciones del sexto aspecto, se deben consultar los efectos beneficiosos de las realizaciones asociadas anteriores. Debido a la gran similitud, los detalles no se describen nuevamente en el presente documento.

DESCRIPCIÓN DE DIBUJOS

La figura 1 es un diagrama estructural esquemático de un sistema de procesador al que está aplicado un bus de PCIe, según esta solicitud;

la figura 2 es un diagrama esquemático de un canal de señal situado entre un RC y una tarjeta gráfica, según esta solicitud; la figura 3 es un diagrama de flujo del establecimiento de enlaces estipulado en un estándar de PCIe;

la figura 4 es un diagrama de flujo de cuatro fases de ecualización;

la figura 5 muestra una tabla de tipos de canales, según esta solicitud;

la figura 6 es un diagrama de flujo de un método de configuración del tiempo de ecualización, según esta solicitud; la figura 7 muestra una manera utilizada para expresar un tipo de PHY soportado por un chip, según esta solicitud; la figura 8 muestra una tabla de correspondencia entre un tipo de PHY soportado por un chip y un valor de un bit, según esta solicitud;

la figura 9A muestra una tabla de correspondencia entre una identidad de un chip y un tipo de PHY soportado por el chip, según esta solicitud;

la figura 9B muestra una manera utilizada para indicar un tipo de PHY de trabajo de un chip, según esta solicitud; la figura 10 es un diagrama esquemático de un aparato de configuración del tiempo de ecualización, según esta solicitud; la figura 11 es un diagrama esquemático de otro aparato de configuración del tiempo de ecualización, según esta solicitud; la figura 12 es un diagrama esquemático de otro aparato de configuración del tiempo de ecualización, según esta solicitud; la figura 13 es un diagrama estructural esquemático de un chip, según esta solicitud;

la figura 14 es un diagrama estructural esquemático de un sistema de comunicaciones, según esta solicitud; y la figura 15 es un diagrama estructural de un enlace que incluye un chip principal, un chip secundario y un bus de PCIe entre el chip principal y el chip secundario, según esta solicitud.

DESCRIPCIÓN DE REALIZACIONES PCIe es un estándar de expansión de un bus de ordenador, de serie, de alta velocidad, es uno de los estándares de bus de ordenador de PCI y sigue el concepto de programación y un estándar de comunicaciones que son de un bus de PCI existente. Un bus de PCIe utiliza un modo de transmisión de gran ancho de banda de canal dual de punto a punto de serie de alta velocidad. Por lo tanto, en comparación con el bus de PCI, el bus de PCIe tiene una velocidad de transmisión más alta. Un bus de CCIX se basa en la misma arquitectura física que el bus de PCIe. La arquitectura física incluye una subcapa eléctrica (Subbloque Eléctrico) y una subcapa lógica (Subbloque Lógico). Además, el bus de CCIX soporta velocidades de transmisión de PCIe 1.0, PCIe 2.0, PCIe 3.0 y PCIe 4.0.

Cabe señalar que el bus de PCIe/CCIX puede ser aplicado no solo a una interconexión interna sino también a una interconexión externa. Cabe señalar que, en esta solicitud, el bus de PCIe/CCIX es el bus de PCIe o el bus de CCIX. En lo que sigue, solo se utiliza como ejemplo un sistema de procesador al que se aplica el bus de PCIe (que también se puede denominar sistema de “PCIe”, para abreviar) para describir las soluciones en esta solicitud. Se debe obtener que un sistema de procesador al que se aplica el bus de CCIX también tiene una característica igual o similar. Para obtener detalles, consulte las siguientes descripciones del sistema de procesador al que se aplica el bus de PCIe, con el fin de comprender el sistema de procesador al que se aplica el bus de CCIX. Por lo tanto, los detalles no se describen de nuevo.

La figura 1 muestra un sistema de procesador al que se aplica un bus de PCIe. El sistema incluye un complejo raíz (RC, Root Complex), un chip de conmutación (Switch), un puente de PCIe a PCI y similares.

Específicamente, el RC también se conoce como un controlador raíz del sistema y, por lo general, está integrado en una unidad central de procesamiento (CPU, Central Processing Unit). El RC normalmente tiene una pluralidad de puertos. A través de cada uno de la pluralidad de puertos, el RC se puede conectar a un componente. La pluralidad de puertos puede incluir una pluralidad de puertos (denominados puertos de PCIe para abreviar) que se utilizan para conectarse al bus de PCIe. A través de un puerto de PCIe, el RC se puede conectar a un punto final (Punto final). Naturalmente, el RC y el punto final están conectados entre sí a través del bus de PCIe. Cabe señalar que, tal como se muestra en la figura 1, el punto final puede ser una tarjeta gráfica, un adaptador de red, una tarjeta de canal óptico, un conmutador, un circuito integrado de aplicación específica (ASIC, Application Specific Integrated Circuit) o similar. En el sistema de procesador mostrado en la figura 1, el RC y un DDR están conectados entre sí a través de un bus de DDR. Por lo tanto, un puerto que está en el RC y que está conectado al DDR no es un puerto de PCIe. Por lo tanto, todos o algunos de la pluralidad de puertos del RC pueden ser puertos de PCIe.

El conmutador está adaptado para realizar la extensión del enlace para el RC. Específicamente, el conmutador y el RC están conectados entre sí a través del bus de PCIe; además, el conmutador tiene una pluralidad de puertos y, a través de un puerto, el conmutador se puede conectar a un EP a través del bus de PCIe. Por lo tanto, basándose en el conmutador, el RC se puede conectar a una pluralidad de puntos finales a través de un puerto. Tal como se muestra en la figura 1, el conmutador tiene tres puertos y, a través de cualquiera de los tres puertos, el conmutador se puede conectar a un ASIC a través del bus de PCIe.

El puente de PCIe a PCI se utiliza como puente y está adaptado para implementar la conversión entre el bus de PCIe y un bus de PCI, implementando, de este modo, la compatibilidad con un punto final original que soporte el bus de PCI. Tal como se muestra en la figura 1, un extremo del puente de PCIe a PCI está conectado al conmutador a través del bus de PCIe y el otro extremo del puente PCIe a PCI está conectado al bus de PCI. La figura 1 muestra, además, una pluralidad de ranuras de PCI que soportan un estándar de bus de PCI. Un chip o una tarjeta insertada en la ranura de PCI se puede conectar al puente de PCIe a PCI a través del bus de PCI y, a continuación, conectarse a la CPU a través del conmutador.

Cabe señalar que el RC y el punto final se pueden conectar directamente a través del bus de PCIe, o se pueden conectar a través del bus de PCIe y de un conector. Tal como se muestra en la figura 2, un RC y una tarjeta gráfica están conectados entre sí a través de un bus de PCIe, un conector, un bus de PCIe, un conector y un bus de PCIe, secuencialmente. Se debe obtener que las longitudes de la pluralidad de buses de PCIe situados entre el RC y el punto final pueden ser iguales o pueden ser diferentes.

Para facilitar la comprensión, en el presente documento se describe el “sistema” mencionado varias veces en esta solicitud. El sistema descrito en esta solicitud es un sistema (denominado sistema “PCIe/CCIX” para abreviar) al que se aplica un bus de PCIe/CCIX. El sistema de PCIe/CCIX puede incluir una unidad de procesamiento central, CPU, y un dispositivo periférico de la CPU. Al menos uno de los canales entre la CPU y el dispositivo periférico de la CPU utiliza el bus de PCIe/CCIX. El sistema de PCIe/CCIX puede incluir alternativamente una pluralidad de CPU y dispositivos periféricos de las CPU. Al menos uno de los canales entre la pluralidad de CPU utiliza el bus de PCIe/CCIX, o al menos uno de los canales entre una de la pluralidad de CPU y un dispositivo periférico utiliza el bus de PCIe/CCIX.

La figura 3 es un diagrama de flujo de un sistema de PCIe desde que se enciende hasta el establecimiento de la conexión de comunicaciones. Según una disposición en un estándar de PCIe, después de que el sistema de PCIe se inicia o se reinicia, una máquina de estado del enlace en un chip principal controla un enlace para entrar secuencialmente en las siguientes fases: detección, sondeo (Polling), configuración (Configuration), enlace (Linkup), y recuperación. Específicamente, en la fase de detección, el chip principal detecta si un chip secundario está en posición. Después de que se detecta que el chip secundario está en posición, el sistema entra en la fase de sondeo; en esta fase, se realizan el bloqueo de bits y símbolos y la determinación de la polaridad del canal. A continuación, el sistema entra en la fase de configuración; en esta fase, se determinan un ancho de banda del enlace y un número de enlace, y se realiza compensación de fase de canal a canal y similares. Una vez completada la configuración, el sistema entra en la fase de conexión; en esta fase, el enlace se ejecuta para realizar un enlace a baja velocidad, es decir, el chip principal y el chip secundario establecen una conexión. A continuación, el sistema entra en la fase de recuperación y realiza la ecualización y el cambio de velocidad. Una vez que se completa el cambio de velocidad y se mejora la velocidad a una velocidad alta, el sistema vuelve al estado de enlace, con el fin de transmitir datos de servicio.

Cabe señalar que el chip principal descrito en esta solicitud es un chip que incluye un puerto de flujo descendente (DSP, DownStream Port) y, a veces, el chip principal también se denomina puerto de flujo descendente; y el chip secundario descrito en esta solicitud es un chip que incluye un puerto ascendente (USP, Upstream Port) y, a veces, el chip secundario también se denomina puerto ascendente.

Además, se puede obtener, con referencia a la figura 1 que, en esta solicitud, el chip principal puede ser un RC, o puede ser un chip de conmutación (Switch). Cuando el chip principal es un RC, el chip secundario puede ser un dispositivo de punto final (Punto final), o puede ser un chip de conmutación (Switch). Cuando el chip principal es un chip de conmutación, el chip secundario puede ser un dispositivo de punto final. El dispositivo terminal puede ser una tarjeta gráfica, un adaptador de red, una tarjeta de canal óptico, una tarjeta de memoria, un chip de conmutación o similar.

Cabe señalar que una finalidad de la ecualización realizada en la fase de recuperación anterior es aumentar de manera estable la velocidad del enlace, para implementar el cambio de velocidad. Para facilitar la comprensión, en el presente documento se describe la ecualización. En un sistema de comunicaciones, debido a la existencia de diversos tipos de ruido e interferencia, una señal de transmisión en el sistema de comunicaciones está distorsionada. En otras palabras, un canal es un canal no ideal. Una tecnología utilizada para compensar y corregir estas características en el canal se denomina ecualización. El tiempo requerido por un proceso de ecualización es un tiempo de ecualización. Por lo general, la ecualización incluye cuatro fases. Haciendo referencia a la figura 4, las cuatro fases pueden ser una primera fase (Fase 0), una segunda fase (Fase 1), una tercera fase (Fase 2) y una cuarta fase (Fase 3).

Cabe señalar que se realiza una operación con respecto al tiempo de ecualización entre el chip principal y el chip secundario. En esta solicitud, el chip principal y el chip secundario pueden estar situados en un mismo sistema de procesador, o pueden estar situados en diferentes sistemas de procesador. El chip principal y el chip secundario están conectados entre sí a través de un bus de PCIe/CCIX. A continuación se describe un método con referencia al RC y al punto final de la figura 1. El RC en la figura 1 corresponde al chip principal, y el punto final en la figura 1 corresponde al chip secundario.

En la fase 0, el RC envía un parámetro inicial requerido por el punto final, al punto final. En una realización de esta solicitud, la duración máxima de permanencia del punto final en esta fase es de 12 ms.

Cabe señalar que, en las cuatro fases de la ecualización, la duración máxima de permanencia del RC (o el punto final) en cualquiera de las cuatro fases es un tiempo de ecualización del RC (o el punto final) en la fase. Por ejemplo, la duración máxima de permanencia del RC en la fase 3 de la ecualización es un tiempo de ecualización del RC en la fase 3, y la duración máxima de permanencia del punto final en la fase 2 de la ecualización es un tiempo de ecualización del punto final en la fase 2. En la fase 1, el RC y el punto final envían y reciben datos a una velocidad relativamente alta obtenida a través del cambio de velocidad, y se utiliza un parámetro inicial especificado para la operación de envío y recepción. Específicamente, en esta fase, primero, el RC envía datos al punto final. Después de recibir los datos, el punto final permanece durante un tiempo y, después de determinar que la tasa de error binario de los datos es menor de 10E-4, el punto final entra en la siguiente fase, es decir, la fase 2. Antes de que el punto final entre en la siguiente fase, el punto final retroalimenta una parte de la información al RC, para indicar que el punto final debe entrar en la siguiente fase. El RC también pasa a la siguiente fase después de recibir la información. Opcionalmente, la duración máxima de permanencia del punto final en la fase 1 es de 12 ms, y la duración máxima de permanencia del RC en la fase 1 es de 24 ms.

En la fase 2, el punto final ajusta un parámetro de transmisión (Tx) del RC y, en consecuencia, ajusta un parámetro de recepción (Rx) del punto final, para esperar que la tasa de error binario de un enlace entre el punto final y el RC sea menor de 10E-12. Se debe obtener que si la tasa de error binario entre el punto final y el RC no cumple con el requisito anterior, el punto final repite la operación de ajuste anterior, y después de que la tasa de error binario del enlace sea menor de 10E-12, tanto el punto final como el RC entran en una siguiente fase, en concreto, la fase 3. Opcionalmente, en esta fase, la duración máxima de permanencia del RC es de 32 ms, y la duración máxima de permanencia del punto final es de 24 ms.

En la fase 3, el RC ajusta un parámetro de transmisión (Tx) del punto final y, en consecuencia, ajusta un parámetro de recepción (Rx) del RC, para esperar que la tasa de error binario del enlace entre el punto final y el RC sea menor de 10E-12. Se debe obtener que, si la tasa de error binario entre el punto final y el RC no es menor de 10E-12, el RC repite la operación de ajuste anterior, y después de que la tasa de error binario del enlace es menor de 10E-12, la fase 3 finaliza. En este punto, también finaliza la negociación del tiempo de ecualización. En un caso normal, la velocidad del enlace aumenta a una velocidad de nivel superior. En otras palabras, el enlace alcanza un estado de enlace de alta velocidad.

Cabe señalar que la operación anterior con respecto al tiempo de ecualización no solo se puede realizar en la fase de recuperación, sino que también se puede realizar después de que se enciende el chip y antes de que se inicie una máquina de estado de PCIe/CCIX.

En un método de negociación del tiempo de ecualización dado a conocer en esta solicitud, se negocian un tiempo requerido en la fase 2 y un tiempo requerido en la fase 3.

Antes de realizar el método descrito en esta solicitud, es necesario realizar la siguiente configuración en el sistema de PCIe.

Primero, una tabla de tipos de canales que se muestra en la figura 5 debe ser configurada y almacenada en el sistema de PCIe. La tabla de tipos de canales incluye al menos un número de puerto de un chip principal, una identidad de un chip secundario y un tipo de canal. Cabe señalar que el número de puerto del chip principal puede identificar de manera única un puerto concreto de un chip principal concreto, y la identidad del chip secundario puede identificar de manera única un chip secundario concreto. Basándose en el número de puerto del chip principal y en la identidad del chip secundario, se puede determinar de manera única un tipo de canal situado entre el puerto del chip principal y el chip secundario.

Cabe señalar que, después de almacenar la tabla de tipos de canales en el sistema de PCIe, ninguno de encender, apagar y restablecer el sistema da como resultado la pérdida de la tabla de tipos de canales. Específicamente, la tabla de tipos de canales está almacenada en una memoria en el sistema de PCIe.

En esta solicitud, los tipos de canales incluyen largo alcance (LR, Long Reach) y corto alcance (SR, Short Reach). Esta clasificación se determina basándose en la magnitud de una pérdida de canal. Cabe aclarar que una pérdida de canal correspondiente a LR es mayor que una pérdida de canal correspondiente a SR. Opcionalmente, la pérdida de canal correspondiente a LR es mayor o igual de 22 dB y es menor de 32 dB, y la pérdida de canal correspondiente a SR es menor de 22 dB.

En esta solicitud, el tipo de canal está relacionado con la magnitud de la pérdida del canal. Se debe obtener que el tipo de canal puede estar relacionado, además, con un parámetro en otra dimensión, por ejemplo, la magnitud del ancho de banda del canal o si un período de tiempo de trabajo de un canal son horas de reposo u horas ocupadas. Además, en esta solicitud, los tipos de canales se dividen en LR y SR, según la magnitud de la pérdida del canal. Se debe obtener que los tipos de canales pueden ser divididos alternativamente en una granularidad más pequeña. Por ejemplo, los tipos de canales se pueden dividir en LR, alcance medio (MR, Middle Reach) y SR, o se pueden dividir en alcance extralargo (XLR, Extra Long Reach), LR, MR, Sr y alcance extracorto (XSR, Extra Short Reach).

En segundo lugar, es necesario configurar previamente un tipo de capa física (PHY) soportado por un chip principal y un tipo de PHY soportado por un chip secundario. Específicamente, un tipo de PHY soportado por un chip está relacionado con una magnitud de pérdida de canal que el chip puede controlar. En esta solicitud, el tipo de PHY soportado por el chip principal puede ser solo de LR, puede ser solo de SR o puede ser tanto de LR como de SR. De manera similar, el tipo de PHY soportado por el chip secundario puede ser solo de LR, puede ser solo de SR o puede ser tanto de LR como de SR. Cabe señalar que la pérdida de canal que un chip que soporta un tipo de PHY de LR puede controlar es mayor que la pérdida de canal que un chip que soporta un tipo de PHY de SR puede controlar.

Cabe señalar que, en esta solicitud, un tipo de PHY soportado por un chip está almacenado en un registro del chip. Específicamente, el tipo de PHY soportado por el chip principal está almacenado en un registro del chip principal, y el tipo de PHY soportado por el chip secundario está almacenado en un registro del chip secundario.

Opcionalmente, el tipo de PHY soportado por un chip puede estar relacionado, además, con el consumo de energía, los costes, un planteamiento de aplicación y similares, del chip.

Se puede obtener, con referencia a las descripciones anteriores que, suponiendo que el tipo de canal situado entre el puerto del chip principal y el chip secundario está situado en un conjunto Q, el tipo de PHY soportado por el chip principal 0 el tipo de PHY soportado por el chip secundario es un subconjunto o conjunto universal del conjunto Q. Por ejemplo, en esta solicitud, el conjunto Q incluye LR y SR, y el tipo de PHY soportado por el chip principal puede ser solo de LR, solo de SR o tanto de LR como de SR, y el tipo de PHY soportado por el chip secundario también puede ser solo de LR, solo de SR o tanto de LR como de SR.

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Después de completar la configuración anterior y de encender el sistema, se realiza un método de configuración del tiempo de ecualización dado a conocer en esta solicitud. El método puede ser realizado por el software del sistema o por un chip de gestión del sistema. El software del sistema puede ser un sistema básico de entrada/salida (BIOS, Basic Input Output System). Se debe obtener que el BIOS es el primer software que se carga después de que se enciende un dispositivo y, después de cargarlo, el BIOS guía un sistema operativo (OS, Operating System) de capa superior para que arranque. En una fase de ejecución del BIOS, el BIOS puede realizar el método de configuración del tiempo de ecualización dado a conocer en esta solicitud.

Tal como se muestra en la figura 6, el método dado a conocer en esta solicitud incluye las siguientes etapas.

S101: obtener un número de puerto de un chip principal y una identidad de un chip secundario y determinar, realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario.

El tipo de canal determinado es de largo alcance, LR, o de corto alcance, SR.

La tabla de tipos de canales está almacenada previamente en una memoria de un sistema de PCIe/CCIX. Específicamente, la memoria puede ser una memoria flash, una memoria de solo lectura programable y borrable eléctricamente, EEPROM, o similar. Tal como se describió anteriormente, la tabla de tipos de canales incluye al menos tres columnas: el número de puerto del chip principal, la identidad del chip secundario y los tipos de canales. Basándose en el número de puerto del chip principal y en la identidad del chip secundario, se puede determinar de manera única un tipo de canal situado entre el chip principal y el chip secundario.

En esta solicitud, el tipo de canal puede ser de LR o de SR. Esta clasificación se realiza a partir de una dimensión de pérdida de un canal. Una pérdida de un canal de tipo de LR es mayor que una pérdida de un canal de tipo de SR.

S103: obtener un tipo de PHY soportado por el chip principal y un tipo de PHY soportado por el chip secundario, y determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado en la etapa S101.

El tipo de PHY soportado por el chip principal puede ser solo de LR, solo de SR o de ambos, LR y SR. El tipo de PHY soportado por el chip secundario también puede ser solo de LR, solo de SR o de ambos, LR y SR.

Tal como se describió anteriormente, en esta solicitud, un tipo de PHY soportado por un chip está relacionado con una magnitud de pérdida de canal que el chip puede controlar. Cabe señalar que una pérdida de canal que un chip que soporta un tipo de PHY de LR puede controlar es mayor que una pérdida de canal que un chip que soporta un tipo de PHY de SR puede controlar.

Opcionalmente, el software del sistema puede obtener directamente el tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario. Alternativamente, el chip principal puede obtener primero el tipo de PHY soportado por el chip principal y, a continuación, enviar el tipo de PHY soportado por el chip principal, al software del sistema, y el chip secundario puede obtener primero el tipo de PHY soportado por el chip secundario y, a continuación, enviar el tipo de PHY soportado por el chip secundario, al software del sistema.

Cabe señalar que el tipo de PHY soportado por el chip principal está almacenado previamente en un registro del chip principal. El registro puede ser un registro de estado. En una realización de esta solicitud, el tipo de PHY soportado por el chip principal puede estar representado por al menos un bit. Haciendo referencia a la figura 7, un tipo de PHY soportado por un chip está representado por dos bits. Los dos bits son 1 y 2. Un valor de los dos bits puede ser “00”, “01” o “10”. Con referencia adicional a la figura 8, cuando un chip en la figura 8 es el chip principal en esta solicitud, se obtiene fácilmente que “00” representa que el tipo de PHY soportado por el chip principal es de SR, “01 ” representa que el tipo de PHY soportado por el chip principal es de LR y “10” representa que el tipo de PHY soportado por el chip principal es de SR y de LR.

De manera similar, el tipo de PHY soportado por el chip secundario también está almacenado previamente en un registro del chip secundario. El registro puede ser un registro de estado. En el registro, el tipo de PHY soportado por el chip secundario también puede estar representado por al menos un bit. En una realización de esta solicitud, el tipo de PHY soportado por el chip secundario está representado por dos bits. De manera similar, con referencia a la figura 8, cuando un chip en la figura 8 es el chip secundario, se obtiene fácilmente que “00” representa que el tipo de PHY soportado por el chip secundario es de SR, “01” representa que el tipo de PHY soportado por el chip secundario es de LR y “10” representa que el tipo de PHY soportado por el chip secundario es de SR y de LR.

A continuación se describe en detalle el significado de que “tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado” en esta solicitud. Cuando el tipo de canal determinado es de SR, si el tipo de PHY soportado por el chip principal es de SR o es de SR y de LR, y el tipo de PHY soportado por el chip secundario es de SR o es de SR y de LR, indica que los dos tipos de PHY soportados por el chip principal y el chip secundario incluyen el tipo de canal determinado. Cuando el tipo de canal determinado es de LR, si el tipo de PHY soportado por el chip principal es de LR o es de SR y de LR, y el tipo de PHY soportado por el chip secundario es de LR o es de SR y de LR, indica que los dos tipos de PHY soportados por el chip principal y el chip secundario incluyen el tipo de canal determinado.

Cabe señalar que, antes de realizar el método de configuración descrito en esta solicitud, se puede almacenar una identidad de un chip y un tipo de PHY soportado por el chip. El chip corresponde al chip principal y al chip secundario en esta solicitud.

Específicamente, el contenido anterior puede estar almacenado en un registro de un chip correspondiente. Además, el contenido anterior puede estar almacenado en forma de tabla (tal como se muestra en la figura 9A). La tabla incluye al menos dos columnas, una columna que indica la identidad de un chip y la otra columna que indica un tipo de PHY soportado por un chip correspondiente. La identidad del chip puede estar representada por al menos un bit.

S105: cuando los dos tipos de PHY soportados por el chip principal y el chip secundario incluyen el tipo de canal determinado, determinar los tipos de PHY de trabajo del chip principal y el chip secundario.

Cabe señalar que los tipos de PHY de trabajo tanto del chip principal como del chip secundario son los mismos que el tipo de canal determinado.

Por ejemplo, si se determina en la etapa S1 que el tipo de canal situado entre el chip principal y el chip secundario es de SR, y se determina en la etapa S103 que el tipo de PHY soportado por el chip principal es de LR y de SR y el tipo de PHY soportado por el chip secundario es de SR, se puede obtener que tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado. En este caso, se puede determinar el tipo de PHY de trabajo del chip principal y el tipo de PHY de trabajo del chip secundario. Tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, es decir, son los mismos que el tipo de canal determinado en la etapa S101.

Cabe señalar que en esta solicitud, el “tipo de PHY de trabajo del chip principal” es un tipo de PHY de trabajo real del chip principal cuando los datos de servicio se transfieren entre el chip principal y el chip secundario después de que se establece el canal situado entre el puerto del chip principal y el chip secundario. Se debe obtener que, aunque el chip principal puede soportar uno o más tipos de PHY, el chip principal solo soporta un tipo de PHY de trabajo. Convencionalmente, “más” significa “al menos dos”. Opcionalmente, el “más” significa “dos”.

De manera similar, en esta solicitud, el “tipo de PHY de trabajo del chip secundario” es un tipo de PHY de trabajo real del chip secundario cuando los datos de servicio se transfieren entre el chip principal y el chip secundario después de que se establece el canal situado entre el puerto del chip principal y el chip secundario. Aunque el chip secundario puede soportar uno o más tipos de PHY en esta solicitud, el chip secundario solo soporta un tipo de PHY de trabajo.

Después de determinar el tipo de PHY de trabajo del chip principal y el tipo de PHY de trabajo del chip secundario, el método dado a conocer por esta solicitud puede incluir, además, las siguientes etapas.

S106: escribir el tipo de PHY de trabajo del chip principal en el registro del chip principal y escribir el tipo de PHY de trabajo del chip secundario en el registro del chip secundario.

Cabe señalar que, los tipos de PHY de trabajo reales tanto del chip principal como del chip secundario son los mismos que el tipo de canal determinado en S101. Los tipos de PHY de trabajo reales del chip principal y el chip secundario son tipos de PHY del chip principal y el chip secundario cuando el chip principal y el chip secundario transmiten datos de servicio.

La figura 9B se utiliza para indicar el contenido almacenado en el registro del chip principal o en el registro del chip secundario. En la figura 9B, el valor de un bit 24 puede ser “0” o “1”. El valor se utiliza para indicar el tipo de PHY de trabajo real del chip principal o el chip secundario cuando los datos de servicio se transmiten entre el chip principal y el chip secundario. Específicamente, si el valor del bit 24 es “0”, indica que el tipo de PHY de trabajo del chip principal o el chip secundario es de SR; o si el valor del bit 24 es “1 ”, indica que el tipo de PHY de trabajo del chip principal o el chip secundario es de LR.

Después de que los tipos de PHY de trabajo reales del chip principal y el chip secundario se escriben por separado en el registro del chip correspondiente, el método dado a conocer en esta solicitud incluye, además:

S107: configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal.

Cabe señalar que, después de S107, el método de configuración dado a conocer en esta solicitud puede incluir, además: escribir el tiempo de ecualización del chip principal en la tercera fase de la ecualización en el registro del chip principal, y escribir el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización en el registro del chip secundario. Opcionalmente, tal como se muestra en la figura 9B, se utiliza el valor de los bits 22 a 20 para indicar un tiempo de ecualización del chip en una cuarta fase de la ecualización. Además, opcionalmente, tal como se muestra en la figura 9B, se utiliza el valor de los bits 18 a 16 para indicar un tiempo de ecualización del chip en una tercera fase de la ecualización.

Cabe señalar que, cuando se determina el tipo de PHY de trabajo del chip secundario, el chip secundario configura un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario, y determina un tiempo de ecualización requerido por el chip secundario en la tercera fase (una fase 2) de la ecualización basándose en el circuito de ecualización del chip secundario. A continuación, el software del sistema configura el tiempo de ecualización del chip principal en la tercera fase basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización.

Ya se ha obtenido, basándose en las descripciones anteriores, que el tiempo de ecualización requerido por el chip secundario en la fase 2 está relacionado con el tiempo de ecualización del chip principal en la fase 2. Por lo tanto, el software del sistema puede configurar, además, el tiempo de ecualización del chip principal en la fase 2 basándose en el tiempo de ecualización requerido por el chip secundario en la fase 2. Se debe obtener que el tiempo de ecualización requerido por el chip principal en la fase 2, determinado por el software del sistema es mayor o igual que un tiempo de ecualización real del chip principal en la fase 2. Por lo tanto, el chip principal no sale de una operación de ecualización en la fase 2 debido a un tiempo de ecualización demasiado corto, evitando, de este modo, un fallo en la negociación del enlace entre el chip principal y el chip secundario, que ocurre debido a que el chip principal sale de la operación de ecualización. En otras palabras, la operación de ecualización del chip principal en la fase 2 puede ser completada sin problemas.

Cabe señalar que un circuito de ecualización general del chip secundario está preestablecido. La figura 15 es un diagrama lógico de un enlace que incluye un chip principal, un chip secundario y un bus de PCIe entre el chip principal y el chip secundario, según esta solicitud. La figura 15 muestra que un circuito de ecualización general del chip secundario incluye un ecualizador lineal de tiempo continuo (CTLE, Continuous Time Linear Equalizer) y un ecualizador de retroalimentación de decisión (DFE, Decision Feedback Equalizer) de 3 tomas. Por lo tanto, el chip secundario puede seleccionar un circuito de ecualización de trabajo real en una forma de encendido o apagado. Por ejemplo, cuando un tipo de PHY de trabajo del chip secundario es de LR, el circuito de ecualización de trabajo real es el CTLE conectado en serie al DFE de 3 tomas; o, cuando un tipo de PHY de trabajo del chip secundario es de SR, el circuito de ecualización de trabajo real es solo el CTLE, o el CTLE conectado en serie a un DFE de 1 toma. Por lo tanto, que “el chip secundario configure un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario” descrito anteriormente significa, en realidad, que el chip secundario selecciona el circuito de ecualización de trabajo real del circuito de ecualización general del chip secundario en una forma de encendido o apagado, basándose en el tipo de PHY de trabajo del chip secundario.

Cabe señalar que, si el tiempo de ecualización del chip principal en la tercera fase se configura como T1 cuando el tipo de PHY de trabajo del chip secundario es de SR, y el tiempo de ecualización del chip principal en la tercera fase se configura como T2 cuando el tipo de PHY de trabajo del chip secundario es de LR, el valor de T2 es mayor que el valor de T1.

De manera similar, cuando se determina el tipo de PHY de trabajo del chip principal, el chip principal configura un circuito de ecualización del chip principal basándose en el tipo de PHY de trabajo del chip principal, y determina un tiempo de ecualización requerido por el chip principal en la cuarta fase (una fase 3) de la ecualización basándose en el circuito de ecualización del chip principal. A continuación, el software del sistema configura el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización.

El tiempo de ecualización requerido por el chip principal en la fase 3 está relacionado con el tiempo de ecualización del chip secundario en la fase 3. Por lo tanto, el software del sistema puede configurar además el tiempo de ecualización del chip secundario en la fase 3 basándose en el tiempo de ecualización requerido por el chip principal en la fase 3. Se debe obtener que el tiempo de ecualización del chip secundario en la fase 3 configurado por el software del sistema es mayor o igual que la duración de permanencia real del chip secundario en la fase 3. Por lo tanto, el chip secundario no sale de una operación de ecualización en la fase 3 debido a un tiempo de ecualización demasiado corto, evitando, de este modo, un fallo de negociación de enlace del sistema que se produce debido a que el chip secundario sale de la operación de ecualización. En otras palabras, la operación de ecualización del chip secundario en la fase 3 se puede completar sin problemas.

Cabe señalar que un circuito de ecualización general del chip principal también está preestablecido. Tal como se muestra en la figura 15, un circuito de ecualización general del chip principal incluye un ecualizador de avance de alimentación (FFE, Feed Forward Equalizer) de 3 tomas. En este caso, el chip principal puede seleccionar un circuito de ecualización de trabajo real en una forma de encendido o apagado. Por ejemplo, cuando un tipo de PHY de trabajo del chip principal es de LR, el circuito de ecualización de trabajo real es el FFE de 3 tomas; o cuando un tipo de PHY de trabajo del chip principal es de SR, el circuito de ecualización de trabajo real es un FFE de 2 tomas o un FFE de 1 toma. Por lo tanto, que “el chip principal pueda seleccionar un circuito de ecualización de trabajo real de una manera de encendido o apagado” descrito anteriormente significa que el chip principal puede seleccionar el circuito de ecualización de trabajo real del circuito de ecualización general del chip principal de una manera de encendido o apagado.

Cabe señalar que si el tiempo de ecualización del chip secundario en la cuarta fase está configurado como T3 cuando el tipo de PHY de trabajo del chip principal es de SR, y el tiempo de ecualización del chip secundario en la cuarta fase está configurado como T4 cuando el tipo de PHY de trabajo del chip principal es de LR, el valor de T4 es mayor que el valor de T3.

En una realización de esta solicitud, cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, el software del sistema configura tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado. El valor predeterminado puede ser preestablecido basándose en un documento de diseño de un fabricante de chips o en una prueba realizada por un fabricante de chips en un chip, o puede ser un valor estándar general en la industria, o similar.

Cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de LR, el software del sistema lee el tiempo de ecualización del chip secundario en la tercera fase, y escribe el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y lee el tiempo de ecualización del chip principal en la cuarta fase, y escribe el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase.

En otra realización de esta solicitud, cuando los tipos de PHY de trabajo del chip principal y el chip secundario son de SR, el software del sistema lee el tiempo de ecualización del chip secundario en la tercera fase, y escribe el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y lee el tiempo de ecualización del chip principal en la cuarta fase, y escribe el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase.

Cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de LR, el software del sistema configura tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase como valor predeterminado. De manera similar, el valor predeterminado puede ser preestablecido basándose en un documento de diseño de un fabricante de chips o en una prueba realizada por un fabricante de chips en un chip, o puede ser un valor estándar general en la industria, o similar.

En otra realización más de esta solicitud, correspondiente al tipo de PHY de trabajo del chip secundario, el tiempo de ecualización del chip principal en la tercera fase tiene un valor de referencia; y correspondiendo con el tipo de PHY de trabajo del chip principal, el tiempo de ecualización del chip secundario en la cuarta fase también tiene un valor de referencia. Estos valores de referencia pueden provenir de un documento de diseño de un fabricante de chips o una prueba realizada por un fabricante de chips en un chip, o pueden ser un valor estándar general en la industria, o similar.

Se debe obtener que después de completar la configuración del tiempo de ecualización anterior, una máquina de estado del enlace completa el establecimiento del enlace basándose en un proceso que se muestra en la figura 3, según un procedimiento de negociación estipulado en un estándar de bus de PCIe.

2

Esta solicitud da a conocer, además, un aparato de configuración del tiempo de ecualización. El aparato puede estar adaptado para realizar el método de configuración del tiempo de ecualización anterior. Por lo tanto, para el aparato descrito en esta realización, consulte una limitación y descripción relacionadas de la realización del método anterior. Por razones de brevedad, en esta realización no se vuelve a describir una parte igual o similar. Cabe señalar que el aparato descrito en esta realización puede ser un chip de gestión de un sistema.

La figura 10 muestra un aparato de configuración de tiempo de ecualización 300 dado a conocer en esta realización. El aparato 300 incluye un transceptor 301 y un gestor 303.

Específicamente, el transceptor 301 está adaptado para recibir un número de puerto de un chip principal y una identidad de un chip secundario. En consecuencia, el gestor 303 está adaptado para determinar, basándose en el número de puerto del chip principal y en la identidad del chip secundario, y realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. En esta realización, el tipo de canal determinado es de LR o de SR.

Cabe señalar que el número de puerto del chip principal recibido por el transceptor 301 puede ser enviado por el chip principal, y la identidad del chip secundario recibida por el transceptor 301 puede ser enviada por el chip secundario.

El transceptor 301 está adaptado, además, para recibir un tipo de PHY soportado por el chip principal y un tipo de PHY soportado por el chip secundario. El tipo de PHY soportado por el chip principal puede ser de LR, de SR o de LR y de SR. El tipo de PHY soportado por el chip secundario puede ser de LR, de SR o de LR y de SR. En consecuencia, el gestor 303 está adaptado, además, para: determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado; y, cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Cabe señalar que tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado.

Cabe señalar que el tipo de PHY que es soportado por el chip principal y que es recibido por el transceptor 301 puede ser enviado por el chip principal, y el tipo de PHY que es soportado por el chip secundario y que es recibido por el transceptor 301 puede ser enviado por el chip secundario.

Además, el gestor 303 también está adaptado para configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización, y un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización, basándose en el tipo de PHY de trabajo del chip principal y el tipo de PHY de trabajo del chip secundario.

En una realización de esta solicitud, el chip secundario configura un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario y determina, basándose en el circuito de ecualización del chip secundario, un tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización. A continuación, el gestor 303 configura el tiempo de ecualización del chip principal en la tercera fase de la ecualización basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización.

En otra realización de esta solicitud, el chip principal configura un circuito de ecualización del chip principal basándose en el tipo de PHY de trabajo del chip principal y determina, basándose en el circuito de ecualización del chip principal, un tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización. A continuación, el gestor 303 configura el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización.

En otra realización más de esta solicitud, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, el gestor 303 está adaptado, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado; o, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de LR, el gestor 303 está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase.

En otra realización más de esta solicitud, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, el gestor 303 está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase, y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase; o cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de LR, el gestor 303 está adaptado, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado.

3

Esta solicitud da a conocer, además, un segundo aparato de configuración del tiempo de ecualización. El aparato también puede estar adaptado para realizar el método de configuración del tiempo de ecualización anterior. Por lo tanto, para el aparato descrito en esta realización, consulte una limitación y descripción relacionadas de la realización del método anterior. Cabe señalar que el aparato descrito en esta realización puede ser un BIOS.

La figura 11 muestra un aparato de configuración de tiempo de ecualización 400 dado a conocer en esta realización. El aparato 400 incluye una unidad de obtención 401, una unidad de determinación 403 y una unidad de configuración 405.

La unidad de obtención 401 está adaptada para obtener un número de puerto de un chip principal y una identidad de un chip secundario. En consecuencia, la unidad de determinación 403 está adaptada para determinar, mediante la búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. En esta realización, el tipo de canal determinado (o “the determined channel type”) es de LR o de SR.

La unidad de obtención 401 está adaptada, además, para obtener un tipo de PHY soportado por el chip principal y un tipo de PHY soportado por el chip secundario. El tipo de PHY soportado por el chip principal puede ser de LR, de SR o de LR y de SR. El tipo de PHY soportado por el chip secundario también puede ser de LR, de SR o de LR y de SR. En consecuencia, la unidad de determinación 403 está adaptada, además, para: determinar si tanto el tipo de ^pH^ysoportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado; y, cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado.

Además, la unidad de configuración 405 está adaptada para: configurar un tiempo de ecualización del chip secundario en una cuarta fase (o una fase 3) de ecualización basándose en el tipo de PHY de trabajo del chip principal, y configurar un tiempo de ecualización del chip principal en una tercera fase (o una fase 2) de la ecualización basándose en el tipo de PHY de trabajo del chip secundario.

Que “la unidad de configuración 405 configure un tiempo de ecualización del chip secundario en una cuarta fase (o una fase 3) de ecualización basándose en el tipo de PHY de trabajo del chip principal” significa, específicamente: el chip principal configura un circuito de ecualización de chip principal basándose en el tipo de PHY de trabajo del chip principal, y determina, basándose en el circuito de ecualización del chip principal, un tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización; y, a continuación, la unidad de configuración 405 configura el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización.

Que “la unidad de configuración 405 configure un tiempo de ecualización del chip principal en una tercera fase (o una fase 2) de la ecualización basándose en el tipo de PHY de trabajo del chip secundario” significa, específicamente: el chip secundario configura un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario, y determina, basándose en el circuito de ecualización del chip secundario, un tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización; y, a continuación, la unidad de configuración 405 configura el tiempo de ecualización del chip principal en la tercera fase de la ecualización basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización.

En otra realización más de esta solicitud, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, la unidad de configuración 405 está adaptada, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado; o, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de LR, la unidad de configuración 405 está adaptada, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase y escribir, el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase.

En otra realización más de esta solicitud, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, la unidad de configuración 405 está adaptada, específicamente, para: leer un tiempo de ecualización del chip secundario en el tercer fase, y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase; o cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de LR, la unidad de configuración 405 está adaptada, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado.

4

Esta solicitud da a conocer, además, un tercer aparato de configuración del tiempo de ecualización. El aparato también puede estar adaptado para realizar el método de configuración del tiempo de ecualización anterior. En consecuencia, para el aparato, consulte una limitación relacionada y una descripción de la realización del método anterior. Una parte igual o similar no se describe de nuevo en esta realización. La figura 12 muestra un aparato de configuración de tiempo de ecualización 500 dado a conocer en esta realización. El aparato 500 incluye una unidad central de procesamiento (CPU, Central Processing Unit) 501 y una memoria 502. La memoria 502 está adaptada para almacenar código. La CPU 501 está adaptada para ejecutar el código almacenado en la memoria 502, para implementar una función del aparato descrito en esta realización. Se debe obtener que la CPU 501 es una CPU de un sistema de procesador al que se aplica un bus de PCIe.

Específicamente, la memoria 502 está adaptada, además, para almacenar una tabla de tipos de canales. La CPU 501 está adaptada para: obtener un número de puerto de un chip principal y una identidad de un chip secundario y, a continuación, determinar, basándose en el número de puerto del chip principal y en la identidad del chip secundario, y realizando una búsqueda en la tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario. Cabe señalar que el tipo de canal determinado (o “the determined channel type”) puede ser de LR o de SR.

La CPU 501 está adaptada, además, para: obtener un tipo de PHY soportado por el chip principal y un tipo de PHY soportado por el chip secundario; y cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario incluyen el tipo de canal determinado, determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario. Tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado. Cabe señalar que el tipo de PHY soportado por el chip principal puede ser solo de LR, solo de SR o de LR y de SR y, de manera similar, el tipo de PHY soportado por el chip secundario también puede ser solo de LR, solo de SR o de LR y de SR.

Después de determinar el tipo de PHY de trabajo del chip principal y el tipo de PHY de trabajo del chip secundario, la CPU 501 está adaptada, además, para: configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal, y configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario.

Que “la CPU 501 configure un tiempo de ecualización del chip secundario en una cuarta fase (o una fase 3) de ecualización basándose en el tipo de PHY de trabajo del chip principal” significa, específicamente: el chip principal configura un circuito de ecualización del chip principal basándose en el tipo de PHY de trabajo del chip principal, y determina, basándose en el circuito de ecualización del chip principal, un tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización; y, a continuación, la CPU 501 configura el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase de la ecualización.

Que “la CPU 501 configure un tiempo de ecualización del chip principal en una tercera fase (o una fase 2) de la ecualización basándose en el tipo de PHY de trabajo del chip secundario” significa, específicamente: el chip secundario configura un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario, y determina, basándose en el circuito de ecualización del chip secundario, un tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización; y, a continuación, la CPU 501 configura el tiempo de ecualización del chip principal en la tercera fase de la ecualización basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase de la ecualización.

En una implementación de esta realización, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, la CPU 501 está adaptada, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado; o, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de LR, la CPU 501 está adaptada, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase.

En otra implementación de esta realización, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de SR, la CPU 501 está adaptada, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase, y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase; o, cuando tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son de LR, la CPU 501 está adaptada, específicamente, para configurar tanto el tiempo de ecualización del chip principal en la tercera fase como el tiempo de ecualización del chip secundario en la cuarta fase, como valor predeterminado.

5

Esta solicitud da a conocer, además, un chip. El chip es el chip principal o el chip secundario descrito en las realizaciones anteriores. La figura 13 muestra un chip 600, según esta solicitud . El chip 600 incluye un primer registro 601, un transceptor 603, un segundo registro 605 y un gestor 607.

El primer registro 601 está adaptado para almacenar un tipo de PHY soportado por el chip 600. Se obtiene fácilmente con referencia a las descripciones anteriores que el tipo de PHY soportado por el chip 600 puede ser de LR, de SR o de LR y de SR. El transceptor 603 está adaptado para enviar el tipo de PHY soportado por el chip 600 al software del sistema o a un chip de gestión de un sistema, y recibir un tipo de PHY de trabajo, del chip 600, enviado por el software del sistema o el chip de gestión del sistema. Cabe señalar que el tipo de PHY de trabajo del chip 600 se determina basándose en un tipo de canal entre el chip 600 y otro chip. Tanto el tipo de PHY soportado por el chip 600 como el tipo de PHY soportado por el otro chip incluyen el tipo de canal entre el chip 600 y el otro chip, y el tipo de canal entre el chip 600 y el otro chip puede ser de LR o de SR. Cabe señalar que el tipo de canal entre el chip 600 y el otro chip es el mismo que el tipo de PHY de trabajo del chip 600.

Se debe obtener que, cuando el chip 600 es el chip principal descrito en esta solicitud, el otro chip es un chip secundario, y cuando el chip 600 es el chip secundario descrito en esta solicitud, el otro chip es un chip principal.

Además, el segundo registro 605 está adaptado para almacenar el tipo de PHY de trabajo del chip 600. El gestor 607 está adaptado para: configurar un circuito de ecualización del chip 600 basándose en el tipo de PHY de trabajo del chip 600 y, a continuación, determinar un tiempo de ecualización del chip 600 basándose en el circuito de ecualización del chip 600. En consecuencia, el segundo registro 605 está adaptado, además, para almacenar el tiempo de ecualización del chip 600.

Cabe señalar que el primer registro 601 y el segundo registro 605 descritos en esta realización pueden ser un mismo registro o pueden ser registros diferentes. Además, en una forma de producto real, una función del primer registro 601 o una función del segundo registro 605 puede ser implementada mediante un registro, o puede ser implementada mediante al menos dos registros. Por lo tanto, el primer registro 601 y el segundo registro 605 descritos en esta realización se distinguen desde una perspectiva de la función por que el primer registro 601 y el segundo registro 605 corresponden a funciones diferentes, en lugar de distinguirse desde una perspectiva de la forma del producto real.

6

La figura 14 muestra un sistema de comunicaciones 700, según esta solicitud. El sistema de comunicaciones 700 incluye el software del sistema 701, un chip principal 703 y un chip secundario 705. El chip principal 703 y el chip secundario 705 están conectados entre sí a través de un bus de PCIe/CCIX. Cabe señalar que el software del sistema 701 puede ser un BIOS.

Específicamente, el software del sistema 701 obtiene un número de puerto del chip principal 703 y una identidad del chip secundario 705 y determina, realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal 703 y el chip secundario 705. Se debe obtener, con referencia a las realizaciones anteriores, que el tipo de canal determinado puede ser de LR o de SR.

Además, el software del sistema 701 obtiene un tipo de PHY soportado por el chip principal 703 y un tipo de PHY soportado por el chip secundario 705, y determina si tanto el tipo de PHY soportado por el chip principal 703 como el tipo de PHY soportado por el chip secundario 705 incluyen el tipo de canal determinado.

Opcionalmente, el software del sistema 701 puede leer directamente el tipo de PHY soportado por el chip principal 703 y el tipo de PHY soportado por el chip secundario 705.

En otra implementación de esta realización, el chip principal 703 lee el tipo de PHY soportado por el chip principal 703 y envía el tipo de PHY soportado por el chip principal 703 al software del sistema 701, y el chip secundario 705 lee el tipo de PHY soportado por el chip secundario 705 y envía el tipo de PHY soportado por el chip secundario 705 al software del sistema 701. En otras palabras, el tipo de PHY que es soportado por el chip principal 703 y que se obtiene mediante el software del sistema 701 es enviado por el chip principal 703, y el tipo de PHY que es soportado por el chip secundario 705 y que se obtiene mediante el software del sistema 701 es enviado por el chip secundario 705.

Se debe obtener, con referencia a las realizaciones anteriores, que el tipo de PHY soportado por el chip principal 703 puede ser de LR, de SR o de LR y de SR, y el tipo de PHY soportado por el chip secundario 705 también puede ser de LR, de SR o de LR y de SR.

Cuando tanto el tipo de PHY soportado por el chip principal 703 como el tipo de PHY soportado por el chip secundario 705 incluyen el tipo de canal determinado, el software del sistema 701 determina un tipo de PHY de trabajo del chip principal 703 y un tipo de PHY de trabajo del chip secundario 705, basándose en el tipo de canal determinado. Tanto el tipo de PHY de trabajo del chip principal 703 como el tipo de PHY de trabajo del chip secundario 705 son los mismos que el tipo de canal determinado. Cuando se determina el tipo de PHY de trabajo del chip principal 703, el software del sistema 701 determina, además, un tiempo de ecualización del chip secundario 705 en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal 703. En consecuencia, cuando se determina el tipo de PHY del chip secundario 705, el software del sistema 701 determina, además, un tiempo de ecualización del chip principal 703 en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario 705.

Cabe señalar que el sistema de comunicaciones 700 puede incluir, además, una memoria 702. La memoria 702 está adaptada para almacenar la tabla de tipos de canales.

Que “el software del sistema 701 determine, además, un tiempo de ecualización del chip secundario 705 en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal 703” significa, específicamente: el chip principal 703 configura un circuito de ecualización del chip principal 703 basándose en el tipo de PHY de trabajo del chip principal 703, y determina, basándose en el circuito de ecualización del chip principal 703, un tiempo de ecualización requerido por el chip principal 703; y, a continuación, el software del sistema 701 configura el tiempo de ecualización del chip secundario 705 en la cuarta fase de la ecualización basándose en el tiempo de ecualización requerido por el chip principal 703 en la cuarta fase de la ecualización.

Que “el software del sistema 701 determine, además, un tiempo de ecualización del chip principal 703 en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario 705” significa, específicamente: el chip secundario 705 configura un circuito de ecualización del chip secundario 705 basándose en el tipo de PHY de trabajo del chip secundario 705 y determina, basándose en el circuito de ecualización del chip secundario 705, un tiempo de ecualización requerido por el chip secundario 705; y, a continuación, el software del sistema 701 configura el tiempo de ecualización del chip principal 703 en la tercera fase de la ecualización basándose en el tiempo de ecualización requerido por el chip secundario 705 en la tercera fase de la ecualización.

Cabe señalar que, cuando tanto el tipo de PHY de trabajo del chip principal 703 como el tipo de PHY de trabajo del chip secundario 705 son de SR, el software del sistema 701 puede configurar tanto el tiempo de ecualización del chip principal 703 en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario 705 en la cuarta fase de la ecualización, como valor predeterminado; o, cuando tanto el tipo de PHY de trabajo del chip principal 703 como el tipo de PHY de trabajo del chip secundario 705 son de LR, el software del sistema 701 puede leer un tiempo de ecualización del chip secundario 705 en la tercera fase de la ecualización y escribir el tiempo de ecualización en el chip principal 703, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal 703 en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal 703 en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario 705, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario 705 en la cuarta fase de la ecualización.

En otra implementación de esta realización, cuando tanto el tipo de PHY de trabajo del chip principal 703 como el tipo de PHY de trabajo del chip secundario 705 son de SR, el software del sistema 701 puede leer un tiempo de ecualización del chip secundario 705 en la tercera fase de la ecualización, y escribir el tiempo de ecualización en el chip principal 703, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal 703 en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal 703 en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario 705, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario 705 en la cuarta fase de la ecualización; o, cuando tanto el tipo de PHY de trabajo del chip principal 703 como el tipo de PHY de trabajo del chip secundario 705 son de LR, el software del sistema 701 puede configurar el tiempo de ecualización del chip principal 703 en la tercera fase de la ecualización, y el tiempo de ecualización del chip secundario 705 en la cuarta fase de la ecualización, como valor predeterminado.

Cabe señalar que, para todos los aparatos, chips y sistemas de comunicaciones anteriores, se deben consultar las descripciones relacionadas en las realizaciones del método.

Claims

REIVINDICACIONES

1. Un método de configuración del tiempo de ecualización, que comprende:

obtener un número de puerto de un chip principal y una identidad de un chip secundario, y determinar, realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario, en donde el tipo de canal determinado es de largo alcance, LR, o de corto alcance, SR;

obtener un tipo de capa física, PHY, soportado por el chip principal y un tipo de PHY soportado por el chip secundario, y determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario comprenden el tipo de canal determinado, en donde cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR;

cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario comprenden el tipo de canal determinado, determinar los tipos de PHY de trabajo del chip principal y el chip secundario, en donde los tipos de PHY de trabajo tanto del chip principal como del chip secundario son los mismos que el tipo de canal determinado; y

configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal.

2. El método según la reivindicación 1, en el que la configuración de un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, comprende:

configurar un circuito de ecualización del chip secundario basándose en el tipo de PHY de trabajo del chip secundario; determinar, basándose en el circuito de ecualización, un tiempo de ecualización requerido por el chip secundario en la tercera fase; y configurar el tiempo de ecualización del chip principal en la tercera fase basándose en el tiempo de ecualización requerido por el chip secundario en la tercera fase.

3. El método según la reivindicación 1, en el que la configuración de un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal, comprende:

configurar un circuito de ecualización del chip principal basándose en el tipo de PHY de trabajo del chip principal; determinar, basándose en el circuito de ecualización, un tiempo de ecualización requerido por el chip principal en la cuarta fase; y configurar el tiempo de ecualización del chip secundario en la cuarta fase basándose en el tiempo de ecualización requerido por el chip principal en la cuarta fase.

4. El método según la reivindicación 1, en el que si el tiempo de ecualización del chip principal en la tercera fase de la ecualización está configurado como T1 cuando el tipo de PHY de trabajo del chip secundario es de SR, y el tiempo de ecualización del chip principal en la tercera fase de la ecualización está configurado como T2 cuando el tipo de PHY de trabajo del chip secundario es de LR, el valor de T2 es mayor que el valor de T1.

5. El método según la reivindicación 1, en el que si el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización está configurado como T3 cuando el tipo de PHY de trabajo del chip principal es de SR, y el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización está configurado como T4 cuando el tipo de PHY de trabajo del chip principal es de LR, el valor de T4 es mayor que el valor de T3.

6. El método según la reivindicación 1, en el que la configuración de un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y la configuración de un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal, comprende:

cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como un valor predeterminado; o,

cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de LR, leer un tiempo de ecualización del chip secundario en la tercera fase y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización.

7. El método según la reivindicación 1, en el que la configuración de un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y la configuración de un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal, comprende:

cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de SR, leer un tiempo de ecualización del chip secundario en la tercera fase y escribir el tiempo de ecualización en el chip principal, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización; o

cuando ambos tipos de PHY de trabajo del chip principal y el chip secundario son de LR, configurar tanto el tiempo de ecualización del chip principal en la tercera fase de la ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización, como un valor predeterminado.

8. El método según una cualquiera de las reivindicaciones 1 a 7, en el que el chip principal y el chip secundario están conectados entre sí a través de un bus de interconexión de componentes periféricos exprés, PCIe, o de un bus de interconexión coherente de caché para aceleradores, CCIX, el chip principal es un complejo raíz o un chip de conmutación, y el chip secundario es un dispositivo de punto final independiente del chip principal.

9. El método según cualquiera de las reivindicaciones 1 a 8, en el que la tabla de tipos de canales comprende el número de puerto del chip principal, la identidad del chip secundario y los tipos de canales, y el tipo de canal situado entre el puerto del chip principal y el chip secundario se pueden determinar de manera única basándose en el número de puerto del chip principal y en la identidad del chip secundario.

10. El método según cualquiera de las reivindicaciones 1 a 9, en el que el tipo de canal se determina basándose en una pérdida de canal, y una pérdida de canal correspondiente a LR es mayor que una pérdida de canal correspondiente a SR.

11. El método según cualquiera de las reivindicaciones 1 a 10, en el que un tipo de PHY soportado por un chip se determina basándose en una pérdida de canal que el chip puede controlar, y la pérdida de canal que un chip que soporta un tipo de PHY de LR es capaz de controlar es mayor que la pérdida de canal que un chip soportado por un tipo de PHY de SR puede controlar.

12. El método según cualquiera de las reivindicaciones 1 a 11, en el que el tipo de PHY soportado por el chip principal está almacenado previamente en un registro del chip principal, y el tipo de PHY soportado por el chip secundario está almacenado previamente en un registro del chip secundario.

13. Un aparato de configuración del tiempo de ecualización, que comprende:

un transceptor, adaptado para recibir un número de puerto de un chip principal y una identidad de un chip secundario; y

un gestor, adaptado para determinar, basándose en el número de puerto del chip principal y en la identidad del chip secundario, y realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario, en donde el tipo de canal determinado es de largo alcance, LR o de corto alcance, SR, en donde

el transceptor está adaptado, además, para recibir un tipo de capa física, PHY, soportado por el chip principal y un tipo de PHY soportado por el chip secundario, en el que cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR;

el gestor está adaptado, además, para: determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario comprenden el tipo de canal determinado; y, cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario comprenden el tipo de canal determinado, determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario, en donde los tipos de PHY de trabajo tanto del chip principal como del chip secundario son los mismos que el tipo de canal determinado; y

el gestor está adaptado, además, para: configurar un tiempo de ecualización del chip principal en una tercera fase de la ecualización basándose en el tipo de PHY de trabajo del chip secundario, y configurar un tiempo de ecualización del chip secundario en una cuarta fase de la ecualización basándose en el tipo de PHY de trabajo del chip principal.

14. El aparato según la reivindicación 13, en el que

cuando los tipos de PHY de trabajo tanto del chip principal como del chip secundario son de SR, el gestor está adaptado, específicamente, para: leer un tiempo de ecualización del chip secundario en la tercera fase de la ecualización y escribir el tiempo de ecualización en el chip principal, utilizar el tiempo de ecualización como el tiempo de ecualización del chip principal en la tercera fase de la ecualización; y leer un tiempo de ecualización del chip principal en la cuarta fase de la ecualización, y escribir el tiempo de ecualización en el chip secundario, para utilizar el tiempo de ecualización como el tiempo de ecualización del chip secundario en la cuarta fase de la ecualización; o

15. Un sistema de comunicaciones, que comprende el software del sistema, un chip principal y un chip secundario, en el que el chip principal y el chip secundario están conectados entre sí a través de un bus de PCIe de interconexión de componentes periféricos o de un bus de interconexión coherente de caché para aceleradores, CCIX;

el software del sistema está adaptado para:

obtener un número de puerto del chip principal y una identidad del chip secundario, y determinar, realizando una búsqueda en una tabla de tipos de canales, un tipo de canal situado entre un puerto del chip principal y el chip secundario, en donde el tipo de canal determinado es de largo alcance, LR o de corto alcance, SR; y

obtener un tipo de capa física, PHY, soportado por el chip principal y un tipo de PHY soportado por el chip secundario, y determinar si tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario comprenden el tipo de canal determinado, en donde cada tipo de PHY soportado por el chip principal y el tipo de PHY soportado por el chip secundario es uno de los tres siguientes: LR y SR, LR o SR; y

cuando tanto el tipo de PHY soportado por el chip principal como el tipo de PHY soportado por el chip secundario comprenden el tipo de canal determinado, el software del sistema está adaptado, además, para:

determinar un tipo de PHY de trabajo del chip principal y un tipo de PHY de trabajo del chip secundario, en donde tanto el tipo de PHY de trabajo del chip principal como el tipo de PHY de trabajo del chip secundario son los mismos que el tipo de canal determinado; y