ES2854830T3 - Procedimiento para la determinación de un fallo en las líneas de conexión entre una unidad central y múltiples componentes electrónicos independientes entre sí - Google Patents
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Abstract
Procedimiento (200) para la determinación de al menos una falla (125, 126, 127) en líneas de conexión (120) entre una pluralidad de unidades de conexión electrónica (117a-c) y una pluralidad de unidades periféricas (130) que son independientes entre sí; en donde la unidad de conexión (117a-c) está controlada por un algoritmo programado de manera volátil en una unidad de control (115); y en donde las líneas de conexión (120) entre las unidades</span> periféricas (130a-c) y las unidades de conexión (117) están diseñadas cada una mediante al menos una línea de dos hilos; en donde el procedimiento (200) presenta los siguientes pasos: - emisión (210) de una señal de inicio desde la unidad de control (115) a una primera (130a) de las unidades de conexión (117a) para iniciar la determinación del error (125); - aplicación (220) de una señal de prueba a una interfaz (140a) de una primera de las unidades de conexión (117a), caracterizada porque la aplicación de la señal de prueba es monitoreada y/o controlada por un primer algoritmo no volátil (160a) programado en la primera unidad de conexión (117a); - detección (230) de un acoplamiento cruzado de la señal de prueba a una interfaz (140b) de una segunda unidad de conexión (117b) y almacenamiento de un valor de error que representa el acoplamiento en un primer registro (170b); en donde la detección y el almacenamiento del valor de error se controla por un segundo algoritmo (160b) no volátil programado en la segunda unidad de conexión (117b); y - lectura (240) del, al menos un, valor de error a través de la unidad de control (110) al menos desde el primer registro (170b) con el fin de determinar la falla en las líneas de conexión (120) entre la primera unidad de conexión (117a) y la pluralidad de unidades periféricas (130).
Description
DESCRIPCIÓN
Procedimiento para la determinación de un fallo en las líneas de conexión entre una unidad central y múltiples componentes electrónicos independientes entre sí
Estado del arte
La presente invención hace referencia a un procedimiento para determinar una falla en las líneas de conexión entre una unidad central y una pluralidad de componentes electrónicos independientes entre sí, a un correspondiente dispositivo y a un correspondiente producto de programa informático.
Un Cross-Coupling-Test (del inglés: prueba de acoplamiento cruzado) entre las interfaces PSI5 de uno o más ASIC en una placa de circuito se llevaba a cabo hasta ahora utilizando control de software. Sin embargo, esto implica mucho tiempo, ya que el control de la prueba por software requiere que se lean y ejecuten una cantidad considerable de comandos. En particular, en la tecnología de vehículos a motor, en la cual todos los sistemas relevantes para la seguridad deben ser probados minuciosamente antes de iniciar un viaje, esto puede significar un gasto de tiempo considerable antes de que el vehículo se pueda poner en funcionamiento en los futuros vehículos con una gran cantidad de sensores interconectados como componentes. Esto no resulta muy conveniente para un usuario del vehículo.
De la solicitud EP 0418665 A1 se conoce un dispositivo que presenta un circuito de control con un transistor de potencia integrado que controla la alimentación eléctrica de un consumidor, un detector y un circuito lógico que está conectado a un ordenador a través de dos líneas. El ordenador controla allí subcircuitos lógicos seleccionados sucesivamente para la detección e identificación de errores funcionales en el circuito de alimentación de los consumidores; en donde la selección se realiza mediante combinaciones específicas de señales lógicas que se aplican en las líneas de conexión. En respuesta, los circuitos inducen niveles lógicos en las líneas de conexión que representan la presencia o la ausencia de fallas. Los correspondientes niveles lógicos se ejecutan en la línea durante los períodos de tiempo en los que la computadora está leyendo las líneas.
Revelación de la presente invención
Ante lo expuesto, con la presente invención se propone un procedimiento. Las configuraciones ventajosas resultan de las respectivas reivindicaciones relacionadas y de la descripción a continuación.
La presente invención crea un procedimiento para la determinación de al menos una falla en líneas de conexión entre una pluralidad de unidades de conexión electrónica y una pluralidad de unidades periféricas que son independientes entre sí; en donde la unidad de conexión está controlada por un algoritmo programado de manera volátil en una unidad de control; y en donde las líneas de conexión entre las unidades periféricas y las unidades de conexión están diseñadas cada una mediante al menos una línea de dos hilos; en donde el procedimiento presenta los siguientes pasos:
- emisión de una señal de inicio desde la unidad de control a una primera de las unidades de conexión para iniciar la determinación del error;
- aplicación de una señal de prueba a una interfaz de una primera de las unidades de conexión; en donde la aplicación de la señal de prueba es monitoreada y/o controlada por un primer algoritmo no volátil programado en la primera unidad de conexión;
- detección de un acoplamiento cruzado de la señal de prueba a una interfaz de una segunda unidad de conexión y almacenamiento de un valor de error que representa el acoplamiento en un primer registro; en donde la detección y el almacenamiento del valor de error se controla por un segundo algoritmo no volátil programado en la segunda unidad de conexión; y
- lectura del, al menos un, valor de error a través de la unidad de control al menos desde el primer registro con el fin de determinar la falla en las líneas de conexión entre la primera unidad de conexión y la pluralidad de unidades periféricas.
Además, se crea un dispositivo que está diseñado para realizar o implementar los pasos del procedimiento conforme a la invención o una variante del mismo en dispositivos correspondientes. El objeto en el que se basa la presente invención también se puede conseguir de forma rápida y eficaz a través de esta variante de ejecución en forma de un dispositivo.
En el presente caso, se puede entender que un dispositivo significa un dispositivo eléctrico que procesa señales de sensor y emite señales de control en función de las mismas. El dispositivo puede presentar una interfaz, que puede configurarse como hardware y/o software. En el caso de una configuración de hardware, las interfaces, por ejemplo, pueden formar parte de un así denominado como sistema ASIC, que incluye una amplia variedad de funciones del dispositivo. Sin embargo, también es posible que las interfaces sean circuitos integrados independientes o que al menos parcialmente estén compuestas de componentes discretos. En el caso de una configuración basada en software, las interfaces pueden ser módulos de software que estén presentes, por ejemplo, en un microcontrolador junto a otros módulos de software. El acoplamiento cruzado se refiere a una transmisión de señales eléctricas que debe entenderse como una conexión conductora de electricidad entre dos conductores eléctricos y/o como una transmisión inalámbrica de señales entre dos conductores eléctricos que se acercan mucho entre sí.
Puede entenderse que una unidad periférica significa un componente electrónico que está dispuesto en una carcasa propia separada y está conectado eléctricamente o al menos se puede conectar con otros componentes a través de una línea de conexión. Por ejemplo, en el contexto de esta descripción, un componente semiconductor o un sensor pueden entenderse como unidades periféricas. Por una unidad de conexión se puede entender una unidad electrónica que está diseñada como una interfaz ampliada por funciones de prueba para la transmisión de señales entre una unidad central y unidades periféricas. Una unidad de conexión de este tipo se puede implementar, por ejemplo, en forma de un ASIC, en el cual se implementa un cableado fijo de comandos o algoritmos de control. Puede entenderse que una interfaz significa un dispositivo para la transmisión de señales, tal como un cable o un enchufe conector. Por una señal de prueba se debe entender una señal con una tensión predefinida, en particular, una tensión estática durante un período de tiempo predefinido específico. Se puede entender que el acoplamiento cruzado de la señal de prueba significa un efecto de la señal de prueba en otra interfaz, que está causado, por ejemplo, por un aislamiento defectuoso entre las dos interfaces. Dicho aislamiento defectuoso se puede originar, por ejemplo, durante la fabricación un de las interfaces por la aplicación accidental de un terminal de soldadura o daño en una cubierta de aislamiento de un cable de la interfaz. Generalmente, por un valor de error se puede entender una información de que existe un error. Un registro se puede entender como una memoria que puede contener información sobre un error que se ha producido. Un algoritmo se puede entender como una regla de procesamiento para procesar comandos; en donde la regla de procesamiento se implementa de forma permanente, es decir, estáticamente, en el hardware de un componente. En particular, el algoritmo se implementa de manera no volátil, es decir, no se puede cargar como software en una correspondiente unidad informática del componente, de modo que se borra de la unidad informática del componente nuevamente después de que el componente haya ha sido desconectado o apagado.
La presente invención se basa en el conocimiento de que un requisito de tiempo relativamente alto y la complejidad de una prueba de acoplamiento cruzado controlada por software se pueden reducir considerablemente mediante una prueba basada en hardware. En particular, las unidades de conexión, que se conforman, por ejemplo, para establecer contacto con sensores periféricos o ASIC en dichos sensores periféricos, pueden presentar un circuito de hardware en el cual se implemente el algoritmo para el control de la prueba de acoplamiento cruzado. De esta manera, por ejemplo, la disponibilidad operativa de un dispositivo de control equipado con interfaces PSI5 se puede alcanzar con más rapidez después de que haya arrancado un vehículo.
Resulta conveniente cuando, según una forma de ejecución de la presente invención, en el paso de detección también se realiza una detección de un acoplamiento cruzado de la señal de prueba a una segunda interfaz de la primera unidad de conexión y un almacenamiento de un segundo valor de error que representa el acoplamiento en un segundo registro; en donde la detección de un acoplamiento cruzado de la señal de prueba en una segunda interfaz de la primera unidad de conexión y el almacenamiento del segundo valor de error son monitoreados y/o controlados por el primer algoritmo. Tal forma de ejecución de la presente invención ofrece la ventaja de que no sólo se puede medir el efecto de la señal de prueba en una unidad de conexión distinta a la unidad de conexión que emite la señal de prueba, por lo cual el enfoque presentado aquí no sólo es útil para verificar conexiones entre unidades de conexión, sino también para comprobar la conexión de interfaces individuales en la propia unidad de conexión.
De acuerdo con otra forma de ejecución de la presente invención también puede estar previsto un paso de aplicación de otra señal de prueba a la interfaz de la segunda unidad de conexión; en donde la aplicación de la señal de prueba adicional es monitoreada y/o controlada por el segundo algoritmo, y en donde también está previsto el paso de la detección de un acoplamiento cruzado de la otra señal de prueba a la primera interfaz en la primera unidad de conexión y el del almacenamiento de un tercer valor de error que representa el acoplamiento de la otra señal de prueba en un tercer registro; en donde los pasos detección del acoplamiento de la otra señal de prueba y almacenamiento del tercer valor de error son monitoreados por el primer algoritmo. Una forma de ejecución de este tipo de la presente invención ofrece la posibilidad de que no sólo una de las unidades de conexión pueda utilizarse como "maestra" para comprobar la ausencia de errores en las líneas de conexión entre los componentes. De esta manera, se puede comprobar un número considerablemente mayor de posibles errores.
Según una forma de ejecución adicional de la presente invención, en el paso de la detección de un acoplamiento cruzado de la otra señal de prueba, además, se puede realizar una detección de un acoplamiento de la señal de
prueba adicional a por lo menos una segunda interfaz de la segunda unidad de conexión y un almacenamiento de un cuarto valor de error que representa el acoplamiento en un cuarto registro; en donde la detección del acoplamiento de la otra señal de prueba y el almacenamiento del cuarto valor de error son monitoreados y/o controlados por el segundo algoritmo. Tal forma de ejecución de la presente invención también ofrece la ventaja de que, incluso cuando se utiliza una segunda unidad de conexión como maestra para emitir la otra señal de prueba es posible detectar un error entre una conexión entre dos interfaces de la segunda unidad de conexión.
Para aliviar la unidad central controlada por software, la ejecución de la detección de errores de fallas en las líneas de conexión entre los componentes se debe realizar mediante uno o más algoritmos implementados en el hardware. Por lo tanto, resulta particularmente conveniente que la conmutación de las unidades de línea individuales como "maestras" para emitir una correspondiente señal de prueba también se realice mediante los correspondientes algoritmos en las respectivas unidades de conexión. Por lo tanto, según otra forma de ejecución de la presente invención antes del paso de la aplicación de la otra señal de prueba, se puede enviar una señal de control desde el primer algoritmo al segundo algoritmo para iniciar la aplicación de la otra señal de prueba por el segundo algoritmo.
Para permitir que las conexiones entre la unidad de control de la unidad central y la pluralidad de componentes se verifiquen de la manera más rápida y eficiente posible, después de que se haya aplicado una señal de prueba a una interfaz de la primera unidad de conexión, se debería evaluar no sólo el efecto de esta señal de prueba en una interfaz de una segunda unidad de conexión, sino también evaluar el efecto de la señal de prueba en otra u otras más interfaces. De acuerdo con una forma de ejecución conveniente de la presente invención en el paso de la detección también se puede realizar una detección de un acoplamiento cruzado de la señal de prueba en una interfaz de, al menos, una tercera unidad de conexión y un almacenamiento de un quinto valor de error que representa el acoplamiento de la señal de prueba a la interfaz de la tercera unidad de conexión en un quinto registro; en donde la detección del acoplamiento de la señal de prueba a la interfaz de la tercera unidad de conexión y el almacenamiento del quinto valor de error son monitoreados y controlados por un tercer algoritmo no volátil programado en la tercera unidad de conexión.
Para garantizar que se detecta correctamente un acoplamiento cruzado de la señal de prueba a otra interfaz, se debe considerar un ingreso de la señal de prueba en la interfaz de la primera unidad de conexión. De acuerdo con una forma de ejecución de la presente invención se puede espera un período de tiempo predefinido entre el paso de aplicación y el paso de detección.
Para permitir que los valores de error se almacenen de forma particularmente rápida en los correspondientes componentes o para permitir que los valores de error determinados sean leídos de forma particularmente rápida por la unidad de control de la unidad central, según una forma de ejecución particular de la presente invención, en el paso de detección el valor de error se puede almacenar en el primer registro; en donde el primer registro es una parte de la segunda unidad de conexión o en donde el primer registro es una parte de la unidad de control de la unidad central.
El enfoque presentado anteriormente se puede utilizar de forma particularmente ventajosa en un escenario en el que el procedimiento se realiza utilizando interfaces PSI5, al menos, como interfaz en la primera unidad de conexión y como interfaz en la segunda unidad de conexión. En particular, el enfoque descrito anteriormente se puede utilizar en el campo de la tecnología de vehículos a motor o de la electrónica de vehículos a motor.
A continuación, la presente invención se explica en detalle a modo de ejemplo mediante los dibujos incluidos. Las figuras muestran:
Figura 1: un diagrama de bloques de un vehículo, en el cual se utiliza un ejemplo de ejecución de la presente invención.
Figura 2: un esquema de operaciones de un ejemplo de ejecución de la presente invención como procedimiento.
Figura 3: otro esquema de operaciones detallado de un procedimiento para el uso en un ejemplo de ejecución de la presente invención.
Figura 4: otro esquema de operaciones detallado de un procedimiento para el uso en un ejemplo de ejecución de la presente invención.
En la siguiente descripción de los ejemplos de ejecución preferidos de la presente invención, se utilizan los mismos o similares símbolos de referencia para los elementos con funciones similares representados en las distintas figuras; en donde se omite una descripción repetida de dichos elementos.
La figura 1 muestra un diagrama de bloques de un vehículo 100 en el cual se utiliza un ejemplo de ejecución de la presente invención. En este caso, se proporciona una unidad central 110 controlada por software. La unidad central
110 comprende una unidad de control 115, que está diseñada, por ejemplo, como un microcontrolador o como un procesador de señales digitales y que se conecta, por ejemplo, a través de un bus SPI 116 con las unidades de conexión 117, que se proporcionan como una interfaz de hardware para ponerse en contacto con las unidades externas que se describirán con más detalle a continuación. Las unidades de conexión 117 están conectadas con interfaces de una pluralidad de unidades periféricas 130 a través de líneas de conexión 120 que están diseñadas cada una como líneas de señal de dos hilos (por ejemplo, en forma de una línea de conexión PSI5 o interfaz). Sin limitación alguna en relación con la generalidad, en la figura 1 sólo hay tres unidades periféricas 130, a saber, una primera unidad 130a, una segunda unidad 130b y una tercera unidad 130c. Sin embargo, también se pueden proporcionar otras unidades 130 (no mostradas explícitamente en la figura 1) que estén conectadas de manera análoga a través de correspondientes líneas de conexión 120 con unidades de conexión respectivamente asociadas 117. Cada una de las unidades de conexión 117comprende, por ejemplo, una primera interfaz 140, una segunda interfaz 150, un algoritmo 160 no volátil almacenado en el hardware de la unidad de conexión 117 en cuestión, así como, un registro 170 en el cual se pueden almacenar uno o más valores de error.
Las unidades periféricas 130 pueden consistir en sensores (por ejemplo, sensores de aceleración, sensores de presión o sensores de ruido estructural o similares) que envían una correspondiente señal de sensor a una de las interfaces 140 o 150 de las unidades de conexión 117 de modo que la unidad de conexión 117 en cuestión puede evaluar la señal enviada por respectivo el sensor en cuestión y, por ejemplo, activar un dispositivo de seguridad personal como un airbag 180 o un tensor de cinturón de seguridad 190 para optimizar la seguridad de un pasajero 195 del vehículo 100.
Para conectar las interfaces individuales 140 y 150 de las respectivas unidades de conexión 117 de la unidad central 110 con la unidad de control 115 de la unidad central, por ejemplo, la primera interfaz 140a de la primera unidad de conexión 117a está conectada con la primera unidad periférica 130a a través de una primera línea de conexión 120a, la segunda interfaz 150a de la primera unidad de conexión 117a está conectada con la primera unidad periférica 130a a través de una segunda línea de conexión 120b, la primera interfaz 140b de la segunda unidad de conexión 117b con una segunda unidad periférica 130b a través de una tercera línea de conexión 120c, la segunda interfaz 150b de la segunda unidad de conexión 117b también está conectada con la segunda unidad periférica 130b a través de una cuarta línea de conexión 120d, la primera interfaz 140c de la tercera unidad de conexión 117c está conectada con una tercera unidad periférica 130c a través de una quinta línea de conexión 120e y una segunda interfaz 150c de la tercera unidad de conexión 117c está conectada con la tercera unidad periférica 130c de la unidad central 110 a través de una sexta línea de conexión 120f. También es concebible que cada una de las unidades periféricas 130 esté conectada a una correspondiente unidad de conexión 117 de la unidad central 110 sólo a través de una línea de conexión 120.
Para comprobar entonces el correcto funcionamiento y la ausencia de fallas en las líneas de conexión individuales 120, la unidad de control 115 controlada por software en la unidad central 110 ejecutaba previamente un algoritmo de prueba que, sin embargo, esto requería mucho tiempo y, por lo tanto, era lento debido a la lectura, interpretación y ejecución de comandos individuales del algoritmo de prueba en la unidad de control 115. De acuerdo con el enfoque presentado aquí, ahora se envía una señal desde la unidad de control 115, por ejemplo, a la primera unidad de conexión 117a, con el fin de iniciar la ejecución de la verificación de errores utilizando un algoritmo 160a implementado en el hardware de la primera unidad de conexión 117a o una unidad de control equipada correspondientemente que puede ejecutar dicho algoritmo 160a.
Para ello, por ejemplo, se aplica una señal de prueba a la primera interfaz 140a de la primera unidad de conexión 117a. Dicha señal de prueba puede consistir, por ejemplo, en que se imprima un nivel de tensión predefinido entre los dos hilos de las primeras líneas de conexión 120a. Cuando se presenta una falla en las conexiones 120, por ejemplo, debido a un aislamiento defectuoso o un terminal para soldar 125 entre uno de los cables de la primera línea de conexión 120a y un cable de la tercera línea de conexión 120c, dicha falla se puede detectar en la primera interfaz 140b de la segunda unidad de conexión 117b. En este caso, por ejemplo, un nivel de tensión en la tercera línea de conexión 120c será mayor que el que habría en el caso sin la falla en la forma del terminal para soldar 125. El acoplamiento de la señal de prueba desde la primera línea de conexión 120a a la tercera línea de conexión 120c se puede detectar así en la primera interfaz 140b de la segunda unidad de conexión 117b. En este caso, la segunda unidad de conexión 117b está en un estado en el cual no se emite ninguna señal de prueba en una de las líneas de conexión 120c y 120d a través de una de las interfaces 140b o 150b, sino que se monitorea un acoplamiento cruzado de la señal de prueba en la tercera y/o la cuarta línea de conexión 120 y 120d en las respectivas interfaces 140b y 150b. Cuando se reconoce que la señal de prueba está acoplada a la tercera línea de conexión 120c, por ejemplo, debido a la presencia del error 125, esto puede ser detectado por el algoritmo 160b programado permanentemente en el hardware de la segunda unidad de conexión 117b y almacenarse en una memoria correspondiente o en un registro 170b correspondiente de la segunda unidad de conexión 117b.
De la manera descrita anteriormente también se puede detectar un error entre la primera línea de conexión 120a y la quinta línea de conexión 120e en la primera interfaz 140c de la tercera unidad de conexión 117c; en donde dicho error está causado, por ejemplo, por un segundo terminal para soldar 126. En este caso, utilizando el algoritmo 160c, que está programado de forma no volátil en el hardware de la tercera unidad de conexión 117c, se puede
detectar un valor de error que representa dicha falla en la primera interfaz 140c de la tercera unidad de conexión 117c y almacenar este valor de error en un registro o una memoria 170c de la tercera unidad de conexión 1117c. Para detectar también un fallo (por ejemplo, debido a un cortocircuito 127) entre la primera y la segunda línea de conexión 120a y 120b en interfaces de una única unidad periférica, por ejemplo, en la primera unidad periférica 130a, el algoritmo 160a o un también una unidad de control que ejecuta el algoritmo 160a puede registrar un valor de error que representa al mencionado error 127 en la segunda interfaz 150a de la primera unidad de conexión 117a y almacenarlo en la memoria o en el registro 170a.
Para poder detectar tantos errores como sea posible en las líneas de conexión, mediante el algoritmo 160a de la primera unidad de conexión 117a se puede enviar una señal de control (por ejemplo, a través del bus SPI 116 y la unidad de control 115 de la unidad central 110) al algoritmo 160b (o a una unidad de control que ejecuta dicho algoritmo) de la segunda unidad de conexión 117b, con lo cual el algoritmo 160b en la segunda unidad de conexión 117b (o la unidad de control que ejecuta este algoritmo 160b en la segunda conexión unidad 117b) emite, por ejemplo, una señal de prueba (adicional) a través de la primera interfaz 140b de la segunda unidad de conexión 117b a la tercera línea de conexión 120c. Esta señal de prueba adicional puede, por ejemplo, corresponder en términos de forma y amplitud a la señal de prueba emitida previamente a través de la primera interfaz 140a de la primera unidad de conexión 117a. De esta forma, por ejemplo, el error 125 que existe entre la primera y la tercera línea de conexión 120a y 120c debido al terminal de soldadura también se puede detectar en la primera interfaz 140a de la primera unidad de conexión 117a y almacenarse en la memoria 170a mediante un correspondiente valor de error que representa dicho error 125.
Repitiendo este procedimiento descrito anteriormente, cada una de las interfaces 140 ó 150 mostradas en la figura 1 ahora puede servir como una interfaz maestra, a través de la cual se emite una correspondiente señal de prueba a la línea de conexión asociada 120; en donde en las otras interfaces, que pertenecen a la misma unidad de conexión o a una unidad de conexión diferente resulta posible una verificación de las respectivas interfaces de un acoplamiento cruzado de la señal de prueba aplicada a la interfaz maestra. Esta verificación se puede realizar sin ejecutar un correspondiente código de software en la unidad de control 115 de la unidad central 110, lo que significa que la verificación de la ausencia de errores en las líneas de conexión 120 es significativamente más rápida que cuando se utiliza un algoritmo controlado por software.
Finalmente, los valores de error almacenados en los registros 170 de las unidades de conexión individuales 117 pueden ser leídos, por ejemplo, por la unidad de control 115 de la unidad central 110, de modo que se detecta el estado de error de las respectivas líneas de conexión 120. Esta lectura se puede realizar nuevamente, por ejemplo, usando un algoritmo basado en software en la unidad central 110, ya que dicha lectura no requiere un número tan elevado de comandos para ser procesados y por lo tanto se puede ejecutar con la suficiente rapidez. Además, sólo se requiere un comando de lectura cuando un registro contiene las entradas de error de todas las interfaces.
Por el contrario, una prueba de acoplamiento cruzado controlada por software (como se lleva a cabo en el estado del arte) requeriría que se enviaran un gran número de comandos de control a las interfaces (PSI5) que deben ser verificadas. Cada interfaz PSI5 individual debe conectarse y desconectarse mediante comandos de software y después de cada comando de encendido se debe registrar el estado de todas las interfaces.
La figura 2 muestra un esquema de operaciones de una forma de ejecución de la presente invención como procedimiento 200 para determinar al menos una falla en las líneas de conexión entre una unidad central controlada por un algoritmo volátil programado en una unidad central y una pluralidad de componentes electrónicos independientes entre sí. Las líneas de conexión entre la unidad central y la pluralidad de componentes están realizadas respectivamente a través de líneas de dos hilos. El procedimiento 200 comprende un paso de emisión 210 de una señal de inicio desde la unidad de control a un primero de los componentes para iniciar la determinación del error. Además, el procedimiento comprende un paso de aplicación 220 de una señal de prueba a una interfaz de un primero de los componentes; en donde la aplicación de la señal de prueba es monitoreada y/o controlada por un primer algoritmo no volátil programado en el primer componente. De esta manera se crea un monitor de cortocircuito a tierra. Además, el procedimiento 200 comprende un paso de detección 230 de un acoplamiento cruzado de la señal de prueba a una interfaz de un segundo componente y de almacenamiento de un valor de error que representa el acoplamiento en un primer registro; en donde la detección y el almacenamiento del valor de error se controla por un segundo algoritmo no volátil programado en la segunda unidad de conexión. Finalmente, el procedimiento comprende un paso de lectura 240 del, al menos un, valor de error por parte de la unidad central al menos del primer registro para determinar el error en las líneas de conexión entre la unidad central y la pluralidad de componentes.
Una prueba de acoplamiento cruzado basada en hardware, como la que se describió anteriormente, conduce a una reducción en el tiempo de prueba y al mismo tiempo, alivia al procesador (principal controlado por software). Esto se consigue mediante una secuencia de prueba automática que no requiere ninguna intervención de control por parte del procesador mientras se ejecuta la prueba. Los comandos "iniciar la prueba de acoplamiento cruzado" y "leer los
resultados de la prueba" suelen ser suficientes. De esta manera se reduce la complejidad general del software del algoritmo que se ejecuta en el procesador.
Una vez iniciada la prueba, se activan las interfaces individuales y el circuito de prueba registra automáticamente el estado. Los resultados de las pruebas se almacenan en registros de resultados.
La secuencia de prueba depende del número de componentes (que están diseñados, por ejemplo, como ASIC) con interfaces (PSI5) en una placa de circuitos impresos. Cuando hay varios componentes o ASIC, un componente (ASIC) tras otro se convierte en el "(ASIC-) maestro", que activa secuencialmente su o sus interfaces (PSI5) durante un breve período de tiempo (es decir, envía una señal de prueba a la interfaz) y monitorea las interfaces respectivamente inactivas para el acoplamiento, tal como se describirá con más detalle con referencia a la figura 3.
La figura 3 muestra un esquema de operaciones de pasos que se ejecutan, por ejemplo, en un ASIC maestro, es decir, en una unidad de conexión que aplica una señal de prueba a una interfaz. En un primer paso 305, la correspondiente unidad de conexión recibe una señal (por ejemplo, de la unidad central 110 de la figura 1) de modo que la unidad de conexión maestra en cuestión pueda reconocer se puede/debería funcionar como una unidad de conexión maestra. Cuando tal señal no es recibida, se realiza un salto a lo largo de la ruta 307 de regreso al paso 305 de modo que la unidad de conexión relevante espera nuevamente una correspondiente señal de la unidad de control 115 que puede/debería funcionar como una unidad de conexión maestra. Cuando en el paso 305 se reconoce que la unidad de conexión en cuestión puede/debería funcionar como una unidad de conexión maestra, se lleva a cabo un paso posterior 309 en el cual se verifica si todas las interfaces a las líneas de conexión están apagadas (es decir, desactivadas). Por consiguiente, en el paso 309 se verifica si todas las interfaces PSI están apagadas. Si este no es el caso, se vuelve a saltar al paso 305 de acuerdo con la ruta 311 y se espera nuevamente una señal de que la unidad de conexión en cuestión debe operar como la unidad de conexión maestra. Cuando en el paso 309 se reconoce que todas las interfaces en las líneas de conexión están apagadas, se realiza un salto a un paso posterior 313, en el cual se verifica si no existe cortocircuito en una fuente de tensión (por ejemplo, una batería) en la n-ésima interfaz del componente; en donde la variable de conteo n representa un número natural (comenzando con el número 1). Cuando en el paso 313 se determina que en realidad no existe un cortocircuito en la n-ésima interfaz de la unidad de conexión, la interfaz n.° n se enciende en el paso 315 y después, de acuerdo con el paso 317, se espera un tiempo predeterminado para que un nivel de tensión en una línea de conexión conectada a la interfaz n.° n pueda asentarse. Posteriormente, en un paso 319, se verifica si una salida (filtrada) de un comparador de tensiones de interfaces que monitorea la tensión en el interfaz n.° n es mayor que un valor umbral predeterminado. Si este no es el caso, se almacena un valor de error en un registro 170 (correspondiente a la figura 1) de acuerdo con la ruta 321, que representa un error "cortocircuito a tierra". A continuación, se realiza un salto al paso 323, que se explica con más detalle a continuación. Cuando, por el contrario, en el paso 319 se determina que la salida en la interfaz n.° n es mayor que el valor umbral, en un paso posterior 323 se verifica si una salida (filtrada) de un comparador de tensiones de interfaces que monitorea otra interfaz de la unidad de conexión también proporciona un valor mayor que un valor umbral o que el valor umbral. Cuando este es el caso, en un paso posterior 325 se escribe un "1" lógico (como valor de error) en un registro de resultados de acoplamiento cruzado (que, por ejemplo, también puede estar dispuesto en la memoria 170), por lo cual se puede identificar un error en forma de cortocircuito o una conexión de baja resistencia entre la interfaz n.° n y la otra interfaz de la unidad de conexión (maestra) en cuestión. Posteriormente, en un paso 327, se desconecta la interfaz n.° n de la unidad de conexión. Cuando en el paso 323 se reconoce que la salida de un comparador de tensiones de interfaces que monitorea la otra interfaz suministra un valor que no es mayor que el valor umbral o que la salida de todos los comparadores de tensiones de interfaces que monitorean las otras interfaces de la unidad de conexión (maestra) en cuestión proporciona valores que, no son todos mayores que los correspondientes valores umbral, también se realiza un salto al paso 327, en el que se desconecta la interfaz n.° n. Después de la desconexión de la interfaz n.° n en el paso 327, hay una espera de un tiempo de estabilización predefinido en el paso 329. Después del paso 329, en el paso 331 se comprueba si la variable de recuento corresponde a un número que representa el número máximo nmáx de interfaces en la unidad de conexión (maestra) en cuestión. También en el caso de que en el paso 313 se detecte un error "cortocircuito a la tensión de alimentación" (es decir, por ejemplo, a la batería), se almacena un valor de error (paso 332) que representa un cortocircuito a la tensión de alimentación, como, por ejemplo, a la batería, y se continúa al paso 331. Cuando en el paso 331 se reconoce que la variable de contador n utilizada en el momento es realmente menor que el número máximo nmáx de interfaces en la unidad de conexión (maestra) en cuestión, la variable de contador n se incrementa en el valor 1 y se realiza un salto al paso 309. Cuando en el paso 331 se reconoce que la variable de contador n utilizada en el momento no es menor que el número máximo nmáx de interfaces en la unidad de conexión (maestra) en cuestión, se regresa al paso 305.
Las otras unidades de conexión (por ejemplo, ASIC, que en este caso funcionan como "ASIC esclavos" o ASIC dependientes) conmutan a un modo de monitor y monitorean sus interfaces (PSI5) para detectar un eventual acoplamiento con las interfaces ASIC maestras (PSI5), tal como será descrito con más detalle en relación con el esquema de operaciones según la figura 4.
La figura 4 muestra un esquema de operaciones de pasos que se ejecutan en una unidad operativa dependiente (es decir, por ejemplo, un ASIC dependiente, es decir, un ASIC que no funciona como ASIC maestro o un componente
que no funciona como unidad de conexión maestra). Estos pasos se realizan en paralelo (según la flecha 403 en la figura 4) en todas las unidades de conexión representadas en la figura 1 que no funcionan como unidad de conexión maestra. En un primer paso 405, se verifica si el componente en cuestión (por ejemplo, de la unidad de control 115 de la unidad central 110) ha recibido una señal de que la unidad de conexión en cuestión debe funcionar como una unidad de conexión controlada (es decir, como una unidad de conexión esclava). Cuando este es el caso, se continúa a un paso posterior 407, en el cual se verifica si un valor (filtrado) de una salida de un comparador de tensiones de interfaces que monitorea una interfaz relevante de la respectiva unidad de conexión excede un cierto valor umbral. Cuando este es el caso, en un paso posterior 409 se introduce un valor de error en un correspondiente registro de resultados de acoplamiento cruzado, que representa un error en el acoplamiento de la señal de prueba a la interfaz en cuestión de la unidad de conexión (dependiente).
Para examinar si la presente invención está implementada en un producto, los comandos de control para activar la prueba de acoplamiento cruzado y para leer el registro de resultados pueden proporcionar un indicio de la instalación de la invención en un ASIC. Una identificación clara de una prueba basada en hardware es posible cuando se interrumpen as comunicaciones entre el procesador y los ASIC durante la secuencia de prueba y después de que la prueba ha terminado aún se almacenan resultados correctos de la prueba en el registro de resultados.
Los ejemplos de ejecución descritos y mostrados en las figuras están seleccionados sólo a modo de ejemplo. Los diferentes ejemplos de ejecución se pueden combinar entre sí completamente o con respecto a características individuales. Un ejemplo de ejecución también se puede complementar con características de otro ejemplo de ejecución.
Además, los pasos del procedimiento conforme a la invención pueden repetirse, así como, llevarse a cabo en una secuencia diferente a la descrita.
Cuando un ejemplo de ejecución comprende una conexión "y/o" entre una primera característica y una segunda característica, esto debe entenderse como que el ejemplo de ejecución según una forma de ejecución presenta tanto la primera característica como la segunda característica y de acuerdo con otra forma de ejecución sólo presenta la primera característica o sólo la segunda característica.
Claims (9)
1. Procedimiento (200) para la determinación de al menos una falla (125, 126, 127) en líneas de conexión (120) entre una pluralidad de unidades de conexión electrónica (117a-c) y una pluralidad de unidades periféricas (130) que son independientes entre sí; en donde la unidad de conexión (117a-c) está controlada por un algoritmo programado de manera volátil en una unidad de control (115); y en donde las líneas de conexión (120) entre las unidades periféricas (130a-c) y las unidades de conexión (117) están diseñadas cada una mediante al menos una línea de dos hilos; en donde el procedimiento (200) presenta los siguientes pasos:
- emisión (210) de una señal de inicio desde la unidad de control (115) a una primera (130a) de las unidades de conexión (117a) para iniciar la determinación del error (125);
- aplicación (220) de una señal de prueba a una interfaz (140a) de una primera de las unidades de conexión (117a), caracterizada porque la aplicación de la señal de prueba es monitoreada y/o controlada por un primer algoritmo no volátil (160a) programado en la primera unidad de conexión (117a);
- detección (230) de un acoplamiento cruzado de la señal de prueba a una interfaz (140b) de una segunda unidad de conexión (117b) y almacenamiento de un valor de error que representa el acoplamiento en un primer registro (170b); en donde la detección y el almacenamiento del valor de error se controla por un segundo algoritmo (160b) no volátil programado en la segunda unidad de conexión (117b); y
- lectura (240) del, al menos un, valor de error a través de la unidad de control (110) al menos desde el primer registro (170b) con el fin de determinar la falla en las líneas de conexión (120) entre la primera unidad de conexión (117a) y la pluralidad de unidades periféricas (130).
2. Procedimiento (200) según la reivindicación 1, caracterizado porque, en el paso de detección (230), se realiza una detección de un acoplamiento cruzado de la señal de prueba a una segunda interfaz (150a) de la primera unidad de conexión (117a) y un almacenamiento de un segundo valor de error que representa el acoplamiento en un segundo registro (170a); en donde la detección de un acoplamiento cruzado de la señal de prueba a la segunda interfaz (150a) de la primera unidad de conexión (117a) y el almacenamiento del segundo valor de error son monitoreados por el primer algoritmo (160a).
3. Procedimiento (200) según una de las reivindicaciones precedentes, caracterizado por un paso de aplicación de otra señal de prueba a la interfaz (140b) de la segunda unidad de conexión (117b); en donde la aplicación de la señal de prueba adicional es monitoreada por el segundo algoritmo (160b) y en donde también está previsto el paso de la detección de un acoplamiento cruzado de la otra señal de prueba a la primera interfaz (140a) en la primera unidad de conexión (117a) y el del almacenamiento de un tercer valor de error que representa el acoplamiento de la otra señal de prueba en un tercer registro (170a); en donde los pasos detección del acoplamiento de la señal de prueba adicional y almacenamiento del tercer valor de error son monitoreados y/o controlados por el primer algoritmo (160a).
4. Procedimiento (200) según la reivindicación 3, caracterizado porque en el paso de la detección de un acoplamiento cruzado de la otra señal de prueba, además, se realiza una detección de un acoplamiento de la señal de prueba adicional a por lo menos una segunda interfaz (150b) de la segunda unidad de conexión (117b) y un almacenamiento de un cuarto valor de error que representa el acoplamiento en un cuarto registro (170b); en donde la detección del acoplamiento de la otra señal de prueba y el almacenamiento del cuarto valor de error es monitoreado y/o controlado por el segundo algoritmo (160b).
5. Procedimiento (200) según una de las reivindicaciones 3 ó 4, caracterizado porque antes del paso de la aplicación de la otra señal de prueba, se envía una señal de control desde el primer algoritmo (160a) al segundo algoritmo (160b) para iniciar la aplicación de la otra señal de prueba por el segundo algoritmo (160b).
6. Procedimiento (200) según una de las reivindicaciones precedentes, caracterizado porque en el paso de la detección (230) también se realiza una detección de un acoplamiento cruzado de la señal de prueba en una interfaz (140c) de una tercera unidad de conexión (117c) y un almacenamiento de un quinto valor de error que representa el acoplamiento de la señal de prueba a la interfaz (140c) de la tercera unidad de conexión (117c) en un quinto registro; en donde la detección del acoplamiento de la señal de prueba a la interfaz ( 140c) de la tercera unidad de conexión (117c) y el almacenamiento del quinto valor de error se monitorea y controla por un tercer algoritmo (160c) no volátil programado en la tercera unidad de conexión (117c).
7. Procedimiento (200) según una de las reivindicaciones precedentes, caracterizado porque se espera un período de tiempo predefinido entre el paso de aplicación (220) y el paso de detección (230).
8. Procedimiento (200) según una de las reivindicaciones precedentes, caracterizado porque en el paso de la detección (230) se realiza un almacenamiento del valor de error en el primer registro (170b); en donde el primer registro es una parte de la segunda unidad de conexión (117b), o en donde el primer registro (170b) es una parte de la unidad de control (115).
9. Procedimiento (200) según una de las reivindicaciones precedentes, caracterizado porque el procedimiento (200) se ejecuta utilizando interfaces PSI5 (140a-b, 150a-b) al menos como interfaz en la primera unidad de conexión (117a) y como interfaz en la segunda unidad de conexión (117b).
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