ES2262494T3 - Circuito de repliegue de señal, y celula de interpolacion en serie de un convertidor analogico-numerico utilizando dicho circuito. - Google Patents
Circuito de repliegue de señal, y celula de interpolacion en serie de un convertidor analogico-numerico utilizando dicho circuito.Info
- Publication number
- ES2262494T3 ES2262494T3 ES00402281T ES00402281T ES2262494T3 ES 2262494 T3 ES2262494 T3 ES 2262494T3 ES 00402281 T ES00402281 T ES 00402281T ES 00402281 T ES00402281 T ES 00402281T ES 2262494 T3 ES2262494 T3 ES 2262494T3
- Authority
- ES
- Spain
- Prior art keywords
- transistors
- circuit
- pair
- voltages
- receiving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006073 displacement reaction Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 description 9
- 230000000737 periodic effect Effects 0.000 description 4
- 230000006978 adaptation Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
- H03M1/445—Sequential comparisons in series-connected stages with change in value of analogue signal the stages being of the folding type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Célula de repliegue de señal, que comprende al menos un circuito de repliegue (61), comprendiendo el indicado circuito dos pares de conexiones diferenciales (Q1, Q2, Q1b, Q2b) alimentadas por una misma fuente de corriente (41) conectada con un primer borne de alimentación (42), comprendiendo cada par dos transistores, estando los transistores (Q1, Q2b) de un par en paralelo con los transistores del otro par (Q2, Q1b), estando cada grupo de dos transistores en paralelo conectado mediante una resistencia común respectiva (R, Rb) a un segundo borne de alimentación (43), siendo las dos salidas del circuito de repliegue (V11, V11b) los colectores juntos de los dos grupos de transistores en paralelo, caracterizada porque comprende además un circuito (1) que proporciona cuatro señales V01, V01b, V02, V02b que varían en función de una señal analógica Vin, variando las señales en oposición de fase dos a dos, encontrándose V01 y V02 en oposición de fase con V01b y V02b respectivamente, recibiendo losdos transistores (Q1, Q2b) de un par las dos tensiones V01, V02b y recibiendo los dos transistores del otro par (Q2, Q1 b)
Description
Circuito de repliegue de señal, y célula de
interpolación en serie de un convertidor
analógico-numérico utilizando dicho circuito.
La presente invención se refiere a una célula de
repliegue de señal, utilizable particularmente para realizar una
célula de interpolación en serie de un convertidor analógico-
numérico de interpolación. La misma se aplica por ejemplo a
convertidores cuya arquitectura comprende una parte llamada de
interpolación en serie y que necesitan una gran precisión.
Una solicitud de patente francesa
FR-A-2699025 describe un convertidor
analógico-numérico con circuito de repliegue que
comprende una parte de interpolación en serie. Uno de los intereses
de un convertidor analógico-numérico de repliegue
es que permite economizar comparadores en su parte analógica. En
particular, la conversión de la señal no actúa sobre la comparación
de la amplitud real de este último con una serie de comparadores
analógicos. Los bitios de conversión de pesos sucesivos se
obtienen, por simples combinaciones analógicas, en función de la
pertenencia de la amplitud de la señal a intervalos definidos por
tensiones de referencia regularmente distribuidas, siendo estos
intervalos cada vez más bajos a medida que los bitios de
conversión se aproximan al bitio de peso bajo. Así, una señal Vin se
aplica a la entrada de al menos dos circuitos de repliegue, cuya
función es proporcionar señales llamadas "replegadas" Vr1,
Vr1b, Vr2, Vr2b, que presentan una amplitud que varía con la
amplitud de la señal de entrada Vin según una función periódica, de
forma sustancialmente sinusoidal. Las funciones Vr1 y Vr1b se
encuentran en oposición de fase, de igual modo las funciones Vr2 y
Vr2b se encuentran en oposición de fase. Las funciones Vr1 y Vr2
están en cuanto a las mismas en cuadratura. Las diferencias
(Vr1-Vr1b), (Vr2-Vr2b) se anulan
periódicamente para valores de tensión de entrada que son las
tensiones de referencia anteriormente citadas. A partir de estas
diferencias, una célula de interpolación establece señales de
idéntico aspecto general que las diferencias de señales replegadas,
pero que se anulan para valores de tensión de entrada
intermediarios entre los valores de referencia. Así, si una célula
de interpolación comprende en entrada 2^{n}+1 tensiones de
referencia tales como las anteriormente definidas, la misma
presenta 2^{n+1}+1 tensiones llamadas interpoladas. Una célula
permite por consiguiente crear un bitio de información
suplementario. A partir de un circuito de repliegue inicial, las
células de interpolación puestas en cascada permiten por
consiguiente obtener los diferentes bitios sucesivos de conversión
de una magnitud analógica, partiendo del bitio de peso fuerte. Las
células de interpolación son clásicamente células llamadas
"multiplicador de Gilbert", particularmente descritas en la
solicitud de patente francesa anteriormente citada, pero también
en la solicitud internacional WO 92/08288.
La breve descripción que antecede de un
convertidor analógico-numérico con circuito de
repliegue muestra la importancia de la precisión de las tensiones
de referencia. Ahora bien, estas últimas se obtienen en los
circuitos de interpolación que comprenden circuitos de repliegue de
señal, particularmente las células de Gilbert, cuyo principio de
funcionamiento está basado en sistemas de vías de corriente en
pares de conexiones diferenciales que comprenden transistores
bipolares o de tipo MOS, cableadas en cascada. De esta
arquitectura, resulta que las tensiones de referencia dependen
particularmente de las tensiones base-emisor Vbe de
transistores en cascada. Esta tensión depende por si misma de la
corriente de los transistores y de otros parámetros exteriores
tales como por ejemplo la temperatura. La precisión de las tensiones
de referencia y por consiguiente del resultado de la conversión
analógica-numérica, se encuentra pues por ello por
consiguiente afectada. Por otro lado, para una tensión cresta dada
la cascada de tensiones Vbe limita la tensión útil, es decir
disponible para la conversión.
Una solicitud de patente japonesa JP 07210615A
describe un circuito que permite un repliegue de señal compuesto
por dos pares de conexiones de transistores.
Un fin de la invención es paliar los
inconvenientes anteriormente citados limitando el número de
tensiones base-emisor Vbe en cascada en el circuito
de repliegue de señal de una célula de interpolación. A este
respecto, la invención tiene por objeto una célula de repliegue de
señal tal como la definida por la reivindicación 1.
La invención tiene también por objeto una célula
de interpolación para un convertidor
analógico-numérico de interpolación, que utiliza
células tales como la definida anteriormente.
La invención tiene por principales ventajas que
permite una mejora de la rapidez de conversión, que permite
mejorar los rendimientos en velocidad particularmente del
convertidor analógico-numérico sin aumentar por
ello de forma significativa las tensiones de alimentación, que
permite mejorar simplemente estos rendimientos de velocidad y que
es sencilla de realizar.
Otras características y ventajas de la invención
aparecerán con la ayuda de la descripción que sigue realizada con
respecto a los dibujos adjuntos que representan:
- la figura 1, un ejemplo de arquitectura de
convertidor analógico-numérico con células de
interpolación que utilizan circuitos de repliegue;
- las figuras 2a y 2b, un ejemplo de formas de
onda replegadas, a la entrada y a la salida de una célula de
interpolación;
- la figura 3, un ejemplo de circuito de
repliegue según la técnica anterior, llamado célula de Gilbert;
- la figura 4, un ejemplo de realización posible
de un circuito de repliegue utilizado en una célula según la
invención;
- la figura 5, una ilustración del
funcionamiento del circuito precedente que presenta en función de
una tensión de entrada Vin, las formas de ondas de las corrientes
que pasan por resistencias de colectores y las formas de onda de
las tensiones de salida;
- la figura 6, un ejemplo de realización posible
de una célula de interpolación según la invención;
- la figura 7, una ilustración del
funcionamiento de un circuito de combinación de corrientes que
realiza un desplazamiento de las formas de onda a la entrada de un
circuito de repliegue según la invención, que presenta las formas
de onda de corriente de colector y de tensión en una resistencia en
función de la tensión de entrada anteriormente citada;
- la figura 8, otro ejemplo de realización
posible de un circuito de desplazamiento de las formas de onda de
entrada de un circuito de repliegue según la invención;
- la figura 9, una ilustración del
funcionamiento del circuito de la figura 8 que presenta una forma
de onda desplazada en función de otras dos formas de onda.
La figura 1 presenta de forma esquemática un
ejemplo de arquitectura de convertidor
analógico-numérico de circuito de repliegue. La
tensión a convertir Vin está presente en la entrada de un primer
circuito de repliegue 1. Por motivos de claridad de la descripción,
los circuitos no directamente relacionados con el objeto de la
invención no han sido representados en la figura 1, es por ejemplo
el caso del contrastador bloqueador generalmente dispuesto a la
entrada de un convertidor analógico-numérico. Las
salidas del convertidor están representadas por bitios B_{0},
B_{1}, B_{2}....B_{N} que tienen el valor 0 ó 1, codificando
el convertidor las magnitudes analógicas en N+1 bitios. A título de
indicación, la conversión numérica enfoca por ejemplo la magnitud
analógica de entrada Vin según la relación siguiente, en el caso de
un código binario natural:
(1)Vin = A_{0}
\ (B_{0}2^{-1} + B_{1}2^{-2} + B_{2}2^{-3} + ........ \ B_{N}2^{-
(N+1)})
donde A_{0} representa la
amplitud máxima posible de una señal a
convertir.
En otros casos, la progresión puede realizarse
en código GRAY. Existe entonces el decodificado del código GRAY en
código binario.
Los bitios B_{0}, B_{1}, B_{2}....B_{N}
proceden respectivamente de comparadores CMP_{0}, CMP_{1},
CMP_{2},...CMP_{N}. Hay que notar que a la salida del primer
circuito de repliegue 1, en cabeza, se pueden tener varios bitios
de información. Ello depende particularmente del número de
repliegues, o también del número de referencias.
El bitio de peso fuerte B_{0} se obtiene a la
salida de un primer comparador CMP_{0} que el mismo está
cableado a la salida del primer circuito de repliegue 1
anteriormente citado. Este último realiza, a partir de la tensión
analógica de entrada Vin, cuatro tensiones replegadas V_{01},
V_{01b}, V_{02}, V_{02b} proporcionadas por sus cuatro
salidas.
La figura 2a ilustra mediante cuatro curvas las
cuatro tensiones replegadas V_{01}, V_{01b}, V_{02},
V_{02b} anteriormente citadas en un sistema de ejes. Más
precisamente, las curvas representativas de la figura 2a ilustran
las funciones de transferencia entre la entrada Vin del circuito de
repliegue 1 y cada una de sus cuatro salidas. En otras palabras, el
eje de las abscisas representa la tensión de entrada Vin, el eje
de las ordenadas representa la tensión V_{0} presente en cada una
de las cuatro salidas del circuito 1 en función de la tensión de
entrada Vin. Cada una de las cuatro curvas V_{01}, V_{01b},
V_{02}, V_{02b} representa entonces respectivamente las
variaciones de las tensiones replegadas V_{01}, V_{01b},
V_{02}, V_{02b} en función de la tensión de entrada Vin,
teniendo estas curvas representativas las mismas referencias que
sus tensiones asociadas, por razones de sencillez. Las variaciones
de las tensiones replegadas V_{01}, V_{01b}, V_{02},
V_{02b} son periódicas y de forma sustancialmente sinusoidal. Un
periodo representa la zona de conversión o también la amplitud
máxima admisible a la entrada del convertidor, es decir
particularmente el valor A_{0} de la relación (1) precedente, en
el caso en que el primer circuito de repliegue 1 comprenda cinco
referencias, o sea dos bitios de información. Esta se representa en
valor relativo sobre el eje de las abscisas de la figura 2a por el
valor 2. Las curvas V_{01} y V_{01b} se encuentran en oposición
de fase, de igual modo las curvas V_{02} y V_{02b} se
encuentran en oposición de fase. Las curvas V_{01} y V_{02} se
encuentran en cuadratura, encontrándose V_{02} con anticipación
sobre V_{01} y pasando por el punto de origen 0.
Las curvas V_{02}, V_{02b} permiten
determinar el bitio de peso fuerte B_{0}, siendo este último
igual a 1 si la tensión de entrada Vin es superior o igual a
A_{0}/2_{,} representado por el valor relativo 1 en el eje de
las abscisas de la figura 2a, o igual a 0 si la misma es inferior a
este valor. A este respecto, las salidas del circuito de repliegue
1 que comprenden las tensiones V_{02}, V_{02b} están cableadas
a la entrada del primer comparador lógico CMP_{0} de tal forma que
la salida de este último es igual a 1 cuando V_{02} es superior
o igual a V_{02b} y es igual a 0 en el caso contrario.
Las curvas V_{01}, V_{01b} forman un bitio
de información por si solas en código GRAY. Las cuatro salidas del
primer circuito de repliegue 1 están conectadas a las cuatro
entradas de un segundo circuito de repliegue 2. De forma conocida,
este último realiza un repliegue suplementario de la tensión de
entrada Vin tal como se ha ilustrado por cuatro curvas
representativas V_{11}, V_{11b}, V_{12}, V_{12b} en la
figura 2b, en un mismo sistema de ejes que el de la figura 2a. Por
consiguiente proporciona a la salida cuatro tensiones replegadas
V_{11}, V_{11b}, V_{12}, V_{12b} destinadas para ser
cableadas con otro circuito de repliegue 3 y, para dos de ellas
para indicar el valor del bitio B_{1} de peso siguiente. Los
circuitos de repliegue 2, 3, 4, que siguen al primero 1 y que están
previstos para ser montados en cascada se llaman también células
de interpolación. Las curvas V_{11}, V_{11b}, V_{12},
V_{12b} que representan variaciones de tensiones de salida de la
célula de interpolación 2 en función de la tensión de entrada Vin
son periódicas, de período a medias del de las curvas precedentes
V_{01}, V_{01b}, V_{02}, V_{02b}, y sustancialmente
sinusoidales. Las curvas V_{11} y V_{11b} se encuentran en
oposición de fase, al igual que las curvas V_{12} y V_{12b} se
encuentran en oposición de fase. Las curvas V_{11} y V_{12} se
encuentran en cuadratura, encontrándose V_{12} con anticipación
sobre V_{11} y pasando por el punto de origen 0.
El bitio B_{1}, que sigue inmediatamente al
bitio de peso fuerte B_{0}, es por consiguiente obtenido a la
salida de un segundo comparador CMP_{1}. Este último está
cableado a la salida del segundo circuito de repliegue 2, de tal
forma que el bitio B_{1} sea igual a 1 cuando V_{12} es
superior o igual a V_{12b} y es igual a 0 en el caso
contrario.
De forma análoga a la obtención de B_{1}, los
circuitos de interpolación según 3, 4 y los comparadores asociados
CMP_{1},...CMP_{N-1} permiten obtener los bitios
según B_{2},...B_{N}. Un circuito de interpolación 2, 3, 4,
montado en cascada, realiza un repliegue suplementario con relación
al circuito de interpolación precedente y permite así obtener un
bitio de información suplementario, como lo ilustra el paso del
bitio B_{0} al bitio B_{1} tal como se ha descrito
anteriormente. Las intersecciones de las curvas V_{11},
V_{11b}, V_{12}, V_{12b} sobre el eje de las abscisas
representan lo que se ha llamado anteriormente tensiones de
referencia. Estas intersecciones corresponden por si mismas a las
intersecciones intermediarias 21 de las curvas V_{01}, V_{01b},
V_{02}, V_{02b}, situadas entre los valores de referencia de
estas últimas 0, 0,5, 1, 1,5 y 2.
Según que la tensión de entrada Vin sea inferior
o superior a una tensión de referencia, el valor del bitio de peso
correspondiente, B_{1}, en el ejemplo relativo a la figura 2a, es
igual a 0 ó 1. La precisión de estas tensiones de referencia es por
consiguiente un parámetro muy importante. En particular, puede por
consiguiente ser importante que estos valores de referencia dependan
lo menos posible de parámetros no controlables, tal como por
ejemplo la temperatura. Estos valores de referencia son obtenidos
en circuitos de interpolación que comprenden circuitos de repliegue
de señal, particularmente las células de Gilbert, cuyo principio
de funcionamiento está basado en sistemas de cambio de vía de
corriente en pares de conexiones diferenciales que comprenden
transistores bipolares, cableados en cascada.
La figura 3 muestra un circuito de repliegue de
tensión según la técnica anterior, a título de ejemplo una célula
de Gilbert, realizable por otro lado en tecnología MOS. Un circuito
de este tipo permite por ejemplo obtener las tensiones V_{12} y
V_{12b} de la figura 2b a partir de las cuatro tensiones
V_{01}, V_{01b}, V_{02}, V_{02b} de la figura 2a. El
circuito de la figura 3 comprende dos pares diferenciales 31, 32,
33, 34 formados por transistores bipolares NPN. Un primer par 31, 32
está conectado por mediación de un primer transistor seguidor 35,
cuya base está controlada por la tensión V_{02}, de una fuente de
corriente 36, y el segundo par 33, 34 está conectado con esta misma
fuente por mediación de un segundo transistor seguidor 37, cuya
base está controlada por la tensión V_{02b}. La tensión V_{01}
está conectada con la base de un transistor 31, 33 de cada par. De
igual modo, la tensión V_{01b} está conectada con la base de un
transistor 32, 34 de cada par. El colector del transistor 31 del
primer par está conectado con el colector de un transistor 34 del
segundo par con una tensión estabilizada Vcc, por mediación de una
primera resistencia 38, estando los colectores de los otros dos
transistores conectados con esta misma tensión estabilizada Vcc por
mediación de una segunda resistencia 39. El punto de conexión de la
primera resistencia 38 y de los colectores proporciona por ejemplo
la tensión V_{11b} y el punto de conexión de la segunda
resistencia y de los colectores proporciona por ejemplo la tensión
V_{11}. El principio de funcionamiento de este circuito puede ser
sucintamente recordado. Durante el semiperiodo de tiempo en el cual
la tensión V_{01} es superior a la tensión V_{01b}, la
corriente I de la fuente 36 solo puede pasar por los transistores
31, 33 cuya base es controlada por V_{01}. Dentro de este
semiperiodo de tiempo, la corriente I pasa por una parte por la
primera resistencia 38 y por el primer transistor seguidor 35, y
por otra parte por la segunda resistencia 39 y el segundo
transistor seguidor 37 según los valores relativos de V_{02} y
V_{02b}. La tensión V_{11}, o V_{11b}, varía por consiguiente
entre Vcc - RI, en caso de que la corriente pase por la primera
resistencia 38, en Vcc, en caso que la corriente I pase por la
segunda resistencia 39, siendo R el valor común para los dos
resistencias 38, 39 conectadas con la tensión estabilizada Vcc.
Durante el cuarto de período de tiempo donde V_{02} es superior a
V_{02b}, la tensión V_{12b} se establece de Vcc a Vcc - RI pues
la corriente I pasa por la primera resistencia 38. Luego durante
el segundo cuarto de período de tiempo donde V_{02b} es superior
a V_{02}, la tensión V_{11b} se establece de Vcc - RI a Vcc,
pues la corriente ya no pasa por la primera resistencia 38 sino por
la segunda 39. El fenómeno es análogo durante el semiperiodo de
tiempo donde la tensión V_{01b} es superior a la tensión
V_{01}, si bien la tensión V_{11b} evoluciona según un período
de tiempo dos veces menor que el que rige la variación de
V_{01}, V_{01b}, V_{02}, V_{02b}. El repliegue de tensión
queda así realizado. La tensión V_{11} evoluciona de forma
análoga a la tensión V_{11b}, pero en oposición de fase.
Una célula de interpolación comprende un
segundo circuito de repliegue análogo al de la figura 3, pero
donde las tensiones V_{01}, V_{01b}, V_{02}, V_{02b} están
conectadas diferentemente para obtener las tensiones en cuadratura
V_{12}, V_{12b}. En la figura 2b, los valores extremos Vcc y
Vcc - RI han sido representados. El origen de los ejes 0,
corresponde entonces a la tensión media entre estas dos tensiones.
Las tensiones de referencia introducidas por una célula de
interpolación dependen de la intersección de las curvas de
tensiones replegadas en su entrada, V_{01}, V_{01b}, V_{02},
V_{02b}.
De la arquitectura de la figura 3, resulta que
las tensiones de referencia, que dependen particularmente de las
diferencias de tensiones entre V_{01}, V_{01b}, V_{02},
V_{02b,} dependen por consiguiente de las tensiones
base-emisor Vbe de transistores en cascada. La
tensión base- emisor Vbe varía particularmente con la temperatura.
La precisión de las tensiones de referencia, y por consiguiente la
precisión global del convertidor analógico-numérico
se encuentran con ello entonces afectadas. Por otro lado, la doble
tensión Vbe utiliza inútilmente la tensión disponible entre la
fuente de corriente 36 y Vcc, lo cual tiende a aumentar la tensión
Vcc. El aumento de esta última para mantener entonces una zona de
tensión significativa va en contra de una tendencia general que
disminuye las tensiones de alimentación.
La figura 4 presenta un ejemplo de realización
posible de un circuito utilizado en una célula de repliegue según
la invención, que limita la influencia de las tensiones base-
emisor, permitiendo particularmente una mejora de la precisión,
pero también una baja de la tensión de alimentación de los
convertidores analógico-numérico. Este circuito de
repliegue comprende dos pares de conexiones diferenciales
alimentadas por una misma fuente de corriente 41 conectada con un
primer borne de alimentación 42. Cada conexión comprende al menos
un transistor, estando los transistores de un par en paralelo sobre
los transistores del otro par. Cada grupo de dos transistores en
paralelo está conectado por una resistencia común respectiva R,
R_{b} con un segundo borne de alimentación 43, siendo las dos
salidas V_{12}, V_{12b} del circuito de repliegue los
colectores juntos de los dos grupos de transistores en paralelo. En
otras palabras, el colector de un primer transistor Q1 está
conectado con el colector de un segundo transistor Q2 con el
segundo borne de alimentación por mediación de una primera
resistencia R. De igual modo, el colector de un tercer transistor
Q1b está conectado con el colector de un cuatro transistor Q2b con
el segundo borne de alimentación por mediación de una segunda
resistencia R_{b}. Los emisores de estos cuatro transistores
están conectados con la fuente de corriente 41. Una primera salida
V_{12} es el punto de conexión de los colectores y de la primera
resistencia R y la segunda salida V_{12b} es el punto de
conexión de los colectores y de la segunda resistencia R_{b}. Un
primer par de conexiones diferenciales comprende los transistores
Q1 y Q2b, y el segundo par de conexiones diferenciales comprende
los transistores Q2 y Q1b. Una resistencia de emisor RE1, RE2, RE3,
RE4 está por ejemplo cableada entre cada transistor Q1, Q2, Q1b,
Q2b y la fuente de corriente 41. Estas resistencias permiten
particularmente obtener formas de onda lineales en la proximidad de
la intersección 21, en la figura 2a, de las diferentes curvas de
tensiones replegadas V_{01}, V_{01b}, V_{02}, V_{02b}, lo
cual es un elemento importante para la precisión de las tensiones
de referencia, que están definidas por estas intersecciones 21. Es,
en efecto, importante que estas curvas se crucen a niveles donde
presentan una ganancia suficientemente importante.
Para simplificar la representación, las
tensiones V_{01}, V_{01b}, V_{02}, V_{02b} han sido
colocadas directamente en las entradas del circuito de repliegue de
la figura 4. De hecho, para asegurar el buen funcionamiento del
circuito, se intercalan dispositivos seguidores por ejemplo entre
las tensiones V_{01}, V_{01b}, V_{02}, V_{02b} y las
entradas del circuito, particularmente por cuestiones de adaptación
de impedancia, y también por aspectos de modalidad común. Estos
dispositivos son por ejemplo transistores montados de forma
conocida en seguidores de tensión. La caída de tensión introducida
por estos seguidores es particularmente neutralizada por la
simetría del montaje.
El funcionamiento del circuito de la figura 4
puede explicarse haciendo referencia a las figuras 2a y 2b. A
partir por ejemplo de cuatro formas de ondas V_{01}, V_{01b},
V_{02}, V_{02b} tales como se han ilustrado por la figura 2a,
este circuito permite obtener las dos formas de onda V_{11},
V_{11b} de la figura 2b. Estas dos formas de onda se dicen
desplazadas, pues sus valores de referencia, que corresponden a
sus intersecciones 22 sobre el eje de las abscisas están desplazados
con relación a los valores de referencia producidos por las formas
de onda de la figura 2a. Los valores de referencia de las dos
formas de onda V_{11}, V_{11b} de la figura 2b corresponden de
hecho a las intersecciones intermediarias 21 de las formas de onda
de la figura 2a. Considerando esta figura, el valor de referencia 0
en el primer punto de intersección intermediario 21, cuando
V_{01b} es superior a otras tensiones, la corriente I de la fuente
de corriente 41 pasa por el transistor Q2 controlado por
V_{01b}. Luego, conforme a los valores relativos de las tensiones
entre el primer punto de intersección intermediario 21 y el valor
de referencia 1, la corriente I pasa sucesivamente por el
transistor Q1b controlado por V_{02} hasta la intersección
intermediaria comprendida entre los valores de referencia 0,5 y 1,
luego por último por el transistor Q1 controlado por V_{01}, de
este punto de intersección hasta el valor 1.
La figura 5a ilustra entonces el paso
correspondiente por las resistencias R y R_{b,} teniendo estas
dos últimas el mismo valor óhmico. Las formas de onda de corriente
de las resistencias R y R_{b}, indicadas respectivamente I_{R}
e I_{Rb}, se facilitan en dos sistemas de ejes respectivos en
función de los valores relativos de la tensión de entrada Vin. Así,
de 0 al primer punto de intersección intermediario 21, la
corriente 1 pasa por la resistencia R_{b} y no por la resistencia
R. Luego, hasta el punto de intersección intermediario 21
comprendido entre 0,5 y 1, la corriente I pasa por la resistencia R
y no por la resistencia R_{b}. Por último, desde este punto
intermediario 21 hasta el valor de referencia 1, la corriente I
pasa por la resistencia R_{b} y no por la resistencia R.
El funcionamiento del circuito puede igualmente
ser explicado durante el semiperiodo de tiempo siguiente, es decir
entre los valores de referencia relativos 1 y 2 de la figura 2a.
Desde el valor relativo de 1 al punto de intersección intermediario
21 siguiente, es siempre el transistor Q1 el que conduce la
corriente I, pues es el que tiene la tensión de base, V_{01}, más
elevada. La resistencia R_{b} continúa por consiguiente
conduciendo la corriente hasta este punto intermediario, mientras
que la resistencia R queda sin corriente. Luego, hasta el punto de
intersección comprendido entre los valores de referencia 1,5 y 1,
el transistor Q2b conduce la corriente, siendo la tensión de base,
V_{02b}, la más elevada. Es entonces la resistencia R la que es
atravesada por la corriente I. Por último, hasta el valor 2, la
corriente Q1b, controlada por la tensión V_{01b} que vuelve a
ser la más elevada, conduce de nuevo la corriente I, que pasa
entonces de nuevo por la resistencia R_{b}.
Las formas de onda a nivel de las salidas se
ilustran en un tercer sistema de ejes en la figura 5. Cuando la
resistencia R es conductora, la tensión de salida V_{11} pasa de
la tensión Vcc, presente en el borne 43, a la tensión
Vcc-RI, mientras que la tensión de salida V_{11b}
pasa de Vcc - RI a Vcc. Las formas de onda V_{11} y V_{11b} se
encuentran entonces en oposición de fase y se cortan en valores
V'_{ref1}, V'_{ref2}, V'_{ref3}, V'_{ref4} equidistantes
cada uno de los valores de referencia 0, 0,5, 1, 1,5 y 2 de la
figura 2a que los rodean, con la condición de que estas
intersecciones se produzcan allí donde las curvas son lineales.
Esto puede obtenerse jugando particularmente con los valores de las
resistencias de emisores RE1, RE2, RE3, RE4. Los valores
anteriormente citados V'_{ref1}, V'_{ref2}, V'_{ref3},
V'_{ref4} constituyen los nuevos valores de referencia creados
por el circuito de repliegue de la figura 4. Este último ha sido
descrito para el repliegue de las tensiones V_{01}, V_{01b},
V_{02}, V_{02b}, funciona bien entendido para el repliegue de
todas las formas de ondas de orden superior, particularmente en una
cascada de células de interpolación en un convertidor
analógico-numérico.
Un circuito según la invención, tal como se ha
ilustrado por la figura 4, permite por repliegue de las formas de
onda V_{01}, V_{01b}, V_{02}, V_{02b} obtener lo que ha
sido llamado anteriormente las tensiones replegadas desplazadas
V_{11} y V_{11b}. Para realizar una célula de interpolación en
serie tal como la definida con relación a la figura 1, es preciso
añadir al circuito de repliegue de la figura 4, otro circuito que
permita obtener las tensiones replegadas V_{12} y V_{12b}, que
se pueden llamar tensiones replegadas directas. A este respecto, se
puede por ejemplo añadir al circuito de la figura 4 otro circuito
idéntico, provisto de un montaje complementario que permita obtener
formas de onda en cuadratura, V_{12} y V_{12b}.
La figura 6, presenta un ejemplo de realización
posible de una célula de interpolación, provista de dos circuitos
de repliegue según la invención. Esta célula comprende por
consiguiente un circuito 61 idéntico al de la figura 4, y recibe en
sus entradas las tensiones V_{01}, V_{01b}, V_{02}, V_{02b}
como se ha descrito con relación a esta figura. En otras palabras,
la tensión V_{01} ataca la base del transistor Q1, la tensión
V_{01b} ataca la base del transistor Q2, la tensión V_{02}
ataca la base del transistor Q1 b y la tensión V_{02b} ataca la
base del transistor Q2b. Las células comprenden un segundo circuito
62 tal como el de la figura 4, incluyendo los mismos elementos que
el precedente 61, estos últimos, cuyas características funcionales
pueden no obstante ser diferentes, comprenden las mismas referencias
pero estas últimas se distinguen por el signo "'".
Contrariamente al circuito 61 que proporciona
las tensiones replegadas desplazadas V_{11} y V_{11b}, el
circuito 62 que proporciona en estas dos salidas las tensiones
replegadas directas V_{12} y V_{12b}, no reciben directamente
las tensiones V_{01}, V_{01b}, V_{02}, V_{02b}. Así, el
circuito de repliegue 62 recibe en sus cuatro entradas, las dos
salidas de un primer circuito 63 de combinación de corrientes y
las dos salidas de un segundo circuito 64 de combinación de
corrientes. Cada circuito de combinación de corrientes comprende
por ejemplo dos pares diferenciales alimentados cada uno por una
fuente de corriente respectiva 631, 632, 631', 632' y con
resistencias de colector Rc, Rc_{b}, R'c, R'c_{b} comunes.
Siempre para cada circuito de combinación de corrientes 63, 64, un
par recibe como entradas las tensiones V_{01} y V_{01b}, y el
otro par recibe como entradas las tensiones V_{02} y V_{02b}.
Las dos salidas de un circuito de combinación de corrientes son
tomadas por las resistencias de colectores Rc, Rc_{b}, R'c,
R'c_{b}.
Más precisamente, un circuito 63 de combinación
de corrientes comprende un primer transistor QA, un segundo
transistor QB, un tercer transistor QC y un cuarto transistor QD,
formando los dos primeros transistores QA, QB el primer par
diferencial y los otros dos QC, QD el segundo par diferencial. Los
colectores del primer transistor QA y del tercer transistor QC
están conectados con la primera resistencia Rc, mientras que los
colectores de los segundo y cuarto transistores QB, QD están
conectados con la segunda resistencia Rc_{b}. Los emisores de
los dos primeros transistores QA, QB está conectados con una
primera fuente de corriente 631 y los emisores de los otros dos
transistores están conectado con la segunda fuente de corriente
632. De preferencia, para permitir particularmente la obtención de
señales bien lineales, los emisores están conectados con estas
fuentes de corriente 631, 632 mediante resistencias REA, REB, REC,
RED. Estas fuentes de corriente proporcionan por ejemplo la misma
corriente. El punto de conexión de los colectores de los dos
primeros y tercer transistor QA, QC y de la resistencia Rc forma
una primera salida del circuito 63, que está por ejemplo conectada
con la base del transistor Q'1 del circuito de repliegue 62. De
igual modo, el punto de conexión de los colectores de los otros
dos transistores QB, QD y de la resistencia Rc_{b} forma una
segunda salida del circuito 63, que está por ejemplo conectada con
la base del transistor Q'2 del circuito de repliegue 62. Las
resistencias de colector Rc, Rc_{b} están por otro lado conectadas
al potencial Vcc, es decir al segundo borne 43 anteriormente
citado. Para impedir la saturación de los transistores QA, QB, QC,
QD, estas resistencias Rc, Rc_{b} están por ejemplo conectadas
con este segundo borne 43 por mediación de un diodo D1. Las
tensiones V_{01}, V_{01b}, V_{02}, V_{02b} atacan por
ejemplo respectivamente las bases de los transistores QA, QB, QC,
QD. El segundo circuito 64 de combinación de corrientes comprende
los mismos componentes que el primero 63, distinguiéndose estos
elementos por el signo "'" en la figura 6. En particular, las
tensiones V_{01}, V_{01b}, V_{02}, V_{02b} atacan por
ejemplo respectivamente las bases de los transistores Q'A, Q'B,
Q'C, Q'D. Por último, el punto de conexión de los colectores de los
dos primero y tercer transistores C'A, Q'C y de la resistencia R'c
forma una primera salida del circuito 64, que está por ejemplo
conectada con la base del transistor Q'2b del circuito de repliegue
62. De igual modo, el punto de conexión de los colectores de los
otros dos transistores Q'B, Q'D y de la resistencia R'c_{b} forma
una segunda salida del circuito 64, que está por ejemplo conectada
con la base del transistor Q'1b del circuito de repliegue 62. Por
motivos de adaptación de impedancia particularmente, las tensiones
V_{01}, V_{01b}, V_{02}, V_{02b} no se aplican
directamente sobre las bases de los transistores de la célula de
interpolación, sino por ejemplo por mediación de transistores
montados como seguidores de tensión. Por otro lado, los diodos, no
representados y con una función de decalado, permiten hacer de modo
que las referencias de potencial sobre el primer circuito de
repliegue 61 sean las mismas que sobre el segundo circuito de
repliegue 62, particularmente para compensar las tensiones
base-emisor Vbe de los transistores de los circuitos
63, 64 de combinación de corrientes.
En lo que respecta al funcionamiento de los
circuitos 63, 64 de combinación de corrientes, hay que notar que
las resistencias de colectores Rc, Rc_{b} transforman las
variaciones de corrientes producidas por el circuito en tensiones
aplicables a la entrada de las bases de los transistores. Un papel
de los circuitos de combinación de corrientes 63, 64 es
particularmente crear un desplazamiento de las formas de onda
V_{01}, V_{01b}, V_{02}, V_{02b} antes de que estas ataquen
las entradas del circuito de repliegue 62. Este desplazamiento
corresponde de hecho a la variación \DeltaV comprendida entre una
tensión de referencia, por ejemplo 0, y el punto de inserción
intermediario 21 siguiente. Es también el desplazamiento entre las
formas de onda replegadas directas y desplazadas. El funcionamiento
de un circuito 63, 64 puede describirse con referencias a las
figuras 2a y 2b, para mostrar por ejemplo que la forma de onda
V_{02} se presenta desplazada sobre la base del transistor Q'2
del segundo circuito de repliegue 62 de un desplazamiento \DeltaV
con relación a su entrada sobre la base del transistor Q2.
La figura 7 ilustra mediante dos sistemas de
ejes la corriente I_{Rc} en la resistencia Rc y la tensión
V_{Q'2} presente en la base del transistor Q'2. Se recuerda con
líneas de trazo discontinuo, la forma de onda V_{02}. Las
corrientes I1 y I2 de las fuentes 631, 632 son idénticas y por
ejemplo iguales a I. Cuando Vin se encuentra comprendido entre 0 y
0,5, la corriente I1 pasa por el transistor QC pues la tensión
V_{02} que controla este último es superior a la tensión V_{02b}
que controla el transistor QD, y la corriente 12 pasa por el
transistor QB pues la tensión V_{01b} que controla este último es
superior a la tensión V_{01} que controla el transistor QA. La
corriente I_{Rc} que pasa por la resistencia Rc es por
consiguiente igual a I. Cuando Vin se encuentra comprendido entre
0,5 y 1 la corriente I1 pasa siempre por el transistor QC pues la
tensión V_{02} que controla este último permanece superior a la
tensión V_{02b} que controla el transistor QD, pero la corriente
I2 pasa entonces por el transistor QA pues la tensión V_{01} que
controla este último vuelve a ser superior a la tensión V_{01b}
que controla el transistor QB. La corriente I_{Rc} que pasa por
la resistencia Rc es por consiguiente igual a 2I. Comparando las
tensiones V_{01}, V_{01b}, V_{02}, V_{02b} entre si, se
muestra fácilmente, que cuando Vin se encuentra comprendido entre
1 y 1,5 la corriente I_{Rc} que pasa por la resistencia Rc es
igual a I, y que cuando Vin se encuentra comprendido entre 1,5 y 2
la corriente I_{Rc} que pasa por la resistencia Rc es igual a 0.
La onda de corriente I_{Rc} que atraviesa la resistencia del
colector Rc es periódica y desplazada de \DeltaV, con
anticipación, con relación a la forma de onda V_{02}. La forma de
onda V'_{02} generada sobre la base del transistor Q'2 del
segundo circuito de repliegue 62 está por consiguiente desplazada,
con anticipación de \DeltaV, con relación a la forma de onda
V_{02} presente a la entrada del transistor Q2 del primer
circuito de repliegue 61. Lo que acaba de describirse para esta
forma de onda V_{02} se aplica también a las otras formas de onda
V_{01}, V_{01b}, V_{02b}. Las ondas replegadas V_{12} y
V_{12b} obtenidas a la salida del segundo circuito de repliegue
62 serán por consiguiente desplazadas, con anticipación de
\DeltaV, con relación a las formas de onda V_{11} y V_{11b}
obtenidas a la salida del circuito de repliegue 61. La célula de
interpolación de la figura 6 permite por consiguiente obtener las
cuatro tensiones replegadas V_{11}, V_{11b}, V_{12},
V_{12b}. La descripción del funcionamiento de esta célula ha sido
realizada para la obtención de las tensiones V_{11}, V_{11b},
V_{12}, V_{12b}, a partir de las tensiones V_{01}, V_{01b},
V_{02}, V_{02b}. El funcionamiento es desde luego el mismo sea
cual fuere el orden de las formas de onda replegadas, siendo los
valores de referencia 0, 0,5, 1 y 1,5 sobre los cuales se ha basado
esta descripción por otro lado valores relativos de la tensión de
entrada Vin. Estos últimos se aplican por consiguiente sea cual
fuere el orden de las tensiones replegadas. En lo que respecta a la
linealidad de las señales mencionada anteriormente, se trata de
porciones de señales comprendidas entre las cimas de las formas de
ondas. Esta linealidad es por ejemplo obtenida jugando sobre las
resistencias de emisores de los transistores.
La célula de interpolación descrita por la
figura 6 se presenta a título de ejemplo. Esta célula comprende un
circuito de repliegue de señal tal como se ha indicado por la
figura 4 que proporciona las formas de onda replegadas desplazadas
V_{11} y V_{11b}. La misma comprende también una célula de
repliegue de señal que permite obtener formas de onda directas
V_{12} y V_{12b}. En esta célula, el circuito de repliegue
precedente se completa mediante circuitos 63, 64 de combinación de
corrientes que permiten realizar el desplazamiento \DeltaV para
obtener las formas de onda replegadas directas. Desde luego es
posible utilizar otros circuitos que estos circuitos de combinación
de corrientes para obtener este desplazamiento.
La figura 8 presenta otro modo de realización
posible de una célula de repliegue que permite obtener las formas
de onda directas. Para simplificar, solo el circuito de
desplazamiento ha sido representado. Este circuito comprende por
ejemplo cuatro pares de resistencias R1 y R'1, R1b y R'1b, R2 y
R'2, R2b y R'2b. La tensión V_{01} se presenta entre un primer
par R1, R'1 y un segundo par R1b, R'1b. La tensión V_{02} se
presenta entre el segundo par R1b, R'1b y un tercer par R2, R'2. La
tensión V_{01b} se presenta entre el tercer par R2, R'2 y un
cuarto par R2b, R'2b. La tensión V_{02b} se presenta entre el
cuarto par R2b, R'2b y el primer par R1, R'1. El punto de conexión
81 entre las dos resistencias R1, R'1 del primer par está
conectado con la base del transistor Q'1. El punto de conexión 82
entre las dos resistencias R1b, R'1b del segundo par está
conectado con la base del transistor Q'1b. El punto de conexión 83
entre las dos resistencias R2, R'2 del tercer par está conectado
con la base del transistor Q'2. El punto de conexión 84 entre las
dos resistencias R2b, R'2b del cuarto par está conectado con la
base del transistor Q'2b.
La figura 9 ilustra el funcionamiento del
montaje en el caso de la tensión V_{02}. Las resistencias pueden
por ejemplo tener todas el mismo valor. En este caso, la tensión en
el punto 83 presente en la base del transistor Q'2 es igual a
V'_{02} = (V_{02} + V_{01b})/2. Haciendo referencia a las
formas de onda V_{01}, V_{01b}, V_{02}, V_{02b} tales como
las presentadas por la figura 2a, se obtiene en este punto 83 una
forma de onda V'_{02} que está desplazada con anticipación de
\DeltaV con relación a la tensión V_{02}, obteniendo así un
resultado análogo al del montaje de la figura 6. El montaje de la
figura 8 tiene particularmente como ventaja que solo comprende
circuitos pasivos.
En lo que respecta a la tecnología de los
componentes, los transistores utilizados pueden ser
particularmente transistores NPN ó PNP o transistores NMOS ó
PMOS.
En lo que respecta a la rapidez de una célula de
repliegue de señal o de interpolación, la misma puede
caracterizarse por el tiempo de establecimiento de las tensiones y
los tiempos de propagación cuando las señales de entrada son
escalones de tensión. Se puede muy simplemente optimizar estos
parámetros dimensionando correctamente las corrientes,
particularmente en los pares diferenciales de los circuitos de
combinación de corriente 63, 64, pues estos son ventajosamente
independientes para cada par. La velocidad de funcionamiento puede
todavía mejorarse mediante la adición de estructuras en cascadas,
llamadas cascodes, en los colectores de los pares diferenciales, de
forma más optimizada que en la técnica anterior que comprende ya
transistores en cascada, y que requiere por consiguiente tensiones
de alimentaciones más importantes. Los circuitos según la
invención permiten por consiguiente incrementar ventajosamente la
rapidez de funcionamiento, particularmente de convertidores
analógico-numérico sin incrementar por ello de forma
significativa la tensión de alimentación de los circuitos. Por
último, las estructuras utilizadas por la invención son sencillas.
Los circuitos pueden por consiguiente fácilmente ser realizados y
optimizados.
Claims (7)
1. Célula de repliegue de señal, que comprende
al menos un circuito de repliegue (61), comprendiendo el indicado
circuito dos pares de conexiones diferenciales (Q1, Q2, Q1b, Q2b)
alimentadas por una misma fuente de corriente (41) conectada con
un primer borne de alimentación (42), comprendiendo cada par dos
transistores, estando los transistores (Q1, Q2b) de un par en
paralelo con los transistores del otro par (Q2, Q1b), estando cada
grupo de dos transistores en paralelo conectado mediante una
resistencia común respectiva (R, R_{b}) a un segundo borne de
alimentación (43), siendo las dos salidas del circuito de repliegue
(V_{11}, V_{11b}) los colectores juntos de los dos grupos de
transistores en paralelo, caracterizada porque comprende
además un circuito (1) que proporciona cuatro señales V_{01},
V_{01b}, V_{02}, V_{02b} que varían en función de una señal
analógica Vin, variando las señales en oposición de fase dos a dos,
encontrándose V_{01} y V_{02} en oposición de fase con
V_{01b} y V_{02b} respectivamente, recibiendo los dos
transistores (Q1, Q2b) de un par las dos tensiones V_{01},
V_{02b} y recibiendo los dos transistores del otro par (Q2, Q1
b) las otras dos tensiones V_{01b}, V_{02}.
2. Célula según la reivindicación 1,
caracterizada porque comprende otro circuito de repliegue
(62) que comprende dos pares de conexiones diferenciales (Q'1, Q'2,
Q'1b, Q'2b) alimentadas por una misma fuente de corriente (41')
conectada con un primer borne de alimentación (42), comprendiendo
cada par dos transistores, estando los transistores (Q'1, Q'2b) de
un par en paralelo sobre los transistores del otro par (Q'2, Q'1b),
estando cada grupo de dos transistores en paralelo conectado por
una resistencia común respectiva (R', R'_{b}) a un segundo borne
de alimentación (43), siendo las dos salidas del circuito de
repliegue (V_{12}, V_{12b}) los colectores juntos de los dos
grupos de transistores en paralelo, recibiendo los dos transistores
(Q'1, Q'2b) de un par las dos tensiones V_{01}, V_{02b},
recibiendo los dos transistores del otro par (Q'2, Q'1b) las otras
dos tensiones V_{01b}, V_{02}, recibiendo este otro circuito en
sus cuatro entradas las dos salidas de un primer circuito de
combinación de corrientes (63) y las dos salidas de un segundo
circuito de combinación de corrientes (64), comprendiendo cada
circuito de combinación de corrientes dos pares diferenciales (Q'A
y Q'B, Q'C y Q'D) alimentadas cada una por una fuente de corriente
respectiva (631, 632, 631', 632') y teniendo resistencias de
colectores comunes (Rc, Rc_{b}, R'c, R'c_{b}), recibiendo uno
de los pares (Q'A, Q'B) como entradas dos tensiones de entrada
(V_{01}, V_{01b}) que varían en oposición de fase y recibiendo
el otro par (Q'C, Q'D) como entradas las otras dos tensiones
(V_{02}, V_{02b}) que varían en oposición de fase, siendo
tomadas las salidas del circuito de combinación de corrientes (63,
64) de las resistencias de colectores (Rc, Rc_{b}, R'c,
R'c_{b}) de los dos pares diferenciales.
3. Célula según la reivindicación 2,
caracterizada porque las resistencias de colectores (Rc,
Rc_{b}, R'c, R'c_{b}) al estar conectadas con el segundo borne
(43), de un diodo de desplazamiento (D1, D'1) está cableado entre
estas resistencias y este borne.
4. Célula según una cualquiera de las
reivindicaciones 2 ó 3, caracterizada porque los
transistores de los pares diferenciales (QA y QB, QC y QD) están
conectados a las fuentes de corriente (631, 632) mediante una
resistencia de emisor.
5. Célula según la reivindicación 1,
caracterizada porque comprende otro circuito de repliegue
(62) que comprende dos pares de conexiones diferenciales (Q'1, Q'2,
Q'1b, Q'2b) alimentadas por una misma fuente de corriente (41')
conectada con un primer borne de alimentación (42), comprendiendo
cada par dos transistores, estando los transistores (Q'1, Q'2b) de
un par en paralelo sobre los transistores del otro par (Q'2, Q'1b),
estando cada grupo de dos transistores en paralelo conectado
mediante una resistencia común respectiva (R', R'_{b}) a un
segundo borne de alimentación (43), siendo las dos salidas del
circuito de repliegue (V_{12}, V_{12b}) los colectores juntos
de los dos grupos de transistores en paralelo, recibiendo los dos
transistores (Q'1, Q'2b) de un par las dos tensiones V_{01},
V_{02b} recibiendo los dos transistores del otro par (Q'2, Q'1b)
las otras dos tensiones V_{01b}, V_{02}, recibiendo este otro
circuito en sus cuatro entradas las cuatro salidas de un circuito
que comprende cuatro pares de resistencias (R1 y R'1, R1b y R'1b,
R2 y R'2, R2b y R'2b) conectadas en serie, formando el punto de
conexión (81, 82, 83, 84) entre las dos resistencias de cada par
las salidas, formando los puntos de conexión entre cada par las
entradas que reciben las tensiones (V_{01}, V_{01b}, V_{02},
V_{02b}) que varían en función de la señal analógica Vin, estando
las tensiones que varían en oposición de fase separadas por dos
pares de resistencias y estando las tensiones que varían en
cuadratura separadas por un par de resistencias.
6. Célula según la reivindicación 5,
caracterizada porque las resistencias tienen el mismo
valor.
7. Célula de interpolación para un convertidor
analógico-numérico de interpolación,
caracterizada porque comprende una célula de repliegue según
una cualquiera de las reivindicaciones anteriores.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9910496A FR2797538B1 (fr) | 1999-08-13 | 1999-08-13 | Circuit de repliement de signal, et cellule d'interpolation serie convertisseur analogique-numerique utilisant un tel circuit |
| FR9910496 | 1999-08-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2262494T3 true ES2262494T3 (es) | 2006-12-01 |
Family
ID=9549148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES00402281T Expired - Lifetime ES2262494T3 (es) | 1999-08-13 | 2000-08-11 | Circuito de repliegue de señal, y celula de interpolacion en serie de un convertidor analogico-numerico utilizando dicho circuito. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6346904B1 (es) |
| EP (1) | EP1076417B1 (es) |
| AT (1) | ATE323340T1 (es) |
| DE (1) | DE60027235T2 (es) |
| ES (1) | ES2262494T3 (es) |
| FR (1) | FR2797538B1 (es) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677784B2 (en) * | 2000-12-28 | 2004-01-13 | International Business Machines Corporation | Low voltage bipolar logic and gate device |
| FR2929777B1 (fr) * | 2008-04-04 | 2010-04-23 | E2V Semiconductors | Convertisseur analogique-numerique rapide a structure de repliement de signal amelioree par reduction du nombre de cellules elementaires |
| US7710305B2 (en) * | 2008-09-22 | 2010-05-04 | National Semiconductor Corporation | Unified architecture for folding ADC |
| US7839317B1 (en) * | 2009-07-13 | 2010-11-23 | Don Roy Sauer | Folding comparator compatible with level-crossing sampling |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126742A (en) * | 1990-11-06 | 1992-06-30 | Signal Processing Technologies, Inc. | Analog to digital converter with double folding interpolation circuitry |
| FR2699025B1 (fr) * | 1992-12-04 | 1995-01-06 | Thomson Csf Semiconducteurs | Convertisseur analogique numérique. |
| FR2700084B1 (fr) | 1992-12-30 | 1995-02-10 | Thomson Csf Semiconducteurs | Convertisseur analogique numérique avec échantillonneur bloqueur distribué. |
| JPH07210615A (ja) * | 1994-01-26 | 1995-08-11 | Tara Tec:Kk | アナログ加算乗算器 |
| CN1169217A (zh) * | 1995-09-08 | 1997-12-31 | 菲利浦电子有限公司 | 具有折叠和内插的模/数变换 |
| FR2750549B1 (fr) * | 1996-06-28 | 1998-09-18 | Thomson Csf | Convertisseur analogique-numerique |
| FR2768873B1 (fr) * | 1997-09-19 | 1999-12-03 | Thomson Csf | Convertisseur analogique-numerique a circuit de repliement arborescent |
-
1999
- 1999-08-13 FR FR9910496A patent/FR2797538B1/fr not_active Expired - Fee Related
-
2000
- 2000-08-11 AT AT00402281T patent/ATE323340T1/de not_active IP Right Cessation
- 2000-08-11 US US09/635,765 patent/US6346904B1/en not_active Expired - Lifetime
- 2000-08-11 EP EP00402281A patent/EP1076417B1/fr not_active Expired - Lifetime
- 2000-08-11 DE DE60027235T patent/DE60027235T2/de not_active Expired - Lifetime
- 2000-08-11 ES ES00402281T patent/ES2262494T3/es not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1076417A1 (fr) | 2001-02-14 |
| ATE323340T1 (de) | 2006-04-15 |
| FR2797538A1 (fr) | 2001-02-16 |
| DE60027235D1 (de) | 2006-05-24 |
| FR2797538B1 (fr) | 2001-11-02 |
| EP1076417B1 (fr) | 2006-04-12 |
| DE60027235T2 (de) | 2007-03-29 |
| US6346904B1 (en) | 2002-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4831379A (en) | Complementary voltage interpolation circuit | |
| US5396131A (en) | Differential amplifier, comparator and high-speed A/D converter using the same | |
| KR20050082579A (ko) | 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치 | |
| JPH0529886A (ja) | 出力回路 | |
| JPH08223041A (ja) | 電圧フォロア増幅器構造に基づく完全差動フラッシュアナログ・ディジタル変換器 | |
| ES2262494T3 (es) | Circuito de repliegue de señal, y celula de interpolacion en serie de un convertidor analogico-numerico utilizando dicho circuito. | |
| KR0137711B1 (ko) | 바이폴라 및 전계 효과 트랜지스터에 의해 구현되고 안정된 감지 증폭기를 갖는 반도체 집적 회로 소자 | |
| JP4137123B2 (ja) | 光受信用前置増幅器 | |
| US4891535A (en) | Single supply ECL to CMOS converter | |
| JP6393547B2 (ja) | シリーズレギュレータ | |
| US6236348B1 (en) | Analog/digital converter with tree-structured folding circuit | |
| CN104731144A (zh) | 一种参考电压产生电路 | |
| JPH04234227A (ja) | 補間アナログ・ディジタル変換器 | |
| JP4413289B2 (ja) | ｇｍセル | |
| JP3130791B2 (ja) | レベル変換回路 | |
| SU1124427A1 (ru) | Дифференциальный усилитель | |
| KR970004075B1 (ko) | 2-위상-클록화된 쌍극성 시프트 레지스터 | |
| JP2001237705A (ja) | 重みづけ定電流源およびｄ−ａ変換器 | |
| JPS61269525A (ja) | 電流切換型論理回路 | |
| JP2798010B2 (ja) | 差動デコード回路 | |
| JP2906414B2 (ja) | 電圧−電流変換回路 | |
| JP3115133B2 (ja) | Ｄ／ａコンバータ | |
| JPS6340915Y2 (es) | ||
| KR0175398B1 (ko) | 포커스서치 전압발생회로 | |
| SU913597A1 (ru) | Переключатель тока 1 |