ES2251116T3 - Dispositivo para la multiplicacion con factores constantes y su utilizacion para la compresion de video (mpeg). - Google Patents

Dispositivo para la multiplicacion con factores constantes y su utilizacion para la compresion de video (mpeg).

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ES2251116T3 ES98962178T ES98962178T ES2251116T3 ES 2251116 T3 ES2251116 T3 ES 2251116T3 ES 98962178 T ES98962178 T ES 98962178T ES 98962178 T ES98962178 T ES 98962178T ES 2251116 T3 ES2251116 T3 ES 2251116T3
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Abstract

Dispositivo para la multiplicación de un multiplicando binario (QMi) por factores (QS) constantes a partir de un número de factores diferentes con las siguientes características: a) con una instalación (TAB), para la memorización de porciones de factores (QSF) y de porciones de desplazamiento (QSS), en la que a cada factor constante (QS) está asociada una porción de factor (QSF) respectiva y una porción de desplazamiento (QSS), y en la que la porción de desplazamiento (QSS) indica un número determinado de posiciones binarias, en las que debe desplazarse la porción del factor (QSF), para generar a partir de ella el factor constante (QS) respectivo; b) con una instalación de multiplicación binaria reducida (MULT1, CMEM, MULT2), que multiplica el multiplicando (QMi) por al menos la porción de factor (QSF) del factor constante (QS) respectivo y proporciona un resultado de la multiplicación; y c) con una instalación de desplazamiento (DIV), que está conectada a continuación de la instalación demultiplicación binaria reducida (MULT1, CMEM, MULT2) y a la que se alimenta la porción de desplazamiento, en la que la instalación de desplazamiento (DIV) desplaza el resultado de la multiplicación de la instalación de multiplicación binaria reducida (MULT1, VMEM, MULT2) en la medida del número determinado de posiciones binarias, indicado a través de la porción de desplazamiento, para proporcionar el resultado final (Ei) de la multiplicación del multiplicando binario (QMi) por el factor constante (QS) respectivo; d) en el que solamente se lleva a cabo cálculo nuevo en la instalación de multiplicación binaria reducida cuando se modifica la porción del factor (QSF) del factor constante (QS); e) en el que la instalación de multiplicación binaria reducida (MULT1, CMEM, MULT2) presenta una memoria cache (CMEM) para memorizar temporalmente el resultado de la multiplicación.

Description

Dispositivo para la multiplicación con factores constantes y su utilización para la compresión de vídeo (MPEG).
La invención se refiere a un dispositivo para la multiplicación con un coeficiente constante, en el que, por ejemplo, el multiplicador es procesado en forma de un número corredizo y de otra información.
Un dispositivo de este tipo se conoce a partir de los Proceedings zur IEEE-Konferenz ISCAS 85, páginas 1389 y 1390. Aquí se indica que para la multiplicación con coeficientes constantes es ventajoso memorizar el multiplicador en el código CSD, de tal manera que la unidad de control lee el número corredizo y el signo directamente desde una memoria de coeficientes sin recodificación.
Un dispositivo de este tipo se conoce a partir del documento GB-A-2 308 937. En este caso, se procesa el factor en una instalación de multiplicación binaria reducida y se tiene en cuenta la porción corrediza en una división siguiente.
El cometido en el que se basa la invención consiste en indicar un dispositivo para la multiplicación por una constante, en la que la velocidad de procesamiento es lo más grande posible.
Este cometido se soluciona, según la invención a través de las características de la reivindicación 1. Las otras reivindicaciones se refieren a configuraciones ventajosas y a una utilización ventajosa.
A continuación se explica en detalle la invención con la ayuda de un ejemplo de realización representado en el dibujo. En este caso, se conduce un multiplicando QMi de la anchura de la palabra n y una porción de factor QSF de la anchura de la palabra m de un multiplicador QS a una instalación de multiplicación binaria reducida con los componentes MULT1, CMEM y MULT2, después de la cual está conectada una instalación de desplazamiento DIV. A la instalación de desplazamiento DIV se conduce adicionalmente una porción de desplazamiento QSS del multiplicador QS y proporciona el resultado de la multiplicación Ei. La porción del factor QSF y la porción de desplazamiento QSS están asociadas en una Tabla TAB a un código QSC. Esto se puede realizar, por ejemplo, a través de la memorización de los valores QSF y QSS y a través del direccionamiento a través del código QSC o, en cambio, a través de una lógica o cableado correspondiente.
A través de la representación del multiplicador QS en forma de una porción de factor y de una porción de desplazamiento se pueden diseñar todos los componentes de la unidad de multiplicación binaria reducida más pequeños en su anchura de la palabra, lo que conduce especialmente entonces a un ahorro considerable de la superficie, cuando la instalación de multiplicación binaria reducida contiene muchos componentes y/o cuando está presente de todos modos una instalación de desplazamiento para la multiplicación o división con potencias del número 2. El caso de la división es a este respecto especialmente favorable, puesto que la porción de desplazamiento significa un desplazamiento en la dirección opuesta y la instalación de desplazamiento se puede diseñar eventualmente más pequeña.
Para que la Tabla TAB propiamente dicha necesite especialmente poca superficie de chip, es ventajoso derivar la porción del factor, a ser posible, de una manera sencilla a partir del código QSC y seleccionar la porción de desplazamiento QSS de la manera más constante posible.
A continuación se representa en la Tabla 1 un ejemplo para una relación lineal Tipo 0 entre el código QSC y el multiplicador QS y para una relación no lineal Tipo 1 entre el código QSC y el multiplicador QS. A partir de ello se deduce que en el caso de la relación lineal Tipo 0, de una manera ideal, la porción del factor QSF corresponde al código QSC y para todos los valores del multiplicador, la porción de desplazamiento QSS es constante, por ejemplo aquí igual a 1. En el caso de la relación no lineal Tipo 1, se requiere una identidad de QSF y QSC hasta la cifra 8 y solamente son necesarios tres valores diferentes para QSS.
\vskip1.000000\baselineskip
TABLA 1
QSC Tipo 0 Tipo 1
QS QSF QSS QS QSF QSS
0 Prohibido
1 2 1 1 1 1 0
2 4 2 1 2 2 0
3 6 3 1 3 3 0
4 8 4 1 4 4 0
TABLA 1 (continuación)
QSC Tipo 0 Tipo 1
QS QSF QSS QS QSF QSS
5 10 5 1 5 5 0
6 12 6 1 6 6 0
7 14 7 1 7 7 0
8 16 8 1 8 8 0
9 18 9 1 10 10 0
10 20 10 1 12 12 0
11 22 11 1 14 14 0
12 24 12 1 16 16 0
13 26 13 1 18 18 0
14 28 14 1 20 20 0
15 30 15 1 22 22 0
16 32 16 1 24 24 0
17 34 17 1 28 28 0
18 36 18 1 32 16 1
19 38 19 1 36 18 1
20 40 20 1 40 20 1
21 42 21 1 44 22 1
22 44 22 1 48 24 1
23 46 23 1 52 26 1
24 48 24 1 56 28 1
25 50 25 1 64 16 2
26 52 26 1 72 18 2
27 54 27 1 80 20 2
28 56 28 1 88 22 2
29 58 29 1 96 24 2
30 60 30 1 104 26 2
31 62 31 1 112 28 2 
\vskip1.000000\baselineskip
De una manera alternativa a ello, la Tabla TAB, como por ejemplo la Tabla 2, se puede configurar de tal manera que para el mayor número posible de multiplicadores, las porciones del factor son iguales. Esto tiene la ventaja de que se incrementa la velocidad de procesamiento, puesto que solamente es necesario un nuevo cálculo en la instalación de multiplicación binaria reducida cuando se modifica la porción del factor del multiplicador. También en la Tabla 2 se representa de nuevo a modo de ejemplo una tabla para una relación lineal Tipo 0 entre el código QSC y el multiplicador QS y para una relación no lineal Tipo 1 entre el código QSC y el multiplicador QS.
TABLA 2
QSC Tipo 0 Tipo 1
QS QSF QSS QS QSF QSS
0 Prohibido
1 2 1 1 1 1 0
2 4 1 2 2 1 1
3 6 3 1 3 3 0
4 8 1 3 4 1 2
5 10 5 1 5 5 0
6 12 3 2 6 3 0
7 14 7 1 7 7 0
8 16 1 4 8 1 3
9 18 9 1 10 5 1
10 20 5 2 12 3 2
11 22 11 1 14 7 0
12 24 3 3 16 1 4
13 26 13 1 18 9 0
14 28 7 2 20 5 2
15 30 15 1 22 11 1
16 32 1 15 24 3 3
17 34 17 1 28 7 2
18 36 9 2 32 2 4
19 38 19 1 36 9 2
20 40 5 3 40 5 3
21 42 21 1 44 11 2
22 44 11 2 48 3 4
23 46 23 1 52 13 2
24 48 3 4 56 7 3
25 50 25 1 64 4 4
26 52 13 2 72 9 3
27 54 27 1 80 5 4
28 56 7 3 88 11 3
29 58 29 1 96 6 4
30 60 15 2 104 13 3
31 62 31 1 112 7 4
La invención se puede aplicar de una manera más ventajosa en dispositivos para la realización más rápida de procedimientos de compresión de vídeo, como por ejemplo MPEG y allí, por ejemplo, se puede utilizar con ventaja para la cuantificación inversa.
En el caso de una cuantificación inversa de este tipo, los elementos QMi de una matriz de cuantificación QM se multiplican, por ejemplo, por una anchura de palabra de 8 bits, con factores QS constantes, por ejemplo con anchura de palabra de 7 bits. A tal fin, se necesitaría en la técnica convencional un multiplicador de 8 x 7 bits, que proporciona un resultado de 15 bits de anchura, que se memoriza temporalmente en una memoria Cache CMEM, que debería tener de la misma manera una anchura de 15 bits. A continuación, se multiplicarían los valores de salida Cmi de la memoria Cache CMEM por datos de entrada Di, que presentan una anchura de palabra de 13 bits, y resultaría un resultado de 28 bits de anchura de palabra.
En la cuantificación inversa se pueden indicar ahora con la ayuda de la invención, por ejemplo según la Tabla 1, la porción del factor QSF con 5 bits y la porción de desplazamiento QSS con 2 bits, con lo que solamente debe realizarse una multiplicación por una anchura de palabra de 8 x 5 = 13 bits y la memoria Cache CMEM debe presentar de la misma manera sólo esta anchura reducida de la palabra. Puesto que, por ejemplo, en la Norma MPEG1, debe dividirse el resultado todavía por el número 16 o bien en la Norma MPEG2 debe dividirse por el número 32, lo que corresponde a un desplazamiento hacia la derecha de 4 a 5 bits en la unidad DIV, se pueden calcular los valores de desplazamiento entre sí sin un sobregasto esencial y se lleva a cabo solamente el desplazamiento resultante.

Claims (6)

1. Dispositivo para la multiplicación de un multiplicando binario (QMi) por factores (QS) constantes a partir de un número de factores diferentes con las siguientes características:
a)
con una instalación (TAB), para la memorización de porciones de factores (QSF) y de porciones de desplazamiento (QSS), en la que a cada factor constante (QS) está asociada una porción de factor (QSF) respectiva y una porción de desplazamiento (QSS), y en la que la porción de desplazamiento (QSS) indica un número determinado de posiciones binarias, en las que debe desplazarse la porción del factor (QSF), para generar a partir de ella el factor constante (QS) respectivo;
b)
con una instalación de multiplicación binaria reducida (MULT1, CMEM, MULT2), que multiplica el multiplicando (QMi) por al menos la porción de factor (QSF) del factor constante (QS) respectivo y proporciona un resultado de la multiplicación; y
c)
con una instalación de desplazamiento (DIV), que está conectada a continuación de la instalación de multiplicación binaria reducida (MULT1, CMEM, MULT2) y a la que se alimenta la porción de desplazamiento, en la que la instalación de desplazamiento (DIV) desplaza el resultado de la multiplicación de la instalación de multiplicación binaria reducida (MULT1, VMEM, MULT2) en la medida del número determinado de posiciones binarias, indicado a través de la porción de desplazamiento, para proporcionar el resultado final (Ei) de la multiplicación del multiplicando binario (QMi) por el factor constante (QS) respectivo;
d)
en el que solamente se lleva a cabo cálculo nuevo en la instalación de multiplicación binaria reducida cuando se modifica la porción del factor (QSF) del factor constante (QS);
e)
en el que la instalación de multiplicación binaria reducida (MULT1, CMEM, MULT2) presenta una memoria cache (CMEM) para memorizar temporalmente el resultado de la multiplicación.
2. Dispositivo según la reivindicación 1, en el que la instalación (TAB) es activada por medio de un código (QSC), que está asociado a una porción de factor (QSF) respectiva y a una porción de desplazamiento (QSS) respectiva de un factor constante (QS).
3. Dispositivo según la reivindicación 2, en el que la instalación (TAB) asigna a un código (QSC), para una relación lineal (Tipo 0) entre el código (QSC) y el factor constante (QS) respectivo y para una relación no lineal (Tipo 1) entre el código (QSC) y el factor constante (QS), una porción de factor respectiva (QSF) y una porción de desplazamiento (QSS) respectiva del factor constante (QS) según la Tabla siguiente:
QSC Tipo 0 Tipo 1 QS QSF QSS QS QSF QSS 0 Prohibido 1 2 1 1 1 1 0 2 4 1 2 2 1 1 3 6 3 1 3 3 0 4 8 1 3 4 1 2 5 10 5 1 5 5 0 6 12 3 2 6 3 0 7 14 7 1 7 7 0 8 16 1 4 8 1 3 9 18 9 1 10 5 1 10 20 5 2 12 3 2 11 22 11 1 14 7 0
(Continuación)
QSC Tipo 0 Tipo 1 QS QSF QSS QS QSF QSS 12 24 3 3 16 1 4 13 26 13 1 18 9 0 14 28 7 2 20 5 2 15 30 15 1 22 11 1 16 32 1 15 24 3 3 17 34 17 1 28 7 2 18 36 9 2 32 2 4 19 38 19 1 36 9 2 20 40 5 3 40 5 3 21 42 21 1 44 11 2 22 44 11 2 48 3 4 23 46 23 1 52 13 2 24 48 3 4 56 7 3 25 50 25 1 64 4 4 26 52 13 2 72 9 3 27 54 27 1 80 5 4 28 56 7 3 88 11 3 29 58 29 1 96 6 4 30 60 15 2 104 13 3 31 62 31 1 112 7 4
4. Dispositivo según una de las reivindicaciones anteriores, en el que la unidad de desplazamiento (DIV) conectada a continuación está configurada solamente para una dirección de desplazamiento.
5. Dispositivo según una de las reivindicaciones anteriores, en el que la instalación (TAB) presenta una Tabla, una lógica o un cableado.
6. Utilización de un dispositivo según una de las reivindicaciones 2 a 5 para la compresión de vídeo, en la que el código (QSC) corresponde a una magnitud de entrada de una escala de cuantificación (TAB) y los factores constantes (QS) corresponden en cada caso a un factor de escala establecido a través de la variable de entrada y de la escala de cuantificación (TAB), en el que la instalación de multiplicación binaria reducida está constituida por un circuito en serie de un primer multiplicador (MULT1), por la memoria Cache (CMEM) y por un segundo multiplicador (MULT2), en el que una primera entrada del primer multiplicador (MULT1) es alimentada con una porción de factor (QSF) del factor de escala y una segunda entrada del primer multiplicador (MULT1) está provista con valores de una matriz de cuantificación (QMi) y son alimentados adicionalmente datos de entrada al segundo multiplicador (MULT2), y en el que la unidad de desplazamiento (DIV) conectada a continuación lleva a cabo una división por una potencia del número 2, siendo realizado esto en función de la porción de desplazamiento (QSS) del factor de escala.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882685B2 (en) * 2001-09-18 2005-04-19 Microsoft Corporation Block transform and quantization for image and video coding
US7460993B2 (en) * 2001-12-14 2008-12-02 Microsoft Corporation Adaptive window-size selection in transform coding
US7242713B2 (en) * 2002-05-02 2007-07-10 Microsoft Corporation 2-D transforms for image and video coding
US7487193B2 (en) * 2004-05-14 2009-02-03 Microsoft Corporation Fast video codec transform implementations
EP1866741B1 (en) * 2005-03-31 2009-07-15 Nxp B.V. Canonical signed digit multiplier
US7546240B2 (en) * 2005-07-15 2009-06-09 Microsoft Corporation Coding with improved time resolution for selected segments via adaptive block transformation of a group of samples from a subband decomposition
US7689052B2 (en) * 2005-10-07 2010-03-30 Microsoft Corporation Multimedia signal processing using fixed-point approximations of linear transforms
US20070239811A1 (en) * 2006-04-05 2007-10-11 Leo Bredehoft Multiplication by one from a set of constants using simple circuitry
ITTO20060534A1 (it) * 2006-07-20 2008-01-21 Si Sv El S P A Gestione automatica di archivi digitali in particolare di file audio e/o video
US8942289B2 (en) * 2007-02-21 2015-01-27 Microsoft Corporation Computational complexity and precision control in transform-based digital media codec
US7761290B2 (en) 2007-06-15 2010-07-20 Microsoft Corporation Flexible frequency and time partitioning in perceptual transform coding of audio
WO2014046654A1 (en) 2012-09-19 2014-03-27 Halliburton Energy Services, Inc Extended jet perforating device
CN111831255A (zh) * 2020-06-30 2020-10-27 深圳市永达电子信息股份有限公司 一种超长位数乘法的处理方法和计算机可读存储介质

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031377A (en) * 1975-08-25 1977-06-21 Nippon Gakki Seizo Kabushiki Kaisha Fast multiplier circuit employing shift circuitry responsive to two binary numbers the sum of which approximately equals the mantissa of the multiplier
JPS5741738A (en) * 1980-08-22 1982-03-09 Casio Comput Co Ltd Digital multiplier
US4475167A (en) * 1982-09-29 1984-10-02 National Semiconductor Corporation Fast coefficient calculator for speech
US4887232A (en) 1987-05-15 1989-12-12 Digital Equipment Corporation Apparatus and method for performing a shift operation in a multiplier array circuit
US4823300A (en) 1987-05-19 1989-04-18 Harris Corporation Performing binary multiplication using minimal path algorithm
US5402369A (en) * 1993-07-06 1995-03-28 The 3Do Company Method and apparatus for digital multiplication based on sums and differences of finite sets of powers of two
KR970057995A (ko) * 1995-12-30 1997-07-31 배순훈 Mpeg 복호기에서 역양자화기의 최적화 장치
DE19618117C1 (de) * 1996-05-06 1997-10-02 Siemens Ag Verfahren zur Quantisierung und Verfahren zur inversen Quantisierung von Transformationscodierungskoeffizienten eines Videodatenstorms

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