ES2236784T3 - Metodo y dispositivo para intercalar y desintercalar datos digitales y sistema de comunicacion. - Google Patents
Metodo y dispositivo para intercalar y desintercalar datos digitales y sistema de comunicacion.Info
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Abstract
UN ENTRELAZADOR TRIANGULAR (INTERLEAVER) CONTIENE UNA MATRIZ DE FORMA TRIANGULAR (MAT) DE CELDAS DE MEMORIA, CADA FILA DE LAS CUALES CONSTITUYE UNA COLA DEL TIPO PRIMERO EN ENTRAR, PRIMERO EN SALIR. PARA AUMENTAR O REDUCIR LA PROFUNDIDAD DE ENTRELAZADO DEL ENTRELAZADOR (INTERLEAVER), EL NUMERO DE BYTES DE DATOS ENTRELAZADOS QUE SE LEEN DE CADA FILA DE LA MATRIZ (MAT) SE RELACIONA LINEALMENTE, DE FORMA POSITIVA O NEGATIVA, CON EL NUMERO DE ORDENADA (0, 1, 2, 3, 4) DE LA FILA. DE ESTA FORMA, LA INMUNIDAD AL RUIDO DE LOS IMPULSOS DE LA TRANSMISION DEL FLUJO DE DATOS ENTRELAZADOS SALIENTES (OID) POR MEDIO DE UNA LINEA DE TRANSMISION (TL) SE MANTIENE SUBSTANCIALMENTE INDEPENDIENTE DE LOS CAMBIOS DE LA VELOCIDAD DE TRANSMISION.
Description
Método y dispositivo para intercalar y
desintercalar datos digitales y sistema de comunicación.
La presente invención se refiere a un método para
intercalar un flujo de datos entrantes como es definido en la parte
no característica de la reivindicación 1, un método para
desintercalar un flujo de datos intercalado entrantes como es
definido en la parte no característica de la reivindicación 6, y
dispositivos de intercalación y desintercalación como son definidos
en las partes no características de la reivindicación 7 y la
reivindicación 10, respectivamente.
Tal método para intercalar y desintercalar, tales
dispositivos de intercalación y desintercalación y tal sistema de
comunicación ya son conocidos en la técnica, por ejemplo a partir
de la Patente de Estados Unidos US 4.559.625 titulada
"Intercaladores para comunicaciones digitales" de los
inventores Elwyn R. Berlekamp y Po Tong. Asimismo, la Solicitud de
Patente Europea EP O 048 151 A1 describe un intercalador de forma
triangular tradicional, en la página 8, líneas
23-30 y en la página 9, líneas
27-34, adecuado para el uso en un
codificador/descodificador de señal de televisión.
En el sistema de comunicación descrito en el
documento US 4.559.625, un aparato codificador desarrolla
información redundante de una manera prescrita matemáticamente y
añade esta información redundante a los bytes de datos de palabras
de código. Entonces, los bytes de datos de varias palabras de código
codificadas independientemente son secuenciados nuevamente por un
intercalador. De este modo, la transmisión de las palabras de
código por un enlace de transmisión resulta más inmune al ruido
impulsivo (en ráfaga) de larga duración. Volviendo a secuenciar los
símbolos de datos, los errores en ráfaga son distribuidos más
uniformemente sobre palabras de código codificadas
independientemente. En consecuencia, es mejorada la corrección de
errores mediante la descodificación de las palabras de código
transmitidas. Resumiendo, el intercalador altera la secuencia de
bytes de datos de varias palabras de código para distribuir más
uniformemente el efecto de la degradación de señal o el ruido en la
línea de transmisión sobre palabras de código diferentes. En el
intercalador, los bytes de datos a él son introducidos en células de
memoria y después son leídos de estas células de memoria en un
orden diferente que el orden en el que entraron en la memoria. El
retardo de intercalación de un byte de datos es el intervalo de
tiempo transcurrido entre la entrada en, y la salida de, la memoria
y es expresado usualmente como la cantidad de bytes leídos de la
memoria entre el instante de entrada y el instante de salida del
byte de datos considerado. Otro parámetro importante, igual al
número de bytes de datos en el flujo de datos intercalados
salientes entre dos bytes de datos de una y la misma palabra de
código, es denominado la profundidad de intercalación. La
profundidad de intercalación es un indicador cuantitativo de la
mejora de inmunidad de la transmisión al ruido impulsivo o similar.
En el intercalador descrito en el documento US 4.559.625, las
células de memoria en las que son almacenados bytes de datos
constituyen una matriz de forma triangular, o sea, el triángulo
derecho superior en la matriz rectangular dibujada en la Figura 4a
del documento US 4.559.625. Cuando cada fila de la matriz de forma
triangular es implementada por una cola de primero en
entrar-primero en salir (FIFO:
first-in-first-out)
y si los bytes de datos entrantes son almacenados en células
traseras de memoria de las filas mientras que los bytes de datos
salientes son leídos de células delanteras de memoria de las filas,
el retardo de intercalación de cualquier byte varía linealmente
relacionado con la posición ordinal del byte de datos. Esto es
expresado en la Col. 2, líneas 34-41 de la citada
Patente de EE.UU. En otras palabras, el retardo de intercalación de
un byte de datos y la ordenada de la fila en la que está almacenado
el byte de datos son interrelacionados linealmente en el
intercalador triangular conocido. La profundidad de intercalación,
que define la inmunidad al ruido de la transmisión, es constante y
determinada por el incremento de retardo por fila de la matriz. Este
incremento de retardo es la diferencia en longitud entre dos filas
sucesivas de la matriz, expresada como una cantidad de células de
memoria.
En un sistema de comunicación con velocidades de
transmisión variables, el efecto de la intercalación sobre la
inmunidad al ruido de la transmisión depende de la velocidad real
de transmisión. Por ejemplo, si la velocidad de transmisión en una
primera situación es la mitad de la velocidad de transmisión en una
segunda situación, los errores en ráfaga de igual duración dañarán
en la segunda situación al doble de la cantidad de bytes de datos
dañados en la primera situación. Si la profundidad de intercalación
en la situación 2 es igual que la de la situación 1 y los códigos
de corrección de errores añadidos a las palabras de código son
iguales en ambas situaciones, la inmunidad al ruido en la situación
2, expresada como la duración máxima de un error en ráfaga que puede
ser rectificado, es sólo la mitad de la inmunidad al ruido de la
situación 1. Los diseñadores de sistemas de comunicación tienen que
realizar usualmente un cierto nivel mínimo de corrección por
borradura para armonizar con especificaciones estándares. La
profundidad de intercalación y la longitud de código de corrección
de errores son elegidos por el diseñador para satisfacer este nivel
mínimo de corrección por borradura en un escenario de caso más
desfavorable. En un sistema de comunicación con velocidades
variables de transmisión, este escenario de caso más desfavorable
es la situación en la que datos son transmitidos a la velocidad
admisible máxima de transmisión. Si el intercalador conocido antes
descrito es usado y los datos son transmitidos a una velocidad
menor de transmisión, la inmunidad al ruido será mejor que la
necesaria, pero esto es pagado por un retardo de intercalación que
es mayor que el necesario para un ajuste exacto de la inmunidad al
ruido al nivel mínimo necesario a esta velocidad menor de
transmisión.
En otros sistemas de comunicación, puede desearse
tener una inmunidad adaptable al ruido de modo que la capacidad
para restaurar el efecto de los errores por ruido impulsivo (en
ráfaga) en la línea de transmisión puede ser modificada en función
de la calidad de la línea, la contaminación por ruido, las
exigencias dependientes del servicio o dependientes del usuario,
etc.
Por tanto, un objeto de la presente invención es
proporcionar un método para intercalar y desintercalar, y
dispositivos de intercalación y desintercalación del tipo conocido,
pero en el que la inmunidad al ruido pueda ser modificada o pueda
ser hecha independiente de la velocidad de transmisión por la línea
de transmisión.
Según la invención, este objeto es conseguido por
el método para intercalar un flujo de datos entrantes definido en
la reivindicación 1, el método para desintercalar un flujo de datos
intercalados definido en la reivindicación 6, y los dispositivos de
intercalación y desintercalación definidos en las reivindicaciones
7 y 10 respectivamente.
Un modo evidente de conseguir el objeto antes
descrito es adaptar la forma de la matriz triangular vaciando
completamente la memoria de intercalación y volviendo a formatear
la matriz en forma triangular de modo que, por ejemplo, aumente el
incremento de retardo por fila de la matriz. Por ejemplo, adaptando
el incremento de retardo por fila cada vez que cambia la velocidad
de transmisión, la profundidad de intercalación cambia
consiguientemente como resultado de lo cual la inmunidad al ruido
permanece sustancialmente independiente de la velocidad de
transmisión. Sin embargo, este modo evidente no es muy eficiente
porque implica un estado de transición muy largo en el que la
transmisión ha de ser interrumpida.
Según la invención, la profundidad de
intercalación es modificada adaptando la forma de la matriz
triangular de un modo dinámico, o sea, sin vaciar toda la memoria
de intercalación. Realmente, si el número de bytes de datos
intercalados leídos de una fila de la matriz está relacionado de
modo linealmente positivo o negativo con la ordenada de esta fila
durante un estado de transición en el que la velocidad de
transmisión disminuye o aumenta, el incremento de retardo por fila
de la matriz es reducido o aumentado. Por ejemplo, si 1 byte de
datos es leído de la fila 1, dos bytes de datos son leídos de la
fila 2, ..., l-1 bytes de dados son leídos de la fila
l-1, la diferencia en longitud entre dos filas sucesivas de
la matriz (que es el incremento de retardo por fila) es reducida en
1. Si en tal sistema aumenta el incremento de retardo por fila, la
profundidad de intercalación aumenta consiguientemente como una
consecuencia de lo cual ha mejorado la protección contra errores.
De modo similar, la protección contra errores resulta peor cuando
es reducido el incremento de retardo por fila. Así, el efecto de la
velocidad cambiante de transmisión sobre la inmunidad al ruido
impulsivo será compensado por una profundidad ajustada de
intercalación del intercalador/desintercalador tal que la inmunidad
al ruido permanece sustancialmente constante.
Si las filas de la matriz triangular están
numeradas de modo que los números de ordenadas aumentan con la
longitud de la fila, el incremento de retardo por fila disminuye
cuando el número de bytes de datos intercalados leídos por fila está
relacionado positivamente con el número de ordenada de la fila. Un
incremento reducido de retardo por fila produce una profundidad
reducida de intercalación y, por tanto, una inmunidad menor al
ruido impulsivo. Por otra parte, la reducción de la velocidad de
transmisión tiene un efecto creciente sobre la inmunidad al ruido
impulsivo. Ambos efectos pueden compensarse de modo que la
inmunidad al ruido permanece sustancialmente independiente de la
velocidad de transmisión.
Suponiendo nuevamente que las filas de la matriz
de forma triangular están numeradas de modo que los números de
ordenadas crecen con la longitud de las filas, de un modo similar
que antes pueda deducirse que la inmunidad al ruido permanece
sustancialmente insensible a un aumento de velocidad de transmisión
si la cantidad de bytes de datos intercalados leídos de las filas
de la matriz está relacionada negativamente con los números de
ordenadas de estas filas.
Ha de observarse que el término
"comprender", usado en las reivindicaciones, no debería ser
interpretado como siendo limitativo a los medios relacionados
después. Así, el alcance de la expresión "un dispositivo que
comprende medios A y B" no debería ser limitado a dispositivos
compuestos solo por los componentes A y B. Significa que con
respecto a la presente invención, los únicos componentes relevantes
del dispositivo son A y B.
De modo similar, ha de observarse que el término
"acoplado", también usado en las reivindicaciones, no debería
ser interpretado como siendo limitativo a conexiones directas
solamente. Así, el alcance de la expresión "unos medios A
acoplados a unos medios B" no debería ser limitado a dispositivos
o sistemas en los que una salida de los medios A está conectada
directamente a una entrada de los medios B. Solo significa que
existe un trayecto entre una salida de A y una entrada de B que
puede ser un trayecto que incluye otros dispositivos o medios.
Otra observación es que una variante obvia del
sistema y el método presentes es una en la que es invertida la
función de las columnas y las filas de la matriz de intercalación o
desintercalación. La aplicabilidad de la presente invención no está
limitada claramente a las implementaciones en las que las filas de
las matrices están trazadas horizontalmente y las columnas están
trazadas verticalmente. Por razones evidentes, se obtiene el mismo
resultado técnico con los términos "columna" y "fila" son
intercambiados en toda la solicitud. Por tanto, el alcance de la
protección definida por la reivindicación tampoco debería ser
limitado a realizaciones de la presente invención en las que
"fila" es sinónimo de una estructura horizontal y
"columna" está asociada por si misma con una estructura
vertical.
Además, debería subrayarse que los números de
ordenadas de filas o columnas en las matrices de intercalación y/o
desintercalación pueden ser crecientes de abajo a arriba, de arriba
abajo, de izquierda a derecha o de derecha a izquierda según las
preferencias de los diseñadores. En consecuencia, la matriz de forma
triangular puede tener una parte superior que apunta en dirección
hacia arriba, hacia abajo, hacia la izquierda o hacia la derecha.
Para el diseñador sólo es importante tener un direccionamiento
conforme con su elección de números de ordenadas. El alcance de las
reivindicaciones no debería ser interpretado como siendo limitativo
para esta elección.
También se observa aquí que el incremento de
retardo por fila de la matriz triangular de intercalación puede ser
adaptado de modo similar en sistemas con velocidades constantes de
transmisión para aumentar o reducir la protección contra errores en
ellos. Otros criterios distintos que el aumento o la reducción de
la velocidad de transmisión han de ser usados en tales sistemas para
decidir cuando bytes son leídos de la matriz en proporción lineal a
los números de ordenadas de filas. Si en tal sistema aumenta el
incremento de retardo por fila, la profundidad de intercalación
aumenta consiguientemente como una consecuencia de lo cual la
protección contra errores ha mejorado. De modo similar, la
protección contra errores empeora cuando es reducido el incremento
de retardo por fila. Para reducir la profundidad de intercalación,
los bytes de datos salientes pueden ser leídos como se define en la
reivindicación 2, en una primera implementación particular del
presente método.
Realmente, el número de bytes de datos leídos de
cada fila en la matriz es igual al número de ordenada de la fila.
Como se explicará después, esta implementación precisa la presencia
de una memoria intermedia tanto en el intercalador como en el
desintercalador.
En una segunda implementación particular del
presente método para intercalar, los bytes de datos salientes
pueden ser leídos como se define en la reivindicación 3 para
reducir la profundidad de intercalación.
De este modo, el número de bytes de datos leídos
de cada fila en la matriz es nuevamente igual al número de ordenada
de la fila. Los bytes ficticios son insertados en el intercalador
pero no son desintercalados en el desintercalador. Una ventaja de
esta implementación es que no es necesaria memoria intermedia en el
desintercalador pero se ha duplicado el tamaño de la memoria
intermedia de intercalador, como se mostrará después. Otra ventaja
suya es que el desintercalador y el desintercalador pueden ser
obtenidos igual que para la primera implementación particular, y la
inmunidad al ruido permanece constante mientras se adapta la
profundidad de intercalación.
Para aumentar el incremento de retardo por fila,
una primera implementación particular es definida en la
reivindicación 4 y una segunda implementación es definida en la
reivindicación 5.
De modo similar a las implementaciones para
reducir el incremento de retardo, definidas en las reivindicaciones
2 y 3, la segunda implementación puede ser realizada de un modo
menos complejo y no precisa una memoria intermedia en el
intercalador o el desintercalador. La primera implementación precisa
la presencia de una memoria intermedia en el intercalador pero
produce un mejor rendimiento puesto que no es usada anchura de
banda para transportar bytes ficticios.
Lo anterior y otros objetos y características de
la invención resultarán más evidentes y la propia invención será
mejor comprendida refiriéndose a la descripción siguiente de una
realización considerada en conjunción con los dibujos adjuntos, en
los que:
la Figura 1 es un esquema de bloques de una
realización del sistema de comunicación según la presente
invención;
la Figura 2 es un esquema de bloques de una
realización del dispositivo de intercalación INTERCALADOR según la
presente invención;
la Figura 3 es un esquema de bloques de una
realización del dispositivo de desintercalación DESINTERCALADOR
según la presente invención;
la Figura 4A es un dibujo que ilustra el llenado
de la memoria de intercalación conforme al método conocido con
bytes de datos durante un estado permanente en el que el incremento
M de retardo es 3;
la Figura 4B es un dibujo que ilustra el llenado
de la memoria de desintercalación conforme al método conocido con
bytes de datos durante el estado permanente en el que el incremento
M de retardo es 3;
la Figura 5A es un dibujo que ilustra el llenado
de la memoria de intercalación con bytes de datos durante un estado
de transición en el que el incremento M de retardo es reducido de 3
a 2;
la Figura 5B es un dibujo que ilustra el llenado
de la memoria de desintercalación con bytes de datos durante este
estado de transición en el que el incremento M de retardo es
reducido de 3 a 2;
la Figura 6A es un dibujo que ilustra el llenado
de la memoria de intercalación con bytes de datos durante un estado
de transición en el que el incremento M de retardo es aumentado de
3 a 4; y
la Figura 6B es un dibujo que ilustra el llenado
de la memoria de desintercalación con bytes de datos durante este
estado de transición en el que el incremento M de retardo es
aumentado de 3 a 4.
El sistema de comunicación dibujado en la Figura
1 consta de un transmisor TX, un receptor RX y una línea LT de
transmisión. El transmisor TX incluye una fuente de datos FUENTE DE
DATOS, un codificador CODIFICADOR, un dispositivo de intercalación
INTERCALADOR y un modulador MOD. El receptor RX incluye un
desmodulador DESMOD, un dispositivo de desintercalación
DESINTERCALADOR, un descodificador DESCODIFICADOR y un colector de
datos COLECTOR DE DATOS.
Una salida del transmisor TX está acoplada a una
entrada del receptor RX por vía de la línea LT de transmisión.
Dentro del transmisor TX, la fuente de datos FUENTE DE DATOS, el
codificador CODIFICADOR, el intercalador INTERCALADOR y el
modulador MOD están conectados en serie. Una salida del modulador
MOD está acoplada a la línea LT de transmisión por vía de la salida
de transmisor. El otro extremo de la línea LT de transmisión está
acoplado a una entrada del desmodulador DESMOD por vía de la
entrada del receptor. Dentro del receptor RX, el desmodulador
DESMOD, el desintercalador DESINTERCALADOR, el descodificador
DESCODIFICADOR y el colector de datos COLECTOR DE DATOS están
conectados en serie.
La fuente de datos FUENTE DE DATOS produce un
flujo de datos que puede comprender bytes de datos de usuario y/o
bytes de datos de información suplementaria. Una cantidad fija de
estos bytes constituye una palabra única y cada una de estas
palabras es codificada por el codificador CODIFICADOR. Esto implica
que el codificador CODIFICADOR extiende cada una de las palabras
según esquemas matemáticos predefinidos añadiendo bytes redundantes
a ellas. Estos bytes redundantes y los esquemas matemáticos
permitirán que el receptor RX detecte y corrija probablemente los
errores en las palabras transmitidas. Las palabras extendidas
generadas por el codificador CODIFICADOR son denominadas palabras
de código y constituyen un flujo DE de datos entrantes para el
intercalador INTERCALADOR. Volviendo a secuenciar los bytes de datos
de palabras de código diferentes del flujo DE de datos entrantes,
el intercalador INTERCALADOR produce un flujo DIS de datos
intercalados salientes que está mejor protegido contra el ruido
impulsivo en la línea LT de transmisión que el flujo DE de datos
entrantes. El modulador MOD modula finalmente los símbolos de datos,
o sea, las combinaciones de bits de datos del flujo DIS de datos
que representan un punto en el esquema de constelación del método
de modulación, en una o más portadoras para ser transmitidas por la
línea LT de transmisión.
En el receptor RX, el desmodulador DESMOD
desmodula los símbolos de datos procedentes de la(s)
portadora(s)
y, a partir de los símbolos de datos desmodulados genera un flujo de bytes de datos denominado el flujo DIE de datos intercalados entrantes. Los bytes del flujo DIE de datos intercalados entrantes son secuenciados nuevamente en el desintercalador DESINTERCALADOR de modo que el efecto del intercalador INTERCALADOR sobre el orden de bytes es compensado y el flujo DS de datos salientes generados contiene nuevamente la secuencia original de bytes de datos. En el descodificador DESCODIFICADOR, los errores debidos a la transmisión son detectados y corregidos usando los esquemas matemáticos ya mencionados y la información de los bytes añadidos de modo redundante. Entonces, el flujo de datos así determinado es aplicado al colector de datos COLECTOR DE DATOS que puede ser cualquier clase de terminal, interfaz, etc.
y, a partir de los símbolos de datos desmodulados genera un flujo de bytes de datos denominado el flujo DIE de datos intercalados entrantes. Los bytes del flujo DIE de datos intercalados entrantes son secuenciados nuevamente en el desintercalador DESINTERCALADOR de modo que el efecto del intercalador INTERCALADOR sobre el orden de bytes es compensado y el flujo DS de datos salientes generados contiene nuevamente la secuencia original de bytes de datos. En el descodificador DESCODIFICADOR, los errores debidos a la transmisión son detectados y corregidos usando los esquemas matemáticos ya mencionados y la información de los bytes añadidos de modo redundante. Entonces, el flujo de datos así determinado es aplicado al colector de datos COLECTOR DE DATOS que puede ser cualquier clase de terminal, interfaz, etc.
En el sistema de comunicación de la Figura 1, el
intercalador INTERCALADOR y el desintercalador
DESIN-TERCALADOR están diseñados para proporcionar
al flujo de datos transmitidos una inmunidad al ruido impulsivo
independiente de la velocidad de transmisión. La estructura de
INTERCALADOR y DESINTERCALADOR que consigue este objeto es dibujada
en la Figura 2 y la Figura 3, respectivamente, y es descrita con
detalle en los párrafos siguientes.
El intercalador INTERCALADOR de la Figura 2
incluye medios ESCRIBIR de escritura, medios LEER de lectura, una
memoria MEM, un generador DIRECCIÓN de direcciones y un controlador
CTRL. La memoria MEM está equipada con una matriz MAT de forma
triangular de células de memoria en la que cada fila está
constituida por una cola FIFO de primero en
entrar-primero en salir (FIFO:
first-in-first-out)
de células de memoria. En la Figura 2, cinco filas de la matriz MAT
con ordenadas respectivas 0, 1, 2, 3 y 4 están constituidas por las
colas FIFO0, FIFO1, FIFO2, FIFO3 Y FIFO4 que tienen una longitud
incrementalmente creciente, siendo el incremento por fila igual a
M=3.
Los medios ESCRIBIR de escritura, la memoria MEM
y los medios LEER de lectura están conectados en serie entre la
entrada DE de datos entrantes y una salida DIS de datos
intercalados salientes del intercalador INTERCALADOR. Una salida
del controlador CTRL y una entrada EC de control del generador
DIRECCIÓN de direcciones están interconectadas y dos salidas del
generador DIRECCIÓN de direcciones están acopladas a la entrada ED1
de direcciones de los medios ESCRIBIR de escritura y la entrada ED2
de direcciones de los medios LEER de lectura, respectivamente.
Los bytes de datos entrantes, aplicados al
intercalador INTERCALADOR por su entrada DE de datos entrantes, son
escritos en células traseras de memoria de las colas de la matriz
MAT de intercalación. Simultáneamente, los bytes de datos salientes
son leídos de células delanteras de memoria de las colas de la
matriz MAT por los medios LEER de lectura y son aplicados a la
salida DIS de datos intercalados salientes del intercalador
INTERCALADOR. En qué cola los medios ESCRIBIR de escritura han de
almacenar bytes de datos entrantes y de qué células de memoria los
medios LEER de lectura han de leer bytes de datos salientes es
definida por las direcciones generadas por el generador DIRECCIÓN de
direcciones. Realmente, el generador DIRECCIÓN de direcciones
genera una primera secuencia de ordenadas de filas o direcciones de
escritura, que indican a que filas de la matriz MAT de
intercalación han de ser aplicados los bytes de datos entrantes
subsiguientes, y una segunda secuencia de ordenadas de filas o
direcciones de lectura que indican de que filas de la matriz MAT de
intercalación han de ser leídos los datos salientes subsiguientes.
El aspecto de ambas secuencias depende del estado en el que el
generador DIRECIÓN de direcciones es dispuesto por el controlador
CTRL. Los párrafos siguientes describen brevemente tres estados en
los que puede ser dispuesto el generador DIRECCIÓN de
direcciones.
Si el generador DIRECCIÓN de direcciones es
dispuesto en un estado permanente, los bytes de datos entrantes
subsiguientes son aplicados a filas subsiguientes de la matriz MAT
de un modo circular. Con referencia a la Figura 2, esto significa
que un primer byte de datos entrantes es aplicado a FIFO0, un
segundo byte es aplicado a FIFO1, un tercer byte es aplicado a
FIFO2, un cuarto byte es aplicado a FIFO 3, un quinto byte es
aplicado a FIFO 4, un sexto byte es aplicado nuevamente a FIFO0,
etc. Todavía durante este estado permanente, los bytes de datos
salientes subsiguientes son leídos de filas subsiguientes de la
matriz MAT de un modo circular. Esto es realizado, por ejemplo, si
las velocidades entrante y saliente son iguales y un byte es leído
de cada fila en la que es escrito un byte. Como las filas tienen
longitudes diferentes, los bytes de datos leídos subsiguientemente
no fueron escritos subsiguientemente en la matriz MAT.
Si el generador DIRECCIÓN de direcciones es
dispuesto en un estado de transición durante el que es reducida la
profundidad de intercalación, el número de bytes de datos leídos de
cada fila de la matriz MAT está relacionado de modo linealmente
positivo con la ordenada de esa fila. Al final de este estado de
transición, el parámetro M de incremento es reducido y también es
reducido el retardo medio de intercalación (el tiempo entre entrar
en, y salir de, el intercalador INTERCALADOR para un solo byte de
datos).
Si el generador DIRECCIÓN de direcciones es
dispuesto en un estado de transición durante el que es aumentada la
profundidad de intercalación, el número de bytes de datos leídos de
cada fila de la matriz MAT está relacionado de modo linealmente
negativo con la ordenada de esa fila, al final de este estado de
transición, el parámetro M de incremento es aumentado y también es
aumentado el retardo medio de intercalación.
Resumiendo, la secuencia de bytes de datos de
lectura procedentes del intercalador INTERCALADOR difiere en
estados diferentes. Posteriormente se darán más detalles referentes
a esto. Primero se describe la estructura del desintercalador
DESINTERCALADOR dibujado en la Figura 3.
El desintercalador DESINTERCALADOR de la Figura 3
incluye medios ESCRIBIR' de escritura, medios LEER' de lectura, una
memoria MEM', un generador DIRECCIÓN' de direcciones y un
controlador CTRL'. La memoria MEM' está equipada con una matriz
MAT' de forma triangular de células de memoria en la que cada fila
está constituida por una cola FIFO de primero en
entrar-primero en salir de células de memoria. En
la Figura 3, cinco filas de la matriz MAT' con ordenadas
respectivas 0, 1, 2, 3 y 4 están constituidas por las colas FIFO0',
FIFO1', FIFO2', FIFO3' y FIFO4' que tienen una longitud
disminuyendo por decremento, siendo M=3 el decremento por fila.
Los medios ESCRIBIR' de escritura, los medios
MEM' de memoria y los medios LEER' de lectura están conectados en
serie entre la entrada DIE de datos intercalados entrantes y la
salida DS de datos salientes del desintercalador DESINTERCALADOR.
Una salida del controlador CTRL' y una entrada EC' de control del
generador DIRECCIÓN' de direcciones están interconectadas y dos
salidas del generador DIRECCIÓN' de direcciones están acopladas a
la entrada ED1' de direcciones de los medios ESCRIBIR' de escritura
y a la entrada ED2' de direcciones de los medios LEER' de lectura,
respectivamente.
Los bytes de datos intercalados entrantes
aplicados al desintercalador DESINTERCALADOR por vía de su entrada
DIE de datos intercalados entrantes son escritos en células
traseras de memoria de las colas de la matriz MAT' de
desintercalación. Mientras tanto, los bytes de datos salientes son
leídos de células delanteras de memoria de las colas de la matriz
MAT' por los medios LEER' de lectura y son aplicados a la salida DS
de datos salientes del desintercalador DESINTERCALADOR. En qué
células de memoria los medios ESCRIBIR' de escritura han de
escribir bytes de datos y de qué células de memoria los medios
LEER' de lectura han de leer bytes de datos es definido por las
direcciones generadas por el generador DIRECCIÓN' de direcciones.
Este generador DIRECCIÓN' de direcciones genera una primera
secuencia de ordenadas de filas o direcciones de escritura, que
indican a que filas de la matriz MAT' de desintercalación han de
ser aplicados los bytes de datos intercalados entrantes
subsiguientes, y una segunda secuencia de ordenadas de filas o
direcciones de lectura que indican de que filas de la matriz MAT'
de desintercalación han de ser leídos los bytes de datos salientes
subsiguientes. El aspecto de ambas secuencias depende del estado en
que el generador DIRECCIÓN' de direcciones es dispuesto por el
controlador CRTL'. Los párrafos siguientes describen brevemente de
nuevo tres estados en los que puede ser dispuesto el generador
DIRECCIÓN' de direcciones.
Si el generador DIRECCIÓN' de direcciones es
dispuesto en un estado permanente, los bytes de datos intercalados
entrantes subsiguientes son aplicados a filas subsiguientes de la
matriz MAT', y los bytes de datos salientes subsiguientes son
leídos de filas subsiguientes de la matriz MAT' de un modo circular.
Así, cada vez que un byte entrante es escrito en la célula
delantera de memoria de una cola, un byte saliente es leído de esta
cola. Como la suma de la longitud de una cola en el intercalador
INTERCALADOR de la Figura 2 y la longitud de la cola
correspondiente en el desintercalador DESINTERCALADOR de la Figura 3
es constante, el retardo global de intercalación/desintercalación
es igual para todos los bytes.
Si el generador DIRECCIÓN' de direcciones es
dispuesto en un estado de transición durante el que es reducida la
profundidad de intercalación, el número de bytes de datos escritos
en cada fila de la matriz MAT' está relacionado de modo linealmente
positivo con la ordenada de esa fila. Al final de este estado de
transición, el parámetro M de decremento es reducido y también es
reducido el retardo medio de desintercalación (el tiempo entre
entrar en, y salir de, el desintercalador DESINTERCALADOR.
Si el generador DIRECCIÓN' de direcciones es
dispuesto en un estado de transición durante el que es aumentada la
profundidad de intercalación, el número de bytes de datos escritos
en cada fila de la matriz MAT' está relacionado de modo linealmente
negativo con la ordenada de esa fila. Al final de este estado de
transición, el parámetro M de decremento es aumentado y también es
aumentado el retardo medio de desintercalación.
Resumiendo, la secuencia de bytes de datos de
escritura en el desintercalador DESINTERCALADOR difiere para
estados diferentes. En los párrafos siguientes se dan más detalles
referentes a esto.
El llenado de las matrices MAT y MAT' de
intercalación y desintercalación en los estados definidos
anteriormente será descrito ahora con más detalla. Primero,
refiriéndose a la Figura 4A y a la Figura 4B, el llenado de las
matrices MAT y MAT' será descrito cuando los generadores DIRECCIÓN
y DIRECCIÓN' de direcciones funcionan en el estado permanente en el
que el parámetro M de incremento de retardo es igual a 3. Segundo,
se supone que los generadores DIRECCIÓN y DIRECCIÓN' de direcciones
son llevados al estado de transición en el que el parámetro M de
incremento de retardo es reducido de 3 a 2. Cuando se explica el
llenado de MAT y MAT' en este estado, se hará referencia a la Figura
5A y la Figura 5B. En un párrafo último, los generadores DIRECCIÓN
y DIRECCIÓN' de direcciones son dispuestos en el estado de
transición en el que el parámetro M de incremento de retardo es
aumentado de 3 a 4. El llenado de MAT y MAT' durante este último
estado es descrito por referencia a la Figura 6A y la Figura 6B.
En la Figura 4A es mostrada la matriz MAT. Cada
fila de esta matriz MAT está constituida por una memoria FIFO de
primero en entrar-primero en salir, con la célula
trasera de memoria en el lado más izquierdo y la célula delantera de
memoria en el lado más derecho. Si un byte es aplicado a una fila
de la matriz MAT, es almacenado así en la célula trasera de
memoria. Antes de escribir este byte en la célula trasera de
memoria, sin embargo, el byte contenido en la célula delantera de
memoria es leído y todos los bytes en la memoria FIFO son
desplazados una posición hacia la célula delantera de memoria. Tal
memoria FIFO puede ser realizada en hardware (por ejemplo, un
registro de desplazamiento) o en software (adaptando los punteros
de células trasera y delantera de memoria con un programa cada vez
que un byte es escrito o leído). El retardo de escritura a lectura
experimentado por un byte aplicado a una fila de la matriz MAT es
proporcional a la longitud de la memoria FIFO de primero en
entrar-primero en salir que constituye esa fila. La
matriz dibujada en la Figura 4A contiene 5 filas con las ordenadas
0, 1, 2, 3 y 4 y memorias FIFO0, FIFO1, FIFO2, FIFO3 y FIFO4 de
primero en entrar-primero en salir. El retardo
experimentado por un byte en la matriz MAT es igual a j.M.l. Aquí,
j representa la ordenada de la fila, M representa el
incremento de retardo por fila y l representa el número de
filas en la matriz MAT.
La matriz MAT' de desintercalación de la Figura
4B es similar a la matriz MAT de intercalación de la Figura 4A pero
las ordenadas de filas están invertidas de modo que las ordenadas
de filas correspondientes a las memorias FIFO cortas en la matriz
MAT de intercalación corresponden a las memorias FIFO largas en la
matriz MAT' de desintercalación.
Cuando un byte es aplicado a una fila, por
ejemplo la fila 2 en el intercalador INTERCALADOR, es almacenado en
la célula trasera de la memoria FIFO2 después de que un byte es
leído de la célula delantera de memoria de FIFO2 para ser
transmitido por la línea LT de transmisión de la Figura 1. En la
recepción por el desintercalador DESINTERCALADOR, este byte es
almacenado en la célula trasera de memoria de FIFO2' después de que
un byte es leído de la célula delantera de memoria de FIFO2'. Como
la suma del retardo de escritura a lectura de una fila del
intercalador INTERCALADOR y el de la fila correspondiente del
desintercalador DESINTERCALADOR es constante, cada byte experimenta
el mismo retardo global. Los bytes entrantes subsiguientes son
escritos en filas subsiguientes de la matriz MAT. El primer byte no
experimenta retardo de intercalación y es transmitido
inmediatamente al receptor. Por tanto, FIFO0 es una cola vacía en
la Figura 4A. El segundo byte es escrito en FIFO1, lo que es
indicado por w2 en la Figura 4A. El tercer byte, el cuarto
byte y el quinto byte son aplicados a FIFO2, FIFO3 y FIFO4
respectivamente y llenan las células de memoria, marcados por
w3, w4 y w5. El sexto byte pasa nuevamente a
través de FIFO0 y no experimenta retardo de intercalación, y los
bytes 7, 8, 9 y 10 son almacenados subsiguientemente en las nuevas
células traseras de memoria de FIFO1, FIFO2, FIFO3 y FIFO4,
marcados por w7, w8, w9 y w10
respectivamente. Mientras son escritos bytes en las células traseras
de memoria de las colas, bytes son leídos de las células delanteras
de memoria. Por tanto, el primer byte es transmitido sin retardo de
intercalación y es seguido por los bytes r2, r3,
r4 y r5 leídos de FIFO1, FIFO2, FIFO3 y FIFO4
respectivamente. Entonces, un byte es transmitido nuevamente sin
retardo de intercalación y es seguido por los bytes r7,
r8, r9 y r10. Los índices usados en la Figura
4B con prefijos w y r indican de un modo similar como
el flujo entrante intercalado de bytes es almacenado en la matriz
MAT' de desintercalación y es leído de ella para constituir el flujo
de datos de salida no intercalado. En la Figura 4B, FIFO4' es una
cola vacía, lo que indica que los bytes aplicados a esta fila no
experimentan retardo de desintercalación.
Durante el estado permanente del sistema, se
supone que son iguales las diferentes velocidades de bits en las
entradas y salidas del intercalador y del desintercalador. La
profundidad D de intercalación es igual a l*M+1. Aquí,
l representa nuevamente el número de filas en la matriz MAT
de intercalación.
El estado de transición en el que M es reducido
de 3 a 2 es introducido escribiendo un byte w1 en una célula
de memoria de FIFO0. En lugar de leer un byte de FIFO0, un byte
r1 es leído ahora de FIFO4. Los bytes siguientes para ser
transmitidos son leídos de:
- -
- FIFO3 (r2) y FIFO4 (r3);
- -
- FIFO2 (r4), FIFO3 (r5) y FIFO4 (r6);
- -
- FIFO1 (r7), FIFO2 (r8), FIFO3 (r9) y FIFO4 (r10).
Mientras tanto, los bytes w2 a w10
son escritos en la memoria del intercalador. Los bytes que son
leídos de la matriz MAT en el intercalador son transmitidos hacia
el receptor y almacenados en el desintercalador en filas
correspondientes de la matriz MAT'. Los bytes r1 a r10
de la Figura 5A representan así los bytes w1' a w10'
en la Figura 5B. De modo similar, los bytes r1' a
r10' son leídos de la matriz MAT' para constituir el flujo
de datos de salida desintercalados que es aplicado al descodificador
de la Figura 1. Los bytes que son escritos y leídos durante el
estado de transición están matizados en gris en la Figura 5A y la
Figura 5B. Al final del estado de transición, una memoria
intermedia BUF de tamaño l.(l-1)/2 está presente
tanto en el intercalador (véase la Figura 5A) como en el
desintercalador (véase la Figura 5B). Para obtener un intercalador
con parámetro M=2 de incremento de retardo, estas dos memorias
intermedias BUF tienen que ser vaciadas. La exigencia de memoria
para realizar la transición de M=3 a M=2 es así
l(l-1)/2 bytes en el intercalador y en el
desintercalador. Esta memoria puede ser provista por una capacidad
aumentada de las colas FIFO de primero en
entrar-primero en salir de las matrices MAT y MAT',
o puede ser implementada por una memoria normal sin una estructura
FIFO de primero en entrar-primero en salir.
Ha de observarse que en lugar de transmitir solo
bytes útiles por la línea LT de transmisión, bytes ficticios pueden
ser insertadas en el flujo de datos transmitidos. Tales bytes
ficticios no son desintercalados. Una secuencia de transmisión
alternativa a la descrita anteriormente es como sigue:
- -
- 4 bytes ficticios son transmitidos, el byte r1 procedente de FIFO4 es transmitido;
- -
- 3 bytes ficticios son transmitidos, los bytes r2 y r3 procedentes de FIFO3 y FIFO4 son transmitidos;
- -
- 2 bytes ficticios son transmitidos, los bytes r4, r5 y r6 procedentes de FIFO2, FIFO3 y FIFO4 son transmitidos;
- -
- 1 byte ficticio es transmitido, los bytes r7, r8, r9 y r10 procedentes de FIFO1, FIFO2, FIFO3 y FIFO4 son transmitidos.
Comparada con la versión anterior del estado de
transición, la última implementación tiene el inconveniente de usar
parte de la anchura de banda en la línea LT de transmisión para
transmisión de bytes ficticios pero tiene la ventaja de no perder
inmunidad durante la modificación de M. Además, la última
implementación no precisa memoria intermedia BUF en el
desintercalador pero el tamaño de la memoria intermedia de
intercalador se ha duplicado.
Si aumenta la velocidad de transmisión para la
transmisión por la línea LT, la profundidad D de intercalación
también tiene que aumentar para mantener constante la inmunidad al
ruido impulsivo. Esto puede ser realizado nuevamente manipulado M y
la estructura de las matrices MAT y MAT'. Los párrafos siguientes
aclararán como M puede ser aumentado de 3 a 4 durante el estado de
transición ilustrado por la Figura 6A y la Figura 6B.
La fase de transición para aumentar M de 3 a 4 es
iniciada llenando una memoria intermedia BUF de
l.(l-1) bytes en el intercalador. Después, es
transmitida la secuencia siguiente de bytes:
- -
- un byte (r1) procedente de FIFO0;
- -
- un byte (r2) procedente de FIFO0 y un byte (r3) procedente de FIFO1;
- -
- un byte (r4) procedente de FIFO0, un byte (r5) procedente de FIFO1 y un byte (r6) procedente de FIFO2;
- -
- un byte (r7) procedente de FIFO0, un byte (r8) procedente de FIFO1, un byte (r9) procedente de FIFO2 y un byte (r10) procedente de FIFO3.
Durante este estado de transición, los bytes
transmitidos por la línea LT de transmisión son escritos en las
filas correspondientes de la memoria de desintercalador pero no son
leídos bytes de la memoria de desintercalador. El desintercalador y
el intercalador vuelven al estado permanente con incremento M=4 de
retardo después del estado de transición. En la memoria de
intercalador, una memoria intermedia BUF de l.(l-1)/2
células de memoria contiene bytes ahora. Para obtener un
intercalador con incremento M=4 de retardo, esta memoria intermedia
BUF tiene que ser vaciada. La exigencia de memoria para realizar la
transición desde M=3 a M=4 es l.(l-1) bytes en el
intercalador. Esta puede ser provista nuevamente por una capacidad
aumentada de las memorias de primero en
entrar-primero en salir FIFO0, FIFO1, FIFO2, FIFO3 y
FIFO4 de la matriz MAT, o la memoria intermedia BUF puede ser
implementada por una memoria normal sin una estructura FIFO de
primero en entrar-primero en salir.
Ha de observarse que en lugar de transmitir solo
bytes útiles por la línea LT de transmisión, puede pensarse
nuevamente en una implementación alternativa en la que son
transmitidos bytes ficticios. Entonces la secuencia para transmitir
bytes puede ser como sigue:
- -
- un byte (r1) procedente de FIFO0 seguido por 4 bytes ficticios;
- -
- un byte (r2) procedente de FIFO0 y un byte (r3) procedente de FIFO1, seguidos por 3 bytes ficticios;
- -
- un byte (r4) procedente de FIFO0, un byte (r5) procedente de FIFO1 y un byte (r6) procedente de FIFO2, seguidos por 2 bytes ficticios; y
- -
- un byte (r7) procedente de FIFO0, un byte (r8) procedente de FIFO1, un byte (r9) procedente de FIFO2 y un byte (r10) procedente de FIFO3, seguidos por un byte ficticio.
Comparada con la primera versión, la última
implementación del estado de transición tiene nuevamente el
inconveniente de usar parte de la anchura de banda en la línea LT
de transmisión para transmisión de bytes ficticios pero tiene la
ventaja de no perder inmunidad durante la modificación de M. Además,
la última implementación no precisa memoria intermedia en el
intercalador, y el generador de direcciones puede ser menos
complejo.
Ha de observarse que la aplicabilidad de la
presente invención no es limitada por el medio de transmisión de la
línea LT de transmisión. En particular, cualquier conexión entre el
transmisor TX y el receptor RX, por ejemplo una conexión por cable,
una línea telefónica, una conexión vía satélite, una fibra óptica,
un radioenlace a través del aíre, etc., puede ser afectada por el
ruido impulsivo (en ráfaga) y así puede ser protegida por un método
según la presente invención.
La presente invención es muy adecuada para ser
usada en módems de líneas digitales de abonados de velocidad muy
alta (VSDL: Very High Speed Digital Subscriber Lines) o similares.
Estos módems transportarán datos digitales a velocidades altas de
bits por líneas telefónicas. Las líneas telefónicas pueden ser
afectadas por varias fuentes de ruido impulsivo (en ráfaga),
especialmente cuando las líneas están extendidas por el aire. La
radiointerferencia procedente de radioaficionados, los estados de
tiempo atmosférico críticos, las apariciones de efectos
transitorios debidos a la llamada acústica y a la acción de colgar
son unas pocas de las fuentes de ruido que afectan a la transmisión
por tales líneas telefónicas. Aunque la presente invención es una
solución atractiva para proporcionar inmunidad al ruido impulsivo
independiente de la velocidad de transmisión en tales sistemas de
líneas digitales de abonados de velocidad muy alta (VSDL), la
aplicabilidad de la presente invención no está limitada a estos
sistemas o a sistemas similares que tienen el mismo tipo de
modulación y/o codificación. Como será reconocido por un experto en
la técnica, la constelación de modulación y el esquema de
codificación usados por el modulador y el codificador,
respectivamente, no son importantes para la presente invención.
Se observa además que el transistor TX y el
receptor RX según la presente invención pueden ser integrados en un
solo transceptor. Esto es así en módems que están adaptados para
transmitir y recibir datos hacia y desde una línea de transmisión
bidireccional. En el caso de que el transmisor y el receptor estén
integrados, las matrices triangulares MAT y MAT' de intercalación y
desintercalación pueden ser agrupadas para constituir una matriz
rectangular de intercalación/desintercalación. Evidentemente,
también la funcionalidad de ambos medios de escritura, ESCRIBIR y
ESCRIBIR', ambos medios de lectura LEER y LEER', ambos medios de
direccionamiento, DIRECCIÓN y DIRECCIÓN', y ambos controladores,
CTRL y CTRL', pueden ser combinados e integrados en una unidad de
escritura, una unidad de lectura, una unidad de direccionamiento y
una unidad de control, respectivamente.
Además, se observa que por medio de la presente
invención, el parámetro M de incremento de retardo puede ser
aumentado o reducido en más de una unidad. Tanto para el proceso de
reducción como para el proceso de aumento, es suficiente ejecutar
más de una vez los estados de transición antes descritos.
Aunque los principios de la invención han sido
descritos anteriormente en relación con un aparato específico, ha
de comprenderse claramente que esta descripción es efectuada sólo a
modo de ejemplo y no como una limitación sobre el alcance de la
invención.
Claims (12)
1. Método para intercalar bytes de datos
entrantes (w1, ..., w10) de un flujo de datos
entrantes (DE) para generar de tal modo un flujo de datos
intercalados salientes (DIS) de bytes de datos intercalados
salientes (r1, ..., r10), en el que dichos bytes de
datos entrantes (r1, ..., r10) son escritos en
células traseras de memoria de filas de una matriz en forma
triangular (MAT) de células de memoria, con cada fila de células de
memoria en dicha matriz (MAT) representando una cola de primero en
entrar-primero en salir (FIFO0, FIFO1, FIFO2, FIFO3,
FIFO4), y en el que dichos bytes de datos intercalados salientes
(r1, ..., r10) son leídos de células delanteras de
memoria de dichas filas, realizando de tal modo dicho flujo de
datos intercalados salientes (DIS).
caracterizado porque cuando aumenta o
disminuye la velocidad de transmisión para transmisión de dicho
flujo de datos intercalados salientes (DIS), de cada fila es leída
una cantidad de dichos bytes de datos intercalados salientes
(r1, ..., r10) que esta relacionada de modo
linealmente negativo o positivo, respectivamente, con un número de
ordenada (0, 1, 2, 3, 4) de dicha fila en dicha matriz de forma
triangular (MAT) donde, mientras tanto, una cantidad igual de
dichos bytes de datos entrantes (w1, ..., w10) es
escrita en cada fila de dicha matriz de forma triangu-
lar.
lar.
2. Método para intercalar según la reivindicación
1,
caracterizado porque cuando disminuye
dicha velocidad de transmisión, bytes de datos intercalados
salientes sucesivos (r1, ..., r10) son leídos de:
- -
- fila l;
- -
- fila l-1 y fila l:
- -
- fila l-2, fila l-1 y fila l,
y así sucesivamente hasta que bytes de datos
intercalados salientes son leídos de la fila 1 a la fila
l-1, siendo l el número de filas en dicha matriz de
forma triangular (MAT).
3. Método para intercalar según la reivindicación
2,
caracterizado porque
l-1 bytes ficticios son generados e
insertados en dicho flujo de datos intercalados salientes (DIS)
antes de que un primer byte de datos intercalados salientes sea
leído de la fila l;
l-2 bytes ficticios son generados e
insertados en dicho flujo de datos intercalados salientes (DIS)
antes de que un primer byte de datos intercalados salientes sea
leído de la fila l-1;
l-3 bytes ficticios son generados e
insertados en dicho flujo de datos intercalados salientes (DIS)
antes de que un primer byte de datos intercalados salientes sea
leído de la fila l-2,
y así sucesivamente.
4. Método para intercalar según la reivindicación
1,
caracterizado porque cuando aumenta dicha
velocidad de transmisión, bytes de datos intercalados salientes
sucesivos (r1, ..., r10) son leídos de:
- fila 0;
- fila 0 y fila 1;
- fila 0, fila 1 y fila 2,
y así sucesivamente hasta que bytes de datos
intercalados salientes son leídos de la fila 0 a la fila
l-2, siendo l el número de filas en dicha
matriz de forma triangular (MAT).
5. Método para intercalar según la reivindicación
4,
caracterizado porque
l-1 bytes ficticios son generados e
insertados en dicho flujo de datos intercalados salientes (DIS)
después de que un primer byte de datos intercalados salientes es
leído de la fila 0;
l-2 bytes ficticios son generados e
insertados en dicho flujo de datos intercalados salientes (DIS)
después de que un primer byte de datos intercalados salientes es
leído de la fila 1;
l-3 bytes ficticios son generados e
insertados en dicho flujo de datos intercalados salientes (DIS)
después de que un primer byte de datos intercalados salientes es
leído de la fila 2,
y así sucesivamente.
6. Método para desintercalar bytes de datos
intercalados entrantes (w1', ..., w10') de un flujo
de datos intercalados entrantes (DIE) para generar de tal modo un
flujo de datos salientes (DS) de bytes de datos salientes
(r1', ..., r10'), en el que dichos bytes de datos
intercalados entrantes (w1', ..., w10') son escritos
en células traseras de memoria de filas de una matriz de forma
triangular (MAT') de células de memoria, con cada fila de células
de memoria en dicha matriz (MAT') representando una cola de primero
en entrar-primero en salir (FIFO0', FIFO1', FIFO2',
FIFO3', FIFO4'), y en el que dichos bytes de datos salientes
(r1', ..., r10') son leídos de células delanteras de
memoria de dichas filas, realizando de tal modo dicho flujo de
datos salientes (DS),
caracterizado porque cuando aumenta o
disminuye la velocidad de transmisión para transmisión de dicho
flujo de datos intercalados entrantes (DIE), en cada fila de dicha
matriz de forma triangular (MAT') es escrita una cantidad de dichos
bytes de datos intercalados entrantes (w1', ..., w10')
que está relacionada de modo linealmente negativo o positivo,
respectivamente, con un número (0, 1, 2, 3, 4) de ordenada de dicha
fila en dicha matriz de forma triangular (MAT') donde, mientras
tanto, una cantidad igual de dichos bytes de datos salientes
(r1', ..., r10') son leídos de cada fila de dicha
matriz de forma triangular (MAT').
7. Dispositivo de intercalación (INTERCALADOR)
usado para volver a secuenciar bytes de datos entrantes (w1,
..., w10) de un flujo de datos entrantes (DE) para generar
de tal modo un flujo de datos intercalados salientes (DIS) de bytes
de datos intercalados salientes (r1, ..., r10),
comprendiendo dicho dispositivo de intercalación
(INTERCALADOR):
a. medios de memoria (MEM) que incluyen una
pluralidad de colas de primero en entrar-primero en
salir (FIFO0, FIFO1, FIFO2, FIFO3, FIFO4) adaptadas para
representar filas respectivas de una matriz de forma triangular
(MAT) de células de memoria;
b. medios de escritura (ESCRIBIR) con una salida
acoplada a una entrada de dichos medios de memoria (MEM), estando
dichos medios de escritura (ESCRIBIR) adaptados para escribir cada
uno de dichos bytes de datos entrantes (w1, ..., w10)
en una célula trasera de memoria de una de dichas filas
identificada por una dirección de escritura;
c. medios de lectura (LEER) con una entrada
acoplada a una salida de dichos medios de memoria (MEM), estando
dichos medios de lectura (LEER) adaptados para leer cada uno de
dichos bytes de datos intercalados salientes (r1, ...,
r10) de una célula delantera de memoria de una de dichas
filas identificada por una dirección de lectura; y
d. medios (DIRECCIÓN) generadores de direcciones,
una primera salida de los cuales está acoplada a una entrada (ED1)
de direcciones de dichos medios de escritura (ESCRIBIR), y una
segunda salida de los cuales está acoplada a una entrada (ED2) de
direcciones de dichos medios de lectura (LEER), estando dichos
medios (DIRECCIÓN) generadores de direcciones adaptados para generar
dicha dirección de escritura y dicha dirección de lectura,
caracterizado porque dichos medios
(DIRECCIÓN) generadores de direcciones están adaptados además para
generar cuando aumenta o disminuye la velocidad de transmisión para
transmisión de dicho flujo de datos intercalados salientes (DIS),
para cada fila, una cantidad de direcciones de lectura que está
relacionada de modo linealmente negativo o positivo,
respectivamente, con un número de ordenada (0, 1, 2, 3, 4) de dicha
fila en dicha matriz de forma triangular (MAT), y para generar
mientras tanto una cantidad igual de direcciones de escritura para
cada fila de dicha matriz de forma triangular (MAT).
8. Dispositivo de intercalación (INTERCALADOR)
según la reivindicación 7,
caracterizado porque dicho dispositivo de
intercalación (INTERCALADOR) incluye además:
e. medios de control (CTRL), una salida de los
cuales está acoplada a una entrada (EC) de control de dichos medios
(DIRECCIÓN) generadores de direcciones, estando dichos medios de
control (CTRL) adaptados para llevar dichos medios (DIRECCIÓN)
generadores de direcciones a un estado permanente o a un estado de
transición; y además porque
f. dichos medios (DIRECCIÓN) generadores de
direcciones están adaptados para generar dichas direcciones de
lectura de este modo en dicho estado de transición, y están
adaptados para generar en dicho estado permanente, para cada fila
de dicha matriz de forma triangular (MAT), una cantidad igual de
direcciones de lectura y para generar mientras tanto, para cada
fila, una cantidad igual de direcciones de escritura.
9. Dispositivo de intercalación (INTERCALADOR)
según la reivindicación 7,
caracterizado porque dichos medios de
memoria (MEM) están provistos además de:
g. una memoria intermedia de
l*(l-1) células de memoria como máximo, siendo
l el número de filas en dicha matriz de forma triangular
(MAT), estando dicha memoria intermedia adaptada para almacenar
temporalmente parte de dichos bytes de datos entrantes (w1,
..., w10).
10. Dispositivo de desintercalación
(DESINTERCALADOR) usado para volver a secuenciar bytes de datos
intercalados entrantes (w1', ..., w10') de un flujo
de datos intercalados entrantes (DIE) para generar de tal modo un
flujo de datos salientes (DS) de bytes de datos salientes
(r1', ..., r10'), comprendiendo dicho dispositivo de
desintercalación (DESINTERCALADOR):
a. medios de memoria (MEM') que incluyen una
pluralidad de colas de primero en entrar-primero en
salir (FIFO0', FIFO1', FIFO2', FIFO3', FIFO4') adaptadas para
representar filas respectivas de una matriz de forma triangular
(MAT') de células de memoria;
b. medios de escritura (ESCRIBIR') con una salida
acoplada a una entrada de dichos medios de memoria (MEM'), estando
dichos medios de escritura (ESCRIBIR') adaptados para escribir cada
uno de dichos bytes de datos intercalados entrantes (w1',
..., w10') en una célula trasera de memoria de una de dichas
filas identificada por una dirección de escritura;
c. medios de lectura (LEER') con una entrada
acoplada a una salida de dichos medios de memoria (MEM'), estando
dichos medios de lectura (LEER') adaptados para leer cada uno de
dichos bytes de datos salientes (r1', ..., r10') de
una célula delantera de memoria de una de dichas filas identificada
por una dirección de lectura; y
d. medios (DIRECCIÓN) generadores de direcciones,
una primera salida de los cuales está acoplada a una entrada (ED1')
de direcciones de dichos medios de escritura (ESCRIBIR'), y una
segunda salida de los cuales está acoplada a una entrada (ED2') de
direcciones de dichos medios de lectura (LEER'), estando dichos
medios (DIRECCIÓN') generadores de direcciones adaptados para
generar dicha dirección de escritura y dicha dirección de
lectura,
caracterizado porque dichos medios
(DIRECCIÓN') generadores de direcciones están adaptados además para
generar, cuando aumenta o disminuye la velocidad de transmisión
para transmisión de dicho flujo de datos intercalados entrantes
(DIE), para cada fila de dicha matriz de forma triangular (MAT'),
una cantidad de direcciones de escritura que está relacionada de
modo linealmente negativo o positivo, respectivamente, con un
número de ordenada (0, 1, 2, 3, 4) de dicha fila en dicha matriz de
forma triangular (MAT'), y para generar mientras tanto una cantidad
igual de direcciones de lectura para cada fila de dicha matriz de
forma triangular (MAT').
11. Dispositivo de desintercalación
(DESINTERCALADOR) según la reivindicación 10,
caracterizado porque dicho dispositivo de
desintercalación (DESINTERCALADOR) incluye además:
e. medios de control (CTRL'), una salida de los
cuales está acoplada a una entrada (EC') de control de dichos
medios (DIRECCIÓN') generadores de direcciones, estando dichos
medios de control (CTRL') adaptados para llevar dichos medios
(DIRECCIÓN') generadores de direcciones a un estado permanente o a
un estado de transición; y además porque
f. dichos medios (DIRECCIÓN') generadores de
direcciones están adaptados para generar dichas direcciones de
escritura de este modo en dicho estado de transición, y están
adaptados para generar en dicho estado permanente, para cada fila
de dicha matriz de forma triangular (MAT'), una cantidad igual de
direcciones de lectura y, mientras tanto, para generar para cada
fila una cantidad igual de direcciones de escritura.
12. Dispositivo de desintercalación
(DESINTERCALADOR) según la reivindicación 10,
caracterizado porque dichos medios de
memoria (MEM') están provistos además de:
g. Una memoria intermedia de
l*(l-1)/2 células de memoria como máximo, siendo
l el número de filas en dicha matriz de forma triangular
(MAT'), estando dicha memoria intermedia adaptada para almacenar
temporalmente parte de dichos bytes de datos intercalados entrantes
(w1', ..., w10').
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