ES2229947B1 - HIGH CAPACITY AND LOW RESISTANCE STRUCTURE EQUIVALENT SERIES IN STANDARD CMOS INTEGRATED TECHNOLOGY. - Google Patents

Abstract

Estructura de alta capacidad y baja resistencia serie equivalente en tecnología integrada CMOS estándar. La presente invención consiste en una estructura modular de elevada densidad capacitiva y baja resistencia serie equivalente implementada en tecnología CMOS estándar, para su aplicación en el ámbito de los circuitos integrados, en particular para los subcircuitos de gestión de potencia dentro de un chip. La estructura capacitiva propuesta está formada por uno o más condensadores basados en transistores MOSFET con terminales de drenador y fuente cortocircuitados, que presentan unas dimensiones óptimas con objeto de exhibir un ESR mínima. Relacionado con dicha estructura, se describe asimismo un procedimiento de diseño para la obtención por parte de la estructura de una cierta impedancia objetivo a una frecuencia de operación, con la mínima ocupación de área de silicio.High capacity structure and low resistance equivalent series in standard CMOS integrated technology. The present invention consists of a modular structure of high capacitive density and low resistance equivalent series implemented in standard CMOS technology, for application in the field of integrated circuits, in particular for power management subcircuits within a chip. The proposed capacitive structure is formed by one or more capacitors based on MOSFET transistors with short-circuited drain and source terminals, which have optimal dimensions in order to exhibit a minimum ESR. Related to said structure, a design procedure is also described for obtaining by the structure a certain objective impedance at an operating frequency, with the minimum occupation of silicon area.

Description

Estructura de alta capacidad y baja resistencia serie equivalente en tecnología integrada CMOS estándar.High capacity and low resistance structure equivalent series in standard CMOS integrated technology.

Sector de la técnicaTechnical sector

La presente invención consiste en una estructura altamente capacitiva y de baja resistencia serie equivalente para su aplicación en el ámbito de los circuitos integrados, en particular para los subcircuitos de gestión de potencia dentro de un chip. La estructura capacitiva propuesta (formada por uno o más elementos condensadores) puede utilizarse en la red de filtrado que forma parte de la salida de un convertidor lineal o conmutado de potencia. Dicha estructura capacitiva puede aplicarse asimismo a la regulación de las corrientes pulsantes de carga en las redes de distribución de energía dentro del chip.The present invention consists of a structure Highly capacitive and low resistance equivalent series for its application in the field of integrated circuits, in particular for power management subcircuits within a chip The proposed capacitive structure (formed by one or more condensing elements) can be used in the filtering network that it is part of the output of a linear or switched converter of power. This capacitive structure can also be applied to the regulation of pulsating load currents in networks Power distribution within the chip.

Estado de la técnicaState of the art

La tendencia actual a incrementar tanto el número de transistores como la velocidad de procesado de los circuitos electrónicos digitales integrados genera un aumento de la corriente pulsante demandada, tanto en cuanto a su magnitud como a su frecuencia. Asimismo, la implementación integrada de amplificadores de potencia en la banda de radiofrecuencia requiere especificaciones similares. Ello exige disponer de condensadores dentro de un chip, con el fin de realizar el filtrado de dichas demandas de corriente lo más cerca posible del circuito que las genera.The current trend to increase both the number of transistors such as circuit processing speed integrated digital electronics generates an increase in pulsed current demanded, both in terms of magnitude and its frequency Also, the integrated implementation of Power amplifiers in the radio frequency band require similar specifications. This requires having capacitors within a chip, in order to filter these current demands as close as possible to the circuit that generate.

Por otro lado, los mencionados condensadores deben presentar una elevada densidad capacitiva (capacidad por unidad de área ocupado) con el fin de reducir el tamaño del chip y por tanto su coste de fabricación.On the other hand, the aforementioned capacitors they must have a high capacitive density (capacity per occupied area unit) in order to reduce chip size and Therefore its manufacturing cost.

Además, de los elementos parásitos resistivos de los condensadores (resistencia serie equivalente y resistencia paralela equivalente), la resistencia serie equivalente (ESR, del inglés Equivalent Series Resistance) es aquella que resulta más relevante en aplicaciones de gestión de potencia debido a que los notables niveles de corriente alterna que circulan a través del condensador se manifiestan como rizados de tensión no regulada.In addition, the parasitic elements Resistive capacitors (equivalent series resistance and parallel resistance equivalent), the equivalent series resistance (ESR, of the English Equivalent Series Resistance) is one that is more relevant in applications power management because the notables Alternating current levels that circulate through the capacitor manifest themselves as unregulated voltage curls.

Existen en la literatura diversas propuestas de realización de condensadores en tecnología CMOS estándar basadas en dos placas de polisilício paralelas, o bien en dos placas de metal paralelas, aunque su densidad capacitiva resulta relativamente reducida debido a la separación de las placas, y es por tanto ineficiente para la obtención de los valores de capacidad requeridos por las aplicaciones habituales de gestión de potencia de los circuitos
integrados.There are several proposals for the realization of condensers in standard CMOS technology based on two parallel polysilicon plates, or on two parallel metal plates, although their capacitive density is relatively reduced due to the separation of the plates, and is therefore inefficient for obtaining the capacity values required by the usual power management applications of the circuits
integrated.

Es conocido que la capacidad de un condensador de placas paralelas es directamente proporcional al área de dichas placas e inversamente proporcional al grosor del material aislante situado entre ellas. Asimismo, se cumple que en tecnología CMOS estándar el óxido de puerta de un transistor MOS presenta el mínimo grosor de todas las capas de material aislante presentes en dicha tecnología, con lo que la capacidad de puerta de este tipo de transistor presenta la máxima densidad capacitiva.It is known that the capacity of a capacitor of parallel plates is directly proportional to the area of said plates and inversely proportional to the thickness of the insulating material located between them. It is also true that CMOS technology standard the gate oxide of a MOS transistor has the minimum thickness of all layers of insulating material present in said technology, bringing the door capacity of this type of Transistor presents the maximum capacitive density.

De lo anterior se deduce que la realización de un condensador eficiente en área en tecnología MOS resulta directa: requiere considerar el material conductor del terminal de puerta como una de las placas (y correspondiente contacto) del condensador, y los terminales de drenador y surtidor cortocircuitados como el otro contacto (con lo que el canal formado bajo la puerta forma la placa inferior del condensador). El principal problema que presenta esta implementación de un condensador MOS es su elevada ESR, debida principalmente a la elevada resistencia del canal formado bajo la puerta, y en menor grado, a la resistencia no despreciable del material conductor del terminal de
puerta.It follows that the realization of an efficient area condenser in MOS technology is direct: it requires considering the conductive material of the door terminal as one of the plates (and corresponding contact) of the capacitor, and the short-circuited drain and spout terminals as the other contact (with which the channel formed under the door forms the bottom plate of the condenser). The main problem presented by this implementation of a MOS capacitor is its high ESR, mainly due to the high resistance of the channel formed under the door, and to a lesser extent, the non-negligible resistance of the conductive material of the terminal
door.

Tanto la resistencia de canal como la de puerta han sido recientemente estudiadas, en particular su carácter distribuido, básicamente para aplicaciones de radiofrecuencia (1).Both channel and door resistance They have been recently studied, particularly their character distributed, basically for radiofrequency applications (one).

Descripción de la invenciónDescription of the invention

La presente invención consiste en una estructura modular de elevada densidad capacitiva y baja resistencia serie equivalente implementada en tecnología CMOS estándar, formada por uno o más condensadores MOS que presentan unas dimensiones óptimas con objeto de exhibir un ESR mínima. Relacionado con dicha estructura, se describe asimismo un procedimiento de diseño para la obtención por parte de la estructura de una cierta impedancia objetivo, del tipo resistencia-condensador serie ("RC serie" a lo largo de la presente descripción), con la mínima ocupación de área de silicio.The present invention consists of a structure Modular high capacitive density and low resistance series equivalent implemented in standard CMOS technology, consisting of one or more MOS capacitors that have optimal dimensions in order to exhibit a minimum ESR. Related to said structure, a design procedure for the obtaining by the structure of a certain impedance objective, resistor-capacitor type series ("RC series" throughout this description), with the Minimum occupation of silicon area.

La estructura está formada por condensadores MOS en los que el terminal de puerta de cada transistor MOS constituye uno de los terminales del condensador, toda vez que el otro terminal lo constituyen los contactos de drenador y surtidor cortocircuitados de cada transistor MOS. En este caso el óxido de puerta realiza la función de material aislante entre las dos placas del condensador (canal y puerta).The structure is formed by MOS capacitors in which the gate terminal of each MOS transistor constitutes one of the capacitor terminals, every time the other terminal is the drain and spout contacts Short circuits of each MOS transistor. In this case the oxide of door performs the function of insulating material between the two condenser plates (channel and door).

La expresión de la ESR del condensador MOS según el modelo utilizado es la siguiente:The ESR expression of the MOS capacitor according to The model used is as follows:

ESR = G\frac{L}{W} + H\frac{W}{L}ESR = G \ frac {L} {W} + H \ frac {W} {L}

En la expresión anterior L y W son la longitud y la anchura del canal del transistor con el que se forma el condensador MOS, respectivamente; G y H son constantes de proporcionalidad dependientes de parámetros propios de la tecnología en particular y de la tensión aplicada al condensador, y en menor grado de la temperatura. Se observa que la ESR presenta un término con dependencia directamente proporcional y un término con dependencia inversamente proporcional con la relación de aspecto del transistor (W/L). Sin embargo dicha expresión no guarda relación alguna con el área (producto W*L) del canal del transistor y por lo tanto la ESR del condensador MOS es independiente de su capacidad.In the previous expression L and W are the length and width of the transistor channel with which the MOS capacitor is formed, respectively; G and H are proportionality constants dependent on parameters specific to the particular technology and the voltage applied to the capacitor, and to a lesser extent the temperature. It is observed that the ESR has a term with directly proportional dependence and a term with dependence inversely proportional to the aspect ratio of the transistor ( W / L ). However, this expression is not related to the area (product W * L ) of the transistor channel and therefore the ESR of the MOS capacitor is independent of its capacity.

La relación de aspecto del transistor se determina para que ambos términos de la expresión se igualen, resultando en el valor mínimo de la ESR. Dicha relación de aspecto óptima viene dada por:The transistor aspect ratio is determines for both terms of the expression to match, resulting in the minimum value of the ESR. That aspect ratio Optimum is given by:

\frac{W}{L} = \sqrt{\frac{G}{H}}\ frac {W} {L} = \ sqrt {\ frac {G} {H}}

La ESR de un condensador MOS con la anterior relación de aspecto se determina mediante la siguiente expresión:The ESR of a MOS capacitor with the previous aspect ratio is determined by the following expression:

ESR = 2\sqrt{GH}ESR = 2 \ sqrt {GH}

En aquellas aplicaciones en las que el valor de ESR así obtenido, si bien mínimo para un condensador MOS, no sea suficientemente reducido, será necesaria la conexión de varios condensadores MOS en paralelo (formando la estructura capacitiva objeto de la presente invención) con el fin de agregar sus respectivas capacidades y reducir a su vez la ESR de toda la estructura.In those applications where the value of ESR thus obtained, although minimum for a MOS capacitor, is not sufficiently reduced, it will be necessary to connect several MOS capacitors in parallel (forming the capacitive structure object of the present invention) in order to add their respective capabilities and in turn reduce the ESR of all the structure.

La interconexión de todos los condensadores MOS necesarios mediante las sucesivas capas de material conductor de la tecnología, alternando los terminales de los condensadores así conectados, resulta en una óptima conexión, que reduce la ESR total de toda la estructura. The interconnection of all the necessary MOS capacitors by means of the successive layers of conductive material of the technology, alternating the terminals of the capacitors thus connected, results in an optimal connection, which reduces the total ESR of the entire structure .

La ESR de toda la estructura capacitiva se aproxima por la siguiente expresión:The ESR of the entire capacitive structure is approximates by the following expression:

ESR_{Total} = I\frac{A}{B} + J\frac{B}{A} + \frac{K}{n}ESR_ {Total} = I \ frac {A} {B} + J \ frac {B} {A} + \ frac {K} {n}

En la expresión, A y B son el numero de columnas y filas, respectivamente, de la matriz formada al interconectar los condensadores MOS de la estructura, I, J y K son constantes de proporcionalidad dependientes de parámetros propios de la tecnología empleada en particular, así como de la tensión aplicada a la estructura capacitiva y de las dimensiones de cada uno de los condensadores MOS (W y L). Finalmente, n representa el número total de condensadores que forman la estructura.In the expression, A and B are the number of columns and rows, respectively, of the matrix formed by interconnecting the MOS capacitors of the structure, I, J and K are proportionality constants dependent on parameters specific to the technology used in particular, as well as the voltage applied to the capacitive structure and the dimensions of each of the MOS capacitors ( W and L ). Finally, n represents the total number of capacitors that make up the structure.

Partiendo de un determinado valor de n, se observa que la ESR total de la estructura presenta una tendencia creciente y una tendencia decreciente con la relación de aspecto de toda la estructura (relación de filas y columnas de la matriz formada). Así pues un valor de B/A que resulte en una igualación del primer y segundo términos de la expresión de la ESR_{Total} proporcionará un valor de ESR mínimo para toda la estructura. Dicho valor de la relación de aspecto B/A es el obtenido mediante la siguiente expresión:Starting from a certain value of n , it is observed that the total ESR of the structure presents an increasing trend and a decreasing trend with the aspect ratio of the whole structure (relation of rows and columns of the matrix formed). Thus, a B / A value that results in an equalization of the first and second terms of the ESR_ {Total} expression will provide a minimum ESR value for the entire structure. Said value of the aspect ratio B / A is that obtained by the following expression:

\frac{B}{A} = \sqrt{\frac{I}{J}}\ frac {B} {A} = \ sqrt {\ frac {I} {J}}

Con la relación de aspecto proporcionada por la expresión anterior, la ESR de toda la estructura será la mínima con el siguiente valor:With the aspect ratio provided by the previous expression, the ESR of the entire structure will be the minimum with the following value:

ESR_{Total} = \frac{K}{n} + 2\sqrt{IJ}ESR_ {Total} = \ frac {K} {n} + 2 \ sqrt {IJ}

El carácter modular de la estructura permite la situación espacial de los diferentes condensadores MOS siguiendo la relación de aspecto B/A óptima (que confiere a toda la estructura capacitiva un valor de ESR mínimo), o bien adaptada al espacio disponible dentro del chip.The modular nature of the structure allows the spatial situation of the different MOS capacitors following the optimum B / A aspect ratio (which gives the entire capacitive structure a minimum ESR value), or adapted to the space available within the chip .

Adicionalmente la estructura presenta una superposición de capas de material conductor (habitualmente metal) que añaden capacidad a la estructura. Esta capacidad adicional tiene un valor poco significativo frente a la debida a los condensadores MOS. No obstante, para frecuencias elevadas en las que la impedancia de la estructura coincide con su ESR, reducen la impedancia de la estructura debido al muy reducido valor de ESR propia de las capas de metal.Additionally the structure presents a overlay of layers of conductive material (usually metal) that add capacity to the structure. This additional capacity It has an insignificant value compared to that due to MOS capacitors However, for high frequencies in the that the impedance of the structure coincides with its ESR, reduce the structure impedance due to the very low ESR value typical of metal layers.

La presente invención también se caracteriza por la descripción de un procedimiento de diseño para la obtención de un determinado valor de impedancia, de tipo RC serie, presentada por la estructura capacitiva a una frecuencia especificada. A continuación se detallan los distintos pasos de dicho procedimiento, en base a la propia explicación de la invención:The present invention is also characterized by the description of a design procedure to obtain a certain impedance value, of type RC series, presented by the capacitive structure at a specified frequency. TO the different steps of this are detailed below procedure, based on the explanation of the invention:

1.one.

El módulo de la impedancia de un circuito RC serie se determina con la siguiente expresión:He The impedance module of a series RC circuit is determined with the following expression:

Z = \sqrt{ESR^{2} + \frac{1}{(2\pi fC)^{2}}}Z = \ sqrt {ESR2} + \ frac {1} {(2 \ pi fC) 2

Donde ESR es el término resistivo, C es el capacitivo y f es la frecuencia.Where ESR is the resistive term, C is the capacitive and f is the frequency.

2.2.

A partir de los parámetros de la tecnología empleada en particular, así como de la tensión a aplicar al condensador en la aplicación en cuestión, se obtiene la relación de aspecto (W/L) de cada uno de los condensadores MOS que forman parte de la estructura capacitiva.From the parameters of the technology used in particular, as well as the voltage to be applied to the capacitor in the application in question, the aspect ratio ( W / L ) of each of the MOS capacitors that are part of the capacitive structure

3.3.

El valor de C es función de las dimensiones de cada uno de los condensadores MOS (W y L) y de su número (n).The value of C is a function of the dimensions of each of the MOS capacitors ( W and L ) and their number ( n ).

C = f(W, L, n)C = f (W, L, n)

Con el valor de W/L hallado en el paso 2, la dependencia de C se reduce a la longitud de los condensadores MOS (L) y su número (n).With the value of W / L found in step 2, the dependence of C is reduced to the length of the MOS capacitors ( L ) and their number ( n ).

4.Four.

El valor de la ESR total de la estructura es función de las dimensiones de los condensadores MOS (W y L), su número (n) y la relación de aspecto de la estructura, en cuanto a la relación del número de filas y columnas se refiere, (B/A).The value of the total ESR of the structure is a function of the dimensions of the MOS capacitors ( W and L ), their number ( n ) and the aspect ratio of the structure, in terms of the ratio of the number of rows and columns. refers, ( B / A ).

ESR = f\left(W, L, n, \frac{B}{A}\right)ESR = f \ left (W, L, n, \ frac {B} {A} \ right)

La relación de aspecto óptima de la matriz (B/A) es función de las dimensiones de los condensadores MOS (y de parámetros propios de la tecnología empleada). Este hecho, junto al resultado del paso 2 reduce la dependencia de la ESR de la estructura al número de condensadores MOS (n) y su longitud (L).The optimum aspect ratio of the matrix ( B / A ) is a function of the dimensions of the MOS capacitors (and of parameters specific to the technology used). This fact, together with the result of step 2 reduces the dependence of the ESR on the structure on the number of MOS capacitors ( n ) and their length ( L ).

5.5.

Con los resultados de los pasos 3 y 4 se obtiene que la impedancia RC serie de toda la estructura (Z) es función del número de condensadores MOS (n) y la longitud de canal de éstos (L).With the results of steps 3 and 4 it is obtained that the series RC impedance of the entire structure ( Z ) is a function of the number of MOS capacitors ( n ) and their channel length ( L ).

6.6.

El área ocupada por toda la estructura es función de las dimensiones de los condensadores MOS (W y L) y su número (n). Con el resultado del paso 2, esta dependencia se reduce a n y L; igual que en el caso del valor de la impedancia RC serie correspondiente a la estructura.The area occupied by the entire structure is a function of the dimensions of the MOS capacitors ( W and L ) and their number ( n ). With the result of step 2, this dependence is reduced to n and L ; same as in the case of the value of the series RC impedance corresponding to the structure.

7.7.

La evaluación tanto del valor de la impedancia Z (para una frecuencia f especificada) así como del área ocupada por toda la estructura, para distintos valores de L y n, permiten identificar las configuraciones óptimas (valor de las dimensiones de cada uno de los condensadores MOS (W y L), su número n y el número de columnas y filas de la matriz formada por la estructura (A y B)) que proporcionan el valor de impedancia deseado, con una ocupación mínima de área de silicio.The evaluation of both the value of the impedance Z (for a specified frequency f ) as well as the area occupied by the entire structure, for different values of L and n , allow to identify the optimal configurations (value of the dimensions of each of the capacitors MOS ( W and L ), its number n and the number of columns and rows of the matrix formed by the structure (A and B) that provide the desired impedance value, with a minimum silicon area occupation.

Breve descripción de las figurasBrief description of the figures

En la figura 1 se muestran un condensador MOS (1.a) y su modelo circuital (1.b) con los correspondientes elementos parásitos resistivos: resistencia serie equivalente (ESR) y resistencia paralela equivalente (EPR).An MOS capacitor is shown in Figure 1 (1.a) and its circuit model (1.b) with the corresponding resistive parasitic elements: equivalent series resistance (ESR) and equivalent parallel resistance (EPR).

En la figura 2 se muestran las distintas fases de implementación de la estructura capacitiva propuesta (en matriz de 3 filas por 4 columnas, a modo de ejemplo).Figure 2 shows the different phases of implementation of the proposed capacitive structure (in matrix of 3 rows by 4 columns, as an example).

A. Figura 2.a - Se observa la placa de polisilício correspondiente a los terminales de puerta de los condensadores MOS, que presenta las aperturas necesarias para acceder a los terminales de drenador y surtidor, pudiéndose así cortocircuitar posteriormente. Entre las distintas filas de la estructura se conectan tiras de la primera capa de metal al polisilício para su posterior conexión a una placa de la segunda capa de metal.A. Figure 2.a - The plate of polysilício corresponding to the door terminals of the MOS capacitors, which presents the necessary openings for access the drain and spout terminals, thus being able to short circuit later. Between the different rows of the structure connect strips of the first metal layer to the polysilicon for subsequent connection to a second plate metal layer

B. Figura 2.b - Mediante placas de la primera capa de metal extendidas a lo largo de las filas se cortocircuitan los terminales drenador y surtidor de los condensadores MOS, a la vez que estos terminales son conectados con sus análogos de los condensadores adyacentes en la misma fila. A los extremos de cada fila se realiza la interconexión de las mismas placas de metal de la primera capa con las filas colindantes mediante tiras de metal de la primera capa. En las conexiones situadas a los extremos de cada fila se aplican tiras de la segunda capa de metal, para el posterior cortocircuitado de ambos extremos mediante una placa de la tercera capa de metal.B. Figure 2.b - Using plates of the first extended metal layer along the rows are shorted the drain and spout terminals of the MOS capacitors, to the Once these terminals are connected with their analogues adjacent capacitors in the same row. At the ends of each row the interconnection of the same metal plates of the first layer with the adjoining rows by metal strips of the first layer. In the connections located at the ends of each row strips of the second layer of metal are applied, for the rear short-circuited of both ends by means of a plate of the third layer of metal.

C. Figura 2.c - Mediante la extensión de una placa de la segunda capa de metal a lo largo de las columnas, se interconectan las distintas tiras de metal de la primera capa, descritas en la figura 2.a, obteniéndose el terminal de contacto correspondiente a la puerta del condensador MOS.C. Figure 2.c - By extending a plate of the second layer of metal along the columns, it interconnect the different metal strips of the first layer, described in figure 2.a, obtaining the contact terminal corresponding to the MOS condenser door.

D. Figura 2.d - Mediante una placa de metal de la tercera capa se conectan los extremos de las filas de la matriz, obteniéndose el contacto correspondiente a los terminales de drenador y surtidor del condensador MOS.D. Figure 2.d - Using a metal plate of the third layer the ends of the rows of the matrix are connected, obtaining the corresponding contact to the terminals of MOS condenser drain and dispenser.

En la figura 3 se muestra el detalle de la realización de un condensador MOS con las dimensiones de su canal (W y L), y las dimensiones del área adicionalmente requerida para su interconexión en la estructura objeto de la presente invención (a y b).Figure 3 shows the detail of the realization of a MOS capacitor with the dimensions of its channel ( W and L ), and the dimensions of the area additionally required for interconnection in the structure object of the present invention ( a and b ) .

En la figura 4 se muestra la evolución de la ESR de un condensador MOS en función de su relación de aspecto (W/L), para el caso particular de la realización preferida.Figure 4 shows the evolution of the ESR of a MOS capacitor as a function of its aspect ratio ( W / L ), for the particular case of the preferred embodiment.

En la figura 5 se muestra, para la realización preferida, la evolución de la impedancia de la estructura, según el modelo RC serie utilizado, en función de la longitud de canal de cada uno de los condensadores MOS (L) y el número de los mismos que forman la estructura (n). Se resaltan los valores coincidentes con la impedancia objetivo de la realización preferida.Figure 5 shows, for the preferred embodiment, the evolution of the impedance of the structure, according to the RC series model used, as a function of the channel length of each of the MOS capacitors ( L ) and the number of the same that form the structure ( n ). The values coinciding with the target impedance of the preferred embodiment are highlighted.

En la figura 6 se muestra, para la realización preferida, la evolución del área ocupada por la estructura, en función de la longitud de canal de cada uno de los condensadores MOS (L) y el número de los mismos que forman la estructura (n). Se destacan los puntos para los cuales la impedancia de la estructura coincide con la deseada.Figure 6 shows, for the preferred embodiment, the evolution of the area occupied by the structure, as a function of the channel length of each of the MOS capacitors ( L ) and the number thereof forming the structure ( n ). The points for which the impedance of the structure coincides with the desired are highlighted.

Descripción de la realización preferidaDescription of the preferred embodiment

Para la realización preferida se han utilizado los datos correspondientes al proceso de fabricación de chips de silicio de Austria Microsystems (AMS) con una longitud mínima de canal de 0.35 \mum.For the preferred embodiment they have been used the data corresponding to the chip manufacturing process of Austria Microsystems (AMS) silicon with a minimum length of 0.35 µm channel.

El objetivo de la presente realización es el diseño de una estructura capacitiva con baja ESR que exhiba una impedancia de 0.2 \Omega a la frecuencia de 50 MHz, cuando la tensión aplicada es de 3.3 V.The objective of the present embodiment is the design of a capacitive structure with low ESR that exhibits a 0.2 \ Omega impedance at the frequency of 50 MHz, when the Applied voltage is 3.3 V.

A lo largo del diseño se detallarán los pasos expuestos previamente.Throughout the design the steps will be detailed previously exposed.

\bullet?

Paso 1. - La expresión de la impedancia RC serie es:Step 1. - The expression of the RC series impedance is:

Z = \sqrt{ESR^{2} + \frac{1}{(2\pi fC)^{2}}}Z = \ sqrt {ESR2} + \ frac {1} {(2 \ pi fC) 2

\bullet?

Paso 2. - Los valores de las constantes G y H de la expresión de la ESR de un condensador MOS son:Step 2. - The values of the constants G and H of the ESR expression of a MOS capacitor They are:

G = 166.564 \Omega; H = 0.75 \OmegaG = 166.564 \Omega; H = 0.75 \Omega

La relación de aspecto de cada uno de los condensadores MOS que, para la tensión aplicada, les confiere una ESR mínima esThe relationship of aspect of each of the MOS capacitors that, for the voltage applied, gives them a minimum ESR is

\frac{W}{L} = \sqrt{\frac{G}{H}} = \text{14.9}\ frac {W} {L} = \ sqrt {\ frac {G} {H}} = \ text {14.9}

Siendo dicha ESR mínima para cada uno de los condensadores MOS:Being said ESR Minimum for each of the MOS capacitors:

ESR = 22.35 \OmegaESR = 22.35 \Omega

En la figura 4 se observa el valor hallado a partir de la evolución de la ESR con la relación W/L.Figure 4 shows the value found from the evolution of the ESR with the W / L ratio.

\bullet?

Paso 3. - A partir del resultado anterior se obtiene la expresión del término capacitivo de la impedancia en función del número de condensadores MOS que forman la estructura (n), y la longitud de canal de cada uno de ellos (L, que se expresa en, \mum).Step 3. - From the previous result the expression of the capacitive term of the impedance is obtained as a function of the number of MOS capacitors that form the structure ( n ), and the channel length of each of them ( L , which is expressed in, \ mu m).

C = \text{68.54} \cdot 10^{-15} nL^{2}C = \ text {68.54} \ cdot 10 ^ {- 15} nL2

\bullet?

Paso 4. - La relación de aspecto de la matriz de condensadores MOS (relación entre el número de filas y columnas, B/A) que confiere a toda la estructura un valor de ESR mínimo, es función, a partir del resultado del paso 2 (W/L = 14.9), de la longitud de canal de los condensadores MOS (L):Step 4. - The aspect ratio of the MOS capacitor matrix (ratio between the number of rows and columns, B / A ) that gives the entire structure a minimum ESR value, is a function, based on the result of step 2 ( W / L = 14.9), of the channel length of the MOS capacitors ( L ):

\frac{B}{A} = \sqrt{\frac{I}{J}}\ frac {B} {A} = \ sqrt {\ frac {I} {J}}

Con I y J:With I and J:

I = \frac{(5L + 6)(\text{0.7}L^{2} + \text{1425.84}L + \text{73.9933})}{L(35L + 45042)(149L + 21)}I = \ frac {(5L + 6) (\ text {0.7} L ^ {2} + \ text {1425.84} L + \ text {73.9933})} {L (35L + 45042) (149L + twenty-one)}

J = \frac{1043L}{(5L + 6)(149L + 2400)}J = \ frac {1043L} {(5L + 6) (149L + 2400)}

El valor de la ESR de toda la estructura, con la anterior relación de aspecto B/A, es función del número de condensadores MOS (n), y la longitud de su canal (L):The ESR value of the entire structure, with the previous aspect ratio B / A , is a function of the number of MOS capacitors ( n ), and the length of its channel ( L ):

ESR_{Total} = \frac{K}{n} + 2\sqrt{IJ}ESR_ {Total} = \ frac {K} {n} + 2 \ sqrt {IJ}

Donde el parámetro K presenta la siguiente dependencia con L:Where he parameter K has the following dependency with L:

K = \frac{583037L^{4} +\text{760409488.824}L^{3} + \text{13049710253.3}L^{2} + \text{17649106369.6}L + \text{978523489.933}}{L(35L + 45042)(149L + 2400)(5L + 6)}K = \ frac {583037L4 + + text {760409488.824} L3 + \ text {13049710253.3} L2 {+} {17649106369.6} L + \ text {978523489.933}} {L (35L + 45042) (149L + 2400) (5L + 6)}

En las expresiones de los parámetros I, J y K, la longitud de canal L se expresa en \mum.In the expressions of parameters I, J and K, the channel length L is expressed in \ mu m.

\bullet?

Paso 5. - En los resultados de los pasos 3 y 4 se puede observar que el valor de la impedancia expresada en el paso 1 es función del número de condensadores MOS (n) y su longitud de canal (L).Step 5. - In the results of steps 3 and 4 it can be seen that the value of the impedance expressed in step 1 is a function of the number of MOS capacitors ( n ) and their channel length ( L ).

Z = \sqrt{\left(\frac{K}{n} + 2\sqrt{IJ}\right)^{2} + \left(\frac{1}{137,08 \cdot 10^{-15}\pi fL^{2}n}\right)^{2}}Z = \ sqrt {\ left (\ frac {K} {n} + 2 \ sqrt {IJ} \ right) ^ {2} + \ left (\ frac {1} {137.08 \ cdot 10 ^ - 15} \ pi fL 2 n} \ right) 2

\bullet?

Paso 6. - El área, según la siguiente expresión, es asimismo función de los valores de L y n:Step 6. - The area, according to the following expression, is also a function of the values of L and n :

Área = n(L + b)(l4.9L + a)Area = n (L + b) (l4.9L + to)

Donde los parámetros b y a (figura 3) representan el área adicionalmente requerida para la interconexión de los condensadores MOS, y son particulares de cada tecnología. En el caso de esta realización toman los siguientes valores:Where parameters b and a (figure 3) represent the area additionally required for the interconnection of MOS capacitors, and are particular to each technology. In the case of this embodiment they take the following values:

a = 2.1 \mum; b = 1.2 \muma = 2.1 µm; b = 1.2 \ mum

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Paso 7. - La evaluación de la impedancia de la estructura, a la frecuencia de 50 MHz, para distintos valores de n y L (figura 5) permite la identificación de los pares de valores (n, L) para los que la estructura presenta la impedancia de 0.2 \Omega. La evaluación del área ocupada por toda la estructura para los pares de valores (n, L) identificados (en la figura 6 se muestra la evolución del área en función de todos los valores de n y L, resaltando los correspondientes con Z = 0.2 \Omega) permite obtener la configuración que, con una ocupación mínima de área, proporciona la impedancia deseada.Step 7. - The evaluation of the impedance of the structure, at the frequency of 50 MHz, for different values of n and L (figure 5) allows the identification of the pairs of values ( n, L ) for which the structure presents the impedance of 0.2 \ Omega. The evaluation of the area occupied by the entire structure for the identified value pairs ( n, L ) (Figure 6 shows the evolution of the area as a function of all the values of n and L, highlighting the corresponding ones with Z = 0.2 \ Omega ) allows to obtain the configuration that, with a minimum area occupation, provides the desired impedance.

Dicha configuración es el resultado del procedimiento de diseño y se caracteriza por los siguientes valores:Bliss configuration is the result of the design procedure and it characterized by the following values:

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Numero total de condensadores MOS (n)Total number of MOS capacitors (n) 728728 Relación de aspecto de la estructura (B/A)Structure aspect ratio (B / A) 0.17070.1707 Relación de aspecto de cada condensador MOS (W/L)Relation of aspect of each MOS capacitor (W / L) 14.914.9 Longitud de canal de los condensadores MOS (L)Channel length of MOS capacitors (L) 18 \mum18 \ mum Anchura de canal de los condensadores MOS (W)Channel width of the MOS capacitors (W) 268.2 \mum268.2 \ mum ESR de toda la estructuraESR of the entire structure 44.1 m\Omega44.1 m \ Omega Capacidad de toda la estructuraCapacity of all structure 16.16 nF16.16 nF Impedancia de toda la estructura (a 50 MHZ)Impedance of the entire structure (at 50 MHZ) 0.2018 \Omega0.2018 \ Omega Área ocupada por toda la estructuraArea occupied by the entire structure 3.778 mm^{2}3,778 mm2

Para la realización práctica, es necesario que tanto A (número de columnas) como B (número de filas) sean valores naturales, por lo que se escogerá el par de valores que mejor se aproxime a la relación B/A indicada y al numero total de condensadores MOS n, resultando en un valor inmediatamente superior a este para no aumentar la impedancia por encima de la deseada y mantener el carácter reducido del área ocupada. En esta realización se determinan los valores A = 67 y B = 11.For practical realization, it is necessary that both A (number of columns) and B (number of rows) are natural values, so the pair of values that best approximates the indicated B / A ratio and the total number will be chosen of MOS n capacitors, resulting in a value immediately greater than this so as not to increase the impedance above that desired and maintain the reduced character of the occupied area. In this embodiment the values A = 67 and B = 11 are determined.

Referencias References

(1) Xiaodong Jin et al., "An effective gate resistance model for CMOS RF and noise modeling", International Electron Devices Meeting, 1998. IEDM '98 Technical Digest, 1998, Pages: 961-964.(1) Xiaodong Jin et al ., "An effective gate resistance model for CMOS RF and noise modeling", International Electron Devices Meeting, 1998. IEDM '98 Technical Digest , 1998 , Pages: 961-964.

Claims (3)

1. Estructura de alta capacidad y baja resistencia serie equivalente realizable en tecnología integrada CMOS estándar para aplicaciones de gestión de potencia dentro de un circuito integrado caracterizada por estar formada por uno o más condensadores MOS adecuadamente dimensionados para presentar una resistencia serie equivalente mínima.1. Structure of high capacity and low resistance equivalent series achievable in standard CMOS integrated technology for power management applications within an integrated circuit characterized by being formed by one or more MOS capacitors properly sized to present a minimum equivalent series resistance. 2. Estructura de alta capacidad y baja resistencia serie equivalente realizable en tecnología integrada CMOS estándar, según reivindicación 1, caracterizada por una situación espacial de los condensadores MOS que la componen (en cuanto al número de filas y columnas de la matriz se refiere), que le confiere una resistencia serie equivalente mínima para un determinado número de condensadores MOS, y unas determinadas dimensiones de éstos.2. Structure of high capacity and low resistance equivalent series achievable in standard CMOS integrated technology, according to claim 1, characterized by a spatial situation of the MOS capacitors that compose it (in terms of the number of rows and columns of the matrix refers), which gives it a minimum equivalent series resistance for a certain number of MOS capacitors, and certain dimensions of these. 3. Estructura de alta capacidad y baja resistencia serie equivalente realizable en tecnología integrada CMOS estándar, según reivindicaciones 1 y 2, caracterizada por el procedimiento de diseño de la misma para la obtención de una impedancia RC serie de módulo deseado a una especificada frecuencia, con una ocupación de área mínima.3. Structure of high capacity and low resistance equivalent series achievable in integrated CMOS standard technology, according to claims 1 and 2, characterized by the design procedure thereof for obtaining a desired RC series module impedance at a specified frequency, with a minimum area occupation.