EP1497861B1 - Semiconductor component having an integrated capacitance structure and method for producing the same - Google Patents

Semiconductor component having an integrated capacitance structure and method for producing the same Download PDF

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EP1497861B1
EP1497861B1 EP03724840A EP03724840A EP1497861B1 EP 1497861 B1 EP1497861 B1 EP 1497861B1 EP 03724840 A EP03724840 A EP 03724840A EP 03724840 A EP03724840 A EP 03724840A EP 1497861 B1 EP1497861 B1 EP 1497861B1
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EP
European Patent Office
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metallization
electrically conductive
semiconductor component
bar
regions
Prior art date
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EP03724840A
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EP1497861A1 (en
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Thomas Benetik
Erwin Ruderer
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device having a semiconductor substrate on which an insulation layer is formed, wherein a capacitance structure is formed in the insulation layer. Furthermore, the invention relates to a process for its preparation.
  • a known in the art capacitance structure is known from the patent DE 198 50 915 C1.
  • a structure designed as so-called sandwich capacitance has two conductive coatings applied to a semiconductor substrate and separated by a dielectric layer. The upper covering resting on the dielectric layer is connected to at least one of two connection conductors of the capacitance via at least one conductive air bridge. Parasitic inductances of the capacitance are largely compensated by the fact that the two connection conductors are interconnected by at least one, the capacity bridging, high-impedance line.
  • a similar design of a capacitance structure is known from the patent US 5,208,725.
  • a plurality of first strip-shaped lines are arranged parallel to one another.
  • a plurality of second lines is congruently arranged on these first lines.
  • Another capacity structure is in Aparicio, R. and Hajimiri, A .: Capacity Limits and Matching Properties of Lateral Flux Integrated Capacitors; IEEE Custom Integrated Circuits Conference, San Diego May 6 - 9, 2001.
  • Vertically arranged rod structures are arranged symmetrically to each other. Each of the bars will be off Metal areas and via areas, which are arranged alternately arranged on each other. The metal spots of a stick are placed on a common potential. Metal spots on adjacent bars have different potential. The via regions each contact two adjacent metal regions of a rod. The capacity density is limited by the minimum size of the metal areas in the bars.
  • the size of these metal areas is significantly larger than the size of the via areas in the bars, which is because masks are required to produce the metal areas other than masks used to make the via areas. Due to the required minimum size of the metal areas, the bars also have a minimum size, which limits the capacitance density in this capacitance structure in view of the miniaturization of the components and the reduction of the required space requirement of the capacitance structure.
  • a capacitance structure which has vertically interdigitated electrodes. These electrodes are formed by stacked metal spots, between which are insulating layers and which are connected vertically by conductive vias.
  • a drawback with capacitance structures that have been specially processed for a semiconductor component-as is often the case in current processes-is their complicated production.
  • a capacitance structure is designed as a plate capacitor of two additional metallization layers, which have no further use in the device or the circuit, the production is more difficult and more expensive.
  • it is particularly disadvantageous in the case of the sandwich capacitance structures that they only very inefficiently utilize the area they occupy on the chip and, given the required area, provide a relatively small capacitance value for the useful capacitance and, associated therewith, have a relatively high parasitic capacitance component relative to the semiconductor substrate. Due to this relatively high parasitic capacitance component, the useful capacity of the sandwich capacitors can only be increased to a limited extent.
  • a semiconductor component has a semiconductor substrate on which a layer system of one or more insulation layers is arranged.
  • a capacitance structure is formed in this insulation layer or in this insulation layer system.
  • a first portion of a capacitance surface of the capacitance structure is formed by portions of the surfaces of at least two metallization levels.
  • the metallization planes are arranged parallel to one another and parallel to the semiconductor substrate and are each electrically connected to a connecting line.
  • the capacitance structure has at least one electrically conductive region, which is arranged between the metallization planes and is formed in the insulation layer system.
  • the capacity structure thereby has a second capacity surface area, by which the entire capacity surface is increased. This electrically conductive region is electrically connected to only one of the metallization levels.
  • An advantageous embodiment of the invention provides to form the electrically conductive region as a homogeneous, coherent survey. It is particularly advantageous if the electrically conductive regions do not have such metallic regions which are produced by structuring the metallization planes. As a result, the electrical regions without intermediate metallization regions-which are produced from the structuring of the metallization planes-are formed. In particular, a homogeneous via structure is particularly advantageous. This structure of the vias, especially in comparison to the known capacity structure in Aparicio, R.
  • hole or trench structures become the vias to be produced etched successively and subsequently simultaneously filled with a metal, for example copper.
  • the structuring, in particular of the dielectric layer of a capacitance structure, for producing the vias which extend completely through the dielectric layer can be produced by a lithography step (via lithography).
  • a subsequent via-etching step etches the desired via structure into the dielectric layer.
  • a greater accuracy of the capacitance can be achieved on the one hand since inaccuracies in the adjustment of metal masks in this case do not affect the formation of capacity.
  • metal-line-shaped holes oblong holes
  • vias can be produced which have minimum spacings in both dimensions and which can be used for alternating capacitor surfaces.
  • the electrically conductive region substantially perpendicular to the metallization levels. This allows the surface the electrically conductive region are made as large as possible and thereby the largest possible contribution to the useful capacity can be achieved.
  • the two Metallisieriingsebenen are each formed as a homogeneous plates.
  • Each of the two plates is electrically connected to at least one electrically conductive region. It can be provided to form the electrically conductive regions as a rod-shaped. Furthermore, it can be provided to arrange a plurality of first rod-shaped regions on the first metallization plane, which extend in the direction of the second metallization plane. The rods are arranged at a substantially fixed distance from each other at the first metallization level. A plurality of second rod-shaped regions is likewise arranged at a substantially fixed distance from one another on the second metallization plane.
  • these second rod-shaped electrically conductive regions extend between the first rod-shaped regions in the direction of the first metallization plane.
  • the electrically conductive regions of the two metallization planes are thus offset relative to one another, whereby a first electrically conductive, rod-shaped region always faces the second metallization plane in the vertical direction and a second electrically conductive, rod-shaped region opposes the surface of the second metallization plane.
  • first rod-shaped regions having a first length L 1 and the second rod-shaped regions having a length L 2 the sum of the lengths L 1 and L 2 being greater than the distance between the two metallization planes relative to one another ,
  • the first and the second rod-shaped areas are-almost interlocked with each other. This will stand in the way Regions of the side surfaces of the first rod-shaped areas and areas of the side surface of the second rod-shaped areas opposite, whereby an additional proportion to the total capacity surface is generated and the useful capacity can be increased.
  • the capacitance structure has two metallization levels, which both consist of several lines arranged parallel to one another.
  • the lines which form the first metallization level are arranged congruently with the lines which form the second metallization level. It can be provided to arrange an electrically conductive region on each of the lines. It is advantageous to design the electrically conductive regions rod-shaped and to arrange them on the lines in such a way that they each extend in the direction of the congruent opposite line of the other metallization plane. It is preferred to arrange a plurality of rod-shaped electrically conductive regions on each of the first lines in each case at a substantially fixed distance from each other. On the second lines also a plurality of rod-shaped areas are also arranged with a substantially fixed distance to each other.
  • the rod-shaped regions of the second lines are also arranged here so that they extend between the rod-shaped regions of the first lines in the direction of the first lines.
  • a quasi-toothed structure of the first and second rod-shaped regions of the first and the second lines can be achieved in this embodiment, if the length ratios L 1 and L 2 are selected according to the above-explained first embodiment. As a result, the same advantages can be achieved.
  • a further preferred embodiment is characterized by two metallization levels, of which the first as homogeneous plate and the second is formed as a grid-like structure. At least one rod-shaped, electrically conductive region is mounted on the formed as a homogeneous plate first metallization in such a way that it extends in the direction of the lattice plane. It is particularly advantageous if the rod-shaped region extends at least partially into one of the recesses of the lattice structure of the second metallization plane. As a result, the capacity surface can be increased and the proportion of useful capacity can be increased.
  • a third metallization level which is likewise embodied in the form of a grid and is arranged parallel thereto and at a distance from the first grid plane.
  • the two lattice planes are contacted by means of electrical connections.
  • the at least one rod-shaped electrically conductive region is formed such that it protrudes through a recess of the first lattice plane and extends at least partially into a recess of the second lattice plane or of the third metallization plane.
  • Another aspect of the invention contemplates a method of fabricating a semiconductor device having an integrated capacitance structure.
  • the capacitance structure is formed in an insulating layer, wherein the insulating layer is deposited on a semiconductor substrate.
  • An essential idea is that between at least two metallization levels, which has the capacitance structure, an electrically conductive area is formed in the insulation layer, which is connected to only one of the two metallization levels.
  • the electrically conductive region is formed as a homogeneous contiguous elevation, wherein the electrically conductive region is formed without such a metallic region, which can be produced by structuring a metallization plane.
  • the electrically conductive region is formed as a via structure.
  • the formation of the electrically conductive region or of the electrically conductive regions as a via structure can be carried out such that the etching of the holes into the insulating layer, from which the vias are produced by subsequent filling with a conductive material, for example copper or tungsten, is performed by an etching step.
  • a conductive material for example copper or tungsten
  • a semiconductor component according to the invention has a semiconductor substrate, not shown, on which an insulating layer (not shown) is applied.
  • the insulation layer can also consist of several layers.
  • a capacitance structure K is integrated.
  • the capacitance structure K has a first metallization level 1, which in the exemplary embodiment is designed as a homogeneous plate.
  • a second metallization level 2 is formed, which is also formed as a homogeneous, contiguous plate.
  • the first metallization level 1 is applied to a first connection line, not shown, and the second metallization level is applied to a second connection line, not shown, whereby the two metallization levels 1 and 2 have different electrical potential and form electrodes.
  • first plate 1 On the first plate 1 a plurality of rod-shaped, electrically conductive regions 1a to 1j are arranged perpendicular to the plate 1.
  • the rod-shaped regions 1a to 1j are electrically connected directly to the plate 1 and formed as a homogeneous, continuous vias with a uniform length L 1 .
  • the bars 1a to 1j are aligned in the direction of the second metallization level 2 and have no electrical connection to this.
  • the bars 1a and 1b, the bars 1c, 1d and 1e, the bars 1f and 1g and the bars 1h, 1i and 1j are each arranged at a distance a from each other.
  • the bars 1a, 1b, 1f and 1g are also shifted by a / 2 in the z-direction relative to the bars 1c, 1d, 1e, 1h, 1i and 1j, so that in the x-direction, the bars 1f and 1h, the Bars 1a and 1f, the bars 1d and 1i, the bars 1b and 1g and the bars 1e and 1j are each in line.
  • second electrically conductive regions 2a to 2j are formed as homogeneous rods, all of which have a length L 2 .
  • the bars 2a to 2j are also arranged at the distance a on the plate 2, but are positioned on the plate 2 in such a way that they extend between the bars 1a to 1j in the direction of the first metallization level 1.
  • the rods 2a, 2b and 2c are at the same x-position as the rods 1a and 1b, but are shifted in the z-direction against each other. The same applies to the other bars 1c to 1j and 2d to 2j.
  • the lengths L 1 and L 2 of the bars 1a to 2j are chosen so that they are smaller than the distance b of the two metallization levels 1 and 2 to each other but the sum of L 1 and L 2 greater than the distance b, the metallization 1 and 2 to each other is.
  • side surface areas of adjacent bars for example of FIGS. 1a and 2a, are situated opposite one another and, due to the different electrical potential that these neighboring bars have, a capacity surface is created whose capacity contributes a share to the useful capacity.
  • the bars 1a to 1j and the bars 2a to 2j have different lengths. It is essential, however, that the sums of the lengths of adjacent bars of the first and second metallization planes are each greater than the spacing b of the metallization planes. It is thus ensured that surface areas of the side surfaces of the bars 1a to 1j of the first metallization level 1 and surface areas of the side area of the adjacent bars 2a to 2j of the second metallization level 2 are always opposite each other, thereby creating a capacitance surface which contributes to the useful capacity.
  • the plate 2 which is further away from the semiconductor substrate, has a minimal parasitic capacitance with respect to the semiconductor substrate with the bars 1a to 1j.
  • FIG. 2 shows a cross section along the line BB according to FIG. 1.
  • the plates 1 and 2 have the bars 1f and 1g and 2f to 2h, each having the distance a from each other.
  • the first capacitance components C 1 as a contribution to the total useful capacity of the capacitance structure K (FIG. 1) are respectively between the homogeneous bars 1f, 1g and formed as via structures 2f to 2h generated.
  • Second capacitance shares C 2 as a contribution to the total useful capacity are generated between the bars 1f and 1g and the plate 1 and between the bars 2f to 2h and the plate 2.
  • Another capacity component C 3 as a contribution to the useful capacity is generated by the plate 1 and the plate 2.
  • Fig. 3 is a cross-sectional view of the capacitance structure K shown in FIG. 1 along the line AA.
  • the generation of the contributions of the capacitance components C 1 , C 2 and C 3 correspond to the statements relating to FIG. 2.
  • FIG. 4 A further sectional illustration along the section line CC in FIG. 1 is shown in FIG. 4.
  • the symmetrical arrangement of the rods 1a to 1j and the rods 2a to 2j on the plates 1 and 2 can be seen.
  • Each bar 1a to 1j is adjacent to at least two rods 2a to 2j (as is each rod 2a to 2j 1a to 1j adjacent to at least two rods), whereby in each case the capacitance components not shown here, C 1 generates.
  • the capacitance structure K is formed in an insulation layer (not illustrated) or an insulation layer system consisting of several layers, the insulation layer being disposed on a semiconductor substrate (not shown).
  • the metallization levels 3 and 4 are each formed from a plurality of mutually parallel lines 31 to 36 and 41 to 46, wherein the lines 31 to 36 are each arranged congruent to the lines 41 to 46.
  • the lines 31, 33, 35, 42, 44 and 46 are electrically connected to a first connecting line, not shown, whereby these lines are laid to a first potential.
  • the lines 32, 34, 36, 41, 43 and 45 are electrically connected to a second connecting line, not shown, whereby these lines are put on a second potential.
  • a homogeneous, rod-shaped, electrically conductive region 31a to 36a and 41a to 46a is arranged in each case and connected directly to the respective line.
  • the bars 31a to 36a are aligned perpendicular to the lines 41 to 46.
  • the rods 41a to 46a are oriented perpendicularly in the direction of the lines 31 to 36.
  • each line 31 to 46 each have a plurality of further rods which are arranged, for example, at a fixed distance from each other on each line 31 to 46.
  • the rods 31a to 36a are at a fixed first position in the z-direction and the rods 41a to 46a are arranged at a fixed second position in the z-direction, whereby the rods 31a to 36a are displaced in the z-direction to the rods 41a to 46a are arranged.
  • the lengths of the rods 31a to 36a may have a uniform length or else be different.
  • the bars 41a to 46a may be of uniform length or of different lengths. It is also essential for this embodiment that the sum of the length of a rod 31a to 36a plus the length of a rod 41a to 46a is greater than the distance d, the respective lines of metallization levels 3 and 4 have each other.
  • the leads 31, 33, 35, 42, 44 and 46 with the associated rods 31a, 33a, 35a, 42a, 44a and 46a have a minimum parasitic capacitance over that Semiconductor substrate which is disposed below the metallization level 3 on.
  • the potentials can also be chosen such that the lines 32, 34, 36, 41, 43 and 45 with the associated rods 32a to 45a have a minimal parasitic capacitance with respect to the semiconductor substrate.
  • FIG. 6 shows a cross-sectional view of the second exemplary embodiment of the capacitance structure according to FIG. 5 along the section line EE.
  • adjacent lines of the metallization levels 3 and 4 are at different potentials.
  • adjacent vias 31a to 36a and 41a to 46a are also at different potential, whereby four capacitance components are generated as contributions to the total useful capacity of the capacitance structure.
  • First capacitance components C 1 are generated by the opposite surfaces of the side regions between the rods 31 a to 36 a.
  • these portions C 1 are generated by the opposing surfaces of the side portions between the rods 41 a to 46 a, as shown in Fig. 7, which shows a sectional view of the capacitance structure of Fig.
  • Second capacitance components C 2 are formed between the opposite surface areas of the bars 31 a to 36 a and the areas of the lines 41 to 46 (Fig. 6). Likewise, these portions C 2 are also formed by the opposing surface portions of the rods 41 a to 46 a and the surface portions of the leads 31 to 36 (Fig. 7). Third capacitance components C 3 are respectively formed by the areas of the lines 31 to 36 and 41 to 46 which are adjacent in a metallization plane 3 and 4 (FIGS. 6 and 7).
  • fourth capacitance components C 4 become the bars 41 a to 46 a of the second metallization plane 4 through the opposing surface regions of the bars 31 a to 36 a of the first metallization plane 3 ,
  • the rods 36a and 46a Figure 8) formed.
  • Fig. 9 is a sectional view taken along the section line FF shown in FIG. 5.
  • the symmetrical arrangement of the bars 31a to 46a can be seen.
  • the number of rods can be expanded in both directions, and thus the number of leads 31 to 46 (FIGS. 5 to 8) is not limited to the number shown in the exemplary embodiment.
  • the capacitance structure K has a first metallization plane 5 formed as a continuous, complete plate, which is formed in an insulation layer or an insulation layer system (not illustrated). This insulating layer is formed on a semiconductor substrate, not shown. At a distance from the first metallization level 5, a second metallization level 6 is formed in the form of a grid. Rod-shaped and homogeneously formed, electrically conductive vias 5a to 5f are arranged on the first metallization level 5 and project at least partially into the recesses of the lattice-shaped second metallization level 6.
  • FIG. 11 shows, on the basis of a cross section along the section line HH in FIG. 10, which capacitance components C 1 and C 2 are generated and contribute to the useful capacity of the capacitance structure.
  • First capacitive elements C 1 are formed by the opposite surface areas of the vias 5 a to 5 c with the lattice structure of the metallization plane 6.
  • Second capacitance components C 2 are formed between the opposite surface regions of the grid-shaped metallization plane 6 and the metallization plane 5.
  • the grid-shaped metallization level 6 has a minimal parasitic capacitance with respect to the semiconductor substrate formed below the first metallization level 5.
  • this embodiment it is not essential Which of the two metallization levels 5 or 6 provides a minimum parasitic capacitance component, but it is essential that the sum of the parasitic capacitance components, which are generated by the metallization levels 5 and 6 with respect to the semiconductor substrate, is minimal.
  • this embodiment can also be implemented in such a way that the grid-shaped metallization plane 6 represents the lower electrode of the capacitance structure and thus is closer to the semiconductor substrate than the metallization plane 5.
  • FIG. 12 shows a plan view of the capacitance structure K according to FIG. 10.
  • the vias 5a to 5j respectively protrude into one of the recesses of the metallization level 6 and are nearly equidistant from the edges of these recesses.
  • a capacitance component C 1 is formed between each of the four opposing surface areas. It can also be provided that the recesses of the grid 6 are round or oval and the vias 5a to 5f are formed with a round or oval cross-section.
  • this capacitance structure K has a third metallization level 7, which is likewise designed in grid form and is arranged parallel to and congruent to the metallization level 6.
  • the metallization levels 6 and 7 are interconnected by electrical connections 61.
  • the rod-shaped electrically conductive regions 5 a to 5 j protrude through the recesses of the grid-shaped metallization level 6 in this exemplary embodiment and extend at least partially into the recesses of the grid-shaped metallization plane 7.
  • FIG. 14 shows the capacitance structure K according to FIG. 13 along the section line II, it can be seen which capacitance components C 1 , C 2 and C 3 are supplied as contributions to the useful capacitance of the capacitance structure K.
  • First capacitance components C 1 are formed between the opposite surface areas of the bars 5 a to 5 c and the grid-shaped metallization levels 6 and 7.
  • Second capacitance components C 2 are generated between the opposite surface areas of the bars 5 a to 5 c and the electrical connections 61.
  • third capacitance components C 3 are generated between the opposite surface regions of the metallization plane 5 and the grid-shaped metallization plane 6.
  • the homogeneous via bars in the exemplary embodiments are formed from the materials used in the known processes, for example tungsten or copper.
  • a capacitance structure K can be produced which can be produced with relatively little effort and which, with the surface area of the capacitance structure virtually unchanged on the chip surface, produces a relatively large capacitance surface with which the ratio of useful capacitance to parasitic capacitance is improved.
  • the capacity density of the capacitance structure can be increased.
  • the invention is not limited to the capacitance structures K shown in the exemplary embodiments.
  • the capacitance structure K can be designed in many ways.
  • a capacitance structure K may have a first metallization level corresponding to the metallization level 6 (FIGS. 10 and 13) and a second metallization level corresponding to the metallization level 3 (Fig. 5), on which correspondingly formed electrically conductive regions are arranged.
  • a capacitance structure has two lattice-shaped metallization planes corresponding to the metallization plane 6 (FIGS.
  • Both latticed metallization planes have, for example, rod-shaped, electrically conductive regions, which are respectively arranged at the intersection points of the lattice structures of the metallization planes and extend into the recesses of the opposite latticed metallization plane.

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Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit einem Halbleitersubstrat auf dem eine Isolationsschicht ausgebildet ist, wobei in der Isolationsschicht eine Kapazitätsstruktur ausgebildet ist. Des weiteren betrifft die Erfindung ein Verfahren zu dessen Herstellung.The present invention relates to a semiconductor device having a semiconductor substrate on which an insulation layer is formed, wherein a capacitance structure is formed in the insulation layer. Furthermore, the invention relates to a process for its preparation.

In den meisten analogen Schaltungsteilen gemischt digitalanaloger Schaltungen werden Kondensatoren mit hohem Kapazitätswert, großer Linearität und hoher Güte benötigt. Um die Kosten der Herstellung des Bauelements möglichst gering zu halten, ist es erforderlich, dass die Herstellung der Kapazitätsstrukturen möglichst wenig Prozessschritte erfordern. Des Weiteren ist mit der fortschreitenden Miniaturisierung der Bauelemente und integrierten Schaltungen auch die Forderung nach möglichst wenig Flächenbedarf für die Kapazitätsstruktur einhergehend. Eine im Stand der Technik bekannte Kapazitätsstruktur ist aus der Patentschrift DE 198 50 915 C1 bekannt. Eine als sogenannte Sandwich-Kapazität ausgebildete Struktur weist zwei auf einem Halbleitersubstrat aufgebrachte und durch eine dielektrische Schicht voneinander getrennte leitende Beläge auf. Der auf der dielektrischen Schicht aufliegende obere Belag ist über mindestens eine leitende Luftbrücke mit mindestens einem von zwei Anschlussleitern der Kapazität verbunden. Parasitäre Induktivitäten der Kapazität werden weitgehend dadurch kompensiert, dass die beiden Anschlussleiter durch mindestens eine, die Kapazität überbrückende, hochohmige Leitung miteinander verbunden sind.Most analog circuit components of mixed digital analog circuits require capacitors with high capacitance, high linearity and high quality. In order to keep the cost of manufacturing the device as low as possible, it is necessary that the production of the capacitance structures require as few process steps. Furthermore, with the progressive miniaturization of the components and integrated circuits, the demand for the smallest possible space requirement for the capacitance structure is also associated. A known in the art capacitance structure is known from the patent DE 198 50 915 C1. A structure designed as so-called sandwich capacitance has two conductive coatings applied to a semiconductor substrate and separated by a dielectric layer. The upper covering resting on the dielectric layer is connected to at least one of two connection conductors of the capacitance via at least one conductive air bridge. Parasitic inductances of the capacitance are largely compensated by the fact that the two connection conductors are interconnected by at least one, the capacity bridging, high-impedance line.

Aus der Patentschrift US 5,583,359 ist eine Kapazitätsstruktur für einen integrierten Schaltkreis bekannt. Dort wird eine Mehrzahl an Metallplatten, welche die Elektroden eines Stapelkondensators bilden, durch dielektrische Schichten getrennt, übereinander angeordnet. In jeder Ebene einer Metallplatte ist eine von der jeweiligen Platte isolierte Metalleitung angeordnet. Die Metalleitungen sind jeweils von beiden Seiten mit Via-Verbindungen kontaktiert, wodurch zum einen alle ungeradzahlig und zum anderen alle geradzahlig in dem Stapel positionierten Platten elektrisch miteinander verbunden werden. Indem die geradzahlig positionierten Platten an eine erste Anschlussleitung und die ungeradzahlig positionierten Platten an eine zweite Anschlussleitung angelegt werden, weisen benachbarte Platten unterschiedliches Potenzial auf und bilden jeweils paarweise Elektroden eines Plattenkondensators. Die Kapazitätsoberfläche wird somit durch die Plattenoberflächen gebildet. Eine alternative Ausführung der Elektroden ist dadurch gegeben, dass die Platten als streifenförmige Leitungen, die parallel zueinander angeordnet sind, ausgebildet sind.From the patent US 5,583,359 a capacitance structure for an integrated circuit is known. There is a plurality of metal plates, which the Electrodes of a stacked capacitor are stacked, separated by dielectric layers. In each plane of a metal plate, an insulated from the respective plate metal line is arranged. The metal lines are in each case contacted by via connections on both sides, whereby on the one hand all plates which are odd and on the other all evenly positioned in the stack are electrically connected to one another. By applying the even-numbered plates to a first lead and the odd-numbered plates to a second lead, adjacent plates have different potentials and form pairs of electrodes of a plate capacitor. The capacity surface is thus formed by the plate surfaces. An alternative embodiment of the electrodes is provided in that the plates are formed as strip-shaped lines which are arranged parallel to one another.

Eine ähnliche Ausbildung einer Kapazitätsstruktur ist aus der Patentschrift US 5,208,725 bekannt. Auf einem Halbleitersubstrat wird eine Mehrzahl erster streifenförmig ausgebildeter Leitungen parallel zueinander angeordnet. Durch eine dielektrische Schicht getrennt, wird deckungsgleich auf diese ersten Leitungen eine Mehrzahl an zweiten Leitungen angeordnet. Indem vertikal und lateral benachbarte Leitungen auf verschiedenem Potenzial liegen, werden sowohl Kapazitäten zwischen übereinander liegenden Leitungen als auch Kapazitäten zwischen benachbarten Leitungen in einer Ebene erzeugt.A similar design of a capacitance structure is known from the patent US 5,208,725. On a semiconductor substrate, a plurality of first strip-shaped lines are arranged parallel to one another. Separated by a dielectric layer, a plurality of second lines is congruently arranged on these first lines. By having vertically and laterally adjacent lines at different potential, both capacitances between superposed lines and capacitances between adjacent lines in a plane are generated.

Eine weitere Kapazitätsstruktur ist in Aparicio, R. und Hajimiri, A.: Capacity Limits and Matching Properties of Lateral Flux Integrated Capacitors; IEEE Custom Integrated Circuits Conference, San Diego May 6 - 9, 2001, bekannt. Senkrecht angeordnete Stabstrukturen werden symmetrisch zueinander angeordnet. Jeder der Stäbe wird aus Metallbereichen und Via-Bereichen, die abwechselnd aufeinander angeordnet sind aufgebaut. Die Metallflecken eines Stabes sind auf ein gemeinsames Potenzial gelegt. Metallflecken benachbarter Stäbe weisen unterschiedliches Potenzial auf. Die Via-Bereiche kontaktieren jeweils zwei benachbarte Metallbereiche eines Stabes. Die Kapazitätsdichte ist durch die minimale Größe der Metallbereiche in den Stäben begrenzt. Die Größe dieser Metallbereiche ist jedoch deutlich größer als die Größer der Via-Bereiche in den Stäben, was daran liegt, dass an Masken für die Herstellung der Metallbereiche andere Anforderungen gestellt werden als an Masken mit denen die Via-Bereiche hergestellt werden. Aufgrund der erforderlichen Mindestgröße der Metallbereiche weisen die Stäbe ebenfalls eine Mindestgröße auf, wodurch die Kapazitätsdichte in dieser Kapazitätsstruktur im Hinblick auf die Miniaturisierung der Bauelemente und der Reduzierung des benötigten Platzbedarfs der Kapazitätsstruktur beschränkt ist.Another capacity structure is in Aparicio, R. and Hajimiri, A .: Capacity Limits and Matching Properties of Lateral Flux Integrated Capacitors; IEEE Custom Integrated Circuits Conference, San Diego May 6 - 9, 2001. Vertically arranged rod structures are arranged symmetrically to each other. Each of the bars will be off Metal areas and via areas, which are arranged alternately arranged on each other. The metal spots of a stick are placed on a common potential. Metal spots on adjacent bars have different potential. The via regions each contact two adjacent metal regions of a rod. The capacity density is limited by the minimum size of the metal areas in the bars. However, the size of these metal areas is significantly larger than the size of the via areas in the bars, which is because masks are required to produce the metal areas other than masks used to make the via areas. Due to the required minimum size of the metal areas, the bars also have a minimum size, which limits the capacitance density in this capacitance structure in view of the miniaturization of the components and the reduction of the required space requirement of the capacitance structure.

Aus der Druckschrift WO0199163 ist eine Kapazitätsstruktur bekannt, die vertikal ineinandergreifende Elektroden aufweist. Diese Elektroden werden durch übereinander gestapelte Metallflecken gebildet, zwischen denen sich Isolierlagen befinden und die durch leitende Vias vertikal miteinander verbunden sind.From the document WO0199163 a capacitance structure is known which has vertically interdigitated electrodes. These electrodes are formed by stacked metal spots, between which are insulating layers and which are connected vertically by conductive vias.

Ein Nachteil bei eigens einem Halbleiterbauelement prozessierten Kapazitätsstrukturen - wie dies in gegenwärtigen Prozessen oftmals der Fall ist -, ist deren aufwändige Herstellung. Insbesondere wenn eine derartige Kapazitätsstruktur als Plattenkondensator aus zwei zusätzlichen Metallisierungslagen, welche in dem Bauelement oder der Schaltung keine weitere Verwendung haben, ausgebildet ist, ist die Herstellung schwieriger und kostenintensiver. Weiterhin ist es besonders bei den Sandwich-Kapazitätsstrukturen nachteilig, dass sie die von ihnen auf dem Chip beanspruchte Fläche nur sehr ineffizient ausnutzen und gemessen an der benötigten Fläche einen relativ geringen Kapazitätswert zur Nutzkapazität liefern und damit zusammenhängend einen relativ hohen parasitären Kapazitätsanteil zum Halbleitersubstrat aufweisen. Aufgrund dieses relativ hohen parasitären Kapazitätsanteils ist die Nutzkapazität der Sandwich-Kapazitäten nur beschränkt zu vergrößern.A drawback with capacitance structures that have been specially processed for a semiconductor component-as is often the case in current processes-is their complicated production. In particular, if such a capacitance structure is designed as a plate capacitor of two additional metallization layers, which have no further use in the device or the circuit, the production is more difficult and more expensive. Furthermore, it is particularly disadvantageous in the case of the sandwich capacitance structures that they only very inefficiently utilize the area they occupy on the chip and, given the required area, provide a relatively small capacitance value for the useful capacitance and, associated therewith, have a relatively high parasitic capacitance component relative to the semiconductor substrate. Due to this relatively high parasitic capacitance component, the useful capacity of the sandwich capacitors can only be increased to a limited extent.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement mit einer integrierten Kapazitätsstruktur und ein Verfahren zu dessen Herstellung zu schaffen, welches einfach erzeugt werden kann und mit dem das Verhältnis von Nutzkapazität zu parasitärer Kapazität verbessert werden kann.It is therefore an object of the present invention to provide a semiconductor device with an integrated capacitance structure and a method for its production, which can be easily generated and with which the ratio of useful capacity to parasitic capacity can be improved.

Diese Aufgabe wird durch ein Halbleiterbauelement, welches die Merkmale des Patentanspruchs 1 aufweist, sowie durch ein Verfahren das die Schritte nach Patentanspruch 15 aufweist, gelöst.This object is achieved by a semiconductor device having the features of claim 1, and by a method comprising the steps according to claim 15 solved.

Ein Halbleiterbauelement weist ein Halbleitersubstrat auf, auf dem ein Schichtensystem aus einer oder mehreren Isolationsschichten angeordnet ist. In dieser Isolationsschicht oder in diesem Isolationsschichten-System ist eine Kapazitätsstruktur ausgebildet. Ein erster Teil einer Kapazitätsoberfläche der Kapazitätsstruktur wird durch Teile der Oberflächen von mindestens zwei Metallisierungsebenen gebildet. Die Metallisierungsebenen sind parallel zueinander und parallel zum Halbleitersubstrat angeordnet und sind jeweils mit einer Anschlussleitung elektrisch verbunden.A semiconductor component has a semiconductor substrate on which a layer system of one or more insulation layers is arranged. In this insulation layer or in this insulation layer system, a capacitance structure is formed. A first portion of a capacitance surface of the capacitance structure is formed by portions of the surfaces of at least two metallization levels. The metallization planes are arranged parallel to one another and parallel to the semiconductor substrate and are each electrically connected to a connecting line.

Ein wesentlicher Gedanke der Erfindung liegt darin, dass die Kapazitätsstruktur mindestens einen elektrisch leitenden Bereich aufweist, welcher zwischen den Metallisierungsebenen angeordnet ist und in dem Isolationsschichten-System ausgebildet ist. Neben dem ersten Kapazitätsoberflächenbereich weist die Kapazitäststruktur dadurch einen zweiten Kapazitätsoberflächenbereich auf, durch den die gesamte Kapazitätsoberfläche vergrößert ist. Dieser elektrisch leitende Bereich ist nur mit einer der Metallisierungsebenen elektrisch verbunden.An essential idea of the invention is that the capacitance structure has at least one electrically conductive region, which is arranged between the metallization planes and is formed in the insulation layer system. In addition to the first capacity surface area, the capacity structure thereby has a second capacity surface area, by which the entire capacity surface is increased. This electrically conductive region is electrically connected to only one of the metallization levels.

Dadurch kann eine Kapazitätsstruktur ausgebildet werden, die mit relativ einfach hergestellt werden kann und des Weiteren das Verhältnis von Nutzkapazität der Kapazitätsstruktur zur parasitären Kapazität verbessert. Ein weiterer Vorteil ist dadurch gegeben, dass durch die Anordnung des elektrisch leitenden Bereichs der horizontale Flächenbedarf der gesamten Kapazitätsstruktur nahezu nicht vergrößert wird und dadurch auch das Verhältnis von Nutzkapazität zu benötigter Chipfläche wesentlich verbessert wird.As a result, it is possible to form a capacitance structure which can be manufactured relatively easily and, moreover, improves the ratio of useful capacity of the capacitance structure to parasitic capacitance. Another advantage is given by the fact that the arrangement of the electrically conductive region of the horizontal area requirement of the entire capacitance structure is almost not increased and thereby the ratio of useful capacity to required chip area is substantially improved.

Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, den elektrisch leitenden Bereich als homogene, zusammenhängende Erhebung auszubilden. Besonders vorteilhaft ist es, wenn die elektrisch leitenden Bereiche keine derartigen metallischen Gebiete aufweisen, die durch Strukturierung der Metallisierungsebenen erzeugt werden. Dadurch sind die elektrischen Bereiche ohne Zwischenmetallisierungsbereiche - die aus der Strukturierung der Metallisierungsebenen erzeugt werden - ausgebildet. Insbesondere eine homogene Via-Struktur zeichnet sich als besonders vorteilhaft aus. Diese Struktur der Vias ermöglicht besonders im Vergleich zur bekannten Kapazitätsstruktur in Aparicio, R. und Hajimiri, A.: Capacitiy Limits and Matching Properties of Lateral Flux Integrated Capacitors; IEEE Custom Integrated Circuits Conference, San Diego May 6 - 9, 2001, die Realisierung einer wesentlich kleineren Struktur als die dort offenbarte gestapelte Struktur aus Zwischenmetallisierungs- und Via-Bereichen. Besonders in einem sogenannten Dual-Damescene-Prozess können in einem Prozessschritt homogene Vias ausgebildet werden, wodurch diese Strukturen mit hoher Dichte aneinandergereiht werden können und die Kapazitätsoberfläche der Elektroden bei nahezu gleichbleibendem horizontalen Flächenbedarf wesentlich vergrößert werden kann. Beim Dual-Damescene werden dabei nicht mehrere (übereinanderliegende) Vias gleichzeitig gefertigt, sondern jeweils gleichzeitig eine Via-Metall-Lage. Bei modernen Dual-Damescene-Prozessen werden Loch- bzw. Grabenstrukturen der zu fertigenden Vias und der Metallbahnen nacheinander geätzt und nachfolgend gleichzeitig mit einem Metall, bspw. Kupfer, aufgefüllt. Die Strukturierung insbesondere der dielektrischen Schicht einer Kapazitätsstruktur, zur Erzeugung der Vias, welche komplett durch die dielektrische Schicht hindurchreichen, kann durch einen Lithographieschritt (Via-Lithographie) hergestellt werden. Durch einen nachfolgenden Via-Ätzschritt wird die erwünschte Via-Struktur in die dielektrische Schicht geätzt. Im Vergleich zu Prozessen, bei denen die durch die dielektrische Schicht hindurchreichenden Vias durch eine Via- und eine Metall-Masken-Ätzung (welche zur Erzeugung von Grabenbereichen für Metallbahnen verwendet wird) erzeugt werden, kann dadurch einerseits eine größerer Genauigkeit der Kapazität erreicht werden, da Ungenauigkeiten in der Justage von Metall-Masken in diesem Fall die Ausbildung der Kapazität nicht beeinflussen. Des Weiteren ist es mit Metall-Masken, welche für Linienformen ausgelegt sind, nicht möglich gleichzeitig punktartige Strukturen zu erzeugen. Dies ist deshalb der Fall, da Masken, welche zur Erzeugung punktartiger Strukturen ausgelegt sind, für die Lochebenen aufgrund der zweidimensionalen Beugungseffekte eine wesentlich höhere Belichtungsintensität benötigen, um eine entsprechende Struktur auszubilden, wodurch Lochmasken eine fest vorgegebene Lochgröße haben. Für die Erzeugung der punktartigen Strukturen würde eine zusätzliche Miteinbeziehung von Metall-linienförmigen Löchern (Langlöchern) bedeuten, dass nur in einer Dimension minimale Abstände zur Erzeugung der Kapazität vorteilhaft genützt werden können. Wie in der Erfindung vorteilhaft ausgeführt, können durch Vermeidung der Ausbildung von Langlöchern ausschließlich Vias erzeugt werden, die in beiden Dimensionen minimale Abstände aufweisen und welche für alternierende Kondensatorflächen verwendet werden können.An advantageous embodiment of the invention provides to form the electrically conductive region as a homogeneous, coherent survey. It is particularly advantageous if the electrically conductive regions do not have such metallic regions which are produced by structuring the metallization planes. As a result, the electrical regions without intermediate metallization regions-which are produced from the structuring of the metallization planes-are formed. In particular, a homogeneous via structure is particularly advantageous. This structure of the vias, especially in comparison to the known capacity structure in Aparicio, R. and Hajimiri, A .: Capacitiy Limits and Matching Properties of Lateral Flux Integrated Capacitors; IEEE Custom Integrated Circuits Conference, San Diego May 6-9, 2001, realized a much smaller structure than the stacked structure of intermetallization and via regions disclosed therein. Particularly in a so-called dual-damescene process, homogeneous vias can be formed in one process step, whereby these structures can be lined up in high density and the capacitance surface of the electrodes can be substantially increased with almost constant horizontal area requirements. In the case of dual-damescene, not several (superposed) vias are produced simultaneously, but at the same time a via-metal layer at the same time. In modern dual-damescene processes, hole or trench structures become the vias to be produced etched successively and subsequently simultaneously filled with a metal, for example copper. The structuring, in particular of the dielectric layer of a capacitance structure, for producing the vias which extend completely through the dielectric layer, can be produced by a lithography step (via lithography). A subsequent via-etching step etches the desired via structure into the dielectric layer. In comparison to processes in which the vias passing through the dielectric layer are produced by a via and a metal mask etching (which is used to create trench regions for metal tracks), a greater accuracy of the capacitance can be achieved on the one hand since inaccuracies in the adjustment of metal masks in this case do not affect the formation of capacity. Furthermore, with metal masks designed for line shapes, it is not possible to simultaneously create point-like structures. This is because masks designed to create dot-like structures require a much higher exposure intensity for the hole planes due to the two-dimensional diffraction effects to form a corresponding pattern whereby shadow masks have a fixed hole size. For the creation of the point-like structures, an additional inclusion of metal-line-shaped holes (oblong holes) would mean that only in one dimension minimum distances can be advantageously utilized to generate the capacitance. As advantageously embodied in the invention, by avoiding the formation of oblong holes, only vias can be produced which have minimum spacings in both dimensions and which can be used for alternating capacitor surfaces.

Weiterhin ist es vorteilhaft, den elektrisch leitenden Bereich im wesentlichen senkrecht zu den Metallisierungsebenen anzuordnen. Dadurch kann die Oberfläche des elektrisch leitenden Bereichs möglichst groß gestaltet werden und dadurch ein möglichst großer Beitrag zur Nutzkapazität erzielt werden.Furthermore, it is advantageous to arrange the electrically conductive region substantially perpendicular to the metallization levels. This allows the surface the electrically conductive region are made as large as possible and thereby the largest possible contribution to the useful capacity can be achieved.

In einem bevorzugten Ausführungsbeispiel sind die beiden Metallisieriingsebenen jeweils als homogene Platten ausgebildet. Jeder der beiden Platten ist mit zumindest einem elektrisch leitenden Bereich elektrisch verbunden. Es kann vorgesehen sein, die elektrisch leitenden Bereiche als stabförmig auszubilden. Weiterhin kann vorgesehen sein, eine Mehrzahl an ersten stabförmig ausgebildeten Bereichen an der ersten Metallisierungsebene anzuordnen, die sich in Richtung zur zweiten Metallisierungsebene hin erstrecken. Die Stäbe sind mit einem im wesentlichen festen Abstand zueinander an der ersten Metallisierungsebene angeordnet. Eine Mehrzahl an zweiten stabförmig ausgebildeten Bereiche ist ebenfalls mit einem im wesentlichen festen Abstand zueinander an der zweiten Metallisierungsebene angeordnet. Vorteilhafter Weise erstrecken sich diese zweiten stabförmig ausgebildeten elektrisch leitenden Bereiche zwischen den ersten stabförmigen Bereichen in Richtung zur ersten Metallisierungsebene. Die elektrisch leitenden Bereiche der beiden Metallisierungsebenen sind somit versetzt zueinander angeordnet, wodurch in vertikaler Richtung betrachtet stets ein erster elektrisch leitender, stabförmiger Bereich der Oberfläche der zweiten Metallisierungsebene gegenüberliegt und ein zweiter elektrisch leitender, stabförmiger Bereich der Oberfläche der zweiten Metallisierungsebene gegenüberliegt.In a preferred embodiment, the two Metallisieriingsebenen are each formed as a homogeneous plates. Each of the two plates is electrically connected to at least one electrically conductive region. It can be provided to form the electrically conductive regions as a rod-shaped. Furthermore, it can be provided to arrange a plurality of first rod-shaped regions on the first metallization plane, which extend in the direction of the second metallization plane. The rods are arranged at a substantially fixed distance from each other at the first metallization level. A plurality of second rod-shaped regions is likewise arranged at a substantially fixed distance from one another on the second metallization plane. Advantageously, these second rod-shaped electrically conductive regions extend between the first rod-shaped regions in the direction of the first metallization plane. The electrically conductive regions of the two metallization planes are thus offset relative to one another, whereby a first electrically conductive, rod-shaped region always faces the second metallization plane in the vertical direction and a second electrically conductive, rod-shaped region opposes the surface of the second metallization plane.

Besonders vorteilhaft ist es, die ersten stabförmigen Bereiche mit einer ersten Länge L1 und die zweiten stabförmigen Bereiche mit einer Länge L2 auszubilden, wobei die Summe der Längen L1 und L2 größer als der Abstand, den die beiden Metallisierungsebenen zueinander aufweisen, ist. Dadurch werden die ersten und die zweiten stabförmigen Bereiche -quasi miteinander verzahnt. Dadurch stehen sich Bereiche der Seitenflächen der ersten stabförmigen Bereiche und Bereiche der Seitenfläche der zweiten stabförmigen Bereiche gegenüber, wodurch ein zusätzlicher Anteil zur gesamten Kapazitätsoberfläche erzeugt wird und die Nutzkapazität erhöht werden kann.It is particularly advantageous to form the first rod-shaped regions having a first length L 1 and the second rod-shaped regions having a length L 2 , the sum of the lengths L 1 and L 2 being greater than the distance between the two metallization planes relative to one another , As a result, the first and the second rod-shaped areas are-almost interlocked with each other. This will stand in the way Regions of the side surfaces of the first rod-shaped areas and areas of the side surface of the second rod-shaped areas opposite, whereby an additional proportion to the total capacity surface is generated and the useful capacity can be increased.

In einem weiteren vorteilhaften Ausführungsbeispiel weist die Kapazitätsstruktur zwei Metallisierungsebenen auf, die beide aus mehreren parallel zueinander angeordneten Leitungen bestehen. Die Leitungen, welche die erste Metallisierungsebene bilden, sind deckungsgleich zu den Leitungen, welche die zweite Metallisierungsebene bilden, angeordnet. Es kann vorgesehen sein, auf jeder der Leitungen einen elektrisch leitenden Bereich anzuordnen. Vorteilhaft ist es, die elektrisch leitenden Bereiche stabförmig auszubilden und so auf den Leitungen anzuordnen, dass sie sich jeweils in Richtung der deckungsgleich gegenüberliegenden Leitung der anderen Metallisierungsebene hin erstrecken. Bevorzugt ist es, auf jeder der ersten Leitungen jeweils im im wesentlichen festen Abstand zueinander mehrere stabförmig ausgebildete elektrisch leitenden Bereich anzuordnen. Auf den zweiten Leitungen werden ebenfalls jeweils mehrere stabförmig ausgebildete Bereiche mit einem im wesentlichen festen Abstand zueinander angeordnet. Die stabförmigen Bereiche der zweiten Leitungen werden auch hier so angeordnet, dass sie sich zwischen den stabförmigen Bereichen der ersten Leitungen in Richtung zu den ersten Leitungen hin erstrecken. Ebenso kann auch in dieser Ausführung eine quasi verzahnte Struktur der ersten und zweiten stabförmigen Bereiche der ersten bzw. der zweiten Leitungen erreicht werden, wenn die Längenverhältnisse L1 und L2 entsprechend der oben erläuterten ersten Ausführung gewählt werden. Dadurch können die gleichen Vorteile erzielt werden.In a further advantageous embodiment, the capacitance structure has two metallization levels, which both consist of several lines arranged parallel to one another. The lines which form the first metallization level are arranged congruently with the lines which form the second metallization level. It can be provided to arrange an electrically conductive region on each of the lines. It is advantageous to design the electrically conductive regions rod-shaped and to arrange them on the lines in such a way that they each extend in the direction of the congruent opposite line of the other metallization plane. It is preferred to arrange a plurality of rod-shaped electrically conductive regions on each of the first lines in each case at a substantially fixed distance from each other. On the second lines also a plurality of rod-shaped areas are also arranged with a substantially fixed distance to each other. The rod-shaped regions of the second lines are also arranged here so that they extend between the rod-shaped regions of the first lines in the direction of the first lines. Likewise, a quasi-toothed structure of the first and second rod-shaped regions of the first and the second lines can be achieved in this embodiment, if the length ratios L 1 and L 2 are selected according to the above-explained first embodiment. As a result, the same advantages can be achieved.

Ein weitere bevorzugte Ausführungsform kennzeichnet sich durch zwei Metallisierungsebenen, von denen die erste als homogenen Platte und die zweite als gitterähnliche Struktur ausgebildet ist. Zumindest ein stabförmig ausgebildeter, elektrisch leitender Bereich ist auf der als homogene Platte ausgebildeten ersten Metallisierungsebene derart angebracht, dass er sich in Richtung der Gitterebene erstreckt. Besonders vorteilhaft ist es, wenn sich der stabförmige Bereich zumindest teilweise in eine der Aussparungen der Gitterstruktur der zweiten Metallisierungsebene hinein erstreckt. Dadurch kann die Kapazitätsoberfläche erhöht werden und der Anteil der Nutzkapazität vergrößert werden.A further preferred embodiment is characterized by two metallization levels, of which the first as homogeneous plate and the second is formed as a grid-like structure. At least one rod-shaped, electrically conductive region is mounted on the formed as a homogeneous plate first metallization in such a way that it extends in the direction of the lattice plane. It is particularly advantageous if the rod-shaped region extends at least partially into one of the recesses of the lattice structure of the second metallization plane. As a result, the capacity surface can be increased and the proportion of useful capacity can be increased.

In einem weiteren Ausführungsbeispiel ist zusätzlich zu den beiden Metallisierungsebenen der vorhergehenden Ausführungsform eine dritte Metallisierungsebene vorhanden, welche ebenfalls in Form eines Gitters ausgeführt ist und parallel und beabstandet zur ersten Gitterebene auf dieser angeordnet ist. Die beiden Gitterebenen sind mittels elektrischer Verbindungen miteinander kontaktiert. Der zumindest eine stabförmige elektrisch leitende Bereich ist derart ausgebildet, dass er durch eine Aussparung der ersten Gitterebene hindurch ragt und sich zumindest teilweise in eine Aussparung der zweiten Gitterebene bzw. der dritten Metallisierungsebene hinein erstreckt. Dadurch kann eine weitere Vergrößerung der Kapazitätsoberfläche und der Nutzkapazität erreicht werden. Der Flächenbedarf der Kapazitätsstruktur kann dabei nahezu gleich gehalten werden.In a further embodiment, in addition to the two metallization levels of the previous embodiment, there is a third metallization level, which is likewise embodied in the form of a grid and is arranged parallel thereto and at a distance from the first grid plane. The two lattice planes are contacted by means of electrical connections. The at least one rod-shaped electrically conductive region is formed such that it protrudes through a recess of the first lattice plane and extends at least partially into a recess of the second lattice plane or of the third metallization plane. As a result, a further increase in the capacity surface and the useful capacity can be achieved. The space requirement of the capacity structure can be kept almost the same.

Ein weiterer Aspekt der Erfindung betrachtet ein Verfahren zum Herstellen eines Halbleiterbauelements mit einer integrierten Kapazitätsstruktur. Die Kapazitätsstruktur wird in einer Isolationsschicht ausgebildet, wobei die Isolationsschicht auf einem Halbleitersubstrat abgeschieden wird. Ein wesentlicher Gedanke ist es, dass zwischen zumindest zwei Metallisierungsebenen, welche die Kapazitätsstruktur aufweist, ein elektrisch leitender Bereich in der Isolationsschicht ausgebildet wird, der nur mit einer der beiden Metallisierungsebenen verbunden wird.Another aspect of the invention contemplates a method of fabricating a semiconductor device having an integrated capacitance structure. The capacitance structure is formed in an insulating layer, wherein the insulating layer is deposited on a semiconductor substrate. An essential idea is that between at least two metallization levels, which has the capacitance structure, an electrically conductive area is formed in the insulation layer, which is connected to only one of the two metallization levels.

Vorteilhaft ist es, dass der elektrisch leitende Bereich als homogene zusammenhängende Erhebung ausgebildet wird, wobei der elektrisch leitende Bereich ohne ein derartiges metallisches Gebiet ausgebildet wird, welches durch eine Strukturierung einer Metallisierungsebene erzeugbar ist.It is advantageous that the electrically conductive region is formed as a homogeneous contiguous elevation, wherein the electrically conductive region is formed without such a metallic region, which can be produced by structuring a metallization plane.

Besonders bevorzugt wird der elektrisch leitende Bereich als Via-Struktur ausgebildet.Particularly preferably, the electrically conductive region is formed as a via structure.

Das Ausbilden des elektrisch leitenden Bereichs oder der elektrisch leitenden Bereiche als Via-Struktur kann derart durchgeführt werden, dass das Ätzen der Löcher in die Isolationsschicht, aus denen durch nachfolgendes Auffüllen mit einem leitenden Material, bspw. Kupfer oder Wolfram, die Vias erzeugt werden, durch einen Ätzschritt durchgeführt wird. Indem die Löcher ohne eine Kombination aus einem derartigen Ätzschritt und einen Ätzschritt zur Erzeugung von Metallbahnen - deren Bereiche vorab durch Metallmasken definiert werden - erzeugt werden, kann eine hohe Kapazitätsdichte der Kapazitätsstruktur erreicht werden.The formation of the electrically conductive region or of the electrically conductive regions as a via structure can be carried out such that the etching of the holes into the insulating layer, from which the vias are produced by subsequent filling with a conductive material, for example copper or tungsten, is performed by an etching step. By producing the holes without a combination of such an etching step and an etching step for producing metal lines whose areas are defined in advance by metal masks, a high capacitance density of the capacitance structure can be achieved.

Vorteilhafte Ausgestaltungen sind in den Unteransprüchen Angegeben.Advantageous embodiments are given in the dependent claims.

Anhand der folgenden schematischen Zeichnungen werden mehrerer Ausführungsbeispiele der Erfindung näher erläutert.
Es zeigen:

Fig. 1
eine perspektivische Darstellung eines ersten Ausführungsbeispiels eines erfindungsgemäßen Halbleiterbauelements;
Fig. 2
eine erste Schnittdarstellung des Ausführungsbeispiels gemäß Fig. 1;
Fig. 3
eine zweite Schnittdarstellung des Ausführungsbeispiels gemäß Fig. 1
Fig. 4
eine dritte Schnittdarstellung des Ausführungsbeispiels gemäß Fig. 1;
Fig. 5
eine perspektivische Darstellung eines zweiten Ausführungsbeispiels des erfindungsgemäßen Halbleiterbauelements;
Fig. 6
eine erste Schnittdarstellung des zweiten Ausführungsbeispiels gemäß Fig. 5;
Fig. 7
eine zweite Schnittdarstellung des zweiten Ausführungsbeispiels gemäß Fig. 5;
Fig. 8
eine dritte Schnittdarstellung des zweiten Ausführungsbeispiels gemäß Fig. 5;
Fig. 9
eine vierte Schnittdarstellung des zweiten Ausführungsbeispiels gemäß Fig. 5 ;
Fig. 10
eine perspektivische Darstellung eines dritten Ausführungsbeispiels des erfindungsgemäßen Halbleiterbauelements;
Fig. 11
eine erste Schnittdarstellung des dritten Ausführungsbeispiels gemäß Fig. 10;
Fig. 12
eine zweite Schnittdarstellung des dritten Ausführungsbeispiels gemäß Fig. 10;
Fig. 13
eine perspektivische Darstellung eines vierten Ausführungsbeispiels des erfindungsgemäßen Halbleiterbauelements; und
Fig. 14
eine Schnittdarstellung des vierten Ausführungsbeispiels gemäß Fig. 13;
Several exemplary embodiments of the invention will be explained in more detail with reference to the following schematic drawings.
Show it:
Fig. 1
a perspective view of a first embodiment of a semiconductor device according to the invention;
Fig. 2
a first sectional view of the embodiment of FIG. 1;
Fig. 3
a second sectional view of the embodiment of FIG. 1
Fig. 4
a third sectional view of the embodiment of FIG. 1;
Fig. 5
a perspective view of a second embodiment of the semiconductor device according to the invention;
Fig. 6
a first sectional view of the second embodiment of FIG. 5;
Fig. 7
a second sectional view of the second embodiment of FIG. 5;
Fig. 8
a third sectional view of the second embodiment of FIG. 5;
Fig. 9
a fourth sectional view of the second embodiment of FIG. 5;
Fig. 10
a perspective view of a third embodiment of the semiconductor device according to the invention;
Fig. 11
a first sectional view of the third embodiment of FIG. 10;
Fig. 12
a second sectional view of the third embodiment of FIG. 10;
Fig. 13
a perspective view of a fourth embodiment of the semiconductor device according to the invention; and
Fig. 14
a sectional view of the fourth embodiment of FIG. 13;

In einem ersten Ausführungsbeispiel weist ein erfindungsgemäßes Halbleiterbauelement (Fig. 1) ein nicht dargestelltes Halbleitersubstrat auf, auf dem eine nicht dargestellte Isolationsschicht aufgebracht ist. Die Isolationsschicht kann auch aus mehreren Schichten bestehen. In dieser Isolationsschicht ist eine Kapazitätsstruktur K integriert. Die Kapazitätsstruktur K weist eine erste Metallisierungsebene 1 auf, die im Ausführungsbeispiel als homogenen Platte ausgeführt ist. Parallel dazu ist eine zweite Metallisierungsebene 2 ausgebildet, welche ebenfalls als homogene, zusammenhängende Platte ausgebildet ist. Die erste Metallisierungsebene 1 ist an eine nicht dargestellte erste Anschlussleitung und die zweite Metallisierungsebene ist an eine nicht dargestellte zweite Anschlussleitung angelegt, wodurch die beiden Metallisierungsebenen 1 und 2 unterschiedliches elektrisches Potenzial aufweisen und Elektroden bilden. Auf der ersten Platte 1 sind mehrere stabförmig ausgebildete, elektrisch leitende Bereiche 1a bis 1j senkrecht zur Platte 1 angeordnet. Die stabförmigen Bereiche 1a bis 1j sind unmittelbar mit der Platte 1 elektrisch verbunden und als homogene, zusammenhängende Vias mit einer einheitlichen Länge L1 ausgebildet. Die Stäbe 1a bis 1j sind in Richtung zur zweiten Metallisierungsebene 2 ausgerichtet und weisen keine elektrische Verbindung zu dieser auf.In a first exemplary embodiment, a semiconductor component according to the invention (FIG. 1) has a semiconductor substrate, not shown, on which an insulating layer (not shown) is applied. The insulation layer can also consist of several layers. In this isolation layer, a capacitance structure K is integrated. The capacitance structure K has a first metallization level 1, which in the exemplary embodiment is designed as a homogeneous plate. In parallel, a second metallization level 2 is formed, which is also formed as a homogeneous, contiguous plate. The The first metallization level 1 is applied to a first connection line, not shown, and the second metallization level is applied to a second connection line, not shown, whereby the two metallization levels 1 and 2 have different electrical potential and form electrodes. On the first plate 1 a plurality of rod-shaped, electrically conductive regions 1a to 1j are arranged perpendicular to the plate 1. The rod-shaped regions 1a to 1j are electrically connected directly to the plate 1 and formed as a homogeneous, continuous vias with a uniform length L 1 . The bars 1a to 1j are aligned in the direction of the second metallization level 2 and have no electrical connection to this.

In z-Richtung sind die Stäbe 1a und 1b, die Stäbe 1c, 1d und 1e, die Stäbe 1f und 1g sowie die Stäbe 1h, 1i und 1j jeweils mit einem Abstand a zueinander angeordnet. Die Stäbe 1a, 1b, 1f und 1g sind darüber hinaus um jeweils a/2 in z-Richtung gegenüber den Stäben 1c, 1d, 1e, 1h, 1i und 1j verschoben, so dass in x-Richtung die Stäbe 1f und 1h, die Stäbe 1a und 1f, die Stäbe 1d und 1i, die Stäbe 1b und 1g und die Stäbe 1e und 1j jeweils auf einer Linie liegen.In the z-direction, the bars 1a and 1b, the bars 1c, 1d and 1e, the bars 1f and 1g and the bars 1h, 1i and 1j are each arranged at a distance a from each other. The bars 1a, 1b, 1f and 1g are also shifted by a / 2 in the z-direction relative to the bars 1c, 1d, 1e, 1h, 1i and 1j, so that in the x-direction, the bars 1f and 1h, the Bars 1a and 1f, the bars 1d and 1i, the bars 1b and 1g and the bars 1e and 1j are each in line.

Ebenso sind an der Platte 2 zweite elektrisch leitende Bereiche 2a bis 2j als homogene Stäbe ausgebildet, die alle eine Länge L2 aufweisen. Die Stäbe 2a bis 2j werden ebenso mit dem Abstand a auf der Platte 2 angeordnet, werden jedoch derartig auf der Platte 2 positioniert, dass sie sich zwischen den Stäben 1a bis 1j in Richtung der ersten Metallisierungsebene 1 erstrecken. So liegen beispielsweise die Stäbe 2a, 2b und 2c an der gleichen x-Position wie die Stäbe 1a und 1b, sind jedoch in z-Richtung gegeneinander verschoben. Selbiges gilt für die anderen Stäbe 1c bis 1j und 2d bis 2j.Likewise, on the plate 2, second electrically conductive regions 2a to 2j are formed as homogeneous rods, all of which have a length L 2 . The bars 2a to 2j are also arranged at the distance a on the plate 2, but are positioned on the plate 2 in such a way that they extend between the bars 1a to 1j in the direction of the first metallization level 1. For example, the rods 2a, 2b and 2c are at the same x-position as the rods 1a and 1b, but are shifted in the z-direction against each other. The same applies to the other bars 1c to 1j and 2d to 2j.

Die Längen L1 und L2 der Stäbe 1a bis 2j werden so gewählt, dass sie kleiner sind als der Abstand b der beiden Metallisierungsebenen 1 und 2 zueinander aber die Summe von L1 und L2 größer als der Abstand b, den die Metallisierungsbenen 1 und 2 zueinander aufweisen, ist. Dadurch wird erreicht, dass sich Seitenflächenbereiche benachbarter Stäbe, beispielsweise von 1a und 2a, gegenüberliegen und aufgrund des unterschiedlichen elektrischen Potenzials, das diese benachbarten Stäbe aufweisen eine Kapazitätsoberfläche geschaffen wird, deren Kapazität einen Anteil zur Nutzkapazität beiträgt.The lengths L 1 and L 2 of the bars 1a to 2j are chosen so that they are smaller than the distance b of the two metallization levels 1 and 2 to each other but the sum of L 1 and L 2 greater than the distance b, the metallization 1 and 2 to each other is. As a result, side surface areas of adjacent bars, for example of FIGS. 1a and 2a, are situated opposite one another and, due to the different electrical potential that these neighboring bars have, a capacity surface is created whose capacity contributes a share to the useful capacity.

Es kann auch vorgesehen sein, dass die Stäbe 1a bis 1j und die Stäbe 2a bis 2j unterschiedliche Längen aufweisen. Wesentlich ist jedoch, dass die Summen der Längen von benachbarten Stäben der ersten und der zweiten Metallisierungsebene jeweils größer ist als der Abstand b der Metallisierungsebenen. Somit ist gewährleistet, dass sich stets Oberflächenbereiche der Seitenflächen der Stäbe 1a bis 1j der ersten Metallisierungsebene 1 und Oberflächenbereiche der Seitenfläche der jeweils benachbarten Stäbe 2a bis 2j der zweiten Metallisierungsebene 2 gegenüberliegen und dadurch eine Kapazitätsoberfläche geschaffen wird, die eine Beitrag zur Nutzkapazität liefert. In dem Ausführungsbeispiel weist die dem Halbleitersubstrat fernere Platte 2 mit den Stäben 1a bis 1j eine minimale parasitäre Kapazität gegenüber dem Halbleitersubstrat auf.It can also be provided that the bars 1a to 1j and the bars 2a to 2j have different lengths. It is essential, however, that the sums of the lengths of adjacent bars of the first and second metallization planes are each greater than the spacing b of the metallization planes. It is thus ensured that surface areas of the side surfaces of the bars 1a to 1j of the first metallization level 1 and surface areas of the side area of the adjacent bars 2a to 2j of the second metallization level 2 are always opposite each other, thereby creating a capacitance surface which contributes to the useful capacity. In the exemplary embodiment, the plate 2, which is further away from the semiconductor substrate, has a minimal parasitic capacitance with respect to the semiconductor substrate with the bars 1a to 1j.

In Fig. 2 ist ein Querschnitt entlang der Linie BB gemäß Fig. 1 dargestellt. Die Platten 1 und 2 weisen die Stäbe 1f und 1g bzw. 2f bis 2h auf, die jeweils den Abstand a zueinander aufweisen. In der Querschnittdarstellung ist die quasi verzahnte Struktur der zueinander versetzten Stäbe 1f und 1g sowie der Stäbe 2f bis 2h zu erkennen. Erste Kapazitätsanteile C1 als Beitrag zur gesamten Nutzkapazität der Kapazitätsstruktur K (Fig. 1) werden jeweils zwischen den homogenen, als Via-Strukturen ausgebildeten Stäben 1f, 1g und 2f bis 2h erzeugt. Zweite Kapazitätsanteile C2 als Beitrag zur gesamten Nutzkapazität werden zwischen den Stäben 1f und 1g und der Platte 1 sowie zwischen den Stäben 2f bis 2h und der Platte 2 erzeugt. Ein weiterer Kapazitätsanteil C3 als Beitrag zur Nutzkapazität wird durch die Platte 1 und die Platte 2 erzeugt.FIG. 2 shows a cross section along the line BB according to FIG. 1. The plates 1 and 2 have the bars 1f and 1g and 2f to 2h, each having the distance a from each other. In the cross-sectional view, the quasi-toothed structure of the mutually offset rods 1f and 1g and the rods 2f to 2h can be seen. The first capacitance components C 1 as a contribution to the total useful capacity of the capacitance structure K (FIG. 1) are respectively between the homogeneous bars 1f, 1g and formed as via structures 2f to 2h generated. Second capacitance shares C 2 as a contribution to the total useful capacity are generated between the bars 1f and 1g and the plate 1 and between the bars 2f to 2h and the plate 2. Another capacity component C 3 as a contribution to the useful capacity is generated by the plate 1 and the plate 2.

In Fig. 3 ist eine Querschnittdarstellung der Kapazitätsstruktur K gemäß Fig. 1 entlang der Linie AA aufgezeigt. Die Erzeugung der Beiträge der Kapazitätsanteile C1, C2 und C3 entsprechen den Ausführungen zu Fig. 2.In Fig. 3 is a cross-sectional view of the capacitance structure K shown in FIG. 1 along the line AA. The generation of the contributions of the capacitance components C 1 , C 2 and C 3 correspond to the statements relating to FIG. 2.

Eine weitere Schnittdarstellung entlang der Schnittlinie CC in Fig. 1 ist in Fig. 4 dargestellt. In dieser Darstellung ist die symmetrische Anordnung der Stäbe 1a bis 1j und der Stäbe 2a bis 2j an den Platten 1 und 2 zu erkennen. Jeder Stab 1a bis 1j ist zumindest zu zwei Stäben 2a bis 2j benachbart (ebenso ist jeder Stab 2a bis 2j zu mindestens zwei Stäben 1a bis 1j benachbart), wodurch jeweils die hier nicht dargestellten Kapazitätsanteile C1 erzeugt werden.A further sectional illustration along the section line CC in FIG. 1 is shown in FIG. 4. In this illustration, the symmetrical arrangement of the rods 1a to 1j and the rods 2a to 2j on the plates 1 and 2 can be seen. Each bar 1a to 1j is adjacent to at least two rods 2a to 2j (as is each rod 2a to 2j 1a to 1j adjacent to at least two rods), whereby in each case the capacitance components not shown here, C 1 generates.

Ein weiteres Ausführungsbeispiel ist in Fig. 5 dargestellt. Die Kapazitätsstruktur K ist ebenso wie im ersten Ausführungsbeispiel in einer nicht dargestellten Isolationsschicht oder einem aus mehreren Schichten bestehenden Isolationsschichten-System ausgebildet, wobei die Isolationsschicht auf einem nicht dargestellten Halbleitersubstrat abgeordnet ist. Die Metallisierungsebenen 3 und 4 sind jeweils aus mehreren parallel zueinander angeordneten Leitungen 31 bis 36 und 41 bis 46 gebildet, wobei die Leitungen 31 bis 36 jeweils deckungsgleich zu den Leitungen 41 bis 46 angeordnet sind. Die Leitungen 31, 33, 35, 42, 44 und 46 sind mit einer nicht dargestellten ersten Anschlussleitung elektrisch verbunden, wodurch diese Leitungen auf ein erstes Potenzial gelegt werden. Die Leitungen 32, 34, 36, 41, 43 und 45 sind mit einer nicht dargestellten zweiten Anschlussleitung elektrisch verbunden, wodurch diese Leitungen auf ein zweites Potenzial gelegt werden. An jeder der Leitungen 31 bis 36 und 41 bis 46 ist jeweils ein homogener, stabförmig ausgebildeter, elektrisch leitender Bereich 31a bis 36a und 41a bis 46a angeordnet und unmittelbar mit der jeweiligen Leitung verbunden. Die Stäbe 31a bis 36a sind senkrecht in Richtung der Leitungen 41 bis 46 ausgerichtet. Ebenso sind die Stäbe 41a bis 46a senkrecht in Richtung der Leitungen 31 bis 36 ausgerichtet.Another embodiment is shown in FIG. As in the first exemplary embodiment, the capacitance structure K is formed in an insulation layer (not illustrated) or an insulation layer system consisting of several layers, the insulation layer being disposed on a semiconductor substrate (not shown). The metallization levels 3 and 4 are each formed from a plurality of mutually parallel lines 31 to 36 and 41 to 46, wherein the lines 31 to 36 are each arranged congruent to the lines 41 to 46. The lines 31, 33, 35, 42, 44 and 46 are electrically connected to a first connecting line, not shown, whereby these lines are laid to a first potential. The lines 32, 34, 36, 41, 43 and 45 are electrically connected to a second connecting line, not shown, whereby these lines are put on a second potential. On each of the lines 31 to 36 and 41 to 46, a homogeneous, rod-shaped, electrically conductive region 31a to 36a and 41a to 46a is arranged in each case and connected directly to the respective line. The bars 31a to 36a are aligned perpendicular to the lines 41 to 46. Likewise, the rods 41a to 46a are oriented perpendicularly in the direction of the lines 31 to 36.

Die Darstellung der Stäbe 31a bis 36a und 41a bis 46a ist beispielhaft und kann in vielerlei Hinsicht erweitert werde. Beispielsweise kann jede Leitung 31 bis 46 jeweils mehrere weitere Stäbe aufweisen die beispielsweise in einem festen Abstand zueinander auf jeder Leitung 31 bis 46 angeordnet sind. Die Stäbe 31a bis 36a sind auf einer festen ersten Position in z-Richtung und die Stäbe 41a bis 46a sind auf einer festen zweiten Position in z-Richtung angeordnet, wodurch die Stäbe 31a bis 36a in z-Richtung versetzt zu den Stäben 41a bis 46a angeordnet sind. Die Längen der Stäbe 31a bis 36a können eine einheitliche Länge aufweisen oder aber auch unterschiedlich sein. Ebenso können die Stäbe 41a bis 46a einheitliche Länge oder unterschiedlich lang ausgebildet sein. Wesentlich ist auch für dieses Ausführungsbeispiel, dass die Summe der Länge eines Stabes 31a bis 36a plus die Länge eines Stabes 41a bis 46a größer ist als der Abstand d, den jeweils die Leitungen der Metallisierungebenen 3 und 4 zueinander aufweisen. Abhängig von dem Potenzial auf das die Leitungen 31 bis 46 gelegt werden, weisen beispielweise die Leitungen 31, 33, 35, 42, 44 und 46 mit den zugehörigen Stäben 31a, 33a, 35a, 42a, 44a und 46a eine minimale parasitäre Kapazität gegenüber dem Halbleitersubstrat welches unter der Metallisierungsebene 3 angeordnet ist auf. Die Potenziale können auch so gewählt werden, dass die Leitungen 32, 34, 36, 41, 43 und 45 mit den zugehörigen Stäben 32a bis 45 a eine minimale parasitäre Kapazität gegenüber dem Halbleitersubstrat aufweisen.The representation of the bars 31a to 36a and 41a to 46a is exemplary and can be extended in many ways. For example, each line 31 to 46 each have a plurality of further rods which are arranged, for example, at a fixed distance from each other on each line 31 to 46. The rods 31a to 36a are at a fixed first position in the z-direction and the rods 41a to 46a are arranged at a fixed second position in the z-direction, whereby the rods 31a to 36a are displaced in the z-direction to the rods 41a to 46a are arranged. The lengths of the rods 31a to 36a may have a uniform length or else be different. Likewise, the bars 41a to 46a may be of uniform length or of different lengths. It is also essential for this embodiment that the sum of the length of a rod 31a to 36a plus the length of a rod 41a to 46a is greater than the distance d, the respective lines of metallization levels 3 and 4 have each other. Depending on the potential to which the leads 31-46 are applied, for example, the leads 31, 33, 35, 42, 44 and 46 with the associated rods 31a, 33a, 35a, 42a, 44a and 46a have a minimum parasitic capacitance over that Semiconductor substrate which is disposed below the metallization level 3 on. The potentials can also be chosen such that the lines 32, 34, 36, 41, 43 and 45 with the associated rods 32a to 45a have a minimal parasitic capacitance with respect to the semiconductor substrate.

In Fig. 6 ist eine Querschnittdarstellung des zweiten Ausführungsbeispiels der Kapazitätsstruktur gemäß Fig. 5 entlang der Schnittlinie EE gezeigt. Wie zu Fig. 5 bereits ausgeführt liegen benachbarte Leitungen der Metallisierungsebenen 3 und 4 auf unterschiedlichem Potenzial. Dadurch liegen auch benachbarte, als Vias ausgebildete Stäbe 31a bis 36a und 41a bis 46a, auf unterschiedlichem Potenzial, wodurch vier Kapazitätsanteile als Beiträge zur gesamten Nutzkapazität der Kapazitätsstruktur erzeugt werden. Erste Kapazitätsanteile C1 werden durch die gegenüberliegenden Oberflächen der Seitenbereiche zwischen den Stäben 31a bis 36a erzeugt. Ebenso werden diese Anteile C1 durch die gegenüberliegenden Oberflächen der Seitenbereiche zwischen den Stäben 41a bis 46a, wie in Fig. 7 dargestellt ist, welche eine Schnittdarstellung der Kapazitätsstruktur gemäß Fig. 5 entlang der Schnittlinie DD zeigt, erzeugt. Zweite Kapazitätsanteile C2 werden zwischen den gegenüberliegenden Flächenbereichen der Stäbe 31a bis 36a und den Flächenbereichen der Leitungen 41 bis 46 gebildet (Fig. 6). Gleichfalls werden diese Anteile C2 auch durch die gegenüberliegenden Flächenbereiche der Stäbe 41a bis 46a und den Flächenbereichen der Leitungen 31 bis 36 gebildet (Fig. 7). Dritte Kapazitätsanteile C3 werden jeweils durch die in einer Metallisierungsebene 3 und 4 benachbarten Flächenbereiche der Leitungen 31 bis 36 und 41 bis 46 gebildet (Fig. 6 und 7).FIG. 6 shows a cross-sectional view of the second exemplary embodiment of the capacitance structure according to FIG. 5 along the section line EE. As already explained in connection with FIG. 5, adjacent lines of the metallization levels 3 and 4 are at different potentials. As a result, adjacent vias 31a to 36a and 41a to 46a are also at different potential, whereby four capacitance components are generated as contributions to the total useful capacity of the capacitance structure. First capacitance components C 1 are generated by the opposite surfaces of the side regions between the rods 31 a to 36 a. Likewise, these portions C 1 are generated by the opposing surfaces of the side portions between the rods 41 a to 46 a, as shown in Fig. 7, which shows a sectional view of the capacitance structure of Fig. 5 along the section line DD. Second capacitance components C 2 are formed between the opposite surface areas of the bars 31 a to 36 a and the areas of the lines 41 to 46 (Fig. 6). Likewise, these portions C 2 are also formed by the opposing surface portions of the rods 41 a to 46 a and the surface portions of the leads 31 to 36 (Fig. 7). Third capacitance components C 3 are respectively formed by the areas of the lines 31 to 36 and 41 to 46 which are adjacent in a metallization plane 3 and 4 (FIGS. 6 and 7).

Wie in Fig. 8 anhand einer Schnittdarstellung der Kapazitätsstruktur K gemäß Fig. 5 entlang der Schnittlinie GG dargestellt ist, werden vierte Kapazitätsanteile C4 durch die gegenüberliegenden Flächenbereiche der Stäbe 31a bis 36a der ersten Metallisierungsebene 3 zu den Stäben 41a bis 46a der zweiten Metallisierungsebene 4, beispielsweise der Stäbe 36a und 46a (Fig.8) gebildet.As illustrated in FIG. 8 with a sectional view of the capacitance structure K according to FIG. 5 along the section line GG, fourth capacitance components C 4 become the bars 41 a to 46 a of the second metallization plane 4 through the opposing surface regions of the bars 31 a to 36 a of the first metallization plane 3 , For example, the rods 36a and 46a (Figure 8) formed.

In Fig. 9 ist eine Schnittdarstellung entlang der Schnittlinie FF gemäß Fig. 5 aufgezeigt. Die symmetrische Anordnung der Stäbe 31a bis 46a ist zu erkennen. Wie in der Fig. 9 angedeutet, ist die Zahl der Stäbe in beide Richtungen erweiterbar und somit auch die Anzahl der Leitungen 31 bis 46 (Fig. 5 bis 8) nicht auf die im Ausführungsbeispiel dargestellte Anzahl beschränkt.In Fig. 9 is a sectional view taken along the section line FF shown in FIG. 5. The symmetrical arrangement of the bars 31a to 46a can be seen. As indicated in FIG. 9, the number of rods can be expanded in both directions, and thus the number of leads 31 to 46 (FIGS. 5 to 8) is not limited to the number shown in the exemplary embodiment.

Ein weiteres Ausführungsbeispiel ist in Fig. 10 perspektivisch dargestellt. Die Kapazitätsstruktur K weist eine als zusammenhängende, vollständige Platte ausgebildete erste Metallisierungsebene 5 auf, die in einer nicht dargestellten Isolationsschicht oder einem Isolationsschichtensystem ausgebildet ist. Diese Isolationsschicht ist auf einem nicht dargestellten Halbleitersubstrat ausgebildet. Parallel zur ersten Metallisierungsebene 5 ist dazu beabstandet eine zweite Metallisierungsebene 6 in Form eines Gitters ausgebildet. Auf die erste Metallisierungsebene 5 sind stabförmig und homogen ausgebildete, elektrisch leitende Vias 5a bis 5f angeordnet, die zumindest teilweise in die Aussparungen der gitterförmigen zweiten Metallisierungsebene 6 hineinragen.Another embodiment is shown in perspective in FIG. The capacitance structure K has a first metallization plane 5 formed as a continuous, complete plate, which is formed in an insulation layer or an insulation layer system (not illustrated). This insulating layer is formed on a semiconductor substrate, not shown. At a distance from the first metallization level 5, a second metallization level 6 is formed in the form of a grid. Rod-shaped and homogeneously formed, electrically conductive vias 5a to 5f are arranged on the first metallization level 5 and project at least partially into the recesses of the lattice-shaped second metallization level 6.

In Fig. 11 ist anhand eines Querschnitts entlang der Schnittlinie HH in Fig. 10 dargestellt welche Kapazitätsanteile C1 und C2 erzeugt werden und zur Nutzkapazität der Kapazitätsstruktur beitragen. Erste Kapazitätsteile C1 werden durch die gegenüberliegenden Flächenbereiche der Vias 5a bis 5c mit der Gitterstruktur der Metallisierungsebene 6 gebildet. Zweite Kapazitätsanteile C2 werden zwischen den gegenüberliegenden Flächenbereichen der gitterförmig ausgebildeten Metallisierungsebene 6 und der Metallisierungsebene 5 gebildet. Die gitterförmige Metallisierungsebene 6 weist eine minimale parasitäre Kapazität gegenüber dem unterhalb der ersten Metallisierungseben 5 ausgebildeten Halbleitersubstrat aus. Bei dieser Ausführungsform ist es jedoch nicht wesentlich welche der beiden Metallisierungsebenen 5 oder 6 einen minimalen parasitären Kapazitätsanteil liefert, sondern es ist wesentlich, dass die Summe der parasitären Kapazitätsanteile, die durch die Metallisierungsebenen 5 und 6 gegenüber dem Halbleitersubstrat erzeugt werden, minimal ist. Dadurch kann diese Ausführungsform auch derart ausgeführt werden, dass die gitterförmige Metallisierungsebene 6 die untere Elektrode der Kapazitätsstruktur darstellt und somit dem Hableitersubstrat näher ist als die Metallisierungsebene 5.FIG. 11 shows, on the basis of a cross section along the section line HH in FIG. 10, which capacitance components C 1 and C 2 are generated and contribute to the useful capacity of the capacitance structure. First capacitive elements C 1 are formed by the opposite surface areas of the vias 5 a to 5 c with the lattice structure of the metallization plane 6. Second capacitance components C 2 are formed between the opposite surface regions of the grid-shaped metallization plane 6 and the metallization plane 5. The grid-shaped metallization level 6 has a minimal parasitic capacitance with respect to the semiconductor substrate formed below the first metallization level 5. However, in this embodiment, it is not essential Which of the two metallization levels 5 or 6 provides a minimum parasitic capacitance component, but it is essential that the sum of the parasitic capacitance components, which are generated by the metallization levels 5 and 6 with respect to the semiconductor substrate, is minimal. As a result, this embodiment can also be implemented in such a way that the grid-shaped metallization plane 6 represents the lower electrode of the capacitance structure and thus is closer to the semiconductor substrate than the metallization plane 5.

In Fig. 12 ist eine Draufsicht auf die Kapazitätsstruktur K gemäß Fig. 10 dargestellt. Die Vias 5a bis 5j ragen jeweils in eine der Aussparungen der Metallisierungsebene 6 und weisen nahezu gleichen Abstand zu den Rändern dieser Aussparungen auf. Wie in Fig. 12 dargestellt, wird jeweils zwischen jedem der vier gegenüberliegenden Flächenbereiche ein Kapazitätsanteil C1 gebildet. Es kann auch vorgesehen sein, dass die Aussparungen des Gitters 6 rund oder oval und die Vias 5a bis 5f mit rundem oder ovalem Querschnitt ausgebildet werden.FIG. 12 shows a plan view of the capacitance structure K according to FIG. 10. The vias 5a to 5j respectively protrude into one of the recesses of the metallization level 6 and are nearly equidistant from the edges of these recesses. As shown in FIG. 12, a capacitance component C 1 is formed between each of the four opposing surface areas. It can also be provided that the recesses of the grid 6 are round or oval and the vias 5a to 5f are formed with a round or oval cross-section.

Ein Ausführungsbeispiel, welches eine Weiterführung des vorhergehenden Beispiels darstellt ist in Fig. 13 aufgezeigt. Zusätzlich zu den Metallisierungsebenen 5 und 6 weist diese Kapazitätsstruktur K eine dritte Metallisierungsebene 7 auf, die ebenfalls gitterförmig ausgebildet ist und parallel und deckungsgleich zur Metallisierungsebene 6 angeordnet ist. Die Metallisierungsebenen 6 und 7 werden durch elektrische Verbindungen 61 miteinander verbunden. Die stabförmigen elektrisch leitenden Bereiche 5a bis 5j ragen in diesem Ausführungsbeispiel durch die Aussparungen der gitterförmigen Metallisierungsebene 6 hindurch und erstrecken sich zumindest teilweise in die Aussparungen der gitterförmigen Metallisierungsebene 7.An embodiment illustrating a continuation of the previous example is shown in FIG. In addition to the metallization levels 5 and 6, this capacitance structure K has a third metallization level 7, which is likewise designed in grid form and is arranged parallel to and congruent to the metallization level 6. The metallization levels 6 and 7 are interconnected by electrical connections 61. The rod-shaped electrically conductive regions 5 a to 5 j protrude through the recesses of the grid-shaped metallization level 6 in this exemplary embodiment and extend at least partially into the recesses of the grid-shaped metallization plane 7.

In der Querschnittdarstellung in Fig. 14, welche die Kapazitätsstruktur K gemäß Fig. 13 entlang der Schnittlinie II zeigt, ist zu erkennen, welche Kapazitätsanteile C1, C2 und C3 als Beiträge zur Nutzkapazität der Kapazitätsstruktur K geliefert werden. Erste Kapazitätsanteile C1 werden zwischen den gegenüberliegenden Flächenbereichen der Stäbe 5a bis 5c und den gitterförmigen Metallisierungsebenen 6 und 7 gebildet. Zweite Kapazitätsanteile C2 werden zwischen den gegenüberliegenden Flächenbereichen der Stäbe 5a bis 5c und den elektrischen Verbindungen 61 erzeugt. Des Weiteren werden dritte Kapazitätsanteile C3 zwischen den gegenüberliegenden Flächenbereichen der Metallisierungsebene 5 und der gitterförmigen Metallisierungsebene 6 erzeugt.In the cross-sectional representation in FIG. 14, which shows the capacitance structure K according to FIG. 13 along the section line II, it can be seen which capacitance components C 1 , C 2 and C 3 are supplied as contributions to the useful capacitance of the capacitance structure K. First capacitance components C 1 are formed between the opposite surface areas of the bars 5 a to 5 c and the grid-shaped metallization levels 6 and 7. Second capacitance components C 2 are generated between the opposite surface areas of the bars 5 a to 5 c and the electrical connections 61. Furthermore, third capacitance components C 3 are generated between the opposite surface regions of the metallization plane 5 and the grid-shaped metallization plane 6.

Die homogenen Via-Stäbe in den Ausführungsbeispielen sind aus den bei den bekannten Prozessen verwendeten Materialien, bspw. Wolfram oder Kupfer, ausgebildet.The homogeneous via bars in the exemplary embodiments are formed from the materials used in the known processes, for example tungsten or copper.

In allen Ausführungsbeispielen kann eine Kapazitätsstruktur K hergestellt werden, die mit relativ wenig Aufwand erzeugt werden kann und welche bei nahezu unverändertem Flächenbedarf der Kapazitätsstruktur auf der Chipfläche eine relativ große Kapazitätsoberfläche erzeugt, mit welcher das Verhältnis von Nutzkapazität zu parasitärer Kapazität verbessert wird. Insbesondere durch die homogenen - also frei von Zwischenmetallisierungbsereichen, welche beispielsweise durch Strukturierung der Metallisierungsebenen gebildet werden - Via-Stäbe, kann die Kapazitätsdichte der Kapazitätsstruktur erhöht werden.In all exemplary embodiments, a capacitance structure K can be produced which can be produced with relatively little effort and which, with the surface area of the capacitance structure virtually unchanged on the chip surface, produces a relatively large capacitance surface with which the ratio of useful capacitance to parasitic capacitance is improved. In particular, by the homogeneous - ie free of Zwischenmetallisierungbsereichen, which are formed for example by structuring the Metallisierungsebenen - via-rods, the capacity density of the capacitance structure can be increased.

Die Erfindung ist nicht auf die in den Ausführungsbeispielen dargestellten Kapazitätsstrukturen K beschränkt. Die Kapazitätsstruktur K kann in vielfältiger Weise ausgebildet sein. So kann beispielsweise eine Kapazitätsstruktur K eine erste Metallisierungsebene entsprechend der Metallisierungsebene 6 (Fig. 10 und 13) und eine zweite Metallisierungsebene entsprechend der Metallisierungsebene 3 (Fig. 5) aufweisen, auf denen entsprechend ausgebildete elektrisch leitenden Bereichen angeordnet sind. Es kann auch vorgesehen sein, dass eine Kapazitätsstruktur zwei gitterförmige Metallisierungsebenen entsprechend der Metallisierungsebene 6 (Fig. 10 und 13) aufweist, die derart versetzt zueinander angeordnet sind, dass die Kreuzungspunkte der Gitterstruktur der einen Metallisierungsebene vertikal unter den Aussparungen der zweiten gitterförmigen Metallisierungsebene liegen. Beide gitterförmigen Metallisierungsebenen weisen beispielsweise stabförmig ausgebildete, elektrisch leitende Bereiche auf, welche jeweils an den Kreuzungspunkten der Gitterstrukturen der Metallisierungsebenen angeordnet sind und sich in die Aussparungen der gegenüberliegenden gitterförmigen Metallisierungsebene hinein erstrecken.The invention is not limited to the capacitance structures K shown in the exemplary embodiments. The capacitance structure K can be designed in many ways. For example, a capacitance structure K may have a first metallization level corresponding to the metallization level 6 (FIGS. 10 and 13) and a second metallization level corresponding to the metallization level 3 (Fig. 5), on which correspondingly formed electrically conductive regions are arranged. It can also be provided that a capacitance structure has two lattice-shaped metallization planes corresponding to the metallization plane 6 (FIGS. 10 and 13), which are offset from one another such that the intersection points of the lattice structure of the one metallization plane lie vertically below the recesses of the second latticed metallization plane. Both latticed metallization planes have, for example, rod-shaped, electrically conductive regions, which are respectively arranged at the intersection points of the lattice structures of the metallization planes and extend into the recesses of the opposite latticed metallization plane.

Claims (19)

  1. Semiconductor component
    - having a semiconductor substrate and an insulating layer formed on the semiconductor substrate, and
    - having a capacitance structure which is formed in the insulating layer, the capacitance structure having at least two metallization planes (1 to 7) for producing a first part of a capacitance surface which extend essentially parallel to the substrate surface and are each electrically connected to one of two connecting lines, where
    - the capacitance structure has at least one electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) which is designed to produce a second part of the capacitance surface between the metallization planes (1 to 7) in the insulating layer, and
    - the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is electrically connected only to one of the metallization planes (1 to 7),
    characterized in that
    - the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is in the form of a homogeneous, cohesive elevation.
  2. Semiconductor component according to claim 1,
    characterized in that
    the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is arranged essentially at right angles to the metallization planes (1 to 7).
  3. Semiconductor component according to one of claims 1 and 2,
    characterized in that
    each of the two metallization planes (1, 2) is in the form of a cohesive plate and is connected to at least one respective electrically conductive region (1a to 1j; 2a to 2j).
  4. Semiconductor component according to claim 3,
    characterized in that
    the first metallization plane (1) is connected to a plurality of first electrically conductive regions (1a to 1j) which are in bar form, and the second metallization plane (2) is connected to a plurality of second electrically conductive regions (2a to 2j) which are in bar form.
  5. Semiconductor component according to claim 4,
    characterized in that
    the first bar-like, electrically conductive regions (1a to 1j) are arranged at a fixed distance (a) from one another on the first metallization plane (1) and extend in the direction of the second metallization plane (2), and the second bar-like, electrically conductive regions (2a to 2j) are arranged at a fixed distance (a) from one another on the second metallization plane (2) such that they respectively extend between the first bar-like regions (1a to 1j) in the direction of the first metallization plane (1).
  6. Semiconductor component according to claim 5,
    characterized in that
    the first bar-like regions (1a to 1j) have a first length L1, the second bar-like regions (2a to 2j) have a second length L2, with the length L2 being greater than, less than or the same as the length L1, and the sum of the lengths L1 and L2 of a first and of a second bar-like region (1a to 1j; 2a to 2j) is greater than a distance (b) between the two metallization planes (1, 2).
  7. Semiconductor component according to one of claims 1 and 2,
    characterized in that
    the two metallization planes (3, 4) are respectively constructed from at least two electrical lines (31 to 36; 41 to 46) arranged parallel to one another, and the electrical lines (31 to 36) in the first metallization plane (3) are arranged congruently with respect to the electrical lines (41 to 46) in the second metallization plane (4).
  8. Semiconductor component according to claim 7,
    characterized in that
    each of the first and second electrical lines (31 to 36; 41 to 46) respectively has at least one electrically conductive region (31a to 36a; 41a to 46a) arranged on it.
  9. Semiconductor component according to claim 8,
    characterized in that
    a plurality of first electrically conductive regions (31a to 36a) which are in bar form are arranged at the fixed distance (c) from one another on each of the first electrical lines (31 to 36) and extend in the direction of the second electrical lines (41 to 46), and a plurality of second electrically conductive regions (41a to 46a) which are in bar form are likewise arranged at the fixed distance (c) but offset from the first electrically conductive regions (31a to 36a) on each of the second electrical lines (41 to 46) and extend between the first bar-like electrically conductive regions (31a to 36a) in the direction of the first electrical lines (31 to 36).
  10. Semiconductor component according to claim 9,
    characterized in that
    the bar-like first regions (31a to 36a) have a first length L1, the bar-like second regions (41a to 46a) have a second length L2, with the length L2 being greater than, less than or the same as the length L1, and the sum of the lengths L1 and L2 of a first and of a second bar-like region (31a to 36a; 41a to 46a) is greater than the distance (d) between the electrical lines (31 to 36; 41 to 46).
  11. Semiconductor component according to one of claims 1 and 2,
    characterized in that one of the two metallization planes (5) is in the form
    of a cohesive plate, and the second metallization plane (6) is in the form of a lattice.
  12. Semiconductor component according to claim 11,
    characterized in that the metallization plane (5) which is in the form of a cohesive plate has at least one electrically conductive region (5a to 5f) which is in bar form arranged on it which extends in the direction of the second
    lattice-like metallization plane (6) and projects at least partially into a cutout in the lattice-like metallization plane (6).
  13. Semiconductor component according to either of claims 11 and 12,
    characterized in that
    a lattice-like third metallization plane (7) is arranged parallel to and at a distance from the second metallization plane (6)
    on said metallization plane (6), and the second and third metallization planes (6, 7) are electrically connected to one another by means of electrical connections (61).
  14. Semiconductor component according to claim 13,
    characterized in that
    the bar-like, electrically conductive regions (5a to 5f) are in a form such that they project through the cutouts in the second metallization plane (6) and extend at least partially into the cutouts in the third metallization plane (7).
  15. A method for fabricating a semiconductor component, in which an insulating layer is deposited on a semiconductor substrate, and a capacitance structure (K) is produced in the insulating layer, the capacitance structure (K) having at least two metallization planes (1 to 7) which are formed essentially parallel to the substrate surface,
    characterized in that
    an electrically conductive, homogeneous region (1a to 1j ; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is formed in the insulating layer between the metallization planes (1 to 7), and the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is electrically connected only to one of the metallization planes (1 to 7).
  16. The method according to claim 15,
    characterized in that
    the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is in the form of a homogeneous cohesive elevation, the electrical region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) being formed without such a metal area, which can be produced by patterning a metallization plane (1 to 7).
  17. The method according to either of claims 15 and 16,
    characterized in that
    the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) in the insulating layer is in the form of a via structure.
  18. The method according to one of claims 15 to 17,
    characterized in that
    the electrically conductive region (1a to 1j; 2a to 2j; 31a to 36a; 41a to 46a; 5a to 5f) is formed essentially at right angles to the metallization planes (1 to 7).
  19. Method according to one of claims 15 to 18, characterized in that the electrically conductive region (1a - 1j; 2a - 2j; 31a - 36a; 41a - 46a; 5a - 5f) is an area produced using a Damascene process.
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