EP1354309A1 - Digital video display device - Google Patents
Digital video display deviceInfo
- Publication number
- EP1354309A1 EP1354309A1 EP01270871A EP01270871A EP1354309A1 EP 1354309 A1 EP1354309 A1 EP 1354309A1 EP 01270871 A EP01270871 A EP 01270871A EP 01270871 A EP01270871 A EP 01270871A EP 1354309 A1 EP1354309 A1 EP 1354309A1
- Authority
- EP
- European Patent Office
- Prior art keywords
- sub
- pixel
- elementary
- pixels
- screen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2085—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
- G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
Definitions
- the present invention relates to the production of video screens characterized by a fully digital display device and finding a non-limiting application in the production of computer and television video screens of small thickness and large display area in a single holding and can be planar, cylindrical or spherical.
- CRT type video display devices liquid crystals, plasma, plasma controlled by liquid crystals, light emitting diodes, micro-mirror modules, field effect etc. use electronic circuits which transform digital signals either into analog signals or into frequency modulated signals making it possible to globally vary the emissive intensity of the red green and blue sub pixels, grouped in triplets or pixels, which constitute the video screen.
- These screens constituting the mosaic can be of CRT type, diode panels, overhead projectors, video or liquid crystal, micro mirrors etc.
- These giant screens are several tens of inches thick and large consumers of energy. In fact, it is the limits of the techniques specific to these different types of screens which impose this mosaic mounting as soon as one wants display dimensions greater than what they allow to obtain in a single piece. In general, the limitations of each of these technologies mean that it is not possible to make video screens more than 20 inches diagonal in one piece for LCD screens, 42 inches for CRT screens and plasma screens .
- the object of the present invention is therefore to present a new device produced in the form of an integrated circuit making it possible to make video screens having five main characteristics: firstly they have an entirely digital display device of very small thickness similar to that obtained with LCDs, secondly their refresh rate is very high and independent of the resolution, the frequency of change and the display size of the images, thirdly each displayed image appears at once without scanning the pixels nor matrix addressing of these, fourthly these video screens are always of thin thickness and of display surface in a single piece even for dimensions greater than 42 inches diagonal called giant screens, fifthly these thin screens can have a display surface of all possible shapes, flat, cylindrical and even e spherical.
- Figure 1 shows the block diagram of an elementary light unit with numerical control.
- Figures 2 shows the operating diagram of this elementary light unit with digital control.
- Figure 3 shows a set of elementary light units with digital control and connected to each other according to a preferred embodiment of the present invention.
- Figure 4 shows the addressing table of this set of elementary light units with digital control and connected together according to a preferred embodiment of the present invention.
- Figures 5 and 6 show the equivalent electronic diagram and operating diagrams of an elementary light unit with digital control according to a preferred embodiment of the present invention.
- Figures 7 shows the diagram of an elementary light unit with its digital control device.
- Figure 8 shows the equivalent diagram of the electronic circuit of an elementary light unit with its digital control device
- Figure 9 shows the schematic section of a preferred physical embodiment of an elementary light unit with its digital control device.
- FIG. 10 represents the schematic section of a preferred physical embodiment of a set of elementary light units with numerical control constituting a sub-pixel.
- FIG. 11 represents the correspondence established between a sub-pixel and a set of elementary light units with numerical control according to a preferred embodiment of the present invention.
- FIG. 12 represents the equivalent electronic diagram of a set of elementary light units with numerical control with their power supply and constituting a sub-pixel according to a preferred embodiment.
- Figure 13 represents the equivalent diagram of the electronic circuit of a sub pixel detailed by Figure 12.
- FIG. 14 represents the electronic diagram for mounting a sub-pixel represented by FIG. 13 associated with a dual memory device according to a preferred embodiment.
- Figure 15 shows the equivalent diagram of the electronic circuit detailed in Figure 14.
- FIG. 16 represents the electronic assembly diagram of a set of three sub-pixels represented by FIG. 16 associated with a validation device according to a first preferred embodiment.
- Figure 17 shows the equivalent diagram of the electronic circuit detailed in Figure 16.
- Figure 18 shows the electronic circuit diagram of a set of n by m (n, m) under pixels represented by Figure 17 and constituting a block of (n, m) under pixels according to a first preferred embodiment.
- Figure 19 represents the equivalent diagram of the electronic circuit of a block of (n, m) under pixels detailed by Figure 18.
- FIG. 20 represents the operating diagram of the electronic circuit constituting a block of (n, m) under pixels represented by FIG. 19.
- Figure 21 represents the electronic diagram of assembly of a set of (n, m) blocks of sub pixels represented by Figure 19 and constituting a screen of (n, m) blocks of sub pixels according to a first preferred embodiment.
- Figure 22 represents the electronic diagram of assembly of a video screen made up of (n, m) blocks of under pixels represented by Figure 21 according to a first preferred embodiment.
- Figure 23 represents the electronic diagram of assembly of a block of (n, m) under pixels represented by Figure 17 and constituting a block of (n, m) under pixels according to a second preferred embodiment.
- Figure 24 represents the equivalent diagram of the electronic circuit of a block of (n, m) under pixel represented by Figure 23 according to this second preferred embodiment.
- Figure 25 represents the electronic diagram of assembly of a video screen made up of (n, m) blocks of under pixels represented by Figure 24 according to this second preferred embodiment.
- Figure 26 represents the electronic diagram of assembly of a set of three sub pixels represented by Figure 15 with a validation device making it possible to form a triplet called pixel according to a third preferred embodiment.
- Figure 27 represents the equivalent diagram of the electronic circuit of a triplet called pixel detailed by Figure 26 according to this third preferred embodiment.
- Figure 28 shows the electronic circuit diagram for mounting a block of (n, m) pixels represented by Figure 27 according to this third preferred embodiment.
- Figure 29 shows the equivalent diagram of the electronic circuit of a block of (n, m) pixels detailed in Figure 28 according to this third preferred embodiment.
- Figure 30 represents the diagram of assembly of a video screen made up of (n, m) blocks of pixels represented by Figure 29 according to this third preferred embodiment.
- Figure 31 shows a video screen with its main components.
- FIG. 1 comprises a means 1 called elementary light cell UL which is connected directly to one of the terminals of a means 2 called a power source Va and which is connected to the other terminal of this means 2 through a means 3 called switch SW.
- FIG. 2 is a diagram showing the operation of the device described in FIG. 1.
- the supply source 2 Va being constantly present, whether this is a direct or periodic voltage, this is applied or not across the terminals of the UL elementary cell depending on whether the SW switch is closed or open.
- the means 1 called the elementary light unit UL emits one or more photon fluxes, that is to say a number of photons debited per unit time in photonic unit system, flux characteristic of its nature and of the type of supply Va applied to it.
- a supply Va adapted to the nature of the elementary light unit UL, it can be obtained that for the same unit of time, which will be called by elementary time convention Te during which it is supplied, it always emits the same photon flux which will be conventionally called elementary light flux ⁇ e and as the elementary light unit 1 emits this flux at a corresponding elementary solid angle the elementary flux ⁇ e will be assimilated by convention to an elementary light intensity.
- FIG. 3 is a diagram which represents the assembly of a set of means 1 called elementary light units UL arranged in a mosaic of 16 by 16 and which are connected to the power source 2 Va by means of means 3 which are SW switches numbered from 1 to 8 according to a preferred non-limiting arrangement of the present invention.
- the means 1 called UL which are blackened represent the ULs which are not activated by the power source 2 Va because the switches 3 to which they are connected are open while the ULs which are clear represent those which are activated by the source supply Go because the switches 3 to which they are connected are closed.
- the switches 3 numbered from 1 to 8 therefore make it possible to apply or not the power source Va to groups of ULs according to this preferred nonlimiting mounting mode.
- the switches 3 allow a number of ULs equal to the power of (n - 1) to be grouped, n being the number of the switch to which these ULs are connected to the power source Va.
- Figure 4 is an addressing table which shows that one can thus activate from 1 to 255 means 1 called UL light units with only 8 address bits applying to switches 3 numbered from 1 to 8 which allow to apply or not to apply the power supply Va to UL groups according to this preferred non-limiting mounting method.
- Each means 1 called UL emitting the same stream of elementary photons ⁇ e when it is activated, in this preferred non-limiting mounting mode, a resulting stream ⁇ sp can therefore be obtained from 1 to 255 times the elementary stream ⁇ e, which, added a resulting flow ⁇ sp 0 when everything is disabled, gives 256 values of resulting flow ⁇ sp.
- the nature of the ULs and the type of supply Va which is suitable for them to obtain this result could be of several kinds.
- the ULs could be simple filament or flash lamps, LED light-emitting diodes, TFEL Thin Electroluminescent films or plasma cells and their supply Va could be a frequency or alternating voltage so that the switches SW being transistors put or not these lamps, these diodes or these TFEL or plasma cells in relation to their supply Va so that they emit or not these elementary fluxes ⁇ e.
- the ULs could also be liquid crystal cells, LEP Light Emitting Polymers or micro mirrors which are activated or not depending on whether the switches SW put them in relation or not with their supply Va which would then be a DC voltage.
- FIG. 5 is an electronic circuit diagram which symbolizes this preferred embodiment and next to which is its specific operating diagram.
- a means 1 called UL elementary light unit is a cell containing a gas whose composition gives it luminescent properties particular when it is properly excited and ionized by a suitable diet.
- a means 4 called capacitance C is connected to one of the terminals of the means 1 and connected to one of the terminals of the power source 2 Va via the switch 3. The other terminal of the source 2 supply Va is connected directly to the other terminal of the elementary light unit 1.
- the supply source 2 Va generates, for example without limitation, an alternating voltage, represented on the diagram by the sinusoidal curve TENSION_Va-
- the curve TENSION_PT_A which is dotted shows in a simplified way the variation of the voltage measured at point A of the assembly diagram.
- the operation of the electronic assembly presents two cases according to whether the switch 3 is open or closed which is represented by the curve ETAT_DE_SW. In the first case if the switch 3 is open, no supply voltage Va is applied to the device and nothing happens since the elementary unit 1 is not connected to the power source 2 Va and is therefore deactivated, or constantly extinguished. In the second case, the switch 3 is closed and the supply voltage Va therefore applies to the entire circuit.
- the TENSION_PT_A curve shows that the voltage measured at point A remains at a constant value until the absolute value of the supply voltage
- the absolute value of the supply voltage I Va I is less than this ionization voltage I Vi
- the current no longer flows and the voltage measured at point A is then maintains the value ⁇ I Vi + ⁇ v I reached.
- the curve ETAT_DE_UL of the diagram shows that for a period of the supply voltage Va, whose peak-to-peak amplitude is slightly greater than 2 times the absolute value of the ionization voltage I Vi I, we obtain 4 luminescent ionizations of the gas from the elementary cell 1 when the switch 3 is closed.
- the ionization time Ti of the gas and therefore of luminescence of the elementary cell 1 is essentially a function of the resistance of the power source, the nature of the gas and its pressure as well as the value of the capacity C.
- Figure 6 shows the same thing as Figure 5 except that the switch SW has been replaced by an electronic transfer gate PT with digital control, constituted for example by no limitation by transistors, which puts or not the circuit in communication with the power source 2 Goes according to whether its logic input L is at one (1) or at zero (0) which is represented by the curve ETAT_DE_L of the diagram.
- This diagram therefore shows the operation of the device over several periods and we find the supply voltage Va, the voltage measured at point A and the ETAT_DE_UL curve of the luminescent ionization pulses. This diagram makes it possible to draw several conclusions.
- the ionization duration Ti is therefore also reduced, luminescent pulses of elementary flux ⁇ e, but generally they always have the same value.
- Te Ti an elementary flux ⁇ e.
- the transfer gate therefore serves by simple binary digital control to allow or not these luminescent pulses emitting these elementary fluxes of photons ⁇ e. As the frequency of these luminescent pulses ⁇ e can be very high, this digital control of the transfer gate can be too, in any case it can very easily be from 25 to 30 Hz if not more.
- FIG. 7 represents the diagram of an assembly composed of the elementary light unit 1 connected to one of the terminals of the power source 2 Va and connected to the capacitor 4 itself connected to the transfer gate 3 which is connected to the other terminal of the power supply 2 Va.
- Transfer door 3 has a digital control input L accepting two logic states zero (0) and one (1).
- FIG 8 shows the equivalent diagram of the electronic circuit detailed in Figure 7.
- Circuit 5 is made up of the entire light unit 1, capacity 4 and the transfer door 3. It can connect to the power source 2 Va and its input L receive a binary logic command.
- Figure 9 shows the schematic section of a preferred physical embodiment of an elementary light unit with its digital control device.
- a transparent support 6 receives on its inner face a layer of a luminescent substance 7 and a transparent electrode 8.
- the assembly of means 10 to 12 constitute a capacitor 4 which is surrounded by an insulator 13.
- the electrode 8 produced with a uniform conductive substance transparent to the flux of photons 15 or in the form of a fine conductive grid is connected directly to one of the terminals of the supply source 2 Va.
- the electrode 11 is connected to the transfer gate 3, which is connected to the other terminal of the power source 2 Va.
- This transfer door 3 is blocked or driven depending on whether a zero (0) or a (1) logic signal is applied to its input L. (We could have used reverse logic). Between the two sets of means 6 to 8 and 10 to 12 is a gas 14 of given composition and pressure similar to that used, for example without limitation, in plasma screens which, when it is suitably excited and ionized, emits by luminescence a stream of photons 15 of a wavelength characteristic of its composition and of its pressure. When the transfer door 3 is blocked, for example by applying a 0 to its input L, nothing happens since no voltage from the power source 2 Va is applied to the device.
- a series of gas ionization pulses 14 is obtained which then generate the same series of luminescent pulses 15, an elementary flux of photons D'unee of a particular wavelength.
- This elementary flux of photons ⁇ e of a particular wavelength 15 passes through the electrode 8 and is transformed by the luminescent substance 7 which in turn emits by luminescence an elementary flux of photons ⁇ e, represented by the arrows 16, d ' a wavelength characteristic of its composition and which pass through the transparent support 6 which may be glass or a poly carbonate.
- compositions of these luminescent substances 7 can for example be non-limiting, similar to those used for plasma screens and which emit, depending on their composition, photon fluxes corresponding to the primary colors of red, green or blue light, it can also be a mixture of these to obtain white or any other specific color.
- the activation voltage is much lower, of the order of a few volts or tens of volts, since it is the voltage ionization I Vi I, in addition there is no need for additional electrodes for the voltage for maintaining the discharges nor for a device for controlling the discharge current flows since it operates by elementary luminescent high frequency ionization pulses ⁇ e whose current flow rates are self limited by capacity 4 which makes a few nano or tens of nano Farad depending on the conductivity of the ionized gas and the value of the ionization time Ti that is desired obtain as elementary time Te for the elementary fluxes ⁇ e.
- FIG 10 shows the schematic section of a preferred physical embodiment of a set of elementary light units UL with numerical control identical and similar to that shown in Figure 9 and constituting a sub pixel.
- a means 17 delimits the whole.
- the support 6 covers the assembly and is coated with the same substance 7 and with an electrode 8 which is common to all of the light units and is connected directly to the power source 2 Va.
- This figure shows that when, for example, a logic command (1) is applied to the input L of one or more transfer doors 3, the luminescent ionization pulses 15 of the gas 14 are possible whereas they do not are not when applying the logic zero command (0) to the input L of one or more transfer gates 3.
- This section represents, according to a non-limiting example, an assembly constituting a Red or Green or Blue sub-pixel depending on whether the composition of the luminescent substance 7 will make it possible to emit by luminescence of the photon fluxes 16 of red, green or blue wavelength under the effect of the photon fluxes 15 emitted by luminescence by the gas 14 for each of the ULs which are activated by their transfer gate 3.
- FIG. 11 represents the correspondence which is established between each sub-pixel 18 constituting the RGB matrix of a video screen and a set of elementary light units with digital control UL according to a preferred embodiment of the present invention.
- Each sub-pixel 18 is broken down according to this preferential incorporation of the invention into a mosaic of 16 by 16 means 19 each composed of an elementary light unit 1 UL with its capacitor 4.
- These means 19 are connected according to this preferential incorporation of a goes directly to the supply source 2 Va and on the other hand to their transfer door 3 numbered PT1 to PT8 having their digital control inputs L1 to L8.
- the dimensions of the elementary light units 19 are such that the dimensions of their assembly correspond to the dimension desired for the corresponding sub-pixel.
- One can also increase or decrease the number of elementary light units to obtain a total flux ⁇ sp 2 n x ⁇ e having more or less values by using a binary word having the number of bits n corresponding to make video screens requiring more or less colors or even bi-chromic screens called monochrome or semitones used for displaying alphanumeric and / or graphic information for example.
- FIG. 12 represents the equivalent electronic diagram of a set of elementary light units with numerical control with their power supply and constituting a sub pixel according to the preferred embodiment described in FIG. 3.
- the light units 1 are each connected by a directly listed on a common terminal of the supply source 2 Va and on the other hand to their capacity 4 which are themselves connected to a transfer door 3 according to the preferred incorporation already mentioned for Figures 3 and 11 and which connects them or not with the other terminal of the supply source 2 Va depending on whether the digitally controlled input L1 to L8 of these transfer gates 3 is within range at the corresponding logic value.
- Figure 13 represents the equivalent diagram of the electronic circuit of a sub pixel.
- the circuit 20 represents all of the elements detailed in FIG. 12, with its inputs connected to the power supply 2 Va and the digitally controlled inputs L1 to L8 of the transfer doors 3.
- FIG. 14 shows the electronic diagram for mounting a sub-pixel detailed in Figure 13 associated with a dual memory device according to a preferred embodiment of the invention.
- the circuit 21 symbolizes all the elements detailed in FIG. 12 with its connections to the power source 2 Va and its digitally controlled inputs L1 to L8.
- the flip-flop outputs constituting a one-bit memory, the assembly of which constitutes an 8-bit display memory 22 having a common digital validation command M.AFF.
- the inputs of this display memory 22 are connected to the output of flip-flops with one-bit memory, the assembly of which constitutes an 8-bit display memory following 23 having a digital validation command M.SVT.
- the 8-bit words which are sent to this sub-pixel are sent to the inputs D1 to D8 of the following display memory 23.
- the operation of this arrangement makes it possible to store two words of 8 different bits depending on whether a command is applied validation on M.AFF or M.SVT.
- the 8-bit word which is stored in the following display memory 23 by the validation command M.SVT is that which corresponds to the binary value of the pulses of the following total stream ⁇ sp of this sub-pixel.
- the 8 bit word which is stored in the display memory 22 is the one which corresponds to the binary value of the total flux pulses ⁇ sp which is actually emitted, or displayed, by the sub pixel.
- the 8-bit word contained in the following display memory 23 is transferred to the display memory 22. While the sub-pixel emits the total flow pulses ⁇ sp determined by the value of the 8-bit word contained in the display memory 22 it is possible to load into the display memory according to 23 another 8-bit word corresponding to the value of the pulses of the total stream ⁇ sp which will then be sent by the under pixel. We have therefore clearly separated the refresh rate from the value that is displayed by the sub-pixel of the loading, or change, frequency from the value that it displays.
- the frequency of these pulses corresponds to the refresh frequency of the sub-pixel and the latter , depending only on the characteristics of the voltage applied by the power source 2 Va, can be several kHz and even MHz according to what has been explained in Figures 5 and 6.
- Figure 15 shows the equivalent diagram of the electronic circuit detailed in Figure 14.
- the circuit 24 corresponds to all of the means detailed in Figure 14 with its inputs for connecting to the power supply 2 Va, its inputs digital commands D1 to D8 making it possible to receive the words of n ⁇ 8 bits corresponding to the total flux values ⁇ sp which is emitted by pulses by the sub pixel as well as the validation input M.SVT for their storage in the display memory following 23 and the validation input M.AFF for their storage in the display memory 22.
- FIG. 16 represents the electronic assembly diagram of a set of three sub-pixels represented by FIG. 15 associated with a validation device according to a first preferred embodiment.
- the equivalent circuit described in Figure 15 is found in the three circuits 24 with their inputs connected to the power source 2 Va and their inputs D1 to D8 connected to a common data bus.
- the validation input of the display memories 22 of these three circuits 24 are connected together so as to send them at the same time a validation signal M.AFF.
- three means 25 are used which are type D flip flops connected in series as in a shift register.
- the CP inputs of these FFDs are connected to a common clock source H while their R inputs are connected to a common Reset source.
- the input D of the first (from the left) FFD is connected to the input called SP.PCD because it comes from the previous sub-pixel if it exists or otherwise from the electronic control circuit.
- the output Q of the first FFD is connected both to the input M.SVT of the first circuit 24 to validate the input of its next display memory 23 and to the input D of the second FFD.
- the second FFD and the third FFD are connected according to the same principle to validate each by their output Q the input of the following display memory 23 of the following two circuits 24 which correspond to them.
- the Q output of the third FFD is also connected to the output called SP.SVT and will allow you to connect to the SP.PCD input, therefore to the D input of the FFD for validation of the next sub-pixel if it exists.
- the first 8-bit word on the bus is sent to the inputs D1 to D8 and corresponding to the value of the following total flux ⁇ sp which will be emitted by the red pixel as well as a single pulse validation one (1) logic on input SP.PCD which is connected to input D of the first FFD.
- the validation pulse applied to D then appears on the output Q of the first FFD and validates the input M.SVT of next display memory of the first circuit 24 corresponding to the red sub-pixel thus allowing the storage of the following display memory 23 of the first 8 bit word intended for it.
- the other Q outputs of the other two FFDs are still at zero, they invalidate the M .SVT inputs of the other two circuits 24 corresponding respectively to the Green pixel and the Blue pixel and therefore prevents memorization in their display memory according to 23 of the data on the bus.
- the 8-bit word is sent on the bus corresponding to the value of the following total flux ⁇ sp which will be emitted by the Green sub-pixel.
- the validation pulse present on the Q output of the first FFD and which is applied to the D input of the second FFD and which corresponding to the green sub pixel then appears on its Q output and validates the memory input M.SVT of display following 23 of the Green sub-pixel allowing storage in display display 23 of the 8-bit word intended for it.
- FIG. 17 shows the equivalent diagram of the electronic circuit of a single sub-pixel with its validation device.
- the circuit 26 represents a single circuit 24 with a single FFD 25 according to FIG.
- Figure 19 shows the equivalent diagram of the electronic circuit of a block of (n, m) under pixels with a circuit 27 made up of all the elements detailed in Figure 18, its inputs connected to the power source 2 Va , the inputs D1 to D8 connected to the data bus, the outputs SP.SVT making it possible to transmit the validation signal of the display memories according to 23 to the sub pixels of the block of (n, m) under the pixels following the inputs SP.PCD allowing to receive the validation signal of the following display memories 23 coming from the block of (n, m) under previous pixels, the input M.AFF making it possible to receive the simultaneous validation signal from all the memories of display 22 of all the sub-pixels of the block, the Reset input allowing to reset all the FFDs 25 of all the circuits 26 of the block simultaneously to zero and the input allowing to receive the clock signal H applied simultaneously on the set of s FFD 25 of the block of (n, m) under pixels mounted according to this first preferred embodiment.
- Figure 20 represents the diagram of operation of the electronic circuit constituting a block of (n, m) under pixels represented by Figure 19.
- Figure 21 represents the electronic diagram of the assembly of a set of (K, P) block circuits of (n, m) under pixels composed of detailed circuits 27 by FIG. 18 and making it possible to constitute a screen of (K, P) blocks of (n, m) under pixels according to a first preferred embodiment.
- These circuits 27 of (n, m) under pixels are connected to the same power source 2 Va and their inputs D1 to D8 connected to a common data bus.
- Their validation inputs M.AFF of their display memories 22 are connected together.
- H clock and Reset inputs are also connected to the same.
- the validation signal M.SVT appears on the output SP.SVT to validate the first sub-pixel on the input SP.PCD of the block circuit of (n, m) under pixels 27 next.
- the set of values of all the sub pixels corresponding to the following image is available in the set of next display memories 23.
- a the display validation signal of the next image is then sent to the input M.AFF which simultaneously validates the transfer of the content of all the following display memories 23 from all the circuits 27 to the display memories 22.
- the new image then appears at once in its entirety as for a film on film.
- the displayed image is, in its entirety, refreshed at the frequency of the luminescent pulses 16 determined by the supply voltage Va is several kilo and even mega Hertz while it is loaded or changed to the frequency of the validation signal M.AFF of the display memories 22, that is to say from 25 to 30 images per second or 25 to 30 Hertz.
- the clock frequency H of the device which loads the data corresponding to the value of each sub pixel is directly dependent on the number of these sub pixels and therefore on the resolution of the image.
- Figure 22 represents the electronic diagram of assembly of a video screen made up of (K, P) blocks of under pixels represented by Figure 21 according to this first preferred embodiment.
- This preferred embodiment of a video screen achieves here three of the five characteristics set as objectives since firstly there is an entirely digital display device of very small thickness since it consists of a mosaic of (K, P) circuits integrated 27, secondly the refresh rate is very high and independent of the resolution, the frequency of change and the display size of the images since only a function of the supply voltage Va which triggers the luminescent pulses of total flux elementary ⁇ sp, thirdly, each displayed image appears at once without scanning the pixels or matrix addressing them since all the circuits 27 are mounted on a common data bus and this is the validation signal M.AFF display memories 22 which transfer the following image contained in all of the memories at once next display 23 to all of the display memories 22 making it appear globally as during the projection of a film on film.
- FIG. 23 represents the electronic diagram of assembly of a block of (n, m) under pixels represented by Figure 17 and making it possible to constitute a block of (n, m) under pixels according to a second preferred embodiment.
- the interconnection of the sub pixels and its operation are identical to what is described for Figure 18 except that this arrangement makes a grouping in (m) lines of (n) circuits of sub pixels 26.
- FIG. 24 represents the equivalent diagram of the electronic circuit of a block of (n, m) under pixels according to this second preferred embodiment.
- a circuit 29 consisting of the circuits detailed in FIG.
- the 23 has its inputs connected to the supply source 2 Va, the inputs D1 to D8 connected to the data bus, the outputs SP.SVT subscribed (n, 1 to m) making it possible to transmit the validation signal of the last sub-pixels (n) of the (m) lines of the current block to the next sub-pixel block, the indexed SP.PCD inputs (n, 1 to m) making it possible to receive the validation signals from the last sub pixels (n, 1 to m) of the previous sub pixel block, the input allowing to receive the signal M.AFF of simultaneous validation of all the display memories 22 of circuit 29, the input allowing receive the simultaneous Reset signal from all of the FFDs 25 of circuit 29 and the input making it possible to receive the clock signal H applied simultaneously to all of the FFDs 25 of circuit 29 according to this second preferred embodiment.
- Figure 25 represents the electronic diagram of assembly of a video screen made up of (K, P) blocks of (n, m) under pixels according to this second preferred embodiment.
- PCD (1) for validation of the first display memories along 23 of each line (m) of each block (K) of subpixels are connected to the last outputs M.SVT (n) of validation of display memories following 23 of the same line (m) of the previous block (K-1), the last output (n) of validation of next display memory 23 of line (m) of block (K) being connected to the input (1) for validation of the first display memory along 23 of line (1) of the block (1, P + 1).
- the data are loaded line by line of all the circuits 29 located on the same line (P) and propagate line by line (m) of blocks (P).
- This second mounting mode makes it possible to have a data stream on the bus arriving at the inputs D1 to D8 and corresponding to each sub pixel which is directly compatible with the data stream coming from a digital video source with line and frame scanning. since all the same lines (m) of the lines of the (K) blocks are filled one after the other which amounts to filling the screen line by line.
- the data flow is modified since each block of sub pixels must be filled before filling the next one. In this case too, it is possible to mount several similar screens in mosaic without using external video circuits because all the signals are available on the printed circuit 30.
- Figure 26 represents the electronic diagram of assembly of a set of three sub pixels represented by Figure 15 with a validation device making it possible to form a triplet called pixel according to a third preferred embodiment.
- a validation device making it possible to form a triplet called pixel according to a third preferred embodiment.
- Figure 27 shows the equivalent diagram of the electronic circuit of a triplet called RGB pixel according to this third preferred embodiment.
- the means 31 is detailed in Figure 26. Its connections are the same as for Figure 17 except that it has 24 inputs D1 to D24 and an input called P.PCD (instead of SP.PCD) and an output called P .SVT (instead of SP.SVT).
- Figure 28 shows the electronic circuit diagram for mounting a block of (n, m) pixels 31 represented by Figure 27 according to this third preferred embodiment. The assembly and operation is similar to that described in FIG.
- FIG. 29 represents the equivalent diagram of the electronic circuit of a block of (n, m) pixels according to this third preferred embodiment.
- the circuit 32 detailed in FIG. 28 is connected in an identical manner to FIG. 24 except that the data bus is now 24 bits connected to the inputs D1 to D24, that the validation inputs of the display memories according to 23 of the previous pixels are called P.PCD (n, 1 to m), that the pixel validation outputs of the following blocks are called P.SVT (n, 1 to m).
- Figure 30 represents the diagram of assembly of a video screen made up of (n, m) blocks of pixels represented by Figure 29 according to this third preferred embodiment.
- the assembly and operation are the same as those described in Figure 25 except that the interconnection printed circuit 33 on which the (K, P) circuits 32 are mounted carries a 24-bit data bus connected to the inputs D1 to D24 .
- the advantage of this arrangement with a 24-bit bus is only to allow a reduction in the frequency of loading of the data into the following memories 23 of the sub pixels since they no longer arrive one behind the other in words of 8 bits for Red, Green and Blue but at the same time in parallel on 24 bits.
- FIG 31 shows a video screen with its main components shown diagrammatically.
- Each integrated circuit 27, 28 or 32 produced according to one of the three preferred modes indicated in a nonlimiting manner is sealed by the electrode 8 which is allowed to pass the flux of photons 15 emitted by luminescence by the ionized gas 14 which is located between them inside and is common to all the light units UL of the integrated circuit since it is connected directly to the power source 2 Va.
- the assembly 27, 29 or 32 and 8 each constitute integrated circuits 34 which are mounted in mosaic on a printed circuit 28, 30 or 33 produced according to one of the three preferred modes indicated and carrying the supply tracks Va, 8 or 24 bit data bus, H clock and reset, M.AFF validation of the display memories 22 and M.SVT validation of the display memories according to 23.
- this mosaic of integrated circuits 34 a transparent support 6 on the inner face of which a matrix composed of three substances 7 which have emitted by luminescence 16 has a red, green or blue color depending on their composition when they are excited by the pulses photon flux 15 emitted by the integrated circuits 34.
- This support 6 produced for example without limitation in screen printing is superimposed exactly under pixels to sub pixel to the integrated circuits 34 and thus form a surface d uniform display in one piece, even if there are several similar printed circuits 28, 30 or 33 below.
- the fourth objective is achieved, which is to obtain video screens which are always of small thickness and display surface in a single piece even for dimensions greater than 42 inches diagonally called giant screens.
- this type of integrated circuit it is already possible to produce cylindrical screens because the integrated circuits 34 can be mounted on flexible printed circuits and the support 6 which comes above can also be flexible.
- the integrated circuits 34 can have a hexagonal shape, it is possible to mount these on a printed circuit of the same shape and thus obtain spherical screens.
- This digital video screen device therefore comprises one or more printed circuits on which are mounted one or more integrated circuits which are covered by a one-piece display surface coated with one or more luminescent substances which are excited by the integrated circuits placed below such that: a) each sub pixel 18 forming part of a point of the image displayed by the video screen a certain number of light elementary units 1 are matched, each of which emits a flux elementary photons ⁇ e corresponding to an elementary color intensity when activated, b) the elementary light units 1 constituting each sub pixel 18 are all connected on the one hand to the common terminal of a power supply source 2 Va which is adapted to them and on the other hand are activated or not by means of electronic switches 3 which may or may not each connect one or more at the same time several light elementary units 1 at the other terminal of the power source 2 Go according to the binary words applied to their logic controls and corresponding to the values of the color intensities desired for each sub pixel, c) each light elementary unit 1 activated emits a continuous or pulsed elementary flux of photon
- the total continuous or pulsed flux ⁇ sp corresponding to the intensity of the color emitted by a sub pixel is added to the total continuous or pulsed flux ⁇ sp corresponding to the intensity of the color emitted at the same time by the other two sub pixels with which it constitutes an RGB triplet to obtain by chromic tri addition the color of the corresponding point of the image
- the chromic tri addition of the set of total continuous or pulsed flux ⁇ sp corresponding to the intensity of the colors emitted in same time by all the sub-pixels constituting the RGB triplets of all the points of the image thus correspond to all the colors of the image displayed by the video screen
- all of the validation inputs for the flip-flops of the display memories 22 of all the sub-pixels of the screen are connected together to allow their simultaneous validation
- All the inputs of the flip-flops constituting the display memory 22 of each sub-pixel are connected to the so rties flip-flops constituting the following memory 23 of each sub-pixel whose
- a device 25 validates the entry allowing the memorization in the next memory 23 of the sub pixel of the binary word present on the bus which is intended for it so that when all the following memories 23 of all the sub pixels of the screen have received the binary word intended for them a signal is applied to the common input for validation of the display memories 22 of all the sub pixels of the screen allowing the simultaneous transfer of the content of the following memories 23 into the memories of display 22 which displays all of the following image on the screen at once, m) while the entire image is displayed permanently or in frequency the following memories 23 can be loaded with the words binaries corresponding as a whole to the colors of the following image at a frequency which depends on the frequency of change of the image and its resolution thus making it possible to separate the frequency of loading ent or change the next image to the refresh rate of the displayed image.
- Each elementary light unit 1 is a gas cell 14 contained between on the one hand a transparent support 6 coated with a luminescent substance 7 and an electrode 8 which is connected directly to the power source 2 Va and d on the other hand an insulating support 9 on which the capacitor 4 has been produced surrounded by an insulator 13 by constituting it with an electrode 10 deposited on a dielectric 12 itself deposited on the electrode 11 which is connected to the transfer door 3 which is itself connected to the other terminal of the power source 2 Va so that, depending on the state of its logic control input L, this transfer door 3 is conductive or blocked to apply or not the source 2 d goes to the whole.
- the gas 14 can then be similar to those used in plasma screens and has an ionization voltage
- the supply source 2 Va then generates a periodic supply voltage whose peak-to-peak value is slightly greater than a multiple of the absolute value of the voltage d I Vi
- the capacity 4 can have a value ranging from a few pico to tens of nano-Farad depending on the conductivity of the gas 14 when it is ionized and according to the value of the ionization time Ti which it is desired to obtain as elementary time Te for the elementary fluxes ⁇ e and determined to limit the current delivered by the source 2 through the ionized gas 14 and catch up with the supply voltage Va to maintain it at this value until the next ionization of the gas 14 which thus always behaves like a plasma operating in pulse mode of subnormal or normal luminescent ionizations with an instantaneous current consumption of the order of a few micro or tens of
- the frequency of the luminescent ionization pulses 15 transformed into luminescent pulses 16 is only a function of the peak to peak value of the supply voltage Va and its frequency as well as the value of the ionization voltage I Vi I of the gas 14 and the value of the capacity 4 and is the same for all the elementary light units 1 activated of all the sub-pixels constituting the screen and corresponding therefore at the refresh rate of the image it displays.
- n (2 n ) elementary light units 1 which are all connected on the one hand to the common terminal of a power source 2 Va which is their adapted and on the other hand are activated or not via n transfer doors 3 with logic controls L1 to Ln which may or may not each connect at the same time a number 2 power n-1 (2 ⁇ "1 ) light elementary units 1 constituting a sub-pixel at the other terminal of the power source 2 Va according to the binary words of n bits which correspond to the value of the color intensity desired for the sub-pixel and which are applied to the logic commands L1 to Ln so that 2 n values of the color intensity emitted by luminescent pulses 16 are obtained by the sub pixel.
- the set of 2 n light elementary units 1 constituting a sub pixel have a common electrode 8 who is connected source 2 supply Va, x)
- the phosphor 7 corresponding to a color covers all the 2 n light elementary units 1 constituting a pixel in which can be sealed by means 17 which may also serve as conducting link between common electrode 8 and the power source 2 Va if it is coated inside an insulator 13.
- the 2 "light elementary units 1 with the n transfer doors 3 including the logic controls L1 to Ln are connected to a display memory 22 itself connected to a following memory 23 constitute a basic circuit 24 having n inputs Dn as well as an input M.AFF allowing to validate the display memory 22 and an input M.SVT allowing to validate the following memory 23 as well as two terminals to connect to the power source 2 Va.
- each sub pixel is associated with a disp positive 25 which is a D type flip-flop which comprises an input D connected to the output Q of the device 25 of the previous sub-pixel if it exists or of the device which sends the 8-bit words on the bus to which the inputs D1 to D8 of the basic circuit 24 and which comprises an input CP receiving a clock signal H synchronized with each 8-bit word present on the bus and comprises an input R capable of receiving a Reset signal returning the flip-flop D to its initial state and comprising an output Q which is connected to the validation input M.SVT of the next memory 23 of the sub pixel and to the input D of the device 25 of the next sub pixel if it exists so that each sub pixel of the screen thus constitutes the link of
- a block of n lines of m (n, m) under pixel 18 is formed in the form of an integrated circuit 27 formed according to circuit 26, the inputs D1 to D8 of which are connected to a common bus comprising 8 bits and of which the input SP.PCD allows the validation of the next memory 23 coming from the block of (n, m) under the previous pixel and having an output SP.SVT allowing the transmission of the validation signal of next memory 23 to the block of (n , m) in the following pixel and having the inputs common to all the screen pixels making it possible to receive the clock H the Reset and the signal M.AFF for the validation of the display memory 22 as well as the terminals allowing to connect to the power source 2 Va and to which a common transparent electrode 8 is added over it which seals the assembly by means of the means 17 to form the integrated circuit 34.
- a video screen is formed having a display in one piece by placing on a circu it printed 28 comprising an 8-bit common bus making it possible to connect the inputs D1 to D8 of a mosaic of circuits 34 as well as their inputs SP.PCD to their outputs SP.SVT to chain them together and having the inputs common to all the sub pixels of the screen allowing them to receive the clock H the Reset and the signal M.AFF as well as the power source 2 Va, gg) the mosaic of circuits 34 constitutes the excitation source in pixel by sub pixel of the RGB triplets formed with the luminescent substances 7 deposited by screen printing on the transparent support 6 in one piece placed above all of the elements thus constituting a screen whose display surface is in one piece.
- the sub-pixels constituting the screen and each symbolized by the basic circuit 24 are associated with a device 25 which is a D-type flip-flop whose output Q is connected to the validation inputs M.SVT of the following memories 23 by groups of three sub-pixels thus constituting a circuit 31 for each of the triplets of the points of the screen, ii) the inputs of the following memories 23 are all connected to a 24-bit data bus so as to receive at the same time when they are validated the three 8-bit words in parallel corresponding to each triplet thus making it possible to have a clock frequency three times lower for loading the data into the following memories 23.
- the integrated circuits 34 can have a square shape, rectangular or hexagonal arranged on printed circuits 28 having a shape making it possible to produce thin video screens whose display surface can be flat, cylindrical and even spherical.
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
The invention concerns a digital video display device comprising one or several printed circuits whereon are mounted one or several integrated circuits covered by a compact display surface coated with one or several luminescent substances which are energised by the integrated circuits located beneath and forming a video display screen whereof each pixel consists of a number of luminous elementary units activated or not by electronic switches on the logic controls of which are applied binary words corresponding to the desired colour values for each sub-pixel so that the displayed image refresh is independent of loading and crossover frequencies and of the displayed image resolution and the video display screen dimension.
Description
TITRE DE L'INVENTIONTITLE OF THE INVENTION
DISPOSITIF D'ÉCRAN VIDEO NUMÉRIQUE.DIGITAL VIDEO SCREEN DEVICE.
DOMAINE DE L'INVENTIONFIELD OF THE INVENTION
La présente invention a trait à la réalisation d'écrans vidéo caractérisés par un dispositif d'affichage entièrement numérique et trouvant une application non limitative dans la réalisation d'écrans vidéo informatiques et télévisuels de faible épaisseur et de grande surface d'affichage en un seul tenant et pouvant être plane, cylindrique ou sphérique.The present invention relates to the production of video screens characterized by a fully digital display device and finding a non-limiting application in the production of computer and television video screens of small thickness and large display area in a single holding and can be planar, cylindrical or spherical.
DESCRIPTION DE L'ART ANTÉRIEURDESCRIPTION OF THE PRIOR ART
Presque tous les éléments constituants aujourd'hui la « chaîne vidéo » sont numériques, depuis la capture de l'image par des caméras numériques à cellules CCD, le traitement de l'image, la transmission et la réception par des téléviseurs à circuits numériques.Almost all the constituent elements of the "video chain" today are digital, from image capture by digital CCD cell cameras, image processing, transmission and reception by digital circuit television sets.
Néanmoins, dans l'état actuel de la technique, on réalise des écrans vidéo dont le dernier « maillon de la chaîne », l'affichage vidéo proprement dit, n'est pas vraiment numérique. En effet les dispositifs d'affichages vidéo de type CRT, cristaux liquides, plasma, plasma commandés par cristaux liquides, diodes électroluminescentes, modules de micro miroirs, effet de champ etc. utilisent des circuits électroniques qui transforment les signaux numériques soit en signaux analogiques soit en signaux à fréquence modulée permettant de faire varier globalement l'intensité emissive des sous pixels rouge vert et bleu, regroupés en triplets ou pixel, qui constituent l'écran vidéo.However, in the current state of the art, video screens are produced, the last "link in the chain", the video display itself, is not really digital. Indeed CRT type video display devices, liquid crystals, plasma, plasma controlled by liquid crystals, light emitting diodes, micro-mirror modules, field effect etc. use electronic circuits which transform digital signals either into analog signals or into frequency modulated signals making it possible to globally vary the emissive intensity of the red green and blue sub pixels, grouped in triplets or pixels, which constitute the video screen.
Selon les lois qui régissent la trichromie additive, la somme de l'intensité de chaque sous pixel émettant chacun dans les couleurs primaires lumière rouge (R), vert (V) et bleu (B) et constituant un triplet RVB appelé pixel, va donner une couleur résultante pour ce pixel RVB qui est caractéristique de la somme de l'intensité lumineuse de ces trois sous pixel. On peut obtenir 256 niveaux d'intensité par sous pixel rouge, vert et bleu, ce qui permet d'avoir plus de 16 milliards de couleurs différentes par pixel RVB.
Les techniques actuelles permettant de réaliser des écrans vidéo géants font pour la plupart appel à des montages en mosaïque d'écrans de plus petite diagonale qui sont juxtaposés. Associés à une électronique vidéo très rapide, on décompose l'image en autant d'éléments qu'il y a d'écrans plus petits dans la mosaïque. Ces écrans constituants la mosaïque peuvent être de type CRT, des panneaux de diodes, des rétroprojecteurs, vidéo ou a cristaux liquides, à micro miroirs etc. Ces écrans géants sont épais de plusieurs dizaines de pouces et gros consommateurs d'énergie. En fait, ce sont les limites des techniques propres à ces différents types d'écrans qui imposent ce montage en mosaïque dès que l'on veut des dimensions d'affichage supérieures à ce qu'elles permettent d'obtenir en un seul tenant. En général, les limites de chacune de ces technologies font qu'il n'est pas possible de réaliser des écrans vidéo de plus de 20 pouces de diagonale en un seul tenant pour les écrans LCD, 42 pouces pour les écrans CRT et les écrans plasma.According to the laws which govern the additive tri-color, the sum of the intensity of each sub pixel emitting each one in the primary colors red (R), green (V) and blue (B) and constituting an RGB triplet called pixel, will give a resulting color for this RGB pixel which is characteristic of the sum of the light intensity of these three sub-pixels. One can obtain 256 levels of intensity per red, green and blue sub pixel, which makes it possible to have more than 16 billion different colors per RGB pixel. Current techniques for making giant video screens mostly use mosaic arrangements of screens of smaller diagonal which are juxtaposed. Associated with very fast video electronics, we decompose the image into as many elements as there are smaller screens in the mosaic. These screens constituting the mosaic can be of CRT type, diode panels, overhead projectors, video or liquid crystal, micro mirrors etc. These giant screens are several tens of inches thick and large consumers of energy. In fact, it is the limits of the techniques specific to these different types of screens which impose this mosaic mounting as soon as one wants display dimensions greater than what they allow to obtain in a single piece. In general, the limitations of each of these technologies mean that it is not possible to make video screens more than 20 inches diagonal in one piece for LCD screens, 42 inches for CRT screens and plasma screens .
Ces techniques actuelles ont aussi des limites en ce qui concerne la fréquence de rafraîchissement de l'image. Il existe une relation étroite entre cette fréquence, c'est à dire le nombre de fois par secondes ou une image est reconstituée par le dispositif d'affichage, et la résolution de l'image, c'est à dire le nombre de points par ligne par le nombre de lignes de l'image, et la fréquence de chargement ou de changement d'image, c'est à dire le nombres d'images par secondes affichées pour un film qui est de 25 Images/s en Europe et 30 Images/s en Amérique du Nord, et les dimensions de l'image. En effet, quelle que soit la fréquence de changement de l'image, 25 ou 30 Images/s, plus la résolution et/ou la dimension de l'image sont importantes, plus la fréquence de rafraîchissement de l'image est faible. Ceci est dû au mode de fonctionnement des différentes technologies actuelles qui peuvent en gros être regroupés en deux catégories : les techniques à balayage pour les écrans de type CRT, diodes, micro miroirs et effet de champ, et les techniques matricielles pour les écrans de type diodes, écrans cristaux liquides, plasma. Les écrans de télévision du commerce qui atteignent maintenant une fréquence de rafraîchissement de 100 Hertz pour une diagonale de 42 pouces semblent actuellement être un maximum et une limite coûteuse. Les écrans informatiques de bonne qualité et ayant une dimension d'affichage de 17 à 22 pouces de diagonale permettent d'atteindre 240 Hertz pour une résolution de 640 points pour 480 lignes, mais cette fréquence de rafraîchissement décroît rapidement à
120 Hertz pour une résolution de 1024x768 jusqu'à descendre à 75 Hertz pour une résolution de 1600x1200.These current techniques also have limits with regard to the refresh rate of the image. There is a close relationship between this frequency, i.e. the number of times per second or an image is reconstructed by the display device, and the resolution of the image, i.e. the number of dots per line by the number of lines of the image, and the frequency of loading or change of image, ie the number of images per second displayed for a film which is 25 Images / s in Europe and 30 Images / s in North America, and the dimensions of the image. Indeed, whatever the frequency of image change, 25 or 30 Images / s, the higher the resolution and / or the size of the image, the lower the refresh rate of the image. This is due to the operating mode of the various current technologies which can roughly be grouped into two categories: scanning techniques for CRT type screens, diodes, micro mirrors and field effect, and matrix techniques for type screens diodes, liquid crystal displays, plasma. Commercial television screens that now reach a refresh rate of 100 Hertz for a diagonal of 42 inches currently appear to be a costly maximum and limit. Good quality computer screens with a display dimension of 17 to 22 inches diagonal can reach 240 Hertz for a resolution of 640 points for 480 lines, but this refresh rate decreases rapidly to 120 Hertz for a resolution of 1024x768 until descending to 75 Hertz for a resolution of 1600x1200.
Ces techniques actuelles ne permettent de réaliser que des écrans dont la surface d'affichage est plane, ou légèrement cylindrique dans le cas des montages en mosaïques, et plus la diagonale de leur surface d'affichage est importante, plus l'épaisseur de ces écrans l'est aussi. Aucunes de ces techniques ne permettent d'avoir des écrans géants dont la surface d'affichage puisse être plane, cylindrique et encore moins sphérique tout en étant à la fois de très faible épaisseur et en un seul tenant.These current techniques make it possible to produce only screens whose display surface is flat, or slightly cylindrical in the case of mosaic arrangements, and the larger the diagonal of their display surface, the greater the thickness of these screens. so is. None of these techniques make it possible to have giant screens whose display surface can be flat, cylindrical and even less spherical while being both very thin and in one piece.
OBJET DE L'INVENTIONOBJECT OF THE INVENTION
L'objet de la présente invention est donc de présenter un nouveau dispositif réalisé sous forme d'un circuit intégré permettant de faire des écrans vidéo ayant cinq caractéristiques principales : premièrement ils disposent d'un dispositif d'affichage entièrement numérique de très faible épaisseur semblable à celle obtenue avec les LCD, deuxièmement leur fréquence de rafraîchissement est très élevée et indépendante de la résolution, de la fréquence de changement et de la dimension d'affichage des images, troisièmement chaque image affichée apparaît d'un seul coup sans balayage des pixels ni adressage matriciel de ceux-ci, quatrièmement ces écrans vidéo sont toujours de faible épaisseur et de surface d'affichage en un seul tenant même pour des dimensions supérieures à 42 pouces de diagonale appelés écrans géants, cinquièmement ces écrans de faible épaisseur peuvent avoir une surface d'affichage de toutes formes possibles, plane, cylindrique et même sphérique.The object of the present invention is therefore to present a new device produced in the form of an integrated circuit making it possible to make video screens having five main characteristics: firstly they have an entirely digital display device of very small thickness similar to that obtained with LCDs, secondly their refresh rate is very high and independent of the resolution, the frequency of change and the display size of the images, thirdly each displayed image appears at once without scanning the pixels nor matrix addressing of these, fourthly these video screens are always of thin thickness and of display surface in a single piece even for dimensions greater than 42 inches diagonal called giant screens, fifthly these thin screens can have a display surface of all possible shapes, flat, cylindrical and even e spherical.
BRÈVE DESCRIPTION DES FIGURESBRIEF DESCRIPTION OF THE FIGURES
La Figure 1 représente le schéma de principe d'une unité lumineuse élémentaire à commande numérique. Les Figures 2 représente le diagramme de fonctionnement de cette unité lumineuse élémentaire à commande numérique.
La Figure 3 représente un ensemble d'unités lumineuses élémentaires à commande numérique et connectées entre elles selon une incorporation préférentielle de la présente invention.Figure 1 shows the block diagram of an elementary light unit with numerical control. Figures 2 shows the operating diagram of this elementary light unit with digital control. Figure 3 shows a set of elementary light units with digital control and connected to each other according to a preferred embodiment of the present invention.
La Figure 4 représente la table d'adressage de cet ensemble d'unités lumineuses élémentaires à commande numérique et connectées entre elles selon une incorporation préférentielle de la présente invention.Figure 4 shows the addressing table of this set of elementary light units with digital control and connected together according to a preferred embodiment of the present invention.
Les figures 5 et 6 représentent le schéma électronique équivalent et les diagrammes de fonctionnement d'une unité lumineuse élémentaire à commande numérique selon une incorporation préférentielle de la présente invention. La Figures 7 représente le schéma d'une unité lumineuse élémentaire avec son dispositif de commande numérique.Figures 5 and 6 show the equivalent electronic diagram and operating diagrams of an elementary light unit with digital control according to a preferred embodiment of the present invention. Figures 7 shows the diagram of an elementary light unit with its digital control device.
La Figure 8 représente le schéma équivalent du circuit électronique d'une unité lumineuse élémentaire avec son dispositif de commande numériqueFigure 8 shows the equivalent diagram of the electronic circuit of an elementary light unit with its digital control device
La Figure 9 représente la coupe schématique d'un mode préférentiel de réalisation physique d'une unité lumineuse élémentaire avec son dispositif de commande numérique.Figure 9 shows the schematic section of a preferred physical embodiment of an elementary light unit with its digital control device.
La Figure 10 représente la coupe schématique d'un mode préférentiel de réalisation physique d'un ensemble d'unités lumineuses élémentaires à commande numérique constituant un sous pixel. La Figure 11 représente la correspondance établie entre un sous pixel et un ensemble d'unités lumineuses élémentaires à commande numérique selon une incorporation préférentielle de la présente invention.FIG. 10 represents the schematic section of a preferred physical embodiment of a set of elementary light units with numerical control constituting a sub-pixel. FIG. 11 represents the correspondence established between a sub-pixel and a set of elementary light units with numerical control according to a preferred embodiment of the present invention.
La Figure 12 représente le schéma électronique équivalent d'un ensemble d'unités lumineuses élémentaires à commande numérique avec leur alimentation et constituant un sous pixel selon un mode préférentiel de réalisation.FIG. 12 represents the equivalent electronic diagram of a set of elementary light units with numerical control with their power supply and constituting a sub-pixel according to a preferred embodiment.
La Figure 13 représente le schéma équivalent du circuit électronique d'un sous pixel détaillé par la Figure 12.
La Figure 14 représente le schéma électronique de montage d'un sous pixel représenté par la Figure 13 associé à un dispositif à double mémoire selon un mode préférentiel de réalisation.Figure 13 represents the equivalent diagram of the electronic circuit of a sub pixel detailed by Figure 12. FIG. 14 represents the electronic diagram for mounting a sub-pixel represented by FIG. 13 associated with a dual memory device according to a preferred embodiment.
La Figure 15 représente le schéma équivalent du circuit électronique détaillé par la Figure 14.Figure 15 shows the equivalent diagram of the electronic circuit detailed in Figure 14.
La Figure 16 représente le schéma électronique de montage d'un ensemble de trois sous pixels représentés par la Figure 16 associés un dispositif de validation selon un premier mode préférentiel de réalisation.FIG. 16 represents the electronic assembly diagram of a set of three sub-pixels represented by FIG. 16 associated with a validation device according to a first preferred embodiment.
La Figure 17 représente le schéma équivalent du circuit électronique détaillé par la Figure 16.Figure 17 shows the equivalent diagram of the electronic circuit detailed in Figure 16.
La Figure 18 représente le schéma électronique de montage d'un ensemble de n par m (n,m) sous pixels représenté par la Figure 17 et constituant un bloc de (n,m) sous pixels selon un premier mode préférentiel de réalisation.Figure 18 shows the electronic circuit diagram of a set of n by m (n, m) under pixels represented by Figure 17 and constituting a block of (n, m) under pixels according to a first preferred embodiment.
La Figure 19 représente le schéma équivalent du circuit électronique d'un bloc de (n,m) sous pixels détaillé par la Figure 18.Figure 19 represents the equivalent diagram of the electronic circuit of a block of (n, m) under pixels detailed by Figure 18.
La Figure 20 représente le diagramme de fonctionnement du circuit électronique constituant un bloc de (n,m) sous pixels représenté par la Figure 19.FIG. 20 represents the operating diagram of the electronic circuit constituting a block of (n, m) under pixels represented by FIG. 19.
La Figure 21 représente le schéma électronique de montage d'un ensemble de (n,m) blocs de sous pixels représenté par la Figure 19 et constituant un écran de (n,m) blocs de sous pixels selon un premier mode préférentiel de réalisation.Figure 21 represents the electronic diagram of assembly of a set of (n, m) blocks of sub pixels represented by Figure 19 and constituting a screen of (n, m) blocks of sub pixels according to a first preferred embodiment.
La Figure 22 représente le schéma électronique de montage d'un écran vidéo constitué de (n,m) blocs de sous pixels représenté par la Figure 21 selon un premier mode préférentiel de réalisation.Figure 22 represents the electronic diagram of assembly of a video screen made up of (n, m) blocks of under pixels represented by Figure 21 according to a first preferred embodiment.
La Figure 23 représente le schéma électronique de montage d'un bloc de (n,m) sous pixels représentés par la Figure 17 et constituant un bloc de (n,m) sous pixels selon un deuxième mode préférentiel de réalisation.Figure 23 represents the electronic diagram of assembly of a block of (n, m) under pixels represented by Figure 17 and constituting a block of (n, m) under pixels according to a second preferred embodiment.
La Figure 24 représente le schéma équivalent du circuit électronique d'un bloc de (n,m) sous pixel représenté par la Figure 23 selon ce deuxième mode préférentiel de réalisation.
La Figure 25 représente le schéma électronique de montage d'un écran vidéo constitué de (n,m) blocs de sous pixels représentés par la Figure 24 selon ce deuxième mode préférentiel de réalisation.Figure 24 represents the equivalent diagram of the electronic circuit of a block of (n, m) under pixel represented by Figure 23 according to this second preferred embodiment. Figure 25 represents the electronic diagram of assembly of a video screen made up of (n, m) blocks of under pixels represented by Figure 24 according to this second preferred embodiment.
La Figure 26 représente le schéma électronique de montage d'un ensemble de trois sous pixels représentés par la Figure 15 avec un dispositif de validation permettant de former un triplet appelé pixel selon un troisième mode préférentiel de réalisation.Figure 26 represents the electronic diagram of assembly of a set of three sub pixels represented by Figure 15 with a validation device making it possible to form a triplet called pixel according to a third preferred embodiment.
La Figure 27 représente le schéma équivalent du circuit électronique d'un triplet appelé pixel détaillé par la Figure 26 selon ce troisième mode préférentiel de réalisation.Figure 27 represents the equivalent diagram of the electronic circuit of a triplet called pixel detailed by Figure 26 according to this third preferred embodiment.
La Figure 28 représente le schéma électronique de montage d'un bloc de (n,m) pixels représenté par la Figure 27 selon ce troisième mode préférentiel de réalisation.Figure 28 shows the electronic circuit diagram for mounting a block of (n, m) pixels represented by Figure 27 according to this third preferred embodiment.
La Figure 29 représente le schéma équivalent du circuit électronique d'un bloc de (n,m) pixels détaillé par la Figure 28 selon ce troisième mode préférentiel de réalisation.Figure 29 shows the equivalent diagram of the electronic circuit of a block of (n, m) pixels detailed in Figure 28 according to this third preferred embodiment.
La Figure 30 représente le schéma de montage d'un écran vidéo constitué de (n,m) blocs de pixels représenté par la Figure 29 selon ce troisième mode préférentiel de réalisation. La Figure 31 représente un écran vidéo avec ses principaux éléments constitutifs.Figure 30 represents the diagram of assembly of a video screen made up of (n, m) blocks of pixels represented by Figure 29 according to this third preferred embodiment. Figure 31 shows a video screen with its main components.
DESCRIPTION DÉTAILLÉE DE L'INVENTIONDETAILED DESCRIPTION OF THE INVENTION
Un mode préférentiel de réalisation de la présente invention sera maintenant décrit à titre purement indicatif. Le dispositif illustré à la Figure 1 comporte un moyen 1 appelé cellule lumineuse élémentaire UL qui est connecté directement à l'une des bornes d'un moyen 2 appelée source d'alimentation Va et qui est connecté à l'autre borne de ce moyen 2 par l'intermédiaire d'un moyen 3 appelé interrupteur SW.
La Figure 2 est un diagramme montrant le fonctionnement du dispositif décrit par la Figure 1. La source 2 d'alimentation Va étant constamment présente, que celle-ci soit une tension continue ou périodique, celle-ci est appliquée ou non aux bornes de la cellule élémentaire UL selon que l'interrupteur SW est fermé ou ouvert. Cela veut dire qu'à chaque fois que l'interrupteur SW est fermé pendant un certain temps, le moyen 1 appelé unité lumineuse élémentaire UL émet un ou plusieurs flux de photons, c'est à dire un nombre de photons débité par unité de temps en système d'unité photonique, flux caractéristique de sa nature et du type d'alimentation Va qui lui est appliquée. En choisissant une alimentation Va adaptée à la nature de l'unité lumineuse élémentaire UL on peut obtenir de celle-ci que pour une même unité de temps, que l'on appellera par convention temps élémentaire Te pendant laquelle elle est alimentée, elle émette toujours le même flux de photons que l'on appellera par convention flux lumineux élémentaire Φe et comme l'unité lumineuse élémentaire 1 émet ce flux selon une angle solide élémentaire correspondant on assimilera par convention le flux élémentaire Φe à une intensité lumineuse élémentaire.A preferred embodiment of the present invention will now be described for information only. The device illustrated in FIG. 1 comprises a means 1 called elementary light cell UL which is connected directly to one of the terminals of a means 2 called a power source Va and which is connected to the other terminal of this means 2 through a means 3 called switch SW. FIG. 2 is a diagram showing the operation of the device described in FIG. 1. The supply source 2 Va being constantly present, whether this is a direct or periodic voltage, this is applied or not across the terminals of the UL elementary cell depending on whether the SW switch is closed or open. This means that each time the switch SW is closed for a certain time, the means 1 called the elementary light unit UL emits one or more photon fluxes, that is to say a number of photons debited per unit time in photonic unit system, flux characteristic of its nature and of the type of supply Va applied to it. By choosing a supply Va adapted to the nature of the elementary light unit UL, it can be obtained that for the same unit of time, which will be called by elementary time convention Te during which it is supplied, it always emits the same photon flux which will be conventionally called elementary light flux Φe and as the elementary light unit 1 emits this flux at a corresponding elementary solid angle the elementary flux Φe will be assimilated by convention to an elementary light intensity.
La Figure 3 est un schéma qui représente le montage d'un ensemble de moyens 1 appelés unités lumineuses élémentaires UL disposées en mosaïque de 16 par 16 et qui sont connectées à la source 2 d'alimentation Va par l'intermédiaire de moyens 3 qui sont des interrupteurs SW numérotés de 1 à 8 selon un montage préférentiel non limitatif de la présente invention. Les moyens 1 appelées UL qui sont noircies représentent les UL qui ne sont pas activées par la source 2 d'alimentation Va parce que les interrupteurs 3 auxquels elles sont reliées sont ouverts tandis que les UL qui sont claires représentent celles qui sont activées par la source d'alimentation Va parce que les interrupteurs 3 auxquels elles sont reliées sont fermés. Les interrupteurs 3 numérotés de 1 à 8 permettent donc d'appliquer ou non la source d'alimentation Va à des groupes d'UL selon ce mode de montage préférentiel non limitatif. Dans ce mode, les interrupteurs 3 permettent de regrouper un nombre d'UL égal à la puissance de (n - 1), n étant le numéro de l'interrupteur auquel ces UL sont connectées à la source d'alimentation Va. La Figure 4 est une table d'adressage qui montre que l'on peut ainsi activer de 1 à 255 moyens 1 appelés unités lumineuses UL avec seulement 8 bits d'adresse s'appliquant aux interrupteurs 3 numérotés de 1 à 8 qui permettent
d'appliquer ou non la source d'alimentation Va à des groupes d'UL selon ce mode préférentiel de montage non limitatif. En particulier, lorsque tous les interrupteurs 3 sont ouverts, toutes les adresses de commande de SW sont à zéro (0) et toutes les UL sont désactivées et n'émettent aucun flux de photons tandis que lorsque tous les interrupteurs 3 sont fermés, toutes les adresses de commande de SW sont à un (1) et toutes les UL sont activées et émettent toutes en même temps un flux élémentaire de photons Φe soit un flux total Φsp = 255 x Φe . Chaque moyen 1 appelé UL émettant un même flux de photons élémentaire Φe lorsqu'il est activé, on obtient ainsi, selon ce mode préférentiel de montage non limitatif, un flux résultant Φsp pouvant avoir de 1 à 255 fois le flux élémentaire Φe, qui, ajouté un flux résultant Φsp = 0 lorsque tout est désactivé, donne 256 valeurs de flux résultant Φsp.FIG. 3 is a diagram which represents the assembly of a set of means 1 called elementary light units UL arranged in a mosaic of 16 by 16 and which are connected to the power source 2 Va by means of means 3 which are SW switches numbered from 1 to 8 according to a preferred non-limiting arrangement of the present invention. The means 1 called UL which are blackened represent the ULs which are not activated by the power source 2 Va because the switches 3 to which they are connected are open while the ULs which are clear represent those which are activated by the source supply Go because the switches 3 to which they are connected are closed. The switches 3 numbered from 1 to 8 therefore make it possible to apply or not the power source Va to groups of ULs according to this preferred nonlimiting mounting mode. In this mode, the switches 3 allow a number of ULs equal to the power of (n - 1) to be grouped, n being the number of the switch to which these ULs are connected to the power source Va. Figure 4 is an addressing table which shows that one can thus activate from 1 to 255 means 1 called UL light units with only 8 address bits applying to switches 3 numbered from 1 to 8 which allow to apply or not to apply the power supply Va to UL groups according to this preferred non-limiting mounting method. In particular, when all the switches 3 are open, all the control addresses of SW are at zero (0) and all the ULs are deactivated and do not emit any photon flux whereas when all the switches 3 are closed, all the SW command addresses are at one (1) and all the ULs are activated and all emit at the same time an elementary flux of photons Φe, ie a total flux Φsp = 255 x Φe. Each means 1 called UL emitting the same stream of elementary photons Φe when it is activated, in this preferred non-limiting mounting mode, a resulting stream Φsp can therefore be obtained from 1 to 255 times the elementary stream Φe, which, added a resulting flow Φsp = 0 when everything is disabled, gives 256 values of resulting flow Φsp.
La nature des UL et le type d'alimentation Va qui leur convient pour obtenir ce résultat pourrait être de plusieurs sortes. Par exemple non limitatif les UL pourraient être de simples lampes à filaments ou flash, des LED diodes électroluminescentes, des TFEL Thin Film Electroluminescent ou des cellules à plasma et leur alimentation Va pourrait être une tension en fréquence ou alternative de sorte que les interrupteurs SW étant des transistors mettent ou non ces lampes, ces diodes ou ces cellules TFEL ou plasma en relation avec leur alimentation Va de telle sorte qu'elles émettent ou non ces flux élémentaires Φe. Les UL pourraient être aussi des cellules à cristaux liquides, des LEP Light Emitting Polymer ou des micro miroirs qui sont activés ou non selon que les interrupteurs SW les mettent ou non en relation avec leur alimentation Va qui serait alors une tension continue.The nature of the ULs and the type of supply Va which is suitable for them to obtain this result could be of several kinds. For example, without limitation, the ULs could be simple filament or flash lamps, LED light-emitting diodes, TFEL Thin Electroluminescent films or plasma cells and their supply Va could be a frequency or alternating voltage so that the switches SW being transistors put or not these lamps, these diodes or these TFEL or plasma cells in relation to their supply Va so that they emit or not these elementary fluxes Φe. The ULs could also be liquid crystal cells, LEP Light Emitting Polymers or micro mirrors which are activated or not depending on whether the switches SW put them in relation or not with their supply Va which would then be a DC voltage.
Toutes ces solutions sont réalisables mais présentent diverses contraintes et limitations qui ne donnent pas de résultats aussi satisfaisant que le dispositif que nous allons maintenant décrire et qui est le mode de réalisation préférentiel non limitatif de la présente invention et qui permet d'atteindre les objectifs fixés.All these solutions are achievable but have various constraints and limitations which do not give results as satisfactory as the device which we will now describe and which is the preferred non-limiting embodiment of the present invention and which achieves the objectives set. .
La Figure 5 est un schéma de montage électronique qui symbolise ce mode de réalisation préférentiel et à coté duquel on trouve son diagramme de fonctionnement spécifique. Un moyen 1 appelé unité lumineuse élémentaire UL est une cellule contenant un gaz dont la composition lui confère des propriétés luminescentes
particulières lorsqu'il est convenablement excité et ionisé par une alimentation adaptée. Un moyen 4 appelé capacité C est connecté à l'une des bornes du moyen 1 et relié à l'une des bornes de la source 2 d'alimentation Va par l'intermédiaire de l'interrupteur 3. L'autre borne de la source 2 d'alimentation Va est connecté directement à l'autre borne de l'unité lumineuse élémentaire 1. La source 2 d'alimentation Va génère par exemple non limitatif une tension alternative, représentée sur le diagramme par la courbe sinusoïdale TENSION_Va- La courbe TENSION_PT_A qui est en pointillé montre de façon simplifiée la variation de la tension mesurée au point A du schéma de montage. Le fonctionnement du montage électronique présente deux cas de figure selon que l'interrupteur 3 est ouvert ou fermé ce qui est représenté par la courbe ETAT_DE_SW. Dans le premier cas si l'interrupteur 3 est ouvert, aucune tension d'alimentation Va n'est appliquée au dispositif et il ne se passe rien puisque l'unité élémentaire 1 n'est pas reliée à la source 2 d'alimentation Va et est donc désactivée, ou constamment éteinte. Dans le deuxième cas l'interrupteur 3 est fermé et la tension d'alimentation Va s'applique donc à l'ensemble du circuit. La courbe TENSION_PT_A montre que la tension mesurée au point A reste à une valeur constante jusqu'à ce que la valeur absolue de la tension d'alimentation | Va I atteigne la valeur | Vi | appelée tension d'ionisation. Cette tension d'ionisation | Vi l est précise et spécifique au gaz qui en s'ionisant devient alors luminescent. Lorsque la valeur absolue de la tension d'alimentation I Va I est inférieure à cette tension d'ionisation I Vi | la résistance interne du gaz contenu dans la cellule élémentaire UL est si élevée qu'elle peut être considérée comme infinie et aucun courant ne passe à travers ce gaz qui n'est alors pas ionisé et n'émet aucune luminescence. À partir du moment ou la tension d'alimentation I Va | atteint la tension d'ionisation | Vi | le gaz contenu dans la cellule de l'unité élémentaire UL s'ionise et devient luminescent tandis que sa résistance interne diminue brutalement. Le courant qui passe alors dans ce gaz ionisé devenu luminescent est suffisant pour charger la capacité 4 qui voit alors sa tension au point A rattraper la tension d'alimentation Va jusqu'à atteindre la valeur ± | Vi + Δv ) (± dépend du sens du courant). En rattrapant la tension d'alimentation Va, la valeur absolue de la différence de potentiel qui s'applique aux bornes de la cellule élémentaire 1 redescend alors en dessous de la valeur absolue de la tension d'ionisation I Vi | et l'ionisation du gaz accompagnée de luminescence s'arrête. Le courant ne passe plus et la tension mesurée au point A se
maintient alors à la valeur ± I Vi + Δv I atteinte. La courbe ETAT_DE_UL du diagramme montre que pour une période de la tension d'alimentation Va, dont l'amplitude crête à crête est légèrement supérieure à 2 fois la valeur absolue de la tension d'ionisation I Vi I , on obtient 4 ionisations luminescentes du gaz de la cellule élémentaire 1 lorsque l'interrupteur 3 est fermé. Si la tension d'alimentation Va avait une amplitude crête à crête un peu supérieure à 1 fois la valeur absolue de la tension d'ionisation l Vi | on obtiendrait alors 2 ionisations luminescentes par période tandis que si la tension d'alimentation Va avait une amplitude crête à crête un peu supérieure à 4 fois la valeur absolue de la tension d'ionisation I Vi I on obtiendrait alors 8 ionisations luminescentes par période, etc. Dans ce mode de fonctionnement préférentiel, le temps d'ionisation Ti du gaz et donc de luminescence de la cellule élémentaire 1 est essentiellement fonction de la résistance de la source d'alimentation, de la nature du gaz et de sa pression ainsi que de la valeur de la capacité C. Mais quelle que soit la valeur de ces paramètres, le temps d'ionisation Ti du gaz est globalement toujours le même dans ce type de fonctionnement ce qui fait que la cellule élémentaire UL émet par luminescence des flux élémentaires de photons Φe de valeurs globalement identiques à chaque ionisation du gaz pendant ce temps élémentaire Te= Ti.Figure 5 is an electronic circuit diagram which symbolizes this preferred embodiment and next to which is its specific operating diagram. A means 1 called UL elementary light unit is a cell containing a gas whose composition gives it luminescent properties particular when it is properly excited and ionized by a suitable diet. A means 4 called capacitance C is connected to one of the terminals of the means 1 and connected to one of the terminals of the power source 2 Va via the switch 3. The other terminal of the source 2 supply Va is connected directly to the other terminal of the elementary light unit 1. The supply source 2 Va generates, for example without limitation, an alternating voltage, represented on the diagram by the sinusoidal curve TENSION_Va- The curve TENSION_PT_A which is dotted shows in a simplified way the variation of the voltage measured at point A of the assembly diagram. The operation of the electronic assembly presents two cases according to whether the switch 3 is open or closed which is represented by the curve ETAT_DE_SW. In the first case if the switch 3 is open, no supply voltage Va is applied to the device and nothing happens since the elementary unit 1 is not connected to the power source 2 Va and is therefore deactivated, or constantly extinguished. In the second case, the switch 3 is closed and the supply voltage Va therefore applies to the entire circuit. The TENSION_PT_A curve shows that the voltage measured at point A remains at a constant value until the absolute value of the supply voltage | Va I reaches the value | Vi | called ionization voltage. This ionization voltage | It is precise and specific to the gas which when ionized then becomes luminescent. When the absolute value of the supply voltage I Va I is less than this ionization voltage I Vi | the internal resistance of the gas contained in the UL elementary cell is so high that it can be considered as infinite and no current passes through this gas which is then not ionized and emits no luminescence. From the moment when the supply voltage I Va | reaches ionization voltage | Vi | the gas contained in the cell of the UL elementary unit ionizes and becomes luminescent while its internal resistance suddenly decreases. The current which then passes through this ionized gas which has become luminescent is sufficient to charge the capacitor 4 which then sees its voltage at point A catching up with the supply voltage Va until reaching the value ± | Vi + Δv) (± depends on the direction of the current). By catching up with the supply voltage Va, the absolute value of the potential difference which applies to the terminals of the elementary cell 1 then drops below the absolute value of the ionization voltage I Vi | and the ionization of the gas accompanied by luminescence stops. The current no longer flows and the voltage measured at point A is then maintains the value ± I Vi + Δv I reached. The curve ETAT_DE_UL of the diagram shows that for a period of the supply voltage Va, whose peak-to-peak amplitude is slightly greater than 2 times the absolute value of the ionization voltage I Vi I, we obtain 4 luminescent ionizations of the gas from the elementary cell 1 when the switch 3 is closed. If the supply voltage Va had a peak-to-peak amplitude slightly greater than 1 time the absolute value of the ionization voltage l Vi | we would then obtain 2 luminescent ionizations per period while if the supply voltage Va had a peak-to-peak amplitude slightly greater than 4 times the absolute value of the ionization voltage I Vi I we would then obtain 8 luminescent ionizations per period, etc. In this preferred operating mode, the ionization time Ti of the gas and therefore of luminescence of the elementary cell 1 is essentially a function of the resistance of the power source, the nature of the gas and its pressure as well as the value of the capacity C. However, whatever the value of these parameters, the ionization time Ti of the gas is generally the same in this type of operation, which means that the elementary cell UL emits elementary photon fluxes by luminescence. Φe of values globally identical to each ionization of the gas during this elementary time Te = Ti.
La Figure 6 représente la même chose que la Figure 5 hormis que l'interrupteur SW a été remplacé par une porte de transfert électronique PT à commande numérique, constitué par exemple non limitatif par des transistors, qui met ou non le circuit en communication avec la source 2 d'alimentation Va selon que son entrée logique L est à un (1) ou à zéro (0) ce qui est représenté par la courbe ETAT_DE_L du diagramme. Ce diagramme montre donc le fonctionnement du dispositif sur plusieurs périodes et on retrouve la tension d'alimentation Va, la tension mesurée au point A et la courbe ETAT_DE_UL des impulsions d'ionisations luminescentes. Ce diagramme permet de dégager plusieurs conclusions. D'abord, si on augmente la fréquence de la tension d'alimentation on ne modifie pas le fonctionnement de l'ensemble du dispositif, on ne fait que diminuer l'intervalle entre chaque impulsion d'ionisation, ce qui veut dire que l'on augmente la fréquence de celles-ci donc des impulsions luminescentes de flux élémentaire Φe. De même si on augmente la valeur crête à crête de la tension d'alimentation de manière à avoir une valeur qui soit légèrement supérieure à un multiple de la tension d'ionisation Vi on multiplie d'autant le
nombre d'ionisation par période ce qui revient encore à diminuer l'intervalle entre celles- ci donc à augmenter la fréquence des impulsions luminescentes Φe. On peut bien sur combiner les deux en augmentant à la fois la fréquence et l'amplitude crête à crête de la tension d'alimentation ce qui augmentera d'autant plus la fréquence des impulsions luminescentes Φe. Dans tous ces cas, puisque la pente de la tension d'alimentation augmente, on diminue aussi la durée d'ionisation Ti donc des impulsions luminescentes de flux élémentaire Φe mais elles ont globalement toujours la même valeur. Avec ce mode de fonctionnement préférentiel non limitatif on peut obtenir des fréquences d'impulsions luminescentes Φe globalement identiques de plusieurs kHz et même MHz, chacune de ces impulsions luminescentes Φe étant dues à une ionisation de durée Ti pendant lequel elles émettent toutes pendant ce temps élémentaire Te = Ti un flux élémentaire Φe. La porte de transfert sert donc par simple commande numérique binaire à permettre ou non ces impulsions luminescentes émettant ces flux élémentaire de photons Φe. Comme la fréquence de ces impulsions luminescentes Φe peut être très élevée cette commande numérique de la porte de transfert peut l'être aussi, en tout les cas elle peut très facilement être de 25 à 30 Hz sinon plus.Figure 6 shows the same thing as Figure 5 except that the switch SW has been replaced by an electronic transfer gate PT with digital control, constituted for example by no limitation by transistors, which puts or not the circuit in communication with the power source 2 Goes according to whether its logic input L is at one (1) or at zero (0) which is represented by the curve ETAT_DE_L of the diagram. This diagram therefore shows the operation of the device over several periods and we find the supply voltage Va, the voltage measured at point A and the ETAT_DE_UL curve of the luminescent ionization pulses. This diagram makes it possible to draw several conclusions. First, if we increase the frequency of the supply voltage we do not change the operation of the entire device, we only decrease the interval between each ionization pulse, which means that the the frequency of these is therefore increased, luminescent pulses of elementary flux Φe. Likewise if the peak-to-peak value of the supply voltage is increased so as to have a value which is slightly greater than a multiple of the ionization voltage Vi, the number of ionization per period which again amounts to decreasing the interval between them therefore increasing the frequency of the luminescent pulses Φe. We can of course combine the two by increasing both the frequency and the peak-to-peak amplitude of the supply voltage, which will further increase the frequency of the luminescent pulses Φe. In all these cases, since the slope of the supply voltage increases, the ionization duration Ti is therefore also reduced, luminescent pulses of elementary flux Φe, but generally they always have the same value. With this nonlimiting preferential operating mode, it is possible to obtain globally identical luminescent pulse frequencies Φe of several kHz and even MHz, each of these luminescent pulses Φe being due to an ionization of duration Ti during which they all emit during this elementary time. Te = Ti an elementary flux Φe. The transfer gate therefore serves by simple binary digital control to allow or not these luminescent pulses emitting these elementary fluxes of photons Φe. As the frequency of these luminescent pulses Φe can be very high, this digital control of the transfer gate can be too, in any case it can very easily be from 25 to 30 Hz if not more.
La Figure 7 représente le schéma d'un ensemble composé de l'unité lumineuse élémentaire 1 connectée à l'une des bornes de la source 2 d'alimentation Va et connectée à la capacité 4 elle-même connectée à la porte de transfert 3 laquelle est connectée à l'autre borne de la source 2 d'alimentation Va. La porte de transfert 3 dispose d'une entrée de commande numérique L acceptant deux états logiques zéro (0) et un (1).FIG. 7 represents the diagram of an assembly composed of the elementary light unit 1 connected to one of the terminals of the power source 2 Va and connected to the capacitor 4 itself connected to the transfer gate 3 which is connected to the other terminal of the power supply 2 Va. Transfer door 3 has a digital control input L accepting two logic states zero (0) and one (1).
La Figure 8 représente le schéma équivalent du circuit électronique détaillé par la Figure 7. Le circuit 5 est composé de l'ensemble de l'unité lumineuse 1, de la capacité 4 et de la porte de transfert 3. Il peut se connecter à la source 2 d'alimentation Va et son entrée L recevoir une commande logique binaire.Figure 8 shows the equivalent diagram of the electronic circuit detailed in Figure 7. Circuit 5 is made up of the entire light unit 1, capacity 4 and the transfer door 3. It can connect to the power source 2 Va and its input L receive a binary logic command.
La Figure 9 représente la coupe schématique d'un mode préférentiel de réalisation physique d'une unité lumineuse élémentaire avec son dispositif de commande numérique. Un support transparent 6 reçoit sur sa face intérieure une couche d'une substance luminescente 7 et une électrode transparente 8. Situé à une distance convenable on trouve un support isolant 9 ou l'on dispose sur une de ses faces
des électrodes 10 et 11 qui sont séparés par un diélectrique 12. L'ensemble des moyens 10 à 12 constituent un condensateur 4 qui est entouré d'un isolant 13. L'électrode 8 réalisée avec une substance conductrice uniforme transparente au flux de photons 15 ou sous forme d'une fine grille conductrice est connectée directement à l'une des bornes de la source 2 d'alimentation Va. L'électrode 11 est connectée à la porte de transfert 3, laquelle est connectée à l'autre borne de la source 2 d'alimentation Va. Cette porte de transfert 3 est bloquée ou conduit selon que l'on applique sur son entrée L un signal logique zéro (0) ou un (1). (On aurait pu utiliser une logique inverse). Entre les deux ensembles de moyens 6 à 8 et 10 à 12 se trouve un gaz 14 de composition et de pression donnés semblable à celui utilisé, par exemple non limitatif, dans les écrans à plasma qui, lorsqu'il est convenablement excité et ionisé, émet par luminescence un flux de photons 15 d'une longueur d'onde caractéristique de sa composition et de sa pression. Lorsque la porte de transfert 3 est bloquée, par application par exemple d'un 0 sur son entrée L, il ne se passe rien puisque aucune tension issue de la source 2 d'alimentation Va n'est appliquée au dispositif. Lorsque la porte de transfert 3 conduit par application par exemple d'un 1 sur son entrée L, on obtient une série d'impulsions d'ionisations du gaz 14 qui génèrent alors une même série d'impulsions luminescentes 15, un flux élémentaire de photons Φe d'une longueur d'onde particulière. Ce flux élémentaire de photons Φe d'une longueur d'onde particulière 15 traverse l'électrode 8 et est transformé par la substance luminescente 7 qui émet à son tour par luminescence un flux élémentaire de photons Φe , représenté par les flèches 16, d'une longueur d'onde caractéristique de sa composition et qui passent à travers le support transparent 6 qui peut être du verre ou un poly carbonate. Les compositions de ces substances luminescentes 7 peuvent être par exemple non limitatif semblables à celles utilisées pour les écrans à plasma et qui émettent selon leur composition des flux de photons correspondant aux couleurs primaires lumière Rouge, Vert ou Bleu, elle peut être aussi un mixage de celles ci pour obtenir du blanc ou tout autre couleur spécifique. Parmi les spécificités de ce dispositif on notera par exemple que, contrairement aux dispositifs à plasma existants, la tension d'activation est beaucoup plus faible, de l'ordre de quelques volts ou dizaines de volts, puisqu'il s'agit de la tension d'ionisation I Vi I , de plus il n'y a pas besoin d'électrodes supplémentaires pour la tension de maintient des décharges ni de dispositif de contrôle des débits de courants de décharges puisque l'on fonctionne
par impulsions d'ionisation haute fréquence luminescentes élémentaires Φe dont les débits en courant sont auto limités par la capacité 4 qui fait quelques nano ou dizaines de nano Farad selon la conductibilité du gaz ionisé et la valeur du temps de ionisation Ti que l'on désire obtenir comme temps élémentaire Te pour les flux élémentaires Φe. Le dispositif consomme ainsi très peu de courant, de l'ordre de quelque micro ampères, car il s'agit de ionisations d'un plasma qui fonctionne toujours dans le mode de décharge luminescence subnormale et normale sans jamais entrer en mode de luminescence du régime d'arc lequel est gros consommateur de courant et entraîne une déperdition d'énergie en chauffant le plasma. La Figure 10 représente la coupe schématique d'un mode préférentiel de réalisation physique d'un ensemble d'unités lumineuses élémentaires UL à commande numérique identiques et semblables à celle représentée par la Figure 9 et constituant un sous pixel. On y retrouve les unités élémentaires UL disposés en mosaïque de 16 par 16 et connectées selon le montage préférentiel de la Figure 3 à des portes de transfert 3 numérotés PT1 à PT8. Un moyen 17 délimite l'ensemble. Le support 6 recouvre l'ensemble et est revêtu d'une même substance 7 et d'une électrode 8 qui est commune à l'ensemble des unités lumineuses et est connectée directement à la source 2 d'alimentation Va. Cette figure montre que lorsque l'on applique par exemple une commande un logique (1) à l'entrée L d'une ou plusieurs portes de transfert 3, les impulsions d'ionisation luminescentes 15 du gaz 14 sont possibles alors qu'elles ne le sont pas lorsqu'on applique la commande zéro logique (0) à l'entrée L d'une ou plusieurs portes de transfert 3. Un mot binaire de n = 8 bits permet d'obtenir ainsi 2 puissance n soit 256 valeurs du flux total de photons émis en impulsions identiques Φsp = 2" x Φe par la substance luminescente 7 à une fréquence qui est fonction de la source 2 d'alimentation Va selon ce qui a été précédemment expliqué pour la Figure 6. Chaque unité lumineuse élémentaire UL qui compose le dispositif peut et devant fonctionner indépendamment, les capacités 4 de chaque UL sont séparées par un isolant 13 afin d'éviter les phénomènes de transfert de charge entre les unités luminescentes voisines qui sont activées, ce qui modifierait le fonctionnement et la durée Te = Ti de chacune des impulsions ionisées luminescentes élémentaires Φe. Cette coupe représente selon un exemple non limitatif un ensemble constituant un sous pixel Rouge ou Vert ou Bleu selon que la composition de la substance luminescente 7 permettra d'émettre par
luminescence des flux de photons 16 de longueur d'onde Rouge, Vert ou Bleu sous l'effet des flux de photons 15 émis par luminescence par le gaz 14 pour chacune des UL qui sont activées par leur porte de transfert 3.Figure 9 shows the schematic section of a preferred physical embodiment of an elementary light unit with its digital control device. A transparent support 6 receives on its inner face a layer of a luminescent substance 7 and a transparent electrode 8. Located at a suitable distance there is an insulating support 9 or one has on one of its faces electrodes 10 and 11 which are separated by a dielectric 12. The assembly of means 10 to 12 constitute a capacitor 4 which is surrounded by an insulator 13. The electrode 8 produced with a uniform conductive substance transparent to the flux of photons 15 or in the form of a fine conductive grid is connected directly to one of the terminals of the supply source 2 Va. The electrode 11 is connected to the transfer gate 3, which is connected to the other terminal of the power source 2 Va. This transfer door 3 is blocked or driven depending on whether a zero (0) or a (1) logic signal is applied to its input L. (We could have used reverse logic). Between the two sets of means 6 to 8 and 10 to 12 is a gas 14 of given composition and pressure similar to that used, for example without limitation, in plasma screens which, when it is suitably excited and ionized, emits by luminescence a stream of photons 15 of a wavelength characteristic of its composition and of its pressure. When the transfer door 3 is blocked, for example by applying a 0 to its input L, nothing happens since no voltage from the power source 2 Va is applied to the device. When the transfer gate 3 conducts by applying for example a 1 to its input L, a series of gas ionization pulses 14 is obtained which then generate the same series of luminescent pulses 15, an elementary flux of photons D'unee of a particular wavelength. This elementary flux of photons Φe of a particular wavelength 15 passes through the electrode 8 and is transformed by the luminescent substance 7 which in turn emits by luminescence an elementary flux of photons Φe, represented by the arrows 16, d ' a wavelength characteristic of its composition and which pass through the transparent support 6 which may be glass or a poly carbonate. The compositions of these luminescent substances 7 can for example be non-limiting, similar to those used for plasma screens and which emit, depending on their composition, photon fluxes corresponding to the primary colors of red, green or blue light, it can also be a mixture of these to obtain white or any other specific color. Among the specificities of this device, it will be noted for example that, unlike existing plasma devices, the activation voltage is much lower, of the order of a few volts or tens of volts, since it is the voltage ionization I Vi I, in addition there is no need for additional electrodes for the voltage for maintaining the discharges nor for a device for controlling the discharge current flows since it operates by elementary luminescent high frequency ionization pulses Φe whose current flow rates are self limited by capacity 4 which makes a few nano or tens of nano Farad depending on the conductivity of the ionized gas and the value of the ionization time Ti that is desired obtain as elementary time Te for the elementary fluxes Φe. The device thus consumes very little current, of the order of a few micro amps, since these are ionizations of a plasma which always operates in the subnormal and normal luminescence discharge mode without ever entering the regime luminescence mode. arc which consumes a lot of current and causes a loss of energy by heating the plasma. Figure 10 shows the schematic section of a preferred physical embodiment of a set of elementary light units UL with numerical control identical and similar to that shown in Figure 9 and constituting a sub pixel. We find there the UL elementary units arranged in 16 by 16 mosaic and connected according to the preferential assembly of Figure 3 to transfer doors 3 numbered PT1 to PT8. A means 17 delimits the whole. The support 6 covers the assembly and is coated with the same substance 7 and with an electrode 8 which is common to all of the light units and is connected directly to the power source 2 Va. This figure shows that when, for example, a logic command (1) is applied to the input L of one or more transfer doors 3, the luminescent ionization pulses 15 of the gas 14 are possible whereas they do not are not when applying the logic zero command (0) to the input L of one or more transfer gates 3. A binary word of n = 8 bits makes it possible to obtain 2 power n, ie 256 values of the flow total of photons emitted in identical pulses Φsp = 2 "x Φe by the luminescent substance 7 at a frequency which is a function of the power source 2 Va according to what was previously explained for Figure 6. Each elementary light unit UL which composes the device can and must operate independently, the capacitors 4 of each UL are separated by an insulator 13 in order to avoid charge transfer phenomena between the neighboring luminescent units which are activated, which would modify the operation and the a duration Te = Ti of each of the elementary luminescent ionized pulses Φe. This section represents, according to a non-limiting example, an assembly constituting a Red or Green or Blue sub-pixel depending on whether the composition of the luminescent substance 7 will make it possible to emit by luminescence of the photon fluxes 16 of red, green or blue wavelength under the effect of the photon fluxes 15 emitted by luminescence by the gas 14 for each of the ULs which are activated by their transfer gate 3.
La Figure 11 représente la correspondance qui est établie entre chaque sous pixel 18 constituant la matrice RVB d'un écran vidéo et un ensemble d'unités lumineuses élémentaires à commande numérique UL selon une incorporation préférentielle de la présente invention. Chaque sous pixel 18 est décomposé selon cette incorporation préférentielle de l'invention en une mosaïque de 16 par 16 moyens 19 composés chacune d'une unité lumineuse 1 élémentaire UL avec son condensateur 4. Ces moyens 19 sont connectés selon cette incorporation préférentielle d'une part directement à la source 2 d'alimentation Va et d'autre part à leur porte de transfert 3 numérotées PT1 à PT8 disposant de leurs entrées de commande numérique L1 à L8. Les dimensions des unités lumineuses élémentaires 19 sont telles que les dimensions de leur ensemble correspondent à la dimension souhaitée pour le sous pixel correspondant. Avec un mot binaire de n = 8 bits appliqué sur les commandes numériques de ces portes de transfert 3 on peut obtenir selon la Figure 4 l'activation de 1 à 255 unités lumineuses élémentaires donc obtenir un flux total Φsp = 2n x Φe émis par impulsions pour chaque sous pixel comportant de 1 à 256 valeurs puisque la désactivation de toutes les UL d'un sous pixel correspondant au noir total compte pour une valeur. On peut aussi augmenter ou diminuer le nombre d'unités lumineuses élémentaires pour obtenir un flux total Φsp = 2n x Φe ayant plus ou moins de valeurs en utilisant un mot binaire ayant le nombre de bits n correspondant pour réaliser des écrans vidéo nécessitant plus ou moins de couleurs ou même des écrans bi chromiques appelés monochromes ou en demi-tons utilisé pour des affichages d'informations alphanumériques et/ou graphiques par exemple.FIG. 11 represents the correspondence which is established between each sub-pixel 18 constituting the RGB matrix of a video screen and a set of elementary light units with digital control UL according to a preferred embodiment of the present invention. Each sub-pixel 18 is broken down according to this preferential incorporation of the invention into a mosaic of 16 by 16 means 19 each composed of an elementary light unit 1 UL with its capacitor 4. These means 19 are connected according to this preferential incorporation of a goes directly to the supply source 2 Va and on the other hand to their transfer door 3 numbered PT1 to PT8 having their digital control inputs L1 to L8. The dimensions of the elementary light units 19 are such that the dimensions of their assembly correspond to the dimension desired for the corresponding sub-pixel. With a binary word of n = 8 bits applied to the digital controls of these transfer gates 3 we can obtain according to Figure 4 the activation of 1 to 255 elementary light units therefore obtain a total flux Φsp = 2 n x Φe emitted by pulses for each sub-pixel comprising from 1 to 256 values since the deactivation of all the ULs of a sub-pixel corresponding to total black counts for one value. One can also increase or decrease the number of elementary light units to obtain a total flux Φsp = 2 n x Φe having more or less values by using a binary word having the number of bits n corresponding to make video screens requiring more or less colors or even bi-chromic screens called monochrome or semitones used for displaying alphanumeric and / or graphic information for example.
La Figure 12 représente le schéma électronique équivalent d'un ensemble d'unités lumineuses élémentaires à commande numérique avec leur alimentation et constituant un sous pixel selon le mode préférentiel de réalisation décrit à la Figure 3. Les unités lumineuses 1 sont connectées chacune d'un coté directement à une borne commune de la source 2 d'alimentation Va et d'autre part à leur capacité 4 qui sont elles-mêmes connectées à une porte de transfert 3 selon l'incorporation préférentielle déjà mentionnée pour les Figures 3 et 11 et qui les met en relation ou non
avec l'autre borne de la source 2 d'alimentation Va selon que l'entrée à commande numérique L1 à L8 de ces portes de transfert 3 est à portée à la valeur logique correspondante.FIG. 12 represents the equivalent electronic diagram of a set of elementary light units with numerical control with their power supply and constituting a sub pixel according to the preferred embodiment described in FIG. 3. The light units 1 are each connected by a directly listed on a common terminal of the supply source 2 Va and on the other hand to their capacity 4 which are themselves connected to a transfer door 3 according to the preferred incorporation already mentioned for Figures 3 and 11 and which connects them or not with the other terminal of the supply source 2 Va depending on whether the digitally controlled input L1 to L8 of these transfer gates 3 is within range at the corresponding logic value.
La Figure 13 représente le schéma équivalent du circuit électronique d'un sous pixel. Le circuit 20 représente l'ensemble des éléments détaillés dans la Figure 12, avec ses entrées connectées à la source 2 d'alimentation Va et les entrées à commande numérique L1 à L8 des portes de transfert 3. Le fonctionnement du circuit électronique est simple puisqu'il suffit d'appliquer une source d'alimentation convenable Va telle que décrite en Figures 5 et 6 pour obtenir un sous pixel dont l'ensemble des impulsions élémentaires de flux de photons émis par luminescence aura une valeur Φsp = 2n x Φe déterminée par la valeur du mot binaire de n = 8 bits appliqué sur les entrées L1 à L8. On remarque déjà que la fréquence de ces impulsions de flux Φsp est indépendante de la fréquence avec laquelle on change la valeur du mot binaire de n = 8 bits appliqué sur les entrées L1 à L8. La Figure 14 représente le schéma électronique de montage d'un sous pixel détaillé par la Figure 13 associé à un dispositif à double mémoire selon une réalisation préférentielle de l'invention. Le circuit 21 symbolise tous les éléments détaillés par la Figure 12 avec ses connections à la source 2 d'alimentation Va et ses entrées à commande numériques L1 à L8. Sur chacune de ces entrées L1 à L8 sont connectées les sorties de bascules constituant une mémoire de un bit dont l'ensemble constitue une mémoire d'affichage 22 de 8 bits ayant une commande numérique de validation commune M.AFF. Les entrées de cette mémoire d'affichage 22 sont connectées à la sortie de bascules à mémoire de un bit dont l'ensemble constitue une mémoire d'affichage suivant 23 de 8 bits ayant une commande numérique de validation M.SVT. Les mots de 8 bits qui sont envoyés à ce sous pixel sont envoyées aux entrées D1 à D8 de la mémoire d'affichage suivant 23. Le fonctionnement de ce montage permet de mémoriser deux mots de 8 bits différents selon que l'on applique une commande de validation sur M.AFF ou M.SVT. Le mot de 8 bit qui est mémorisé dans la mémoire d'affichage suivant 23 par la commande de validation M.SVT est celui qui correspond à la valeur binaire des impulsions du flux total Φsp suivant de ce sous pixel. Le mot de 8 bit qui est mémorisé dans la mémoire d'affichage 22 est celui qui
correspond à la valeur binaire des impulsions de flux total Φsp qui est réellement émis, ou affiché, par le sous pixel. Lorsque la commande de validation est appliquée sur M.AFF, le mot de 8 bit contenu dans la mémoire d'affichage suivant 23 est transféré dans la mémoire d'affichage 22. Pendant que le sous pixel émet les impulsions de flux total Φsp déterminé par la valeur du mot de 8 bit contenu dans la mémoire d'affichage 22 il est possible de charger dans la mémoire d'affichage suivant 23 un autre mot de 8 bit correspondant à la valeur des impulsions du flux total Φsp qui sera émis ensuite par le sous pixel. On a donc bien séparé la fréquence de rafraîchissement de la valeur qui est affiché par le sous pixel de la fréquence de chargement, ou de changement, de la valeur qu'il affiche. Pour un mot binaire de 8 bits contenue dans la mémoire d'affichage 22 et correspondant à la valeur du flux total Φsp émis par impulsions par le sous pixel, la fréquence de ces impulsions correspond à la fréquence de rafraîchissement du sous pixel et celle-ci, ne dépendant que des caractéristiques de la tension appliquée par la source 2 d'alimentation Va, peut être de plusieurs kHz et même MHz selon ce qui a été expliqué aux Figures 5 et 6. La fréquence de changement du mot de 8 bits contenu dans la mémoire d'affichage 22 et qui correspond donc à la valeur du flux total Φsp qui est émis par impulsions par le sous pixel, dépendant uniquement de la fréquence avec laquelle on charge ou change le mot binaire de 8 bit contenu dans la mémoire d'affichage suivant 23 dans la mémoire d'affichage 22, est donc totalement indépendante de la fréquence de rafraîchissement du sous pixel.Figure 13 represents the equivalent diagram of the electronic circuit of a sub pixel. The circuit 20 represents all of the elements detailed in FIG. 12, with its inputs connected to the power supply 2 Va and the digitally controlled inputs L1 to L8 of the transfer doors 3. The operation of the electronic circuit is simple since 'it suffices to apply a suitable power source Va as described in Figures 5 and 6 to obtain a sub pixel whose set of elementary pulses of photon flux emitted by luminescence will have a determined value Φsp = 2 n x Φe by the value of the binary word of n = 8 bits applied to the inputs L1 to L8. We already note that the frequency of these flux pulses Φsp is independent of the frequency with which the value of the binary word is changed from n = 8 bits applied to the inputs L1 to L8. Figure 14 shows the electronic diagram for mounting a sub-pixel detailed in Figure 13 associated with a dual memory device according to a preferred embodiment of the invention. The circuit 21 symbolizes all the elements detailed in FIG. 12 with its connections to the power source 2 Va and its digitally controlled inputs L1 to L8. On each of these inputs L1 to L8 are connected the flip-flop outputs constituting a one-bit memory, the assembly of which constitutes an 8-bit display memory 22 having a common digital validation command M.AFF. The inputs of this display memory 22 are connected to the output of flip-flops with one-bit memory, the assembly of which constitutes an 8-bit display memory following 23 having a digital validation command M.SVT. The 8-bit words which are sent to this sub-pixel are sent to the inputs D1 to D8 of the following display memory 23. The operation of this arrangement makes it possible to store two words of 8 different bits depending on whether a command is applied validation on M.AFF or M.SVT. The 8-bit word which is stored in the following display memory 23 by the validation command M.SVT is that which corresponds to the binary value of the pulses of the following total stream Φsp of this sub-pixel. The 8 bit word which is stored in the display memory 22 is the one which corresponds to the binary value of the total flux pulses Φsp which is actually emitted, or displayed, by the sub pixel. When the validation command is applied to M.AFF, the 8-bit word contained in the following display memory 23 is transferred to the display memory 22. While the sub-pixel emits the total flow pulses Φsp determined by the value of the 8-bit word contained in the display memory 22 it is possible to load into the display memory according to 23 another 8-bit word corresponding to the value of the pulses of the total stream Φsp which will then be sent by the under pixel. We have therefore clearly separated the refresh rate from the value that is displayed by the sub-pixel of the loading, or change, frequency from the value that it displays. For an 8-bit binary word contained in the display memory 22 and corresponding to the value of the total flux Φsp emitted by pulses by the sub-pixel, the frequency of these pulses corresponds to the refresh frequency of the sub-pixel and the latter , depending only on the characteristics of the voltage applied by the power source 2 Va, can be several kHz and even MHz according to what has been explained in Figures 5 and 6. The frequency of change of the 8-bit word contained in the display memory 22 and which therefore corresponds to the value of the total flux Φsp which is emitted by pulses by the sub pixel, depending only on the frequency with which the 8 bit binary word is loaded or changed contained in the memory of next display 23 in the display memory 22, is therefore completely independent of the refresh rate of the sub-pixel.
La Figure 15 représente le schéma équivalent du circuit électronique détaillé par la Figure 14. Le circuit 24 correspond à l'ensemble des moyens détaillés par la Figure 14 avec ses entrées permettant de se connecter à la source 2 d'alimentation Va, ses entrées de commandes numériques D1 à D8 permettant de recevoir les mots de n ≈ 8 bits correspondant aux valeurs de flux total Φsp qui est émis par impulsions par le sous pixel ainsi que l'entrée M.SVT de validation pour leur mémorisation dans la mémoire d'affichage suivant 23 et l'entrée M.AFF de validation pour leur mémorisation dans la mémoire d'affichage 22.Figure 15 shows the equivalent diagram of the electronic circuit detailed in Figure 14. The circuit 24 corresponds to all of the means detailed in Figure 14 with its inputs for connecting to the power supply 2 Va, its inputs digital commands D1 to D8 making it possible to receive the words of n ≈ 8 bits corresponding to the total flux values Φsp which is emitted by pulses by the sub pixel as well as the validation input M.SVT for their storage in the display memory following 23 and the validation input M.AFF for their storage in the display memory 22.
On aurait pu à partir des circuits électroniques de base des Figure13 ou 15 réaliser un écran vidéo avec une matrice de sous pixels qui auraient été validés sous pixel par sous pixel par un dispositif d'adressage matriciel X,Y classique tel que ceux
utilisés pour les matrices de diodes, de LCD ou les cellules à plasma. Mais cette méthode d'adressage est moins intéressante car elle nécessite des circuits intégrés de décodage externes au dispositif d'affichage de l'écran alors que l'on n'en a pas besoin avec les méthodes d'adressage préférentielles de l'invention qui vont être décrites ci après et qui peuvent toutes être réalisées de manière interne au dispositif réalisé en circuit intégré et faisant l'objet de la présente invention.We could have made from the basic electronic circuits of Figure 13 or produced a video screen with a matrix of sub pixels which would have been validated under pixel by sub pixel by a conventional matrix addressing device X, Y such as those used for diode, LCD or plasma arrays. However, this addressing method is less advantageous since it requires integrated decoding circuits external to the screen display device whereas it is not necessary with the preferred addressing methods of the invention which will be described below and which can all be carried out internally to the device produced in integrated circuit and forming the subject of the present invention.
La Figure 16 représente le schéma électronique de montage d'un ensemble de trois sous pixels représentés par la Figure 15 associés un dispositif de validation selon un premier mode préférentiel de réalisation. Le circuit équivalent décrit en Figure 15 se retrouve dans les trois circuits 24 avec leurs entrées connectées à la source 2 d'alimentation Va et leurs entrées D1 à D8 connectées sur un bus commun de données. L'entrée de validation des mémoires d'affichage 22 de ces trois circuits 24 sont connectées ensemble de façon à leur envoyer en même temps un signal de validation M.AFF. Pour identifier le sous pixel concerné par les données qui se présentent sur ce bus D1 à D8, on utilise trois moyens 25 qui sont des flip flop de type D montés en série comme dans un registre à décalage. Les entrées CP de ces FFD sont connectées à une source d'horloge H commune tandis que leurs entrées R sont connectées à une source commune Reset. L'entrée D du premier (en partant de la gauche) FFD est connectée à l'entrée appelée SP.PCD car elle provient du sous pixel précédent s'il existe ou sinon du circuit électronique de contrôle. La sortie Q du premier FFD est connectée à la fois à l'entrée M.SVT du premier circuit 24 pour valider l'entrée de sa mémoire d'affichage suivante 23 et à l'entrée D du deuxième FFD. Le deuxième FFD et le troisième FFD sont connectés selon le même principe pour valider chacun par leur sortie Q l'entrée de la mémoire d'affichage suivante 23 des deux circuits 24 suivants qui leur correspondent. La sortie Q du troisième FFD est aussi connecté à la sortie appelée SP.SVT et permettra de se connecter à l'entrée SP.PCD donc à l'entrée D du FFD de validation du sous pixel suivant s'il existe. Un exemple permettra de mieux comprendre le fonctionnement de cet ensemble qui permet de charger les données correspondant à chaque sous pixel Rouge, Vert et Bleu et de constituer ainsi un pixel RVB. Si on suppose que le schéma de la Figure 16 représente le premier groupe de trois sous pixel constituant un pixel RVB, à l'initialisation on applique un signal de Reset, par exemple un zéro (0), qui remet tous les FFD 25 à zéro. L'entrée M.AFF des trois
circuits 24 est aussi à zéro, invalidant leur mémoire d'affichage 22 et empêchant toute modification de leur contenu. Toutes les sorties Q des FFD 25 sont à zéro et par conséquent tous les sous pixels Rouge, Vert et Bleu ont leur entrée M.SVT qui invalide l'entrée de leur mémoire d'affichage suivant 23. Au premier coup d'horloge H, appliqué sur toutes les entrée CP des FFD 25, on envoie le premier mot de 8 bits sur le bus aux entrées D1 à D8 et correspondant à la valeur du flux total Φsp suivant qui sera émis par le sous pixel Rouge ainsi qu'une seule impulsion de validation un (1) logique sur l'entrée SP.PCD qui est connectée à l'entrée D du premier FFD. L'impulsion de validation appliquée sur D apparaît alors sur la sortie Q du premier FFD et valide l'entrée M.SVT de mémoire d'affichage suivant du premier circuit 24 correspondant au sous pixel Rouge permettant ainsi la mise en mémoire d'affichage suivant 23 du premier mot de 8 bit qui lui est destiné. Comme les autres sorties Q des deux autres FFD sont encore à zéro elles invalident les entrées M .SVT des deux autres circuits 24 correspondant respectivement au sous pixel Vert et au sous pixel Bleu et empêche donc la mémorisation dans leur mémoire d'affichage suivant 23 de la donnée présente sur le bus. Au deuxième coup d'horloge on envoie sur le bus le mot de 8 bits correspondant à la valeur du flux total Φsp suivant qui sera émis par le sous pixel Vert. L'impulsion de validation présente sur la sortie Q du premier FFD et qui est appliquée sur l'entrée D du second FFD et qui correspondant au sous pixel vert apparaît alors sur sa sortie Q et valide l'entrée M.SVT de mémoire d'affichage suivant 23 du sous pixel Vert permettant la mise en mémoire d'affichage suivant 23 du mot de 8 bit qui lui est destiné. Comme la sortie Q du premier FFD correspondant au sous pixel Rouge est retombée à zéro et que la sortie Q du troisième FFD correspondant au sous pixel Bleu est toujours à zéro, leurs entrées M.SVT invalident leurs mémoires d'affichage suivant 23. Au troisième coupe d'horloge on mémorise de la même façon le mot de 8 bits présent sur le bus et qui correspond à la valeur du flux total Φsp suivant qui sera émis par le sous pixel Bleu. L'impulsion de validation est maintenant présente et disponible sur la sortie Q du troisième FFD et donc sur la sortie SP.SVT pour les sous pixels suivants. Pendant ce chargement des données correspondantes à chaque sous pixel dans leur mémoire d'affichage suivant 23, l'entrée M.AFF des circuits 24 est restée à zéro, invalidant les mémoires d'affichage 22. Quel que soit le mot de 8 bits contenu dans ces mémoires d'affichage 22, à l'initialisation cela pourrait être par exemple tout à un, ce contenu n'a
pas été modifié par le chargement des mémoires d'affichage suivant 23 et les sous pixels RVB ont émis à une fréquence correspondant à celle de leurs impulsions élémentaires la valeur de flux total luminescent Φsp correspondant à leur contenu en mémoires d'affichage 22. La Figure 17 représente le schéma équivalent du circuit électronique d'un seul sous pixel avec son dispositif de validation. Le circuit 26 représente un seul circuit 24 avec un seul FFD 25 selon la Figure 16, avec ses entrées connectées à la source 2 d'alimentation Va, ses entrées D1 à D8 connectées au bus de données, sa sortie SP.SVT provenant de la sortie Q de son FFD 25 et permettant de transmettre le signal de validation de mémoire d'affichage suivant 23 au sous pixel suivant, son entrée SP.PCD permettant de recevoir le signal de validation de mémoire d'affichage suivant 23 en provenance de la sortie Q du FFD 25 du sous pixel précédent, son entrée M.AFF permettant de recevoir le signal de validation de sa mémoire d'affichage 22, son entrée permettant de recevoir de signal de Reset sur l'entrée R de son FFD 25 et son entrée permettant de recevoir le signal d'horloge H sur l'entrée CP de son FFD 25.FIG. 16 represents the electronic assembly diagram of a set of three sub-pixels represented by FIG. 15 associated with a validation device according to a first preferred embodiment. The equivalent circuit described in Figure 15 is found in the three circuits 24 with their inputs connected to the power source 2 Va and their inputs D1 to D8 connected to a common data bus. The validation input of the display memories 22 of these three circuits 24 are connected together so as to send them at the same time a validation signal M.AFF. To identify the sub-pixel concerned by the data present on this bus D1 to D8, three means 25 are used which are type D flip flops connected in series as in a shift register. The CP inputs of these FFDs are connected to a common clock source H while their R inputs are connected to a common Reset source. The input D of the first (from the left) FFD is connected to the input called SP.PCD because it comes from the previous sub-pixel if it exists or otherwise from the electronic control circuit. The output Q of the first FFD is connected both to the input M.SVT of the first circuit 24 to validate the input of its next display memory 23 and to the input D of the second FFD. The second FFD and the third FFD are connected according to the same principle to validate each by their output Q the input of the following display memory 23 of the following two circuits 24 which correspond to them. The Q output of the third FFD is also connected to the output called SP.SVT and will allow you to connect to the SP.PCD input, therefore to the D input of the FFD for validation of the next sub-pixel if it exists. An example will make it possible to better understand the functioning of this set which makes it possible to load the data corresponding to each Red, Green and Blue sub pixel and thus to constitute an RGB pixel. If we assume that the diagram in Figure 16 represents the first group of three sub-pixels constituting an RGB pixel, at initialization we apply a Reset signal, for example a zero (0), which resets all FFD 25 to zero . The M.AFF entry of the three circuits 24 is also at zero, invalidating their display memory 22 and preventing any modification of their content. All the outputs Q of the FFD 25 are at zero and consequently all the Red, Green and Blue sub pixels have their input M.SVT which invalidates the input of their display memory according to 23. At the first clock stroke H, applied to all the CP inputs of the FFD 25, the first 8-bit word on the bus is sent to the inputs D1 to D8 and corresponding to the value of the following total flux Φsp which will be emitted by the red pixel as well as a single pulse validation one (1) logic on input SP.PCD which is connected to input D of the first FFD. The validation pulse applied to D then appears on the output Q of the first FFD and validates the input M.SVT of next display memory of the first circuit 24 corresponding to the red sub-pixel thus allowing the storage of the following display memory 23 of the first 8 bit word intended for it. As the other Q outputs of the other two FFDs are still at zero, they invalidate the M .SVT inputs of the other two circuits 24 corresponding respectively to the Green pixel and the Blue pixel and therefore prevents memorization in their display memory according to 23 of the data on the bus. At the second clock tick, the 8-bit word is sent on the bus corresponding to the value of the following total flux Φsp which will be emitted by the Green sub-pixel. The validation pulse present on the Q output of the first FFD and which is applied to the D input of the second FFD and which corresponding to the green sub pixel then appears on its Q output and validates the memory input M.SVT of display following 23 of the Green sub-pixel allowing storage in display display 23 of the 8-bit word intended for it. As the Q output of the first FFD corresponding to the Red sub pixel has dropped to zero and the Q output of the third FFD corresponding to the Blue sub pixel is always zero, their M.SVT inputs invalidate their display memories according to 23. On the third clock cut we memorize in the same way the 8 bit word present on the bus and which corresponds to the value of the following total flux Φsp which will be emitted by the Blue sub-pixel. The validation pulse is now present and available on the Q output of the third FFD and therefore on the SP.SVT output for the following sub pixels. During this loading of the data corresponding to each sub-pixel in their next display memory 23, the input M.AFF of the circuits 24 remained at zero, invalidating the display memories 22. Whatever the 8-bit word contained in these display memories 22, on initialization this could be for example all in one, this content has not modified by the loading of the display memories according to 23 and the RGB sub pixels emitted at a frequency corresponding to that of their elementary pulses the value of total luminescent flux Φsp corresponding to their content in display memories 22. The Figure 17 shows the equivalent diagram of the electronic circuit of a single sub-pixel with its validation device. The circuit 26 represents a single circuit 24 with a single FFD 25 according to FIG. 16, with its inputs connected to the power source 2 Va, its inputs D1 to D8 connected to the data bus, its output SP.SVT coming from the Q output of its FFD 25 and enabling the next display memory validation signal 23 to be transmitted to the next sub-pixel, its SP.PCD input allowing the following display memory validation signal 23 to be received from the output Q of the FFD 25 of the previous sub-pixel, its input M.AFF allowing to receive the validation signal from its display memory 22, its input allowing to receive a reset signal on the input R of its FFD 25 and its input allowing to receive the clock signal H on the input CP of its FFD 25.
Ce circuit électronique va donc pouvoir servir de base à la réalisation d'une chaîne de sous pixels permettant de constituer un écran vidéo complet. Comme il s'agit d'un circuit numérique simple on peut réaliser un circuit intégré comportant un bloc de plusieurs sous pixels. La Figure 18 représente le schéma électronique de montage d'un ensemble de n par m (n,m) sous pixels permettant de constituer un circuit bloc de (n,m) sous pixels selon un premier mode préférentiel de réalisation. On trouve un moyen 26 détaillé par la Figure 17 avec ses entrées connectées à la source 2 d'alimentation Va, les entrées D1 à D8 connectées au bus de données, les sorties SP.SVT permettant de transmettre le signal de validation des mémoires d'affichage suivant 23 aux sous pixels suivants, les entrées SP.PCD permettant de recevoir le signal de validation des mémoires d'affichage suivant 23 en provenance du sous pixel précédent, l'entrée M.AFF permettant de recevoir le signal de validation simultanée de l'ensemble des mémoires d'affichage 22 de l'ensemble des sous pixels, l'entrée Reset permettant de remettre simultanément à zéro l'ensemble des FFD 25 de tous les circuits 26 et l'entrée permettant de recevoir le signal d'horloge H appliqué simultanément sur l'ensemble des
sous pixels (n,m) montés selon ce premier mode préférentiel de réalisation. Le fonctionnement est le même que celui décrit par la Figure 16 hormis qu'il y a plus de sous pixels.This electronic circuit will therefore be able to serve as a basis for producing a chain of sub pixels making it possible to constitute a complete video screen. As it is a simple digital circuit, it is possible to produce an integrated circuit comprising a block of several sub pixels. Figure 18 represents the electronic diagram of assembly of a set of n by m (n, m) under pixels making it possible to constitute a block circuit of (n, m) under pixels according to a first preferred embodiment. There is a means 26 detailed in FIG. 17 with its inputs connected to the power supply 2 Va, the inputs D1 to D8 connected to the data bus, the outputs SP.SVT making it possible to transmit the validation signal from the memories of display following 23 at the following sub-pixels, the inputs SP.PCD making it possible to receive the validation signal from the following display memories 23 coming from the previous sub-pixel, the input M.AFF making it possible to receive the signal for simultaneously validating the set of display memories 22 of all the sub-pixels, the Reset input making it possible to reset all the FFDs 25 of all the circuits 26 to zero simultaneously and the input making it possible to receive the clock signal H applied simultaneously on all under pixels (n, m) mounted according to this first preferred embodiment. The operation is the same as that described in Figure 16 except that there are more sub pixels.
La Figure 19 représente le schéma équivalent du circuit électronique d'un bloc de (n,m) sous pixels avec un circuit 27 constitué de l'ensemble des éléments détaillés par la Figure 18, ses entrées connectées à la source 2 d'alimentation Va, les entrées D1 à D8 connectées au bus de données, les sorties SP.SVT permettant de transmettre le signal de validation des mémoires d'affichage suivant 23 aux sous pixels du bloc de (n,m) sous pixels suivants les entrées SP.PCD permettant de recevoir le signal de validation des mémoires d'affichage suivant 23 en provenance du bloc de (n,m) sous pixels précédent, l'entrée M.AFF permettant de recevoir le signal de validation simultanée de l'ensemble des mémoires d'affichage 22 de l'ensemble des sous pixels du bloc, l'entrée Reset permettant de remettre simultanément à zéro l'ensemble des FFD 25 de tous les circuits 26 du bloc et l'entrée permettant de recevoir le signal d'horloge H appliqué simultanément sur l'ensemble des FFD 25 du bloc de (n,m) sous pixels montés selon ce premier mode préférentiel de réalisation.Figure 19 shows the equivalent diagram of the electronic circuit of a block of (n, m) under pixels with a circuit 27 made up of all the elements detailed in Figure 18, its inputs connected to the power source 2 Va , the inputs D1 to D8 connected to the data bus, the outputs SP.SVT making it possible to transmit the validation signal of the display memories according to 23 to the sub pixels of the block of (n, m) under the pixels following the inputs SP.PCD allowing to receive the validation signal of the following display memories 23 coming from the block of (n, m) under previous pixels, the input M.AFF making it possible to receive the simultaneous validation signal from all the memories of display 22 of all the sub-pixels of the block, the Reset input allowing to reset all the FFDs 25 of all the circuits 26 of the block simultaneously to zero and the input allowing to receive the clock signal H applied simultaneously on the set of s FFD 25 of the block of (n, m) under pixels mounted according to this first preferred embodiment.
La Figure 20 représente le diagramme de fonctionnement du circuit électronique constituant un bloc de (n,m) sous pixels représenté par la Figure 19. On y trouve les courbes d'horloge H, de Reset, de M.AFF, de Data RVB et de SP.PCD numérotées de (1 ,1) à (n,m) et la courbe représentant la validation de chaque sous pixel S-Pixel (n,m) . On voit sur ce diagramme qu'à partir du Reset, qui peut correspondre au signal de validation M.AFF de l'ensemble des mémoires d'affichage 22, à chaque coup d'horloge H se trouve présent sur le bus de données le mot de 8 bits correspondant à la valeur suivante d'un sous pixel R, V ou B tandis que le signal de validation présent sur la sortie du sous pixel précédent SP.PCD (n,m) valide le sous pixel S-Pixel (n,m) de mêmes indices. La fréquence de chargement des mémoires d'affichage suivante 23 est donc fonction de la fréquence de l'horloge H qui synchronise le flot des données présentent sur le bus de DATA RVB appliquées sur les entrées D1 à D8 de la Figure 19. La Figure 21 représente le schéma électronique du montage d'un ensemble de (K,P) circuits blocs de (n,m) sous pixels composé de circuits 27 détaillés
par la Figure 18 et permettant de constituer un écran de (K,P) blocs de (n,m) sous pixels selon un premier mode préférentiel de réalisation. Ces circuits 27 de (n,m) sous pixels sont connectés à la même source 2 d'alimentation Va et leurs entrées D1 à D8 connectées sur un bus commun de données. Leurs entrées de validation M.AFF de leur mémoires d'affichage 22 sont connectées ensemble. De même pour leur entrées d'horloge H et de Reset. Lorsque le bloc précédent à remplit toutes ses mémoires d'affichage suivante avec les données qui leurs sont destinées le signal de validation M.SVT apparaît sur la sortie SP.SVT pour valider le premier sous pixel sur l'entrée SP.PCD du circuit bloc de (n,m) sous pixels 27 suivant. Lorsque tous les circuits 27 ont remplit leurs mémoires d'affichage suivante 23, cela veut dire que l'ensemble des valeurs de tous les sous pixels correspondant à l'image suivante est disponible dans l'ensemble des mémoires d'affichage suivante 23. A ce moment le signal de validation d'affichage de l'image suivante est envoyé sur l'entrée M.AFF qui valide simultanément le transfert du contenu de toutes les mémoires d'affichage suivante 23 de tous les circuits 27 dans les mémoires d'affichage 22. La nouvelle image apparaît alors d'un seul coup en son entier comme pour un film sur pellicule. C'est de cette façon que l'image affichée est, dans sa totalité, rafraîchie à la fréquence des impulsions luminescentes 16 déterminée par la tension d'alimentation Va soit à plusieurs kilo et même méga Hertz alors qu'elle est chargée ou changée à la fréquence du signal de validation M.AFF des mémoires d'affichage 22 c'est à dire de 25 à 30 images par seconde ou 25 à 30 Hertz. On a bien atteint le but qui consiste à séparer la fréquence de rafraîchissement des images de la fréquence de changement ou de chargement des images. La fréquence d'horloge H du dispositif qui charge les données correspondant à la valeur de chaque sous pixel est quant à elle directement fonction du nombre de ces sous pixels donc de la résolution de l'image. Par exemple pour une image de résolution de 640 x 480 pixels, la fréquence d'horloge sera égale à 640 x 480 x 3 sous pixels x 25 images/s ≈ 23,04 MHz en Europe pour 640 x 480 x 3 sous pixels x 30 images/s = 27,648 Mhz en Amérique du nord. Pour des images de haute résolution, par exemple 1600 x 1200, la fréquence d'horloge est de 1600 x 1200 x 3 x 25 = 144 Mhz en E et 1600 x 1200 x 3 x 30 ≈ 172,8 MHz pour l'A.N ce qui ne sont actuellement pas des fréquences difficiles à atteindre pour des circuits vidéo entièrement numériques.
La Figure 22 représente le schéma électronique de montage d'un écran vidéo constitué de (K,P) blocs de sous pixels représenté par la Figure 21 selon ce premier mode préférentiel de réalisation. On y retrouve les blocs de sous pixels 27 numérotés de (1,1) à (K,P) qui sont disposés sur un support 28 qui est un circuit imprimé sur lequel se trouvent les pistes permettant de connecter les (K,P) blocs de (n,m) sous pixels à leur source 2 d'alimentation Va, les entrées D1 à D8 au bus de données, leurs sorties SP.SVT de validation des mémoires d'affichage suivant 23 du bloc de sous pixels suivant, leurs entrées SP.PCD de validation des mémoires d'affichage suivant 23 provenant du bloc de sous pixels précédent, leurs entrées correspondant respectivement au signal M.AFF de validation simultané de toutes les mémoires d'affichage, le signal d'horloge H et le signal de Reset. Toutes ces informations sont disponibles sur le circuit imprimé et permettent de connecter plusieurs écrans semblables pour en constituer un plus grand sans qu'il soit nécessaire d'utiliser des circuits vidéo externes. Ce mode préférentiel de réalisation d'un écran vidéo atteint bien ici trois des cinq caractéristiques fixées comme objectifs puisque premièrement on dispose d'un dispositif d'affichage entièrement numérique de très faible épaisseur puisque constitué d'une mosaïque de (K,P) circuits intégrés 27, deuxièmement la fréquence de rafraîchissement est bien très élevée et indépendante de la résolution, de la fréquence de changement et de la dimension d'affichage des images puisque uniquement fonction de la tension d'alimentation Va qui déclenche les impulsions luminescentes de flux total élémentaires Φsp, troisièmement chaque image affichée apparaît bien d'un seul coup sans balayage des pixels ni adressage matriciel de ceux-ci puisque tous les circuits 27 sont montés sur un bus commun de données et que c'est le signal M.AFF de validation simultané des mémoires d'affichage 22 qui transfert d'un seul coup l'image suivante contenue dans l'ensemble des mémoires d'affichage suivant 23 vers l'ensemble des mémoires d'affichage 22 la faisant apparaître globalement comme lors de la projection d'un film sur pellicule.Figure 20 represents the diagram of operation of the electronic circuit constituting a block of (n, m) under pixels represented by Figure 19. One finds there the curves of clock H, of Reset, of M.AFF, of Data RGB and of SP.PCD numbered from (1, 1) to (n, m) and the curve representing the validation of each sub-pixel S-Pixel (n, m). We see on this diagram that from the Reset, which can correspond to the validation signal M.AFF of all the display memories 22, at each clock stroke H is present on the data bus the word of 8 bits corresponding to the next value of a sub-pixel R, G or B while the validation signal present on the output of the previous sub-pixel SP.PCD (n, m) validates the sub-pixel S-Pixel (n, m) of the same indices. The loading frequency of the following display memories 23 is therefore a function of the frequency of the clock H which synchronizes the flow of data present on the DATA RGB bus applied to the inputs D1 to D8 of Figure 19. Figure 21 represents the electronic diagram of the assembly of a set of (K, P) block circuits of (n, m) under pixels composed of detailed circuits 27 by FIG. 18 and making it possible to constitute a screen of (K, P) blocks of (n, m) under pixels according to a first preferred embodiment. These circuits 27 of (n, m) under pixels are connected to the same power source 2 Va and their inputs D1 to D8 connected to a common data bus. Their validation inputs M.AFF of their display memories 22 are connected together. Likewise for their H clock and Reset inputs. When the previous block fills all of its next display memories with the data intended for them, the validation signal M.SVT appears on the output SP.SVT to validate the first sub-pixel on the input SP.PCD of the block circuit of (n, m) under pixels 27 next. When all of the circuits 27 have filled their next display memories 23, this means that the set of values of all the sub pixels corresponding to the following image is available in the set of next display memories 23. A the display validation signal of the next image is then sent to the input M.AFF which simultaneously validates the transfer of the content of all the following display memories 23 from all the circuits 27 to the display memories 22. The new image then appears at once in its entirety as for a film on film. It is in this way that the displayed image is, in its entirety, refreshed at the frequency of the luminescent pulses 16 determined by the supply voltage Va is several kilo and even mega Hertz while it is loaded or changed to the frequency of the validation signal M.AFF of the display memories 22, that is to say from 25 to 30 images per second or 25 to 30 Hertz. We have reached the goal of separating the refresh rate of the images from the frequency of changing or loading the images. The clock frequency H of the device which loads the data corresponding to the value of each sub pixel is directly dependent on the number of these sub pixels and therefore on the resolution of the image. For example for a resolution image of 640 x 480 pixels, the clock frequency will be equal to 640 x 480 x 3 at pixels x 25 frames / s ≈ 23.04 MHz in Europe for 640 x 480 x 3 at pixels x 30 images / s = 27.648 Mhz in North America. For high resolution images, for example 1600 x 1200, the clock frequency is 1600 x 1200 x 3 x 25 = 144 Mhz in E and 1600 x 1200 x 3 x 30 ≈ 172.8 MHz for AN ce which are currently not hard to reach frequencies for fully digital video circuits. Figure 22 represents the electronic diagram of assembly of a video screen made up of (K, P) blocks of under pixels represented by Figure 21 according to this first preferred embodiment. We find there the blocks of sub pixels 27 numbered from (1,1) to (K, P) which are arranged on a support 28 which is a printed circuit on which are the tracks making it possible to connect the (K, P) blocks of (n, m) under pixels at their supply source 2 Va, the inputs D1 to D8 at the data bus, their outputs SP.SVT for validation of the display memories according to 23 of the next block of sub pixels, their inputs SP.PCD for validation of the following display memories 23 coming from the previous sub-pixel block, their inputs corresponding respectively to the signal M.AFF for simultaneous validation of all the display memories, the clock signal H and the signal of reset. All this information is available on the printed circuit and allows you to connect several similar screens to form a larger one without the need to use external video circuits. This preferred embodiment of a video screen achieves here three of the five characteristics set as objectives since firstly there is an entirely digital display device of very small thickness since it consists of a mosaic of (K, P) circuits integrated 27, secondly the refresh rate is very high and independent of the resolution, the frequency of change and the display size of the images since only a function of the supply voltage Va which triggers the luminescent pulses of total flux elementary Φsp, thirdly, each displayed image appears at once without scanning the pixels or matrix addressing them since all the circuits 27 are mounted on a common data bus and this is the validation signal M.AFF display memories 22 which transfer the following image contained in all of the memories at once next display 23 to all of the display memories 22 making it appear globally as during the projection of a film on film.
Nous allons décrire maintenant deux autres modes préférentiels de réalisation d'écran vidéo ayant les mêmes caractéristiques mais qui concerne plus spécifiquement le montage des sous pixels avec leur mémoire d'affichage suivant 23 et mémoire d'affichage 22 pour constituer des circuits blocs de sous pixels ou de pixels et finalement un écran vidéo.
La Figure 23 représente le schéma électronique de montage d'un bloc de (n,m) sous pixels représentés par la Figure 17 et permettant de constituer un bloc de (n,m) sous pixels selon un deuxième mode préférentiel de réalisation. L'interconnexion des sous pixels et son fonctionnement sont identiques à ce qui est décrit pour la Figure 18 hormis que ce montage fait un regroupement en (m) lignes de (n) circuits de sous pixels 26. On obtient donc (m) entrées SP.PCD d'indice (n, 1 à m) et servant à la validation d'une ligne (m) de circuits 26 du bloc courant et (m) sorties SP.SVT d'indice (1 , 1 à m) et servant à la validation du premier pixel de chacune des lignes (m) du bloc suivant. La Figure 24 représente le schéma équivalent du circuit électronique d'un bloc de (n,m) sous pixels selon ce deuxième mode préférentiel de réalisation. Un circuit 29 constitué des circuits détaillés par la Figure 23 a ses entrées connectées à la source 2 d'alimentation Va, les entrées D1 à D8 connectées au bus de données, les sorties SP.SVT indicés (n, 1 à m) permettant de transmettre le signal de validation des derniers sous pixels (n) des (m) lignes du bloc en cours au bloc de sous pixels suivant, les entrées SP.PCD indicé (n, 1 à m) permettant de recevoir les signaux de validation provenant des derniers sous pixels (n, 1 à m) du bloc de sous pixels précédent, l'entrée permettant de recevoir le signal M.AFF de validation simultanée de l'ensemble des mémoires d'affichage 22 du circuit 29 , l'entrée permettant de recevoir le signal simultané de Reset de l'ensemble des FFD 25 du circuit 29 et l'entrée permettant de recevoir le signal d'horloge H appliqué simultanément sur l'ensemble des FFD 25 du circuit 29 selon ce deuxième mode préférentiel de réalisation.We will now describe two other preferred embodiments of video screens having the same characteristics but which more specifically relates to the mounting of the sub pixels with their display memory according to 23 and display memory 22 to form block circuits of sub pixels. or pixels and finally a video screen. Figure 23 represents the electronic diagram of assembly of a block of (n, m) under pixels represented by Figure 17 and making it possible to constitute a block of (n, m) under pixels according to a second preferred embodiment. The interconnection of the sub pixels and its operation are identical to what is described for Figure 18 except that this arrangement makes a grouping in (m) lines of (n) circuits of sub pixels 26. We therefore obtain (m) SP inputs .PCD of index (n, 1 to m) and used for the validation of a line (m) of circuits 26 of the current block and (m) outputs SP.SVT of index (1, 1 to m) and used the validation of the first pixel of each of the lines (m) of the next block. FIG. 24 represents the equivalent diagram of the electronic circuit of a block of (n, m) under pixels according to this second preferred embodiment. A circuit 29 consisting of the circuits detailed in FIG. 23 has its inputs connected to the supply source 2 Va, the inputs D1 to D8 connected to the data bus, the outputs SP.SVT subscribed (n, 1 to m) making it possible to transmit the validation signal of the last sub-pixels (n) of the (m) lines of the current block to the next sub-pixel block, the indexed SP.PCD inputs (n, 1 to m) making it possible to receive the validation signals from the last sub pixels (n, 1 to m) of the previous sub pixel block, the input allowing to receive the signal M.AFF of simultaneous validation of all the display memories 22 of circuit 29, the input allowing receive the simultaneous Reset signal from all of the FFDs 25 of circuit 29 and the input making it possible to receive the clock signal H applied simultaneously to all of the FFDs 25 of circuit 29 according to this second preferred embodiment.
La Figure 25 représente le schéma électronique de montage d'un écran vidéo constitué de (K,P) blocs de (n,m) sous pixels selon ce deuxième mode préférentiel de réalisation. On y retrouve (P) lignes de (K) circuits 29 qui sont disposés sur un support 30 qui est un circuit imprimé d'interconnections permettant de monter ces blocs de sous pixel de la façon décrite par la Figure 22 hormis que, pour chaque ligne (m) de chaque ligne (P) de circuit 29, les entrées M. PCD (1) de validation des premières mémoires d'affichage suivant 23 de chaque ligne (m) de chaque bloc (K) de sous pixel sont connectées aux dernières sorties M.SVT (n) de validation des mémoires d'affichage suivant 23 de même ligne (m) du bloc précédent (K-1), la dernière sortie (n) de validation de la mémoire d'affichage suivante 23 de la ligne (m) du bloc (K) étant
connectée à l'entrée (1) de validation de la première mémoire d'affichage suivant 23 de la ligne (1) du bloc (1 , P+1). De cette façon les données sont chargées ligne par ligne de l'ensemble des circuits 29 situés sur une même ligne (P) et se propagent ligne par ligne (m) de blocs (P). Ce deuxième mode de montage permet d'avoir un flot de données sur le bus arrivant sur les entrées D1 à D8 et correspondant à chaque sous pixel qui soit directement compatible avec le flot de données issues d'une source vidéo numérique à balayage ligne et trame puisque toutes les mêmes les lignes (m) des lignes des (K) blocs sont remplies l'une après l'autre ce qui revient à remplir l'écran ligne par ligne. Dans le montage décrit dans le premier mode aux Figures 21 et 22 on modifie le flot des données puisque chaque bloc de sous pixels doit être rempli avant de remplir le suivant. Dans ce cas aussi on peut monter plusieurs écrans semblables en mosaïque sans utiliser de circuits vidéo externes car tous les signaux sont disponibles sur le circuit imprimé 30.Figure 25 represents the electronic diagram of assembly of a video screen made up of (K, P) blocks of (n, m) under pixels according to this second preferred embodiment. There are (P) lines of (K) circuits 29 which are arranged on a support 30 which is a printed interconnection circuit making it possible to mount these sub-pixel blocks as described in Figure 22 except that, for each line (m) of each line (P) of circuit 29, the inputs M. PCD (1) for validation of the first display memories along 23 of each line (m) of each block (K) of subpixels are connected to the last outputs M.SVT (n) of validation of display memories following 23 of the same line (m) of the previous block (K-1), the last output (n) of validation of next display memory 23 of line (m) of block (K) being connected to the input (1) for validation of the first display memory along 23 of line (1) of the block (1, P + 1). In this way the data are loaded line by line of all the circuits 29 located on the same line (P) and propagate line by line (m) of blocks (P). This second mounting mode makes it possible to have a data stream on the bus arriving at the inputs D1 to D8 and corresponding to each sub pixel which is directly compatible with the data stream coming from a digital video source with line and frame scanning. since all the same lines (m) of the lines of the (K) blocks are filled one after the other which amounts to filling the screen line by line. In the assembly described in the first mode in FIGS. 21 and 22, the data flow is modified since each block of sub pixels must be filled before filling the next one. In this case too, it is possible to mount several similar screens in mosaic without using external video circuits because all the signals are available on the printed circuit 30.
La Figure 26 représente le schéma électronique de montage d'un ensemble de trois sous pixels représentés par la Figure 15 avec un dispositif de validation permettant de former un triplet appelé pixel selon un troisième mode préférentiel de réalisation. On retrouve le même montage que pour la Figure 16 avec les mêmes entrées et sorties hormis qu'il n'y a qu'un seul moyen 25 pour valider simultanément les trois circuits 24 formant ainsi un triplet Rouge, Vert et Bleu ou pixel RVB, que le bus de données permet d'envoyer des mots de 24 bits sur les entrées D1 àFigure 26 represents the electronic diagram of assembly of a set of three sub pixels represented by Figure 15 with a validation device making it possible to form a triplet called pixel according to a third preferred embodiment. We find the same assembly as for Figure 16 with the same inputs and outputs except that there is only one means 25 to simultaneously validate the three circuits 24 thus forming a Red, Green and Blue triplet or RGB pixel, that the data bus allows 24-bit words to be sent to inputs D1 to
D8 qui sont distribués vers chaque sous pixel par exemple non limitatif 1 à 8 pour leD8 which are distributed to each sub-pixel for example non-limiting 1 to 8 for the
Bleu, 9 à 16 pour le Vert et 17 à 24 pour le Rouge, que l'entrée de validation M.SVT des mémoires d'affichage suivant 23 des trois circuits 24 sont connectés à la sortie Q duBlue, 9 to 16 for Green and 17 to 24 for Red, that the validation input M.SVT of the display memories following 23 of the three circuits 24 are connected to the output Q of the
FFD 25 et que cette sortie Q valide les mémoires d'affichage suivant 23 du pixel suivant par une sortie P.SVT, que l'entrée D du FFD 25 est connectée à l'entrée P.PCD qui reçoit le signal de validation provenant de la sortie Q FFD 25 du pixel précédent.FFD 25 and that this output Q validates the display memories following 23 of the next pixel by an output P.SVT, that input D of FFD 25 is connected to input P.PCD which receives the validation signal from the Q FFD 25 output of the previous pixel.
La Figure 27 représente le schéma équivalent du circuit électronique d'un triplet appelé pixel RVB selon ce troisième mode préférentiel de réalisation. Le moyen 31 est détaillé par la Figure 26. Ses connexions sont les mêmes que pour la Figure 17 hormis qu'il possède 24 entrées D1 à D24 et une entrée appelée P.PCD (au lieu de SP.PCD) et une sortie appelée P.SVT (au lieu de SP.SVT).
La Figure 28 représente le schéma électronique de montage d'un bloc de (n,m) pixels 31 représenté par la Figure 27 selon ce troisième mode préférentiel de réalisation. Le montage et le fonctionnement est semblable à celui décrit par la Figure 23 c'est à dire un regroupement de (m) lignes de (n) circuits 31 hormis que le bus de données est maintenant de 24 bits connectés aux entrées D1 à D24, que les entrées de validation des mémoires d'affichage suivant 23 des pixels précédents sont appelés P.PCD (n,1 à m), que les sorties de validation de pixels des blocs suivants sont appelés P.SVT (n,1 à m).Figure 27 shows the equivalent diagram of the electronic circuit of a triplet called RGB pixel according to this third preferred embodiment. The means 31 is detailed in Figure 26. Its connections are the same as for Figure 17 except that it has 24 inputs D1 to D24 and an input called P.PCD (instead of SP.PCD) and an output called P .SVT (instead of SP.SVT). Figure 28 shows the electronic circuit diagram for mounting a block of (n, m) pixels 31 represented by Figure 27 according to this third preferred embodiment. The assembly and operation is similar to that described in FIG. 23, that is to say a grouping of (m) lines of (n) circuits 31 except that the data bus is now 24 bits connected to the inputs D1 to D24, that the validation inputs of the display memories following 23 of the previous pixels are called P.PCD (n, 1 to m), that the pixel validation outputs of the following blocks are called P.SVT (n, 1 to m) .
La Figure 29 représente le schéma équivalent du circuit électronique d'un bloc de (n,m) pixels selon ce troisième mode préférentiel de réalisation. Le circuit 32 détaillé par la Figure 28 est connecté de façon identique à la Figure 24 hormis que le bus de données est maintenant de 24 bits connectés aux entrées D1 à D24, que les entrées de validation des mémoires d'affichage suivant 23 des pixels précédents sont appelés P.PCD (n,1 à m), que les sorties de validation de pixels des blocs suivants sont appelés P.SVT (n,1 à m).FIG. 29 represents the equivalent diagram of the electronic circuit of a block of (n, m) pixels according to this third preferred embodiment. The circuit 32 detailed in FIG. 28 is connected in an identical manner to FIG. 24 except that the data bus is now 24 bits connected to the inputs D1 to D24, that the validation inputs of the display memories according to 23 of the previous pixels are called P.PCD (n, 1 to m), that the pixel validation outputs of the following blocks are called P.SVT (n, 1 to m).
La Figure 30 représente le schéma de montage d'un écran vidéo constitué de (n,m) blocs de pixels représenté par la Figure 29 selon ce troisième mode préférentiel de réalisation. Le montage et le fonctionnement sont les mêmes que ceux décrit par la Figure 25 hormis que le circuit imprimé 33 d'interconnections sur lequel sont montés les (K,P) circuits 32 porte un bus de données de 24 bits connectés aux entrées D1 à D24. L'avantage de ce montage avec un bus de 24 bits est uniquement de permettre une diminution de la fréquence de chargement des données dans les mémoires suivantes 23 des sous pixels puisqu'elles arrivent non plus l'une derrière l'autre en mot de 8 bits pour le Rouge, le Vert et le Bleu mais en même temps en parallèle sur 24 bits. Par exemple pour une résolution de 640 x 480, la fréquence d'horloge sera égale à 640 x 480 pixels x 25 images/s = 7,68 MHz en Europe pour 640 x 480 x 30 images/s = 9,216 MHz en Amérique du nord. Pour des images de haute résolution, par exemple 1600 x 1200, la fréquence d'horloge est de 1600 x 1200 x 25 = 48 MHz en E et 1600 x 1200 x 30 = 57,6 MHz pour l'A.N ce qui ne sont vraiment pas des fréquences difficiles à atteindre pour des circuits vidéo entièrement numériques.
Trois sur cinq caractéristiques fixées comme objectifs sont atteints par ces écrans : premièrement ils disposent d'un dispositif d'affichage entièrement numérique de très faible épaisseur semblable à celle obtenue avec les LCD, deuxièmement leur fréquence de rafraîchissement est très élevée et indépendante de la résolution, de la fréquence de changement et de la dimension d'affichage des images, troisièmement chaque image affichée apparaît d'un seul coup sans balayage des pixels ni adressage matriciel de ceux-ci.Figure 30 represents the diagram of assembly of a video screen made up of (n, m) blocks of pixels represented by Figure 29 according to this third preferred embodiment. The assembly and operation are the same as those described in Figure 25 except that the interconnection printed circuit 33 on which the (K, P) circuits 32 are mounted carries a 24-bit data bus connected to the inputs D1 to D24 . The advantage of this arrangement with a 24-bit bus is only to allow a reduction in the frequency of loading of the data into the following memories 23 of the sub pixels since they no longer arrive one behind the other in words of 8 bits for Red, Green and Blue but at the same time in parallel on 24 bits. For example for a resolution of 640 x 480, the clock frequency will be equal to 640 x 480 pixels x 25 images / s = 7.68 MHz in Europe for 640 x 480 x 30 images / s = 9.216 MHz in North America . For high resolution images, for example 1600 x 1200, the clock frequency is 1600 x 1200 x 25 = 48 MHz in E and 1600 x 1200 x 30 = 57.6 MHz for AN which are not really not hard-to-reach frequencies for fully digital video circuits. Three out of five characteristics set as objectives are achieved by these screens: first, they have an entirely digital display device of very thin thickness similar to that obtained with LCDs, secondly their refresh rate is very high and independent of the resolution , the frequency of change and the display size of the images, thirdly, each displayed image appears all at once without scanning the pixels or matrix addressing them.
La Figure 31 représente un écran vidéo avec ses principaux éléments constitutifs schématisés. Chaque circuit intégré 27, 28 ou 32 réalisé selon l'un des trois modes préférentiels indiqués de manière non limitative est scellé par l'électrode 8 qui est laisse passer le flux de photons 15 émis par luminescence par le gaz ionisé 14 qui se trouve entre eux à l'intérieur et est commune à l'ensemble des unités lumineuses UL du circuit intégré puisqu'elle est connectée directement à la source 2 d'alimentation Va. L'ensemble 27, 29 ou 32 et 8 constituent chacun des circuits intégrés 34 qui sont montés en mosaïque sur un circuit imprimé 28, 30 ou 33 réalisé selon l'un des trois modes préférentiels indiqués et portant les pistes d'alimentation Va, de bus de données de 8 ou 24 bits, d'horloge H et de Reset, de validation M.AFF des mémoires d'affichage 22 et de validation M.SVT des mémoires d'affichage suivant 23. Pour obtenir les couleurs on vient placer par-dessus cette mosaïque de circuits intégrés 34 un support transparent 6 sur la face intérieur duquel on a déposé une matrice composée de trois substances 7 qui émettent par luminescence 16 une couleur Rouge, verte ou bleu selon leur composition lorsqu'elles sont excitées par les impulsions de flux de photons 15 émis par les circuits intégrés 34. Ce support 6 réalisé par exemple non limitatif en sérigraphie vient se superposer exactement sous pixels à sous pixel aux circuits intégrés 34 et former ainsi une surface d'affichage uniforme d'un seul tenant, même s'il y a plusieurs circuits imprimés 28, 30 ou 33 semblables en dessous.Figure 31 shows a video screen with its main components shown diagrammatically. Each integrated circuit 27, 28 or 32 produced according to one of the three preferred modes indicated in a nonlimiting manner is sealed by the electrode 8 which is allowed to pass the flux of photons 15 emitted by luminescence by the ionized gas 14 which is located between them inside and is common to all the light units UL of the integrated circuit since it is connected directly to the power source 2 Va. The assembly 27, 29 or 32 and 8 each constitute integrated circuits 34 which are mounted in mosaic on a printed circuit 28, 30 or 33 produced according to one of the three preferred modes indicated and carrying the supply tracks Va, 8 or 24 bit data bus, H clock and reset, M.AFF validation of the display memories 22 and M.SVT validation of the display memories according to 23. To obtain the colors, we just place by above this mosaic of integrated circuits 34 a transparent support 6 on the inner face of which a matrix composed of three substances 7 which have emitted by luminescence 16 has a red, green or blue color depending on their composition when they are excited by the pulses photon flux 15 emitted by the integrated circuits 34. This support 6 produced for example without limitation in screen printing is superimposed exactly under pixels to sub pixel to the integrated circuits 34 and thus form a surface d uniform display in one piece, even if there are several similar printed circuits 28, 30 or 33 below.
De cette façon on atteint le quatrième objectif qui est d'obtenir des écrans vidéo qui sont toujours de faible épaisseur et de surface d'affichage en un seul tenant même pour des dimensions supérieures à 42 pouces de diagonale appelés écrans géants.
Avec ce type de circuit intégré on peut déjà réaliser des écrans cylindriques car les circuits intégrés 34 peuvent être montés sur des circuits imprimés souples et le support 6 qui vient dessus peut lui aussi être souple. Comme les circuits intégrés 34 peuvent avoir une forme hexagonale, il est possible de monter ceux-ci sur un circuit imprimé de même forme et ainsi obtenir des écrans sphériques.In this way, the fourth objective is achieved, which is to obtain video screens which are always of small thickness and display surface in a single piece even for dimensions greater than 42 inches diagonally called giant screens. With this type of integrated circuit, it is already possible to produce cylindrical screens because the integrated circuits 34 can be mounted on flexible printed circuits and the support 6 which comes above can also be flexible. As the integrated circuits 34 can have a hexagonal shape, it is possible to mount these on a printed circuit of the same shape and thus obtain spherical screens.
Les objectifs concernant les cinq caractéristiques principales de ce dispositif d'écran vidéo numérique réalisé sous forme d'un circuit intégré faisant l'objet de la présente invention sont donc atteints.The objectives relating to the five main characteristics of this digital video screen device produced in the form of an integrated circuit forming the subject of the present invention are therefore achieved.
Ce dispositif d'écran vidéo numérique comporte donc un ou plusieurs circuits imprimés sur lesquels sont montés un ou plusieurs circuits intégrés qui sont recouverts par une surface d'affichage d'un seul tenant revêtue d'une ou plusieurs substances luminescentes qui sont excitées par les circuits intégrés placés en dessous de telle sorte que : a) à chaque sous pixel 18 faisant partie d'un point de l'image affichée par l'écran vidéo on fait correspondre un certain nombre d'unités élémentaires lumineuses 1 dont chacune émet un flux élémentaire de photons Φe correspondant à une intensité de couleurs élémentaire lorsqu'elle est activée, b) les unités élémentaires lumineuses 1 constituant chaque sous pixel 18 sont toutes connectées d'une part à la borne commune d'une source 2 d'alimentation Va qui leur est adaptée et d'autre part sont activées ou non par l'intermédiaire d'interrupteurs électroniques 3 qui connectent ou non chacun en même temps une ou plusieurs unités élémentaires lumineuses 1 à l'autre borne de la source 2 d'alimentation Va selon les mots binaires appliqués sur leurs commandes logiques et correspondants aux valeurs des intensités de couleurs souhaitées pour chaque sous pixel, c) chaque unité élémentaire lumineuse 1 activée émet un flux élémentaire continu ou puisé de photons Φe qui s'additionne aux autres flux élémentaires continus ou puisés de photons Φe émis en même temps par les autres unités élémentaires lumineuses 1 activées du sous pixel dont elles font partie pour former un flux total continu ou puisé de photons Φsp qui correspond à l'intensité de la couleur du sous pixel,
d) toutes les unités élémentaires lumineuses 1 activées de tous les sous pixel de l'écran émettent des flux élémentaires de photons Φe de manière continue ou en impulsions de fréquence donnée ne dépendant que de la source 2 d'alimentation Va selon qu'elle est continue ou en fréquence, e) la fréquence des impulsions de l'ensemble des flux total Φsp correspondant à l'intensité des couleurs émis en même temps par tous les sous pixel de tous les points de l'image de l'écran correspond à la fréquence de rafraîchissement de l'image affichée par l'écran vidéo et est donc uniquement fonction de la source 2 d'alimentation Va continue ou en impulsions de fréquence donnée adaptée à la nature des unités élémentaires lumineuses 1 , f) pour chaque sous pixel chaque interrupteur électronique 3 lui appartenant a sa commande logique connectée à la sortie d'une bascule constituant la mémoire d'affichage 22 du sous pixel et disposant d'une entrée de validation d'affichage permettant de mémoriser la valeur du mot binaire correspondant à l'intensité de la couleur affichée par le sous pixel. g) le flux total continu ou puisé Φsp correspondant à l'intensité de la couleur émise par un sous pixel s'additionne aux flux total continu ou puisé Φsp correspondant à l'intensité de la couleur émise en même temps par les deux autres sous pixel avec lesquels il constitue un triplet RVB pour obtenir par addition tri chromique la couleur du point correspondant de l'image, h) l'addition tri chromique de l'ensemble des flux total continu ou puisé Φsp correspondant à l'intensité des couleurs émis en même temps par tous les sous pixel constituant les triplets RVB de tous les points de l'image correspondent ainsi à toutes les couleurs de l'image affichée par l'écran vidéo, i) toutes les entrées de validation des bascules des mémoires d'affichage 22 de tous les sous pixel de l'écran sont connectées ensemble pour permettre leur validation simultanée, j) Toutes les entrées des bascules constituant la mémoire d'affichage 22 de chaque sous pixel sont connectées aux sorties des bascules constituant la mémoire suivante 23 de chaque sous pixel dont l'entrée de validation permet de mémoriser les mots
binaires correspondants aux intensités de couleurs suivantes qui seront affichées ensuite par les sous pixel de l'écran, k) les mots binaires correspondant aux intensités des couleurs suivantes qui seront affichées ensuite par les sous pixel se présentent sur les entrées de mémoires suivantes 23 par un bus commun sur lequel sont connectés toutes les mémoires suivantes 23 de chaque sous pixel de l'écran,This digital video screen device therefore comprises one or more printed circuits on which are mounted one or more integrated circuits which are covered by a one-piece display surface coated with one or more luminescent substances which are excited by the integrated circuits placed below such that: a) each sub pixel 18 forming part of a point of the image displayed by the video screen a certain number of light elementary units 1 are matched, each of which emits a flux elementary photons Φe corresponding to an elementary color intensity when activated, b) the elementary light units 1 constituting each sub pixel 18 are all connected on the one hand to the common terminal of a power supply source 2 Va which is adapted to them and on the other hand are activated or not by means of electronic switches 3 which may or may not each connect one or more at the same time several light elementary units 1 at the other terminal of the power source 2 Go according to the binary words applied to their logic controls and corresponding to the values of the color intensities desired for each sub pixel, c) each light elementary unit 1 activated emits a continuous or pulsed elementary flux of photons Φe which is added to the other continuous or pulsed elementary fluxes of photons Φe emitted at the same time by the other activated light elementary units 1 of the sub-pixel of which they form part to form a total continuous or pulsed flux of photons Φsp which corresponds to the intensity of the color of the sub-pixel, d) all the light elementary units 1 activated from all the sub-pixels of the screen emit elementary fluxes of photons Φe continuously or in pulses of given frequency depending only on the power source 2 Va as it is continuous or in frequency, e) the frequency of the pulses of all the total fluxes Φsp corresponding to the intensity of the colors emitted at the same time by all the sub-pixels of all the points of the screen image corresponds to the refresh rate of the image displayed by the video screen and is therefore only a function of the power supply source 2 Va continuous or in pulses of given frequency adapted to the nature of the elementary light units 1, f) for each sub pixel each electronic switch 3 belonging to its logic control connected to the output of a flip-flop constituting the display memory 22 of the sub pixel and having an input for validation of aff display allowing to memorize the value of the binary word corresponding to the intensity of the color displayed by the sub pixel. g) the total continuous or pulsed flux Φsp corresponding to the intensity of the color emitted by a sub pixel is added to the total continuous or pulsed flux Φsp corresponding to the intensity of the color emitted at the same time by the other two sub pixels with which it constitutes an RGB triplet to obtain by chromic tri addition the color of the corresponding point of the image, h) the chromic tri addition of the set of total continuous or pulsed flux Φsp corresponding to the intensity of the colors emitted in same time by all the sub-pixels constituting the RGB triplets of all the points of the image thus correspond to all the colors of the image displayed by the video screen, i) all of the validation inputs for the flip-flops of the display memories 22 of all the sub-pixels of the screen are connected together to allow their simultaneous validation, j) All the inputs of the flip-flops constituting the display memory 22 of each sub-pixel are connected to the so rties flip-flops constituting the following memory 23 of each sub-pixel whose validation input makes it possible to memorize the words binaries corresponding to the following color intensities which will then be displayed by the sub pixels of the screen, k) the binary words corresponding to the following color intensities which will then be displayed by the sub pixels appear on the following memory inputs 23 by a common bus on which all the following memories 23 of each sub-pixel of the screen are connected,
I) un dispositif 25 valide l'entrée permettant la mémorisation dans la mémoire suivante 23 du sous pixel du mot binaire présent sur le bus qui lui est destiné de telle sorte que lorsque toutes les mémoires suivantes 23 de tous les sous pixels de l'écran ont reçus le mot binaire qui leur est destiné un signal est appliqué sur l'entrée commune de validation des mémoires d'affichage 22 de tous les sous pixels de l'écran permettant le transfert simultané du contenu des mémoires suivantes 23 dans les mémoires d'affichage 22 ce qui affiche d'un seul coup la totalité de l'image suivante sur l'écran, m) pendant que l'image est affichée dans sa totalité de manière permanente ou en fréquence les mémoires suivantes 23 peuvent être chargées avec les mots binaires correspondants dans leur ensemble aux couleurs de l'image suivante à une fréquence qui dépend de la fréquence de changement de l'image et de sa résolution permettant ainsi de séparer la fréquence de chargement ou de changement de l'image suivante de la fréquence de rafraîchissement de l'image affichée. n) Chaque unité lumineuse élémentaire 1 est une cellule à gaz 14 contenu entre d'une part un support transparent 6 revêtu d'une substance luminescente 7 et d'une électrode 8 qui est connectée directement à la source 2 d'alimentation Va et d'autre part un support isolant 9 sur lequel on a réalisé la capacité 4 entourée par un isolant 13 en la constituant d'une électrode 10 déposée sur un diélectrique 12 lui-même déposé sur l'électrode 11 qui est connectée à la porte de transfert 3 qui est elle- même connectée à l'autre borne de la source 2 d'alimentation Va afin que selon l'état de son entrée de commande logique L cette porte de transfert 3 soit conductrice ou bloquée pour appliquer ou non la source 2 d'alimentation Va à l'ensemble.
o) Le gaz 14 peut être alors semblable à ceux qui sont utilisés dans les écrans plasma et possède une tension d'ionisation | Vi I qui est caractéristique de sa pression et de sa composition, p) La source 2 d'alimentation Va génère alors une tension d'alimentation périodique dont la valeur crête à crête est légèrement supérieure à un multiple de la valeur absolue de la tension d'ionisation I Vi | du gaz 14, q) La capacité 4 peut avoir une valeur allant de quelques pico à dizaines de nano-Farad selon la conductibilité du gaz 14 lorsqu'il est ionisé et selon la valeur du temps d'ionisation Ti que l'on désire obtenir comme temps élémentaire Te pour les flux élémentaires Φe et déterminée pour limiter le courant débité par la source 2 à travers le gaz 14 ionisé et rattraper la tension d'alimentation Va pour la maintenir à cette valeur jusqu'à la prochaine ionisation du gaz 14 qui se comporte ainsi toujours comme un plasma fonctionnant en mode d'impulsions de ionisations luminescentes subnormales ou normales avec une consommation instantanée en courant de l'ordre de quelques micro ou dizaines de micro-Ampères, r) L'électrode 8 est une fine grille conductrice ou est transparente aux impulsions luminescentes 15 émises par le gaz 14, s) La substance luminescente 7 a une composition semblable à celle utilisée pour les écrans plasma et à pour rôle de transformer les impulsions luminescentes 15 émises par le gaz 14 lorsqu'il est ionisé en impulsions luminescentes 16 de longueur d'onde visible caractéristique de sa composition. t) Lorsque la porte de transfert 3 est bloquée par l'application d'un signal logique correspondant à son entrée de commande logique L le gaz 14 ne se ionise pas et l'unité lumineuse élémentaire 1 est inactive alors que lorsque la porte de transfert 3 est rendue conductrice par l'application du signal logique correspondant sur son entrée de commande logique L l'unité lumineuse élémentaire 1 est activée et le gaz 14 se ionise dès que la valeur absolue de la tension d'alimentation I Va I appliquée aux bornes 8 et 10 est égale à la valeur absolue de sa tension d'ionisation I Vi I de telle sorte que le courant qu'il conduit alors charge la capacité 4 qui rattrape la tension d'alimentation Va en s'y maintenant parce que la ionisation s'est arrêtée
jusqu'à ce que la valeur absolue de la tension d'alimentation I Va I soit de nouveau égale à la valeur absolue de la tension d'ionisation I Vi | et génère une autre impulsion luminescente 15 qui sera transformée en une autre impulsion élémentaire luminescente 16. u) La fréquence des impulsions de ionisations luminescentes 15 transformées en impulsions luminescentes 16 est uniquement fonction de la valeur crête à crête de la tension d'alimentation Va et de sa fréquence ainsi que de la valeur de la tension de ionisation I Vi I du gaz 14 et de la valeur de la capacité 4 et est la même pour toutes les unités lumineuses élémentaires 1 activées de tous les sous pixel constituant l'écran et correspondant donc à la fréquence de rafraîchissement de l'image qu'il affiche. v) Pour chaque sous pixel constituant l'écran vidéo on assemble un nombre 2 puissance n (2n) unités lumineuses élémentaires 1 qui sont toutes connectées d'une part à la borne commune d'une source 2 d'alimentation Va qui leur est adaptée et d'autre part sont activées ou non par l'intermédiaire de n portes de transfert 3 à commandes logiques L1 à Ln qui connectent ou non chacune en même temps un nombre 2 puissance n-1 (2π"1) unités élémentaires lumineuses 1 constituant un sous pixel à l'autre borne de la source 2 d'alimentation Va selon les mots binaires de n bits qui correspondent à la valeur de l'intensité de couleur souhaitée pour le sous pixel et qui sont appliqués sur les commandes logiques L1 à Ln de telle sorte que l'on obtienne 2n valeurs de l'intensité de couleur émis par impulsions luminescentes 16 par le sous pixel. w) L'ensemble des 2n unités élémentaires lumineuses 1 constituant un sous pixel ont une électrode commune 8 qui est connectée à la source 2 d'alimentation Va, x) La substance luminescente 7 correspondant à une couleur recouvre l'ensemble des 2n unités élémentaires lumineuses 1 constituant un sous pixel qui peut être scellé par le moyen 17 lequel peut aussi servir de lien conducteur entre l'électrode commune 8 et la source 2 d'alimentation Va s'il est revêtu à l'intérieur d'un isolant 13. y) Les 2" unités élémentaires lumineuses 1 avec les n portes de transfert 3 dont les commandes logiques L1 à Ln sont connectées à une mémoire d'affichage 22 elle- même connectée une mémoire suivante 23 constituent un circuit de base 24 ayant n
entrées Dn ainsi qu'une entrée M.AFF permettant de valider la mémoire d'affichage 22 et une entrée M.SVT permettant de valider la mémoire suivante 23 ainsi que deux bornes pour se connecter à la source 2 d'alimentation Va. z) Le circuit de base 24 constituant un sous pixel peut comporter une ou n = 8 entrées D1 ou D1 à D8 parce que le sous pixel peut être constitué d'une ou de 256 unités élémentaires lumineuses 1 connectées à une ou 8 portes de transfert 3 de manière à commander chacune une ou (2π"1) unités élémentaires lumineuses 1 et ayant une mémoire d'affichage 22 de un bit ou 8 bits elle-même connectée à une mémoire suivante 23 de un ou 8 bits pouvant être ainsi utilisés dans des applications nécessitant des écrans à affichage monochrome en demi-tons ou non de type alphanumériques et/ou graphiques ou des écrans à affichage vidéo polychrome. aa)tous les sous pixel constituant l'écran et symbolisés chacun par le circuit de base 24 sont connectés sur un bus commun de 8 bits par leurs entrées D1 à D8 et ont l'entrée de validation de leur mémoire d'affichage 22 connectée entre elles à une seule source de signal M.AFF, bb)à chaque sous pixel est associé à un dispositif 25 qui est une bascule de type D qui comporte une entrée D connectée à la sortie Q du dispositif 25 du sous pixel précédent s'il existe ou du dispositif qui envoie les mots de 8 bits sur le bus auquel sont connectées les entrées D1 à D8 du circuit de base 24 et qui comporte une entrée CP recevant un signal d'horloge H synchronisé avec chaque mot de 8 bits présent sur le bus et comporte une entrée R pouvant recevoir un signal de Reset remettant la bascule D à son état initial et comportant une sortie Q qui est connectée à l'entrée de validation M.SVT de la mémoire suivante 23 du sous pixel et à l'entrée D du dispositif 25 du sous pixel suivant s'il existe de manière à ce que chaque sous pixel de l'écran constitue ainsi le maillon d'un registre à décalage, ce) à chaque coup d'horloge H se présentant simultanément sur les entrées CP de tous les dispositif 25 de tous les sous pixel de l'écran un signal de mémorisation se propage ainsi de bascule D en bascule D permettant la validation dans la mémoire suivante 23 du sous pixel correspondant du mot de 8 bits qui lui est destiné et qui est présent sur le bus de données au même moment et qui correspondant à l'intensité de la couleur suivante qui sera affichée ensuite par le sous pixel,
dd)pour chaque sous pixel constituant l'écran le circuit de base 24 associé au dispositif 25 constituent un circuit 26 dont les entrées D1 à D8 sont connectées sur un bus commun de 8 bits et dont l'entrée SP.PCD permet la validation de la mémoire suivante 23 en provenance du sous pixel précédent et ayant une sortie SP.SVT permettant la transmission du signal de validation de mémoire suivante 23 au sous pixel suivant et ayant les entrées communes à tous les sous pixels de l'écran permettant de recevoir l'horloge H le Reset et le signal M.AFF permettant la validation de la mémoire d'affichage 22 ainsi que les bornes permettant de se connecter à la source 2 d'alimentation Va. ee)On réalisé sous la forme d'un circuit intégré 27 un bloc de n lignes de m (n,m) sous pixel 18 constitués selon le circuit 26 dont les entrées D1 à D8 sont connectés sur un bus commun comportant 8 bits et dont l'entrée SP.PCD permet la validation de la mémoire suivante 23 en provenance du bloc de (n,m) sous pixel précédent et ayant une sortie SP.SVT permettant la transmission du signal de validation de mémoire suivante 23 au bloc de (n,m) sous pixel suivant et ayant les entrées communes à tous les sous pixels de l'écran permettant de recevoir l'horloge H le Reset et le signal M.AFF pour la validation de la mémoire d'affichage 22 ainsi que les bornes permettant de se connecter à la source 2 d'alimentation Va et auquel on ajoute par dessus une électrode transparente commune 8 qui vient sceller l'ensemble par l'intermédiaire du moyen 17 pour former le circuit intégré 34. ff) on constitue un écran vidéo ayant un affichage d'un seul tenant en disposant sur un circuit imprimé 28 comportant un bus commun de 8 bits permettant de connecter les entrées D1 à D8 d'une mosaïque de circuits 34 ainsi que leurs entrées SP.PCD à leurs sorties SP.SVT pour les chaîner entre eux et ayant les entrées communes à tous les sous pixels de l'écran leur permettant de recevoir l'horloge H le Reset et le signal M.AFF ainsi que la source 2 d'alimentation Va, gg)la mosaïque de circuits 34 constitue la source d'excitation sous pixel par sous pixel des triplets RVB formés avec les substances luminescentes 7 déposées par sérigraphie sur le support transparent 6 d'un seul tenant placé au dessus de l'ensemble des éléments constituant ainsi un écran dont la surface d'affichage est d'un seul tenant.
hh)les sous pixel constituant l'écran et symbolisé chacun par le circuit de base 24 sont associés à un dispositif 25 qui est une bascule de type D dont la sortie Q est connectée aux entrées de validation M.SVT des mémoires suivantes 23 par groupes de trois sous pixel constituant ainsi un circuit 31 pour chacun des triplets des points de l'écran, ii) les entrées des mémoires suivantes 23 sont toutes connectées à un bus de données de 24 bits de manière à recevoir en même temps lorsqu'elles sont validées les trois mots de 8 bits en parallèle correspondant à chaque triplet permettant ainsi d'avoir une fréquence d'horloge trois fois plus basse pour le chargement des données dans les mémoires suivantes 23. jj) les circuits intégrés 34 peuvent avoir une forme carré, rectangulaire ou hexagonale disposés sur des circuits imprimés 28 ayant une forme permettant de réaliser des écrans vidéo de faible épaisseur dont la surface d'affichage peut être plane, cylindrique et même sphérique.
I) a device 25 validates the entry allowing the memorization in the next memory 23 of the sub pixel of the binary word present on the bus which is intended for it so that when all the following memories 23 of all the sub pixels of the screen have received the binary word intended for them a signal is applied to the common input for validation of the display memories 22 of all the sub pixels of the screen allowing the simultaneous transfer of the content of the following memories 23 into the memories of display 22 which displays all of the following image on the screen at once, m) while the entire image is displayed permanently or in frequency the following memories 23 can be loaded with the words binaries corresponding as a whole to the colors of the following image at a frequency which depends on the frequency of change of the image and its resolution thus making it possible to separate the frequency of loading ent or change the next image to the refresh rate of the displayed image. n) Each elementary light unit 1 is a gas cell 14 contained between on the one hand a transparent support 6 coated with a luminescent substance 7 and an electrode 8 which is connected directly to the power source 2 Va and d on the other hand an insulating support 9 on which the capacitor 4 has been produced surrounded by an insulator 13 by constituting it with an electrode 10 deposited on a dielectric 12 itself deposited on the electrode 11 which is connected to the transfer door 3 which is itself connected to the other terminal of the power source 2 Va so that, depending on the state of its logic control input L, this transfer door 3 is conductive or blocked to apply or not the source 2 d goes to the whole. o) The gas 14 can then be similar to those used in plasma screens and has an ionization voltage | Vi I which is characteristic of its pressure and of its composition, p) The supply source 2 Va then generates a periodic supply voltage whose peak-to-peak value is slightly greater than a multiple of the absolute value of the voltage d I Vi | of the gas 14, q) The capacity 4 can have a value ranging from a few pico to tens of nano-Farad depending on the conductivity of the gas 14 when it is ionized and according to the value of the ionization time Ti which it is desired to obtain as elementary time Te for the elementary fluxes Φe and determined to limit the current delivered by the source 2 through the ionized gas 14 and catch up with the supply voltage Va to maintain it at this value until the next ionization of the gas 14 which thus always behaves like a plasma operating in pulse mode of subnormal or normal luminescent ionizations with an instantaneous current consumption of the order of a few micro or tens of micro-amperes, r) The electrode 8 is a fine conductive grid or is transparent to the luminescent pulses 15 emitted by the gas 14, s) The luminescent substance 7 has a composition similar to that used for plasma screens and has the role of transforming the luminescent pulses 15 emitted by the gas 14 when it is ionized into luminescent pulses 16 of visible wavelength characteristic of its composition. t) When the transfer door 3 is blocked by the application of a logic signal corresponding to its logic control input L the gas 14 does not ionize and the elementary light unit 1 is inactive while when the transfer door 3 is made conductive by applying the corresponding logic signal to its logic control input L the elementary light unit 1 is activated and the gas 14 ionizes as soon as the absolute value of the supply voltage I Va I applied to the terminals 8 and 10 is equal to the absolute value of its ionization voltage I Vi I so that the current which it conducts then charges the capacitor 4 which catches up with the supply voltage Va by staying there because the ionization stopped until the absolute value of the supply voltage I Va I is again equal to the absolute value of the ionization voltage I Vi | and generates another luminescent pulse 15 which will be transformed into another elementary luminescent pulse 16. u) The frequency of the luminescent ionization pulses 15 transformed into luminescent pulses 16 is only a function of the peak to peak value of the supply voltage Va and its frequency as well as the value of the ionization voltage I Vi I of the gas 14 and the value of the capacity 4 and is the same for all the elementary light units 1 activated of all the sub-pixels constituting the screen and corresponding therefore at the refresh rate of the image it displays. v) For each sub-pixel constituting the video screen, a number 2 is assembled power n (2 n ) elementary light units 1 which are all connected on the one hand to the common terminal of a power source 2 Va which is their adapted and on the other hand are activated or not via n transfer doors 3 with logic controls L1 to Ln which may or may not each connect at the same time a number 2 power n-1 (2 π "1 ) light elementary units 1 constituting a sub-pixel at the other terminal of the power source 2 Va according to the binary words of n bits which correspond to the value of the color intensity desired for the sub-pixel and which are applied to the logic commands L1 to Ln so that 2 n values of the color intensity emitted by luminescent pulses 16 are obtained by the sub pixel. w) The set of 2 n light elementary units 1 constituting a sub pixel have a common electrode 8 who is connected source 2 supply Va, x) The phosphor 7 corresponding to a color covers all the 2 n light elementary units 1 constituting a pixel in which can be sealed by means 17 which may also serve as conducting link between common electrode 8 and the power source 2 Va if it is coated inside an insulator 13. y) The 2 "light elementary units 1 with the n transfer doors 3 including the logic controls L1 to Ln are connected to a display memory 22 itself connected to a following memory 23 constitute a basic circuit 24 having n inputs Dn as well as an input M.AFF allowing to validate the display memory 22 and an input M.SVT allowing to validate the following memory 23 as well as two terminals to connect to the power source 2 Va. z) The basic circuit 24 constituting a sub pixel can comprise one or n = 8 inputs D1 or D1 to D8 because the sub pixel can consist of one or 256 light elementary units 1 connected to one or 8 transfer gates 3 so as to each control one or (2 π "1 ) light elementary units 1 and having a display memory 22 of a bit or 8 bits itself connected to a next memory 23 of one or 8 bits which can be thus used in applications requiring screens with monochrome display in semitones or not of alphanumeric and / or graphic type or screens with polychrome video display. aa) all the sub-pixels constituting the screen and each symbolized by the basic circuit 24 are connected on a common 8-bit bus by their inputs D1 to D8 and have the validation input of their display memory 22 connected together to a single signal source M.AFF, bb) each sub pixel is associated with a disp positive 25 which is a D type flip-flop which comprises an input D connected to the output Q of the device 25 of the previous sub-pixel if it exists or of the device which sends the 8-bit words on the bus to which the inputs D1 to D8 of the basic circuit 24 and which comprises an input CP receiving a clock signal H synchronized with each 8-bit word present on the bus and comprises an input R capable of receiving a Reset signal returning the flip-flop D to its initial state and comprising an output Q which is connected to the validation input M.SVT of the next memory 23 of the sub pixel and to the input D of the device 25 of the next sub pixel if it exists so that each sub pixel of the screen thus constitutes the link of a shift register, this) at each clock stroke H occurring simultaneously on the inputs CP of all the devices 25 of all the sub-pixels of the screen a memorization signal propagates so from rocker D to b ascule D allowing validation in the following memory 23 of the corresponding sub-pixel of the 8-bit word which is intended for it and which is present on the data bus at the same time and which corresponds to the intensity of the next color which will be displayed next by the sub pixel, dd) for each sub-pixel constituting the screen, the basic circuit 24 associated with the device 25 constitutes a circuit 26 whose inputs D1 to D8 are connected on a common 8-bit bus and whose input SP.PCD allows the validation of the following memory 23 coming from the previous sub pixel and having an output SP.SVT allowing the transmission of the validation signal of next memory 23 to the next sub pixel and having the inputs common to all the sub pixels of the screen making it possible to receive l clock H the Reset and the signal M.AFF allowing the validation of the display memory 22 as well as the terminals making it possible to connect to the power source 2 Va. ee) A block of n lines of m (n, m) under pixel 18 is formed in the form of an integrated circuit 27 formed according to circuit 26, the inputs D1 to D8 of which are connected to a common bus comprising 8 bits and of which the input SP.PCD allows the validation of the next memory 23 coming from the block of (n, m) under the previous pixel and having an output SP.SVT allowing the transmission of the validation signal of next memory 23 to the block of (n , m) in the following pixel and having the inputs common to all the screen pixels making it possible to receive the clock H the Reset and the signal M.AFF for the validation of the display memory 22 as well as the terminals allowing to connect to the power source 2 Va and to which a common transparent electrode 8 is added over it which seals the assembly by means of the means 17 to form the integrated circuit 34. ff) a video screen is formed having a display in one piece by placing on a circu it printed 28 comprising an 8-bit common bus making it possible to connect the inputs D1 to D8 of a mosaic of circuits 34 as well as their inputs SP.PCD to their outputs SP.SVT to chain them together and having the inputs common to all the sub pixels of the screen allowing them to receive the clock H the Reset and the signal M.AFF as well as the power source 2 Va, gg) the mosaic of circuits 34 constitutes the excitation source in pixel by sub pixel of the RGB triplets formed with the luminescent substances 7 deposited by screen printing on the transparent support 6 in one piece placed above all of the elements thus constituting a screen whose display surface is in one piece. hh) the sub-pixels constituting the screen and each symbolized by the basic circuit 24 are associated with a device 25 which is a D-type flip-flop whose output Q is connected to the validation inputs M.SVT of the following memories 23 by groups of three sub-pixels thus constituting a circuit 31 for each of the triplets of the points of the screen, ii) the inputs of the following memories 23 are all connected to a 24-bit data bus so as to receive at the same time when they are validated the three 8-bit words in parallel corresponding to each triplet thus making it possible to have a clock frequency three times lower for loading the data into the following memories 23. jj) the integrated circuits 34 can have a square shape, rectangular or hexagonal arranged on printed circuits 28 having a shape making it possible to produce thin video screens whose display surface can be flat, cylindrical and even spherical.
Claims
REVENDICATIONS
Dispositif d'écran vidéo numérique comportant un ou plusieurs circuits imprimés sur lesquelβ sont montés un ou plusieurs circuits intégrés qui sont recouverts par une surface d'affichage d'un seul tenant revêtue d'une ou plusieurs sμbstances luminescentes qui sont excitées par les circuits intégrés placés en dessous et caractérisé en ce que : a) à chaque sous pixel 18 faisant partie d'un point de l'image affichée par l'écran vidéo on fait correspondre un certain nombre d'unités élémentaires lumineuses 1 dont chacune émet un flux élémentaire de photons Φe correspondant à une intensité de couleurs élémentaire lorsqμ'elle est activée, b) les unités élémentaires lumineuses 1 constituant chaque sous pixel 18 sont toutes cpnnectées d'une part à la borne commune d'une source 2 d'alimentation Va qui leur est adaptée et d'autre part sont activées ou non par l'intermédiaire d'interrupteurs électroniques 3 qui connectent ou non chacun en même temps une ou plusieurs unités élémentaires lumineuses 1 à l'autre borne de la source 2 d'alimentation Va selon les mots binaires appliqués sur leurs commandes logiques et correspondants aux valeurs des intensités de couleurs souhaitées pour chaque sous pixel, c) chaque unité élémentaire lumineuse 1 activée émet un flux élémentaire continu ou puisé de photons Φe qui s'additionne aux autres flux élémentaires continus ou puisés de photons Φe émis en même temps par les autres unités élémentaires lumineuses 1 activées du sous pixel dont elles font partie pour former un flux total continu ou puisé de photons Φsp qui correspond à l'intensité de la couleur du sous pixel, d) toutes les unités élémentaires lumineuses 1 activées de tous les sous pixel de l'écran émettent des flux élémentaires de photons Φe
de manière continue ou en impulsions de fréquence donnée ne dépendant que de la source 2 d'alimentation Va selon qu'elle est continue ou en fréquence, e) la fréquence des impulsions de l'ensemble des flux total Φsp correspondant à l'intensité des couleurs émis en même temps par tous les sous pixel de tous les points de l'image de l'écran correspond à la fréquence de rafraîchissement de l'image affichée par l'écran vidéo et est donc uniquement fonction de la source 2 d'alimentation Va continue ou en impulsions de fréquence donnée adaptée à la nature des unités élémentaires lumineuses 1 , f) pour chaque sous pixel chaque interrupteur électronique 3 lui appartenant a sa commande logique connectée à la sortie d'une bascule constituant la mémoire d'affichage 22 du sous pixel et disposant d'une entrée de validation d'affichage permettant de mémoriser la valeur du mot binaire correspondant à l'intensité de la couleur affichée par le sous pixel, Dispositif selon la revendication 1 caractérisé en ce que : a) le flux total continu ou puisé Φsp correspondant à l'intensité de la couleur émise par un sous pixel s'additionne aux flux total continu ou puisé Φsp correspondant à l'intensité de la couleur émise en même temps par les deux autres sous pixel avec lesquels il constitue un triplet RVB pour obtenir par addition tri chromique la couleur du point correspondant de l'image, b) l'addition tri chromique de l'ensemble des flux total continu ou puisé Φsp correspondant à l'intensité des couleurs émis en même temps par tous les sous pixel constituant les triplets RVB de tous les points de l'image correspondent ainsi à toutes les couleurs de l'image affichée par l'écran vidéo,Digital video screen device comprising one or more printed circuits on which are mounted one or more integrated circuits which are covered by a display surface in one piece coated with one or more luminescent substances which are excited by the integrated circuits placed below and characterized in that: a) to each sub pixel 18 forming part of a point of the image displayed by the video screen, a certain number of light elementary units 1 are matched, each of which emits an elementary flux of photons Φe corresponding to an elementary color intensity when it is activated, b) the elementary light units 1 constituting each sub-pixel 18 are all connected on the one hand to the common terminal of a power supply source 2 Va which is adapted and on the other hand are activated or not by means of electronic switches 3 which connect or not each at the same time an o u several light elementary units 1 at the other terminal of the power source 2 Go according to the binary words applied to their logic controls and corresponding to the values of the color intensities desired for each sub pixel, c) each light elementary unit 1 activated emits a continuous or pulsed elementary flux of photons Φe which is added to the other continuous or pulsed elementary fluxes of photons Φe emitted at the same time by the other activated light elementary units 1 of the sub-pixel of which they form part to form a continuous total flux or drawn from photons Φsp which corresponds to the intensity of the color of the sub pixel, d) all the light elementary units 1 activated of all the sub pixels of the screen emit elementary fluxes of photons Φe continuously or in pulses of given frequency depending only on the supply source 2 Va as it is continuous or in frequency, e) the frequency of the pulses of the set of total fluxes fluxsp corresponding to the intensity of the colors emitted at the same time by all the sub-pixels of all the points of the screen image corresponds to the refresh rate of the image displayed by the video screen and is therefore solely a function of the power source 2 Goes continuous or in pulses of given frequency adapted to the nature of the elementary light units 1, f) for each sub-pixel each electronic switch 3 belonging to its logic control connected to the output of a flip-flop constituting the display memory 22 of the under pixel and having a display validation input allowing to memorize the value of the binary word corresponding to the intensity of the color displayed by the sub pixel, Salt device claim 1 characterized in that: a) the total continuous or pulsed flux Φsp corresponding to the intensity of the color emitted by a sub pixel is added to the total continuous or pulsed flux Φsp corresponding to the intensity of the color emitted at the same time by the other two sub-pixels with which it constitutes an RGB triplet to obtain by chromic tri addition the color of the corresponding point of the image, b) the tri chromic addition of the set of total continuous or pulsed flux Φsp corresponding to the intensity of the colors emitted at the same time by all the sub-pixels constituting the RGB triplets of all the points of the image thus correspond to all the colors of the image displayed by the video screen,
Dispositif selon les revendications 1 et 2 caractérisé en ce que :
a) toutes les entrées de validation des bascules des mémoires d'affichage 22 de tous les sous pixel de l'écran sont connectées ensemble pour permettre leur validation simultanée, b) les entrées des bascules constituant la mémoire d'affichage 22 de chaque sous pixel sont connectées aux sorties des bascules constituant la mémoire suivante 23 de chaque sous pixel dont l'entrée de validation permet de mémoriser les mots binaires correspondants aux intensités de couleurs suivantes qui seront affichées ensuite par les sous pixel de l'écran, c) les mots binaires correspondant aux intensités des couleurs suivantes qui seront affichées ensuite par les sous pixel se présentent sur les entrées de mémoires suivantes 23 par un bus commun sur lequel sont connectés toutes les mémoires suivantes 23 de chaque sous pixel de l'écran, d) un dispositif 25 valide l'entrée permettant la mémorisation dans la mémoire suivante 23 du sous pixel du mot binaire présent sur le bus qui lui est destiné de telle sorte que lorsque toutes les mémoires suivantes 23 de tous les sous pixels de l'écran ont reçus le mot binaire qui leur est destiné un signal est appliqué sur l'entrée commune de validation des mémoires d'affichage 22 de tous les sous pixels de l'écran permettant le transfert simultané du contenu des mémoires suivantes 23 dans les mémoires d'affichage 22 ce qui affiche d'un seul coup la totalité de l'image suivante sur l'écran, e) pendant que l'image est affichée dans sa totalité de manière permanente ou en fréquence les mémoires suivantes 23 peuvent être chargées avec les mots binaires correspondants dans leur ensemble aux couleurs de l'image suivante à une fréquence qui dépend de la fréquence de changement de l'image et de sa résolution permettant ainsi de séparer la fréquence de chargement ou de changement de l'image suivante de la fréquence de rafraîchissement de l'image affichée.
Dispositif selon les revendications 1 à 3 caractérisé en ce que chaque unité lumineuse élémentaire 1 est une cellule à gaz 14 contenu entre d'une part un support transparent 6 revêtu d'une substance luminescente 7 et d'une électrode 8 qui est connectée directement à la source 2 d'alimentation Va et d'autre part un support isolant 9 sur lequel on a réalisé la capacité 4 entourée par un isolant 13 en la constituant d'une électrode 10 déposée sur un diélectrique 12 lui même déposé sur l'électrode 11 qui est connectée à la porte de transfert 3 qui est elle même connectée à l'autre borne de la source 2 d'alimentation Va afin que selon l'état de son entrée de commande logique L cette porte de transfert 3 soit conductrice ou bloquée pour appliquer ou non la source 2 d'alimentation Va à l'ensemble. Dispositif selon les revendications 1 à 4 caractérisé en ce que : a) le gaz 14 peut être semblable à ceux qui sont utilisés dans les écrans plasma et possède une tension d'ionisation | Vi | qui est caractéristique de sa pression et de sa composition, b) la source 2 d'alimentation Va génère une tension d'alimentation périodique dont la valeur crête à crête est légèrement supérieure à un multiple de la valeur absolue de la tension d'ionisation I Vi | du gaz 14, c) la capacité 4 peut avoir une valeur allant de quelques pico à dizaines de nano-Farad selon la conductibilité du gaz 14 lorsqu'il est ionisé et selon la valeur du temps d'ionisation Ti que l'on désire obtenir comme temps élémentaire Te pour les flux élémentaires Φe et déterminée pour limiter le courant débité par la source 2 à travers le gaz 14 ionisé et rattraper la tension d'alimentation Va pour la maintenir à cette valeur jusqu'à la prochaine ionisation du gaz 14 qui se comporte ainsi toujours comme un plasma fonctionnant en mode d'impulsions de ionisations luminescentes subnormales ou normales avec une consommation instantanée en courant de l'ordre de quelques micro ou dizaines de micro-Ampères,
d) l'électrode 8 est une fine grille conductrice ou est transparente aux impulsions luminescentes 15 émises par le gaz 14, e) la substance luminescente 7 a une composition semblable à celle utilisée pour les écrans plasma et à pour rôle de transformer les impulsions luminescentes 15 émises par le gaz 14 lorsqu'il est ionisé en impulsions luminescentes 16 de longueur d'onde visible caractéristique de sa composition, f) lorsque la porte de transfert 3 est bloquée par l'application d'un signal logique correspondant à son entrée de commande logique L le gaz 14 ne se ionise pas et l'unité lumineuse élémentaire 1 est inactive alors que lorsque la porte de transfert 3 est rendue conductrice par l'application du signal logique correspondant sur son entrée de commande logique L l'unité lumineuse élémentaire 1 est activée et le gaz 14 se ionise dès que la valeur absolue de la tension d'alimentation I Va I appliquée aux bornes 8 et 10 est égale à la valeur absolue de sa tension d'ionisation I Vi I de telle sorte que le courant qu'il conduit alors charge la capacité 4 qui rattrape la tension d'alimentation Va en s'y maintenant parce que la ionisation s'est arrêtée jusqu'à ce que la valeur absolue de la tension d'alimentation | Va I soit de nouveau égale à la valeur absolue de la tension d'ionisation | Vi I et génère une autre impulsion luminescente 15 qui sera transformée en une autre impulsion élémentaire luminescente 16, g) la fréquence des impulsions de ionisations luminescentes 15 transformées en impulsions luminescentes 16 est uniquement fonction de la valeur crête à crête de la tension d'alimentation Va et de sa fréquence ainsi que de la valeur de la tension de ionisation I Vi | du gaz 14 et de la valeur de la capacité 4 et est la même pour toutes les unités lumineuses élémentaires 1 activées de tous les sous pixel constituant l'écran et correspondant donc à la fréquence de rafraîchissement de l'image qu'il affiche.
Dispositif selon les revendications 1 à 5 caractérisé en ce que : a) pour chaque sous pixel constituant l'écran vidéo on assemble un nombre 2 puissance n (2n) unités lumineuses élémentaires 1 qui sont toutes connectées d'une part à la borne commune d'une source 2 d'alimentation Va qui leur est adaptée et d'autre part sont activées ou non par l'intermédiaire de n portes de transfert 3 à commandes logiques L1 à Ln qui connectent ou non chacune en même temps un nombre 2 puissance n-1 (2n_1) unités élémentaires lumineuses 1 constituant un sous pixel à l'autre borne de la source 2 d'alimentation Va selon les mots binaires de n bits qui correspondent à la valeur de l'intensité de couleur souhaitée pour le sous pixel et qui sont appliqués sur les commandes logiques L1 à Ln de telle sorte que l'on obtienne 2n valeurs de l'intensité de couleur émis par impulsions luminescentes 16 par le sous pixel, b) l'ensemble des 2n unités élémentaires lumineuses 1 constituant un sous pixel ont une électrode commune 8 qui est connectée à la source 2 d'alimentation Va, c) la substance luminescente 7 correspondant à une couleur recouvre l'ensemble des 2π unités élémentaires lumineuses 1 constituant un sous pixel qui peut être scellé par le moyen 17 lequel peut aussi servir de lien conducteur entre l'électrode commune 8 et la source 2 d'alimentation Va s'il est revêtu à l'intérieur d'un isolant 13, d) les 2n unités élémentaires lumineuses 1 avec les n portes de transfert 3 dont les commandes logiques L1 à Ln sont connectées à une mémoire d'affichage 22 elle même connectée une mémoire suivante 23 constituent un circuit de base 24 ayant n entrées Dn ainsi qu'une entrée M.AFF permettant de valider la mémoire d'affichage 22 et une entrée M.SVT permettant de valider la mémoire suivante 23 ainsi que deux bornes pour se connecter à la source 2 d'alimentation Va.
Dispositif selon la revendication 6 caractérisé en ce que le circuit de base 24 constituant un sous pixel peut comporter une ou n = 8 entrées D1 ou D1 à D8 parce que le sous pixel peut être constitué d'une ou de 256 unités élémentaires lumineuses 1 connectées à une ou 8 portes de transfert 3 de manière à commander chacune une ou (2nA) unités élémentaires lumineuses 1 et ayant une mémoire d'affichage 22 de un bit ou 8 bits elle même connectée à une mémoire suivante 23 de un ou 8 bits pouvant être ainsi utilisés dans des applications nécessitant des écrans à affichage monochrome en demi-tons ou non de type alphanumériques et/ou graphiques ou des écrans à affichage vidéo polychrome. Dispositif selon les revendications 1 à 7 caractérisé en ce que : a) tous les sous pixel constituant l'écran et symbolisés chacun par le circuit de base 24 sont connectés sur un bus commun de 8 bits par leurs entrées D1 à D8 et ont l'entrée de validation de leur mémoire d'affichage 22 connectée entre elles à une seule source de signal M.AFF, b) à chaque sous pixel est associé à un dispositif 25 qui est une bascule de type D qui comporte une entrée D connectée à la sortie Q du dispositif 25 du sous pixel précédent s'il existe ou du dispositif qui envoie les mots de 8 bits sur le bus auquel sont connectées les entrées D1 à D8 du circuit de base 24 et qui comporte une entrée CP recevant un signal d'horloge H synchronisé avec chaque mot de 8 bits présent sur le bus et comporte une entrée R pouvant recevoir un signal de Reset remettant la bascule D à son état initial et comportant une sortie Q qui est connectée à l'entrée de validation M.SVT de la mémoire suivante 23 du sous pixel et à l'entrée D du dispositif 25 du sous pixel suivant s'il existe de manière à ce que chaque sous pixel de l'écran constitue ainsi le maillon d'un registre à décalage,
c) à chaque coup d'horloge H se présentant simultanément sur les entrées CP de tous les dispositif 25 de tous les sous pixel de l'écran un signal de mémorisation se propage ainsi de bascule D en bascule D permettant la validation dans la mémoire suivante 23 du sous pixel correspondant du mot de 8 bits qui lui est destiné et qui est présent sur le bus de données au même moment et qui correspondant à l'intensité de la couleur suivante qui sera affichée ensuite par le sous pixel, d) pour chaque sous pixel constituant l'écran le circuit de base 24 associé au dispositif 25 constituent un circuit 26 dont les entrées D1 à D8 sont connectées sur un bus commun de 8 bits et dont l'entrée SP.PCD permet la validation de la mémoire suivante 23 en provenance du sous pixel précédent et ayant une sortie SP.SVT permettant la transmission du signal de validation de mémoire suivante 23 au sous pixel suivant et ayant les entrées communes à tous les sous pixels de l'écran permettant de recevoir l'horloge H le Reset et le signal M.AFF permettant la validation de la mémoire d'affichage 22 ainsi que les bornes permettant de se connecter à la source 2 d'alimentation Va. Dispositif selon les revendication 1 à 8 caractérisé en ce que l'on réalisé sous la forme d'un circuit intégré 27 un bloc de n lignes de m (n,m) sous pixel 18 constitués selon le circuit 26 dont les entrées D1 à D8 sont connectés sur un bus commun comportant 8 bits et dont l'entrée SP.PCD permet la validation de la mémoire suivante 23 en provenance du bloc de (n,m) sous pixel précédent et ayant une sortieDevice according to claims 1 and 2 characterized in that: a) all the inputs for validating the flip-flops of the display memories 22 of all the sub-pixels of the screen are connected together to allow their simultaneous validation, b) the inputs of the flip-flops constituting the display memory 22 of each sub-pixel are connected to the outputs of the flip-flops constituting the following memory 23 of each sub pixel whose validation input makes it possible to memorize the binary words corresponding to the following color intensities which will then be displayed by the sub pixels of the screen, c) the words binaries corresponding to the intensities of the following colors which will then be displayed by the sub-pixels are presented on the following memory inputs 23 by a common bus on which all the following memories 23 of each sub-pixel of the screen are connected, d) a device 25 validates the entry allowing the storage in the following memory 23 of the sub-pixel of the binary word present on the bus which is intended so that when all the following memories 23 of all the sub-pixels of the screen have received the binary word which is intended for them a signal is applied to the common input for enabling the display memories 22 of all the sub pixels of the screen allowing the simultaneous transfer of the content of the following memories 23 into the display memories 22 which suddenly displays the entire next image on the screen, e) while the image is displayed in its entirety permanently or in frequency the following memories 23 can be loaded with the corresponding binary words as a whole with the colors of the following image at a frequency which depends on the frequency of change of the image and its resolution thus making it possible to separate the frequency of loading or of change of the following image from the frequency of refreshment of the displayed image. Device according to claims 1 to 3 characterized in that each elementary light unit 1 is a gas cell 14 contained between on the one hand a transparent support 6 coated with a luminescent substance 7 and an electrode 8 which is connected directly to the power source 2 Va and on the other hand an insulating support 9 on which the capacitor 4 has been produced surrounded by an insulator 13 by constituting it with an electrode 10 deposited on a dielectric 12 itself deposited on the electrode 11 which is connected to the transfer door 3 which is itself connected to the other terminal of the power supply source 2 Va so that, depending on the state of its logic control input L, this transfer door 3 is conductive or blocked for whether or not to apply power source 2 Va to the assembly. Device according to Claims 1 to 4, characterized in that: a) the gas 14 can be similar to those used in plasma screens and has an ionization voltage | Vi | which is characteristic of its pressure and of its composition, b) the supply source 2 Va generates a periodic supply voltage whose peak-to-peak value is slightly greater than a multiple of the absolute value of the ionization voltage I Vi | of the gas 14, c) the capacity 4 can have a value ranging from a few pico to tens of nano-Farad depending on the conductivity of the gas 14 when it is ionized and according to the value of the ionization time Ti which it is desired to obtain as elementary time Te for the elementary fluxes Φe and determined to limit the current delivered by the source 2 through the ionized gas 14 and catch up with the supply voltage Va to maintain it at this value until the next ionization of the gas 14 which thus always behaves like a plasma operating in pulse mode of subnormal or normal luminescent ionizations with an instantaneous current consumption of the order of a few micro or tens of micro-amperes, d) the electrode 8 is a fine conductive grid or is transparent to the luminescent pulses 15 emitted by the gas 14, e) the luminescent substance 7 has a composition similar to that used for plasma screens and has the role of transforming the luminescent pulses 15 emitted by the gas 14 when it is ionized into luminescent pulses 16 of visible wavelength characteristic of its composition, f) when the transfer gate 3 is blocked by the application of a logic signal corresponding to its input of logic control L the gas 14 does not ionize and the elementary light unit 1 is inactive whereas when the transfer door 3 is made conductive by the application of the corresponding logic signal on its logic control input L the elementary light unit 1 is activated and the gas 14 ionizes as soon as the absolute value of the supply voltage I Va I applied to terminals 8 and 10 is equal to the absolute value of its t ionization ension I Vi I in such a way that the current which it then conducts charges capacitance 4 which catches up with the supply voltage Va by staying there because the ionization has stopped until the value supply voltage absolute | Va I is again equal to the absolute value of the ionization voltage | Vi I and generates another luminescent pulse 15 which will be transformed into another elementary luminescent pulse 16, g) the frequency of the luminescent ionization pulses 15 transformed into luminescent pulses 16 is only a function of the peak to peak value of the supply voltage Va and its frequency as well as the value of the ionization voltage I Vi | of the gas 14 and of the value of the capacity 4 and is the same for all the elementary light units 1 activated of all the sub-pixels constituting the screen and therefore corresponding to the refresh rate of the image which it displays. Device according to Claims 1 to 5, characterized in that: a) for each sub-pixel constituting the video screen, a number 2 is assembled power n (2 n ) elementary light units 1 which are all connected on the one hand to the common terminal a supply source 2 Va which is suitable for them and on the other hand are activated or not by means of n transfer doors 3 with logic controls L1 to Ln which each or not each connect a number 2 power n-1 (2 n_1 ) light elementary units 1 constituting a sub pixel at the other terminal of the power source 2 Va according to the binary words of n bits which correspond to the value of the color intensity desired for the sub pixel and which are applied to the logic commands L1 to Ln so that 2 n values of the color intensity emitted by luminescent pulses 16 by the sub pixel are obtained, b) the set of 2 n light elementary units 1 constit uant a sub pixel have a common electrode 8 which is connected to the power source 2 Va, c) the luminescent substance 7 corresponding to a color covers all of the 2 π light elementary units 1 constituting a sub pixel which can be sealed by means 17 which can also serve as a conductive link between the common electrode 8 and the supply source 2 Va if it is coated inside an insulator 13, d) the 2 n light elementary units 1 with the n transfer doors 3 whose logic commands L1 to Ln are connected to a display memory 22 which itself is connected to a following memory 23 constitute a basic circuit 24 having n inputs Dn as well as an input M.AFF making it possible to validate the display memory 22 and an input M.SVT enabling the following memory 23 to be validated as well as two terminals for connecting to the power source 2 Va. Device according to Claim 6, characterized in that the basic circuit 24 constituting a sub pixel can comprise one or n = 8 inputs D1 or D1 to D8 because the sub pixel can consist of one or 256 light elementary units 1 connected to one or 8 transfer doors 3 so as to each control one or (2 nA ) light elementary units 1 and having a display memory 22 of one bit or 8 bits itself connected to a following memory 23 of one or 8 bits can thus be used in applications requiring screens with monochrome display in semitones or not of alphanumeric and / or graphic type or screens with polychrome video display. Device according to Claims 1 to 7, characterized in that: a) all the sub-pixels constituting the screen and each symbolized by the basic circuit 24 are connected to a common 8-bit bus by their inputs D1 to D8 and have the validation input of their display memory 22 connected together to a single signal source M.AFF, b) each sub pixel is associated with a device 25 which is a D type flip-flop which has an D input connected to the output Q of the device 25 of the previous sub-pixel if it exists or of the device which sends the 8-bit words on the bus to which the inputs D1 to D8 of the base circuit 24 are connected and which comprises an input CP receiving a signal clock H synchronized with each 8-bit word present on the bus and comprises an input R which can receive a reset signal returning the flip-flop D to its initial state and comprising an output Q which is connected to the validation input M.SVT of memory su ivante 23 of the sub-pixel and at the input D of the device 25 of the next sub-pixel if it exists so that each sub-pixel of the screen thus constitutes the link of a shift register, c) at each clock stroke H occurring simultaneously on the inputs CP of all the devices 25 of all the sub-pixels of the screen, a storage signal is thus propagated from flip-flop D to flip-flop D enabling validation in the following memory 23 of the corresponding sub-pixel of the 8-bit word intended for it and which is present on the data bus at the same time and which corresponds to the intensity of the next color which will then be displayed by the sub-pixel, d) for each under pixel constituting the screen, the basic circuit 24 associated with the device 25 constitutes a circuit 26, the inputs D1 to D8 of which are connected on a common 8-bit bus and the input of which SP.PCD allows validation of the following memory 23 coming from the previous sub-pixel and having an SP.SVT output allowing the transmission of the next memory validation signal 23 to the next sub-pixel and having the inputs common to all the sub-pixels of the screen allow ant to receive the clock H the Reset and the signal M.AFF allowing the validation of the display memory 22 as well as the terminals making it possible to connect to the power source 2 Va. Device according to Claims 1 to 8, characterized in that a block of n lines of m (n, m) under pixel 18 is formed in the form of an integrated circuit 27 formed according to the circuit 26 including the inputs D1 to D8 are connected on a common bus comprising 8 bits and whose input SP.PCD allows the validation of the following memory 23 coming from the block of (n, m) under the previous pixel and having an output
SP.SVT permettant la transmission du signal de validation de mémoire suivante 23 au bloc de (n,m) sous pixel suivant et ayant les entrées communes à tous les sous pixels de l'écran permettant de recevoir l'horloge H le Reset et le signal M.AFF pour la validation de la mémoire d'affichage 22 ainsi que les bornes permettant de se connecter à la source 2 d'alimentation Va et auquel on ajoute par dessus une
électrode transparente commune 8 qui vient sceller l'ensemble par l'intermédiaire du moyen 17 pour former le circuit intégré 34. Dispositif selon les revendication 1 à 9 caractérisé en ce que : a) on constitue un écran vidéo ayant un affichage d'un seul tenant en disposant sur un circuit imprimé 28 comportant un bus commun deSP.SVT allowing the transmission of the next memory validation signal 23 to the block of (n, m) under the next pixel and having the inputs common to all the sub pixels of the screen enabling the clock H to be reset and the signal M.AFF for the validation of the display memory 22 as well as the terminals making it possible to connect to the power source 2 Va and to which one adds over a common transparent electrode 8 which seals the assembly by means 17 to form the integrated circuit 34. Device according to claims 1 to 9 characterized in that: a) a video screen is formed having a display of a single holding by placing on a printed circuit 28 comprising a common bus
8 bits permettant de connecter les entrées D1 à D8 d'une mosaïque de circuits 34 ainsi que leurs entrées SP.PCD à leurs sorties SP.SVT pour les chaîner entre eux et ayant les entrées communes à tous les sous pixels de l'écran leur permettant de recevoir l'horloge H le Reset et le signal M.AFF ainsi que la source 2 d'alimentation Va, b) la mosaïque de circuits 34 constitue la source d'excitation sous pixel par sous pixel des triplets RVB formés avec les substances luminescentes 7 déposées par sérigraphie sur le support transparent 6 d'un seul tenant placé au dessus de l'ensemble des éléments constituant ainsi un écran dont la surface d'affichage est d'un seul tenant. Dispositif selon les revendications 1 à 10 caractérisé en ce que : a) les sous pixel constituant l'écran et symbolisé chacun par le circuit de base 24 sont associés à un dispositif 25 qui est une bascule de type D dont la sortie Q est connectée aux entrées de validation M.SVT des mémoires suivantes 23 par groupes de trois sous pixel constituant ainsi un circuit 31 pour chacun des triplets des points de l'écran, b) les entrées des mémoires suivantes 23 sont toutes connectées à un bus de données de 24 bits de manière à recevoir en même temps lorsqu'elles sont validées les trois mots de 8 bits en parallèle correspondant à chaque triplet permettant ainsi d'avoir une fréquence d'horloge trois fois plus basse pour le chargement des données dans les mémoires suivantes 23.
Dispositif selon les revendications 1 à 11 caractérisé en ce que les circuits intégrés 34 peuvent avoir une forme carré, rectangulaire ou hexagonale disposés sur des circuits imprimés 28 ayant une forme permettant de réaliser des écrans vidéo de faible épaisseur dont la surface d'affichage peut être plane, cylindrique et même sphérique. Dispositif selon les revendications 1 à 12 caractérisé en ce que les UL pourraient être de simples lampes à filaments ou flash, des diodes électroluminescentes, des Thin Film Electroluminescent, des cellules à plasma, des cellules à cristaux liquides, des Light Emitting Polymer ou des micro miroirs. Dispositif selon les revendications 1 à 13 caractérisé en ce que à partir du circuit de base de la figure 15 on réalise un écran vidéo avec une matrice de sous pixels validés sous pixel par sous pixel par un dispositif d'adressage matriciel X,Y classique tel que ceux utilisés pour les matrices de diodes, de LCD ou les cellules à plasma.
8 bits allowing to connect the inputs D1 to D8 of a mosaic of circuits 34 as well as their inputs SP.PCD to their outputs SP.SVT to chain them together and having the inputs common to all the sub pixels of the screen their allowing to receive the clock H the Reset and the signal M.AFF as well as the power source 2 Va, b) the mosaic of circuits 34 constitutes the source of excitation sub pixel by sub pixel of the RGB triplets formed with the substances luminescent 7 deposited by screen printing on the transparent support 6 in one piece placed above all of the elements thus constituting a screen whose display surface is in one piece. Device according to Claims 1 to 10, characterized in that: a) the sub-pixels constituting the screen and each symbolized by the basic circuit 24 are associated with a device 25 which is a D type flip-flop whose output Q is connected to validation inputs M.SVT of the following memories 23 in groups of three sub-pixels thus constituting a circuit 31 for each of the triplets of the points on the screen, b) the inputs of the following memories 23 are all connected to a data bus of 24 bits so as to receive at the same time when they are validated the three words of 8 bits in parallel corresponding to each triplet thus making it possible to have a clock frequency three times lower for the loading of the data in the following memories 23. Device according to Claims 1 to 11, characterized in that the integrated circuits 34 can have a square, rectangular or hexagonal shape arranged on printed circuits 28 having a shape allowing the production of thin video screens whose display surface can be flat, cylindrical and even spherical. Device according to Claims 1 to 12, characterized in that the ULs could be simple filament or flash lamps, light-emitting diodes, Thin Film Electroluminescent, plasma cells, liquid crystal cells, Light Emitting Polymer or micro mirrors. Device according to Claims 1 to 13, characterized in that, starting from the basic circuit of FIG. 15, a video screen is produced with a matrix of sub-pixels validated sub-pixel by sub-pixel by a conventional X, Y matrix addressing device such as than those used for diode arrays, LCD or plasma cells.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0016620 | 2000-12-12 | ||
FR0016620A FR2817992B1 (en) | 2000-12-12 | 2000-12-12 | DIGITAL VIDEO SCREEN DEVICE |
PCT/FR2001/003908 WO2002048993A1 (en) | 2000-12-12 | 2001-12-11 | Digital video display device |
Publications (1)
Publication Number | Publication Date |
---|---|
EP1354309A1 true EP1354309A1 (en) | 2003-10-22 |
Family
ID=8857899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
EP01270871A Withdrawn EP1354309A1 (en) | 2000-12-12 | 2001-12-11 | Digital video display device |
Country Status (16)
Country | Link |
---|---|
US (3) | US20040233225A1 (en) |
EP (1) | EP1354309A1 (en) |
JP (1) | JP2004516503A (en) |
KR (1) | KR20030072362A (en) |
CN (1) | CN1296881C (en) |
AU (2) | AU2002217233A2 (en) |
BR (1) | BR0116111A (en) |
CA (1) | CA2437000A1 (en) |
FR (1) | FR2817992B1 (en) |
HK (1) | HK1064780A1 (en) |
IL (1) | IL156400A0 (en) |
MX (1) | MXPA03005232A (en) |
NZ (1) | NZ526947A (en) |
RU (1) | RU2003117368A (en) |
WO (1) | WO2002048993A1 (en) |
ZA (1) | ZA200305277B (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3988575B2 (en) * | 2002-08-09 | 2007-10-10 | 株式会社デンソー | Full color display device |
CN1860521A (en) * | 2004-08-10 | 2006-11-08 | 索尼株式会社 | Display device and method thereof |
JP4706278B2 (en) * | 2005-02-24 | 2011-06-22 | ソニー株式会社 | Information processing system, playback terminal device and playback method, information processing device and method, and program |
JP2011137864A (en) | 2009-12-25 | 2011-07-14 | Casio Computer Co Ltd | Polymer network liquid crystal driving apparatus and driving method, and polymer network liquid crystal panel |
US20120169614A1 (en) * | 2011-01-03 | 2012-07-05 | Ems Technologies, Inc. | Computer Terminal with User Replaceable Front Panel |
WO2015156020A1 (en) * | 2014-04-10 | 2015-10-15 | 富士電機株式会社 | Information processing device, program, and storage medium |
US10589057B2 (en) * | 2017-06-16 | 2020-03-17 | Comcast Cable Communications, Llc | Enhancing user sleep cycle |
US10553167B2 (en) * | 2017-06-29 | 2020-02-04 | Japan Display Inc. | Display device |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5122733A (en) * | 1986-01-15 | 1992-06-16 | Karel Havel | Variable color digital multimeter |
US6310590B1 (en) * | 1986-01-15 | 2001-10-30 | Texas Digital Systems, Inc. | Method for continuously controlling color of display device |
DE3837313A1 (en) * | 1987-11-05 | 1989-05-24 | Eric Cheng | Point matrix LED indicator unit for large display - has CPU with software programmed for cyclic scanning through N-rows |
US5172108A (en) * | 1988-02-15 | 1992-12-15 | Nec Corporation | Multilevel image display method and system |
GB2217088A (en) * | 1988-04-05 | 1989-10-18 | English Electric Valve Co Ltd | Optical display panel |
FR2636459B1 (en) * | 1988-09-09 | 1990-10-19 | Thomson Csf | SYSTEM FOR RESTORING THE VISUAL ENVIRONMENT OF A SIMULATOR PILOT |
US5339090A (en) * | 1989-06-23 | 1994-08-16 | Northern Telecom Limited | Spatial light modulators |
AU688038B2 (en) * | 1994-09-27 | 1998-03-05 | Shinsuke Nishida | Display |
US6078304A (en) * | 1994-10-24 | 2000-06-20 | Miyazawa; Kuniaki | Panel type color display device and system for processing image information |
US5606348A (en) * | 1995-01-13 | 1997-02-25 | The United States Of America As Represented By The Secretary Of The Army | Programmable display interface device and method |
JPH08271979A (en) * | 1995-01-30 | 1996-10-18 | Hitachi Ltd | Back projection type multi-screen display device and display system using it |
JP3630489B2 (en) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | Liquid crystal display |
US5959598A (en) * | 1995-07-20 | 1999-09-28 | The Regents Of The University Of Colorado | Pixel buffer circuits for implementing improved methods of displaying grey-scale or color images |
KR100230076B1 (en) * | 1995-11-30 | 1999-11-15 | 김영남 | Cell driving circuit of field emission display device |
US5945972A (en) * | 1995-11-30 | 1999-08-31 | Kabushiki Kaisha Toshiba | Display device |
US6369782B2 (en) * | 1997-04-26 | 2002-04-09 | Pioneer Electric Corporation | Method for driving a plasma display panel |
US5977718A (en) * | 1997-08-08 | 1999-11-02 | Christensen; Alton O. | Gated pixel elements using polymer electroluminescent materials for panel displays |
JP3533074B2 (en) * | 1997-10-20 | 2004-05-31 | 日本電気株式会社 | LED panel with built-in VRAM function |
US6191759B1 (en) * | 1997-12-02 | 2001-02-20 | Gregory J. Kintz | Virtual reality system with a static light emitting surface and magnifying optical system |
WO1999047969A1 (en) * | 1998-03-19 | 1999-09-23 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
US6473061B1 (en) * | 1998-06-27 | 2002-10-29 | Lg Electronics Inc. | Plasma display panel drive method and apparatus |
US6476562B1 (en) * | 1998-07-29 | 2002-11-05 | Lg Electronics Inc. | Plasma display panel using radio frequency and method and apparatus for driving the same |
US6152739A (en) * | 1998-11-20 | 2000-11-28 | Mcdonnell Douglas Corporation | Visual display system for producing a continuous virtual image |
US6980183B1 (en) * | 1999-07-30 | 2005-12-27 | Intel Corporation | Liquid crystal over semiconductor display with on-chip storage |
JP2001075026A (en) * | 1999-09-07 | 2001-03-23 | Seikoh Giken Co Ltd | Reflection mirror type optical fiber switch |
GB9923591D0 (en) * | 1999-10-07 | 1999-12-08 | Koninkl Philips Electronics Nv | Current source and display device using the same |
US6518944B1 (en) * | 1999-10-25 | 2003-02-11 | Kent Displays, Inc. | Combined cholesteric liquid crystal display and solar cell assembly device |
JP3805150B2 (en) * | 1999-11-12 | 2006-08-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Liquid crystal display |
US7170485B2 (en) * | 2000-01-28 | 2007-01-30 | Intel Corporation | Optical display device having a memory to enhance refresh operations |
NL1014625C2 (en) * | 2000-03-13 | 2001-09-14 | Univ Delft Tech | Motion simulator with interchangeable unit. |
US20020000967A1 (en) * | 2000-04-14 | 2002-01-03 | Huston James R. | System and method for digitally controlled waveform drive methods for graphical displays |
US6814578B2 (en) * | 2002-04-11 | 2004-11-09 | The Boeing Company | Visual display system and method for displaying images utilizing a holographic collimator |
AU2003284527A1 (en) * | 2002-12-10 | 2004-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, digital-analog conversion circuit, and display device using them |
KR100612392B1 (en) * | 2004-10-13 | 2006-08-16 | 삼성에스디아이 주식회사 | Light emitting display and light emitting display panel |
-
2000
- 2000-12-12 FR FR0016620A patent/FR2817992B1/en not_active Expired - Fee Related
-
2001
- 2001-12-11 AU AU2002217233A patent/AU2002217233A2/en not_active Abandoned
- 2001-12-11 RU RU2003117368/09A patent/RU2003117368A/en not_active Application Discontinuation
- 2001-12-11 WO PCT/FR2001/003908 patent/WO2002048993A1/en not_active Application Discontinuation
- 2001-12-11 AU AU1723302A patent/AU1723302A/en active Pending
- 2001-12-11 EP EP01270871A patent/EP1354309A1/en not_active Withdrawn
- 2001-12-11 MX MXPA03005232A patent/MXPA03005232A/en active IP Right Grant
- 2001-12-11 CA CA002437000A patent/CA2437000A1/en not_active Abandoned
- 2001-12-11 NZ NZ526947A patent/NZ526947A/en unknown
- 2001-12-11 CN CNB018219454A patent/CN1296881C/en not_active Expired - Fee Related
- 2001-12-11 US US10/433,278 patent/US20040233225A1/en not_active Abandoned
- 2001-12-11 BR BR0116111-3A patent/BR0116111A/en not_active IP Right Cessation
- 2001-12-11 IL IL15640001A patent/IL156400A0/en unknown
- 2001-12-11 KR KR10-2003-7007814A patent/KR20030072362A/en not_active Application Discontinuation
- 2001-12-11 JP JP2002550627A patent/JP2004516503A/en active Pending
-
2003
- 2003-07-08 ZA ZA200305277A patent/ZA200305277B/en unknown
-
2004
- 2004-09-30 HK HK04107499A patent/HK1064780A1/en not_active IP Right Cessation
-
2006
- 2006-03-27 US US11/389,186 patent/US20060170666A1/en not_active Abandoned
-
2008
- 2008-09-22 US US12/232,630 patent/US20090027426A1/en not_active Abandoned
Non-Patent Citations (1)
Title |
---|
See references of WO0248993A1 * |
Also Published As
Publication number | Publication date |
---|---|
WO2002048993A1 (en) | 2002-06-20 |
RU2003117368A (en) | 2004-12-20 |
JP2004516503A (en) | 2004-06-03 |
AU2002217233A2 (en) | 2002-06-24 |
ZA200305277B (en) | 2004-05-17 |
MXPA03005232A (en) | 2004-10-14 |
US20060170666A1 (en) | 2006-08-03 |
AU1723302A (en) | 2002-06-24 |
NZ526947A (en) | 2005-12-23 |
US20040233225A1 (en) | 2004-11-25 |
BR0116111A (en) | 2003-12-23 |
CA2437000A1 (en) | 2002-06-20 |
KR20030072362A (en) | 2003-09-13 |
CN1486481A (en) | 2004-03-31 |
IL156400A0 (en) | 2004-01-04 |
FR2817992B1 (en) | 2003-04-18 |
CN1296881C (en) | 2007-01-24 |
US20090027426A1 (en) | 2009-01-29 |
FR2817992A1 (en) | 2002-06-14 |
HK1064780A1 (en) | 2005-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2738654A1 (en) | Control of AC plasma display panel | |
FR2578705A1 (en) | METHOD OF FORMING ELECTRONICALLY CONTROLLED COLOR ELEMENTS AND COLOR DISPLAY BASED ON THIS METHOD | |
FR2708380A1 (en) | Image display device and associated control circuit | |
FR2763731A1 (en) | Plasma display panel and its control | |
FR2758205A1 (en) | WAVE GENERATOR FOR DISPLAY DEVICE WITH PLASMA DISPLAY PANEL | |
US20090027426A1 (en) | Digital video screen device | |
FR2772502A1 (en) | METHOD FOR COMPENSATING THE REMANENCE DIFFERENCES OF LUMINOPHORES IN A DISPLAY SCREEN OF IMAGES | |
FR2698201A1 (en) | Multiplex type matrix display screen and its control method. | |
EP3550550A1 (en) | Device and method for displaying images with data storage carried out in the pixels | |
EP0485285B1 (en) | Electrooptic bistable device, display screen including the same and method of driving therefor | |
FR2574972A1 (en) | MEMORY EFFECT DISPLAY DEVICE COMPRISING SUPERIMPOSED ELECTROLUMINESCENT AND PHOTOCONDUCTOR LAYERS | |
EP0279746B1 (en) | Plasma panel having four electrodes per elementary image point, and method of controlling such a plasma panel | |
FR2739712A1 (en) | Method of grey-scale modulation in matrix display | |
FR2786021A1 (en) | Flat screen television plasma display construction/command having discharge electrodes with parallel placed slot electrode pairs/bus and second plane information electrodes | |
EP1456831B1 (en) | Image display panel consisting of a matrix of electroluminescent cells with shunted memory effect | |
EP1419541B1 (en) | Image display panel consisting of a matrix of memory-effect electroluminescent cells | |
JP2004516503A5 (en) | ||
EP2084698B1 (en) | Method of driving a matrix display device having an electron source with reduced capacitive consumption | |
FR2776414A1 (en) | METHOD AND DEVICE FOR ADDRESSING PLASMA PANELS | |
FR2735265A1 (en) | SWITCHING A FLAT DISPLAY ANODE | |
EP0337833A1 (en) | Procedure for point for point control of a plasma panel | |
FR2846794A1 (en) | BI-STABLE ORGANIC ELECTROLUMINESCENT PANEL OR EACH CELL COMPRISES A SHOCKLEY DIODE | |
EP0793212B1 (en) | Control method for a display screen with gradation display and display device for carrying out the same | |
WO2007122112A1 (en) | Method of driving a matrix display device with an electron source | |
FR2557339A1 (en) | Display device comprising liquid crystal cells and improved addressing means |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PUAI | Public reference made under article 153(3) epc to a published international application that has entered the european phase |
Free format text: ORIGINAL CODE: 0009012 |
|
17P | Request for examination filed |
Effective date: 20030610 |
|
AK | Designated contracting states |
Kind code of ref document: A1 Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LI LU MC NL PT SE TR |
|
AX | Request for extension of the european patent |
Extension state: AL LT LV MK RO SI |
|
17Q | First examination report despatched |
Effective date: 20071005 |
|
STAA | Information on the status of an ep patent application or granted ep patent |
Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN |
|
18D | Application deemed to be withdrawn |
Effective date: 20080416 |