EP1240670A1

EP1240670A1 - Non-volatile nor semiconductor memory device and method for the programming thereof

Info

Publication number: EP1240670A1
Application number: EP99968315A
Authority: EP
Inventors: Elard Stein Von Kamienski; Peter Wawer; Christoph Ludwig; Christoph Kutter; Georg Georgakos; Andreas Liebelt; Jakob Kriz; Kai Huckels
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1999-12-20
Filing date: 1999-12-20
Publication date: 2002-09-18
Also published as: US6654281B2; WO2001047019A1; US20030007386A1

Abstract

The invention relates to a non-volatile NOR semiconductor memory device and method for the programming thereof, whereby a number of single transistor memory cells (SZ), arranged in the form of a matrix, may be controlled by either word lines (WL) or by bit lines (BL). Each single transistor memory cell (SZ), thus possesses both a source line (S1, S2) and a drain line (D1, D2), by means of which a selective control of the respective source and drain regions (D, S) is achieved. The leak current can thus be optimally reduced in the semiconductor memory device with minimal space requirement.

Description

Beschreibungdescription

Nichtflüchtige NOR-Halbleiterspeichereinrichtung und Verfahren zu deren ProgrammierungNonvolatile NOR semiconductor memory device and method for programming it

Die vorliegende Erfindung bezieht sich auf eine nichtflüchti^¬ ge NOR-Halbleiterspeichereinrichtung und ein Verfahren zu deren Programmierung und insbesondere auf einen Flash EEPROM- Speicher mit einer neuartigen NOR-Gatetransistorfeld-Archi- tektur.The present invention relates to a nichtflüchti ^¬ ge NOR semiconductor memory device and a method for programming and more particularly to a Flash EEPROM memory having a novel NOR gate transistor field Architecture, customers.

Die meisten Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größeren Datenmengen. Derartige Plattenlaufwerke bzw. mechanische Spei- chervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtlichen Stromverbrauch. Darüber hinaus werden die zukünftigen Rechnereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte bzw. PTAs immer kleiner, weshalb herkömmliche mechanische Speichereinrichtungen ungeeignet sind.Most computer units or computers currently use magnetic disk drives for storing larger amounts of data. However, such disk drives or mechanical storage devices require a relatively large space and have a large number of moving parts. As a result, they are prone to malfunction and consume considerable amounts of electricity. In addition, the future computer units or computers as well as other digital devices such as digital cameras or palm devices or PTAs will become smaller and smaller, which is why conventional mechanical storage devices are unsuitable.

Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nichtflüchtige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als Flash-Speicher, EEPROM, EPROM und dergleichen bekannt sind. Als wichtigste Vertreter derartiger elektrisch löschbarer und elektrisch programmierbarer Spei- chereinrichtungen sind die sogenannten NAND- sowie NOR-Halb- leiterspeichereinrichtungen bekannt. In beiden Halbleiterspeichereinrichtungen weisen die Speicherzellen sogenannte Eintransistor-Speicherzellen auf, wobei üblicherweise in einem Halbleitersubstrat ein Draingebiet und ein Sourcegebiet ausgebildet ist und sich über dem dazwischen liegenden Kanalabschnitt eine isolierte ladungsspeichernde Schicht sowie eine darüber angeordnete isolierte Steuerschicht befindet. Zum Programmieren einer derartigen Eintransistor-Zelle werden an die Steuerschicht und das Draingebiet relativ hohe Spannungen angelegt, während das Sourcegebiet üblicherweise auf Masse liegt. Unter derartigen Umständen erfolgt ein Einbringen von Ladungsträgern in die ladungsspeichernde Schicht mittels Kanalinjektion, Injektion heißer Ladungsträger und/oder Fowler- Nordheim-Tunneln. Die Ladungsträger verbleiben hierbei in der ladungsspeichernden Schicht und ändern nachhaltig das Schaltverhalten des jeweiligen Feldeffekttransistors.As an alternative to such conventional mechanical memory devices, non-volatile semiconductor memory devices, such as are known, for example, as flash memories, EEPROM, EPROM and the like, have recently become increasingly popular. The so-called NAND and NOR semiconductor memory devices are known as the most important representatives of such electrically erasable and electrically programmable memory devices. In both semiconductor memory devices, the memory cells have so-called single-transistor memory cells, a drain region and a source region usually being formed in a semiconductor substrate, and an insulated charge-storing layer and an insulated control layer arranged above it being located above the channel section located therebetween. To the Programming such a single transistor cell, relatively high voltages are applied to the control layer and the drain region, while the source region is usually grounded. Under such circumstances, charge carriers are introduced into the charge storage layer by means of channel injection, injection of hot charge carriers and / or Fowler-Nordheim tunnels. The charge carriers remain in the charge storage layer and permanently change the switching behavior of the respective field effect transistor.

Während in den vorstehend beschriebenen NAND-Halbleiterspei- chereinrichtungen eine Vielzahl von Eintransistor-Speicher- zellen seriell miteinander verbunden sind und über ein gemeinsames Auswahlgatter angesteuert werden, sind die jeweili- gen Eintransistor-Speicherzellen in NOR-Halbleiterspeicher- einrichtungen parallel bzw. atrixförmig organisiert, wodurch jede Speicherzelle einzeln angewählt werden kann.While in the NAND semiconductor memory devices described above, a multiplicity of single-transistor memory cells are connected to one another in series and are controlled via a common selection gate, the respective single-transistor memory cells in NOR semiconductor memory devices are organized in parallel or in an atrix shape. whereby each memory cell can be selected individually.

Die vorliegende Erfindung bezieht sich ausschließlich auf derartige NOR-Halbleiterspeichereinrichtungen.The present invention relates exclusively to such NOR semiconductor memory devices.

Figur 1 zeigt eine vereinfachte Darstellung eines Ersatzschaltbildes einer nichtflüchtigen NOR-Halbleiterspeicherein- richtung gemäß dem Stand der Technik. Gemäß Figur 1 sind eine Vielzahl von Eintransistor-Speicherzellen SZ matrixförmig, d. h. zeilen- und spaltenweise angeordnet. Wie bereits vorstehend beschrieben wurde, besteht jede Eintransistor-Spei- cherzelle SZ aus voneinander beabstandeten Drain- und Source- gebieten D und S, die in einem Halbleitersubstrat ausgebildet sind. Eine Steuerschicht CG ist hierbei jeweils zeilenweise mit einer dazugehörigen Wortleitung WL1, WL2 und WL3 verbunden. Demgegenüber sind die Draingebiete D der jeweiligen Eintransistor-Speicherzellen SZ mit einer jeweiligen Bitleitung BL1 und BL2 spaltenweise verbunden. Die Sourcegebiete S der nichtflüchtigen NOR-Halbleiterspeichereinrichtung liegen alle auf Masse bzw. sind alle miteinander verbunden, weshalb man eine derartige NOR-Halbleiterspeichereinrichtung als Speichereinrichtung mit „common source* -Architektur bezeichnet.FIG. 1 shows a simplified representation of an equivalent circuit diagram of a nonvolatile NOR semiconductor memory device according to the prior art. According to FIG. 1, a large number of single-transistor memory cells SZ are arranged in a matrix, ie in rows and columns. As has already been described above, each single-transistor memory cell SZ consists of spaced-apart drain and source regions D and S, which are formed in a semiconductor substrate. A control layer CG is in each case connected line by line to an associated word line WL1, WL2 and WL3. In contrast, the drain regions D of the respective one-transistor memory cells SZ are connected to a respective bit line BL1 and BL2 in columns. The source regions S of the non-volatile NOR semiconductor memory device are all connected to ground or are all connected to one another, which is why Such a NOR semiconductor memory device is referred to as a memory device with “common source * architecture”.

Nachteilig bei derartigen herkömmlichen Halbleiterspeicher- einrichtungen ist jedoch die relativ hohe Stromaufnähme während eines Programmiervorgangs. Diese Stromaufnahme bzw. dieser Stromverbrauch bestimmt sich nämlich im wesentlichen aus der Summe eines Programmierstroms der selektierten (d. h. zu programmierenden) Speicherzellen und aus einem Leckstrom von nicht selektierten Speicherzellen. Der Leckstrom der nicht selektierten Speicherzellen liegt zwar für jede einzelne Speicherzelle weit unter einem jeweiligen Leck- bzw. Programmierstrom einer selektierten Speicherzelle, die Summe der Leckströme aller unselektierten Speicherzellen ist jedoch insbesondere bei großen Arrays bzw. Speicherzellenfeldern in einer ähnlichen Größenordnung wie der Programmierstrom für die selektierte Speicherzelle.However, the disadvantage of such conventional semiconductor memory devices is the relatively high power consumption during a programming process. This current consumption or current consumption is essentially determined from the sum of a programming current of the selected (i.e. to be programmed) memory cells and from a leakage current from non-selected memory cells. The leakage current of the non-selected memory cells is far below a respective leakage or programming current of a selected memory cell for each individual memory cell, but the sum of the leakage currents of all unselected memory cells is, in particular in the case of large arrays or memory cell fields, of a similar magnitude to the programming current for the selected memory cell.

Der Erfindung liegt daher die Aufgabe zugrunde, eine nicht- flüchtige NOR-Halbleiterspeichereinrichtung sowie ein Verfahren zu deren Programmierung zu schaffen, bei der ein Leckstrom in den nicht selektierten Speicherzellen und damit ein Gesamtstromverbrauch verringert wird.The object of the invention is therefore to create a non-volatile NOR semiconductor memory device and a method for programming it, in which a leakage current in the non-selected memory cells and thus a total current consumption is reduced.

Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halbleiterspeichereinrichtung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen der Patentansprüche 9, 10 und 11 gelöst.According to the invention, this object is achieved with regard to the semiconductor memory device by the features of patent claim 1 and with regard to the method by the measures of patent claims 9, 10 and 11.

Insbesondere durch die Verwendung von selektiv ansteuerbaren Sourceleitungen und Drainleitungen für jeweilige Bitleitungen wird eine selektive Ansteuerung der jeweiligen Sourcegebiete ermöglicht, wodurch sich der Stromverbrauch bei der Programmierung bzw. das Auftreten von Leckströmen wesentlich verrin- gern läßt. Vorzugsweise sind die jeweiligen Source- und Drainleitungen mäander-, Zickzack- oder wellenförmig ausgebildet_/ wodurch sich eine wesentliche Flächenersparnis ergibt und hochintegrierte Halbleiterspeichereinrichtungen ermöglicht werden.In particular through the use of selectively controllable source lines and drain lines for respective bit lines, a selective control of the respective source regions is made possible, whereby the power consumption during programming or the occurrence of leakage currents can be significantly reduced. The respective source and drain lines are preferably meandering, zigzag or wave-shaped _/ which results in a substantial saving of space and enables highly integrated semiconductor memory devices.

Eine weitere Verringerung des Platzbedarfs ergibt sich durch die Ausbildung der Source- und Drainleitungen in unterschiedlichen elektrisch leitenden Schichten.A further reduction in the space requirement results from the formation of the source and drain lines in different electrically conductive layers.

Beim Verfahren zur Programmierung der nichtflüchtige NOR-When programming the non-volatile NOR

Halbleiterspeichereinrichtung werden vorzugsweise vorbestimm- te Spannungen sowohl an die Sourceleitung als auch an die Drainleitung angelegt. Alternativ dazu können jedoch die Programmierspannungen auch nur an den Drainleitungen oder Sour- celeitungen angelegt werden, während ihre dazugehörigen Sour- celeitungen oder Drainleitungen floatend sind bzw. eine schwebende Spannung aufweisen.Semiconductor memory devices are preferably applied to predetermined voltages both on the source line and on the drain line. As an alternative to this, however, the programming voltages can also be applied only to the drain lines or source lines, while their associated source lines or drain lines are floating or have a floating voltage.

In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.Advantageous embodiments of the invention are characterized in the subclaims.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.The invention is described below using exemplary embodiments with reference to the drawing.

Es zeigen:Show it:

Figur 1 eine vereinfachte Darstellung eines Ersatzschalt- bilds einer nichtflüchtigen NOR-Halbleiterspei- chereinrichtung gemäß dem Stand der Technik;1 shows a simplified representation of an equivalent circuit diagram of a non-volatile NOR semiconductor memory device according to the prior art;

Figur 2 eine vereinfachte Darstellung eines Ersatzschaltbilds der erfindungsgemäßen nichtflüchtigen NOR- Halbleiterspeiehereinrichtung;FIG. 2 shows a simplified representation of an equivalent circuit diagram of the non-volatile NOR semiconductor storage device according to the invention;

Figur 3 eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-HalbleiterSpeichereinrichtung gemäß einem ersten Ausführungsbeispiel; Figur 4 eine vereinfachte Schnittansicht entlang eines Schnitts A/A^λ in Figur 3;FIG. 3 shows a simplified illustration of a layout of the NOR semiconductor memory device according to the invention in accordance with a first exemplary embodiment; FIG. 4 shows a simplified sectional view along a section A / A ^λ in FIG. 3;

Figur 5 eine vereinfachte Schnittansicht entlang eines Schnitts B/B ^λ in Figur 3;FIG. 5 shows a simplified sectional view along a section B / B ^λ in FIG. 3;

Figur 6 eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung gemäß einem zweiten Ausführungsbeispiel; undFIG. 6 shows a simplified illustration of a layout of the NOR semiconductor memory device according to the invention in accordance with a second exemplary embodiment; and

Figur 7 eine vereinfachte Schnittansicht entlang eines Schnitts C/C in Figur 6.FIG. 7 shows a simplified sectional view along a section C / C in FIG. 6.

Figur 2 zeigt eine vereinfachte Darstellung eines Ersatzschaltbilds einer nichtflüchtigen NOR-Halbleiterspeicherein- richtung gemäß der vorliegenden Erfindung. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder ähnliche Elemente, weshalb auf ihre Beschreibung nachfolgend verzichtet wird.FIG. 2 shows a simplified representation of an equivalent circuit diagram of a non-volatile NOR semiconductor memory device according to the present invention. The same reference numerals designate the same or similar elements, which is why their description is omitted below.

Die erfindungsgemäße nichtflüchtige NOR-Halbleiterspeicher- einrichtung besteht wiederum aus einer Vielzahl von in einem Halbleitersubstrat ausgebildeten matrixförmig angeordneten Eintransistor-Speicherzellen SZ, die über eine Vielzahl von Wortleitungen WLl, WL2 und WL3 und eine Vielzahl von Bitleitung BL1 und BL2 angesteuert werden. Im Gegensatz zur herkömmlichen NOR-Halbleiterspeichereinrichtung mit „common source^* -Architektur können die Eintransistor-Speicherzellen SZ gemäß der vorliegenden Erfindung selektiv über eine Sour- celeitung Sl, S2 usw. und über eine Drainleitung Dl, D2 usw. angesteuert werden. Diese selektive Ansteuerung wird beispielsweise über eine jeweilige Bitleitungssteuerung BLC durchgeführt, welche sozusagen die gemeinsamen Bitleitungen BL1 und BL2 usw. realisieren. Aufgrund der selektiven Ansteu- erung der jeweiligen Sourcegebiete S von jeweiligen Eintransistor-Speicherzellen SZ wird die erfindungsgemäße nicht- flüchtige NOR-Halbleiterspeichereinrichtung vorzugsweise als SNOR-Flash (selective NOR) bezeichnet.The non-volatile NOR semiconductor memory device according to the invention in turn consists of a large number of single-transistor memory cells SZ arranged in a matrix in a semiconductor substrate, which are controlled via a large number of word lines WL1, WL2 and WL3 and a large number of bit lines BL1 and BL2. In contrast to conventional NOR semiconductor memory device having "common source ^* architecture can use the one-transistor memory cells SZ according to the present invention are a Sour- celeitung Sl, S2 and so on and driven via a drain line Dl, D2, etc. selectively. This selective control is carried out, for example, via a respective bit line controller BLC, which realizes, so to speak, the common bit lines BL1 and BL2 etc. Due to the selective control of the respective source regions S of respective single-transistor memory cells SZ, the non-inventive volatile NOR semiconductor memory device preferably referred to as SNOR flash (selective NOR).

Zum Programmieren der Eintransistor-Speicherzelle SZ wird beispielsweise über die Wortleitung WLl eine Spannung von -9 V an die Steuerschicht CG angelegt, während die dazugehö^¬ rigen Source- und Draingebiete S und D über die dazugehörigen Source- Drainleitungen Sl und Dl auf ein Potential von beispielsweise +6 V gelegt wird. Auf diese Weise wird eine „1^* in die Eintransistor-Speicherzelle SZ eingeschrieben bzw. die ladungsspeichernde Schicht positiv geladen. Da ein laterales Feld insbesondere zwischen dem Sourcegebiet S und dem Draingebiet D aufgrund der gleich hohen Spannungen (+6 V) stark verringert ist, ist insbesondere in den nicht selektierten Eintransistor-Speicherzellen der Wortleitungen WL2 und WL3 ein gegenüber dem Stand der Technik wesentlich verringerter Leckstrom zu beobachten. Gemäß Figur 2 weisen die nicht selektierten Wortleitungen WL2, WL3, ... eine Spannung von 0V auf. Vorzugsweise liegt jedoch diese Spannung der nicht se- lektierten Wortleitungen WL2, WL3, ... auf einer Spannung, die dem arithmetischen Mittel (z.B. 3V) von einer Spannung der selektierten Bitleitung BL1 und einer Spannung der nicht selektierten Bitleitung entspricht, wodurch sich ein Leckstrom weiter verringern läßt.To program the one-transistor memory cell SZ, a voltage of -9 V to the control layer CG is for example applied through the word line WLl, while the dazugehö ^¬ membered source and drain regions S and D via the associated source-drain lines Sl and Dl to a potential of for example +6 V. In this way, a "1 ^* is written to the one-transistor memory cell SZ or loaded the charge storing layer positively. Since a lateral field, in particular between the source region S and the drain region D, is greatly reduced due to the equally high voltages (+6 V), there is a leak current which is substantially lower than in the prior art, particularly in the non-selected one-transistor memory cells of the word lines WL2 and WL3 to observe. According to FIG. 2, the unselected word lines WL2, WL3, ... have a voltage of 0V. However, this voltage of the unselected word lines WL2, WL3,... Is preferably at a voltage which corresponds to the arithmetic mean (for example 3 V) of a voltage of the selected bit line BL1 and a voltage of the non-selected bit line, which results in a leakage current can further reduce.

Als Leckstrom ist hierbei insbesondere ein gateinduzierter Drain-Leckstrom (GIDL, gate induced drain leakage) zu betrachten, der bei der in Figur 2 dargestellten SNOR- Architektur im Vergleich zur herkömmlichen NOR-Architektur mit gemeinsamer Sourceleitung (common source) gemäß Figur 1 wesentlich verringert ist. In Figur 1 werden nämlich aufgrund des gemeinsamen Potentials in den Sourcegebieten S starke laterale Felder zwischen Source und Drain in den nicht selektierten Speicherzellen (WL2, WL3) erzeugt, die um mehrere Größenordnungen oberhalb der in der erfindungsgemäßen SNOR- Architektur liegen. Die Stromaufnahme insbesondere während eines Programmiervorgangs (Schreiben, Löschen) wird somit we- sentlich verringert, da ein 7Anteil insbesondere der gateindu^¬ zierten Drain-Leckströme in den nicht selektierten Speicherzellen wesentlich verringert wird. Ein Aufbau von sehr großen Arrays bzw. Speicherzellenfeldern läßt sich daher mit der er- findungsgemäßen SNOR-Architektur auf einfache Weise realisieren.In particular, a gate-induced drain leakage current (GIDL, gate induced drain leakage) is to be considered as leakage current, which in the case of the SNOR architecture shown in FIG. 2 is significantly reduced compared to the conventional NOR architecture with a common source line (common source) according to FIG. 1 is. In Figure 1 namely because of the common potential in the source regions S strong lateral fields between the source and drain are generated in the non-selected memory cells (WL2, WL3), which are several orders of magnitude above that in the SNOR architecture according to the invention. The current consumption, especially during a programming process (writing, erasing), is thus sentlich reduced since a 7Anteil particular gateindu ^¬ ed drain leakage currents in the unselected memory cells is substantially reduced. A construction of very large arrays or memory cell arrays can therefore be implemented in a simple manner with the SNOR architecture according to the invention.

Figur 3 zeigt eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung gemäß ei- nem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen wiederum gleiche oder ähnliche Elemente, weshalb auf ihre detaillierte Beschreibung nachfolgend verzichtet wird.FIG. 3 shows a simplified illustration of a layout of the NOR semiconductor memory device according to the invention in accordance with a first exemplary embodiment. The same reference symbols again designate the same or similar elements, which is why their detailed description is omitted below.

Gemäß Figur 3 werden die Eintransistor-Speicherzellen SZ in aktiven Gebieten AA eines Halbleitersubstrats ausgebildet.According to FIG. 3, the single-transistor memory cells SZ are formed in active areas AA of a semiconductor substrate.

Derartige aktive Gebiete AA werden vorzugsweise mittels Diffusion oder Implantation ausgebildet und besitzen gemäß Figur 3 eine im wesentlichen streifenförmige Struktur. Die Vielzahl von spaltenweise angeordneten streifenförmigen aktiven Gebie- ten AA werden zeilenweise von ebenfalls streifenförmig ausgebildeten Schichtstapeln überlagert, wobei eine oberste Schicht die Steuerschicht CG der Eintransistor-Speicherzellen SZ darstellt. Jeder Kreuzungspunkt eines derartigen streifenförmigen aktiven Gebietes AA mit einer streifenförmig ausge- bildeten Steuerschicht CG stellt somit einen Feldeffekttransistor bzw. eine Eintransistor-Speicherzelle SZ dar. Zum Kontaktieren von jeweiligen Draingebieten D und Sourcegebieten S sind Kontakte Kl ausgebildet, die im wesentlichen geradlinig angeordnet sind, jedoch auch in ein angrenzendes Isolations- gebiet 2 (STI, shallow trench isolation) reichen können. In einer weiteren darüberliegenden Schicht, die vorzugsweise eine erste Metallisierungsschicht darstellt, befinden sich nunmehr die Sourceleitungen Sl, S2 usw. sowie die Drainleitungen Dl, D2 usw. Die Drainleitungen Dl, D2 stehen hierbei über entsprechende Kontakte Kl mit den dazugehörigen Draingebieten D des aktiven Gebietes AA in Verbindung, wobei in gleicher Weise die Sourceleitungen Sl, S2 über entsprechende Kontakt Kl mit den dazugehörigen Sourcegebieten S in Verbindung stehen.Such active areas AA are preferably formed by means of diffusion or implantation and, according to FIG. 3, have an essentially strip-like structure. The plurality of stripe-shaped active areas AA arranged in columns are overlaid row by row by likewise stack-shaped layer stacks, an uppermost layer representing the control layer CG of the single-transistor memory cells SZ. Each crossing point of such a stripe-shaped active region AA with a stripe-shaped control layer CG thus represents a field-effect transistor or a single-transistor memory cell SZ. Contacts Kl are formed for contacting respective drain regions D and source regions S, which are arranged essentially in a straight line, however, they can also extend into an adjacent isolation area 2 (STI, shallow trench isolation). The source lines S1, S2 etc. as well as the drain lines D1, D2 etc. are now located in a further layer, which preferably represents a first metallization layer. The drain lines D1, D2 are in this case connected to the associated drain regions D of the active region via corresponding contacts Kl AA in connection, the source lines S1, S2 in the same way via corresponding contact Kl are connected to the associated source areas S.

Gemäß Figur 3 sind jeweils die Sourcegebiete S einer Eintran- sistor-Speicherzelle SZ mit den Sourcegebieten S einer benachbarten Eintransistor-Speicherzelle SZ verbunden. In gleicher Weise sind die Draingebiete D von jeweils benachbarten Eintransistor-Speicherzellen unmittelbar miteinander verbunden, wodurch sich eine besonders flächensparende Ausführung ergibt. Zur weiteren Flächenreduzierung der Eintransistor- Speicherzelle SZ werden die Sourceleitungen Sl, S2 und die Drainleitungen Dl, D2 vorzugsweise wellenförmig ausgebildet. Sie können jedoch auch mäander- oder zickzack örmig ausgebildet werden, sofern sich dadurch eine Platzersparnis ergibt und die jeweiligen Kontakte Kl angeschaltet werden können.According to FIG. 3, the source regions S of a single-transistor memory cell SZ are each connected to the source regions S of an adjacent single-transistor memory cell SZ. In the same way, the drain regions D of adjacent single-transistor memory cells are connected directly to one another, which results in a particularly space-saving design. To further reduce the area of the single-transistor memory cell SZ, the source lines S1, S2 and the drain lines D1, D2 are preferably designed in a wave shape. However, they can also be meandering or zigzag-shaped, provided that this saves space and the respective contacts K1 can be switched on.

Zur weiteren Reduzierung eines Flächenbedarfs sind die Source- und Drainleitungen Sl, S2, Dl, und D2 im wesentlichen parallel zueinander angeordnet. Auf diese Weise erhält man eine hochintegrierbare Speichereinrichtung, die eine optimierte Zellenbreite von lediglich B = 4F aufweist.To further reduce the area requirement, the source and drain lines S1, S2, D1 and D2 are arranged essentially parallel to one another. In this way, a highly integrable memory device is obtained which has an optimized cell width of only B = 4F.

Figur 4 zeigt eine vereinfachte Schnittansicht der Eintransistor-Speicherzelle SZ entlang eines Schnitts A/A^x in Figur 3. Demzufolge besteht die Eintransistor-Speicherzelle SZ aus einer nichtflüchtigen Halbleiterspeicherzelle, die in einem Substrat 1 bzw. einem aktiven Gebiet AA des Substrats 1 ausgebildet ist. Das Draingebiet D ist hierbei vom Sourcegebiet S über ein Kanalgebiet beabstandet, an dessen Oberfläche eine erste Isolierschicht II, eine ladungsspeichernde Schicht FG (floating gate) , eine zweite Isolierschicht 12 und die abschließende Steuerschicht CG (control gate) ausgebildet ist. Das Draingebiet D sowie das Sourcegebiet S wird über Kontakte Kl kontaktiert. Eine weitere Isolierschicht bzw. Passivie- rungsschicht 3 isoliert hierbei jeden Schichtstapel bzw. jede Eintransistor-Speicherzelle SZ von seiner benachbarten. Figur 5 zeigt eine weitere vereinfachte Schnittansicht der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung entlang eines Schnitts B/B ^Λ in Figur 3. Gemäß dieser Schnittansicht werden die aktiven Gebiete AA im Halbleitersubstrat 1, welche beispielsweise ein Silizium-Halbleitersubstrat darstellt, mittels flacher Grabenisolierung 2 (STI, shallow trench iso- lation) voneinander isoliert. Die Kontakte können hierbei leicht versetzt auf die aktiven Gebiete AA aufgesetzt sein und zum Teil in die Grabenisolierung 2 reichen. Die Source- und Drainleitungen Sl, S2, Dl und D2 werden gemäß Figur 5 in einer ersten Metallisierungsebene bzw. elektrisch leitenden Schicht 4 ausgebildet und befinden sich jeweils auf dem gleichen Niveau. Wesentlich für die vorliegende Erfindung ist hierbei, daß nur die Drainleitungen Dl und D2 mit den dazuge- hörigen Kontakten K in Verbindung stehen, während die dazugehörigen Sourceleitungen Sl und S2 von der weiteren Isolierschicht 3 beabstandet keinen Kontakt mit dem aktiven Gebiet AA aufweisen und seitlich versetzt sind. Vorzugsweise sind die Source- und Drainleitungen demzufolge in der gemeinsamen elektrisch leitenden Schicht 4 ausgebildet, die beispielsweise auch eine hochdotierte Polysiliziumschicht darstellen kann. Ein wesentlicher Vorteil bei der Verwendung derartiger elektrisch leitender Schichten beispielsweise im Vergleich zu herkömmlichen vergrabenen Schichten (buried layer) im Halb- leitersubstrat 1 besteht darin, daß der Widerstand wesentlich verringert ist, wodurch sich insbesondere die Zugriffszeiten bzw. die Zugriffsgeschwindigkeit auf die Halbleiterspeichereinrichtung verbessert.FIG. 4 shows a simplified sectional view of the single-transistor memory cell SZ along a section A / A ^x in FIG. 3. Accordingly, the single-transistor memory cell SZ consists of a non-volatile semiconductor memory cell which is formed in a substrate 1 or an active region AA of the substrate 1 , The drain region D is spaced from the source region S by a channel region, on the surface of which a first insulating layer II, a charge-storing layer FG (floating gate), a second insulating layer 12 and the final control layer CG (control gate) are formed. The drain region D and the source region S are contacted via contacts K1. A further insulating layer or passivation layer 3 isolates each layer stack or each single-transistor memory cell SZ from its neighboring one. FIG. 5 shows a further simplified sectional view of the NOR semiconductor memory device according to the invention along a section B / B ^Λ in FIG. shallow trench isolation) isolated from each other. The contacts can be placed slightly offset on the active areas AA and partially extend into the trench insulation 2. The source and drain lines S1, S2, D1 and D2 are formed in accordance with FIG. 5 in a first metallization level or electrically conductive layer 4 and are each at the same level. It is essential for the present invention that only the drain lines D1 and D2 are connected to the associated contacts K, while the associated source lines S1 and S2, spaced from the further insulating layer 3, have no contact with the active area AA and are laterally offset are. Accordingly, the source and drain lines are preferably formed in the common electrically conductive layer 4, which can also represent, for example, a highly doped polysilicon layer. A significant advantage when using such electrically conductive layers, for example in comparison to conventional buried layers in the semiconductor substrate 1, is that the resistance is significantly reduced, which in particular improves the access times and the access speed to the semiconductor memory device.

Gemäß Figuren 3 bis 5 werden somit die Source- und Drainleitungen Sl bis D2 in der gleichen elektrisch leitenden Schicht 4 ausgebildet. Die Source- und Drainleitungen Sl bis D2 können jedoch auch in unterschiedlichen Schichten realisiert werden, was nachfolgen anhand von Figur 6 beschrieben wird.According to FIGS. 3 to 5, the source and drain lines S1 to D2 are thus formed in the same electrically conductive layer 4. However, the source and drain lines S1 to D2 can also be implemented in different layers, which is described below with reference to FIG. 6.

Figur 6 zeigt eine vereinfachte Darstellung eines Layouts der NOR-Halbleiterspeichereinrichtung gemäß einem zweiten Ausfüh- κ > ÜJ M IV) h-¹ t— ^■ FIG. 6 shows a simplified illustration of a layout of the NOR semiconductor memory device according to a second embodiment. κ> ÜJ M IV) h- ¹ t— ^■

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Claims

Patentansprüche claims

1. Nichtflüchtige NOR-Halbleiterspeichereinrichtung mit einer Vielzahl von in einem Halbleitersubstrat (1) ausgebil- deten matrixförmig angeordneten Eintransistor-Speicherzellen (SZ) bestehend aus voneinander beabstandeten Draingebieten (D) und Sourcegebieten (S), einer ersten Isolierschicht (II), einer ladungsspeichernden Schicht (FG) , einer zweiten Isolierschicht (12), und einer Steuerschicht (CG) ; einer Vielzahl von Wortleitungen (WLl bis WL3) zum zeilenweisen Ansteuern der Eintransistor-Speicherzellen (SZ) ; und einer Vielzahl von Bitleitungen (BLl, BL2) zum spaltenweisen Ansteuern der Eintransistor-Speicherzelle (SZ) , d a d u r c h g e k e n n z e i c h n e t, daß die Wortleitungen (WLl bis WL3) im wesentlichen durch die Steuer- schicht (CG) ausgebildet werden und die Bitleitungen (BLl, BL2) jeweils eine Sourceleitung (Sl,1. Non-volatile NOR semiconductor memory device with a plurality of single-transistor memory cells (SZ) formed in a semiconductor substrate (1) and consisting of drain regions (D) and source regions (S) spaced apart from one another, a first insulating layer (II) and a charge-storing one Layer (FG), a second insulating layer (12), and a control layer (CG); a plurality of word lines (WL1 to WL3) for driving the single transistor memory cells (SZ) line by line; and a plurality of bit lines (BLl, BL2) for driving the single transistor memory cell (SZ) in columns, characterized in that the word lines (WL1 to WL3) are essentially formed by the control layer (CG) and the bit lines (BLl, BL2 ) one source line each (Sl,

S2) und eine Drainleitung (Dl, D2) aufweisen, die eine selektive Ansteuerung von jeweiligen Drain- und Sourcegebieten (D, S) der Eintransistor-Speicherzelle (SZ) ermöglichen.S2) and a drain line (Dl, D2), which enable selective control of the respective drain and source regions (D, S) of the single-transistor memory cell (SZ).

2. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) mäander-, Zickzack- oder wellenförmig ausgebildet sind.2. Non-volatile NOR semiconductor memory device according to claim 1, so that the respective source and drain lines (Sl, S2, Dl, D2) are meandering, zigzag or wave-shaped.

3. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) in einer gemeinsamen elektrisch leitenden Schicht (4) ausgebildet sind. 3. Non-volatile NOR semiconductor memory device according to claim 1 or 2, characterized in that the respective source and drain lines (Sl, S2, Dl, D2) are formed in a common electrically conductive layer (4).

4. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2 ) in unter- schiedlichen elektrisch leitenden Schicht (4, 6) ausgebildet sind.4. Non-volatile NOR semiconductor memory device according to claim 1 or 2, so that the respective source and drain lines (Sl, S2, Dl, D2) are formed in different electrically conductive layers (4, 6).

5. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) im wesentlichen parallel zueinander angeordnet sind.5. Non-volatile NOR semiconductor memory device according to claim 3, so that the respective source and drain lines (Sl, S2, Dl, D2) are arranged essentially parallel to one another.

6. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) im wesentlichen überlappend angeordnet sind.6. Non-volatile NOR semiconductor memory device according to claim 4, so that the respective source and drain lines (Sl, S2, Dl, D2) are arranged substantially overlapping.

7. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach einem der Patentansprüche 1 bis 6, g e k e n n z e i c h n e t d u r c h Drain-/Sourcekontakte (Kl, K2), die zum Herstellen einer Verbindung zwischen den Drain-/Sourceleitungen (Dl, D2, Sl, S2) mit den Drain-/Sour- cegebieten (D, S) der jeweiligen Eintransistor-Speicherzellen (SZ) im wesentlichen geradlinig angeordnet sind.7. Non-volatile NOR semiconductor memory device according to one of the claims 1 to 6, characterized by drain / source contacts (Kl, K2) which are used to establish a connection between the drain / source lines (Dl, D2, Sl, S2) with the drain / Source areas (D, S) of the respective single-transistor memory cells (SZ) are arranged essentially in a straight line.

8. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) in einer und/oder mehreren Metallisierungsschichten ausgebildet sind.8. Non-volatile NOR semiconductor memory device according to one of claims 1 to 7, d a d u r c h g e k e n n z e i c h n e t that the respective source and drain lines (Sl, S2, Dl, D2) are formed in one and / or more metallization layers.

9. Verfahren zur Programmierung einer Speicherzelle in ei- ner nichtflüchtigen NOR-Halbleiterspeichereinrichtung gemäß einem der Patentansprüche 1 bis 8, mit den Schritten: a) Anlegen einer vorbestimmten Gatespannung (-9V) an eine vorbestimmte Wortleitung (WLl) ; b) Anlegen einer vorbestimmten Sourcespannung (+6V) an eine vorbestimmte Sourceleitung (Sl) ; und c) Anlegen einer vorbestimmten Drainspannung (+6V) an eine vorbestimmten Drainleitung (Dl), die im wesentlichen der Sourcespannung entspricht.9. A method for programming a memory cell in a non-volatile NOR semiconductor memory device according to one of claims 1 to 8, comprising the steps: a) applying a predetermined gate voltage (-9V) to a predetermined word line (WLl); b) applying a predetermined source voltage (+ 6V) to a predetermined source line (S1); and c) applying a predetermined drain voltage (+ 6V) to a predetermined drain line (Dl) which substantially corresponds to the source voltage.

10. Verfahren zur Programmierung einer Speicherzelle in ei- ner nichtflüchtigen NOR-Halbleiterspeichereinrichtung gemäß einem der Patentansprüche 1 bis 8 mit den Schritten: a) Anlegen einer vorbestimmten Gatespannung (-9V) an eine vorbestimmte Wortleitung (WLl); b) Schwebenlassen des elektrischen Potentials der vorbe- stimmten Sourceleitung (Sl) ; und c) Anlegen einer vorbestimmten Drainspannung (+6V) an eine vorbestimmte Drainleitung (Dl) .10. A method for programming a memory cell in a non-volatile NOR semiconductor memory device according to one of claims 1 to 8, comprising the steps of: a) applying a predetermined gate voltage (-9V) to a predetermined word line (WL1); b) floating the electrical potential of the predetermined source line (S1); and c) applying a predetermined drain voltage (+ 6V) to a predetermined drain line (Dl).

11. Verfahren zur Programmierung einer Speicherzelle in ei- ner nichtflüchtigen NOR-Halbleiterspeichereinrichtung gemäß einem der Patentansprüche 1 bis 8 mit den Schritten: a) Anlegen einer vorbestimmten Gatespannung (-9V) an eine vorbestimmte Wortleitung (WLl) ; b) Anlegen einer vorbestimmten Sourcespannung (+6V) an eine vorbestimmte Sourceleitung (Sl); und c) Schwebenlassen des elektrischen Potentials der vorbestimmten Drainleitung (Dl) .11. A method for programming a memory cell in a non-volatile NOR semiconductor memory device according to one of claims 1 to 8, comprising the steps of: a) applying a predetermined gate voltage (-9V) to a predetermined word line (WL1); b) applying a predetermined source voltage (+ 6V) to a predetermined source line (S1); and c) floating the electrical potential of the predetermined drain line (Dl).

12. Verfahren nach Patentanspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß eine Potentialdifferenz zwischen der vorbestimmten Source- und Drainleitung (Sl, Dl) zu keinem Zeitpunkt eine höhere Potentialdifferenz als in einem Lesemodus aufweist. 12. The method according to claim 9, d a d u r c h g e k e n e z e i c h n e t that a potential difference between the predetermined source and drain line (Sl, Dl) at no time has a higher potential difference than in a read mode.