EP1149384A1 - Method for functionally testing memory cells of an integrated semiconductor memory - Google Patents

Method for functionally testing memory cells of an integrated semiconductor memory

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Publication number
EP1149384A1
EP1149384A1 EP00908966A EP00908966A EP1149384A1 EP 1149384 A1 EP1149384 A1 EP 1149384A1 EP 00908966 A EP00908966 A EP 00908966A EP 00908966 A EP00908966 A EP 00908966A EP 1149384 A1 EP1149384 A1 EP 1149384A1
Authority
EP
European Patent Office
Prior art keywords
memory cells
address
group
addresses
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP00908966A
Other languages
German (de)
French (fr)
Inventor
Wilfried Daehn
Erwin Hammerl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1149384A1 publication Critical patent/EP1149384A1/en
Ceased legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Definitions

  • the present invention relates to a method for checking the function of memory cells of an integrated semiconductor memory.
  • test data m are written into and read out from each individual memory cell.
  • a comparison between the data that has been written in and read out again provides information as to whether there is a functional error or not.
  • test circuit which carries out the function check on the same integrated circuit on which the memory is located.
  • BIST built-in soap test
  • the method described there provides for firstly checking only a first group of the memory cells of the integrated memory and temporarily storing the test results that arise in a second group of the memory cells before they are output to the outside of the memory. If both groups are part of a common memory, the time at which the test results are output is independent of their generation and the function check can be carried out more quickly.
  • test results are temporarily stored in the second group of memory cells, which is also to be tested. Since these have not yet been subjected to a function check, errors in the buffering of the test results are possible. These can be avoided by using an error correction code, for example, when the test results are buffered. Errors occurring during the intermediate storage are thereby recognized and, if necessary, corrected when reading out or evaluating the test results from the memory cells.
  • An error correction method described uses the method of temporarily storing the test results in duplicate in the memory cells of the second group and, when reading out the test results, making a comparison between the copies of each of the test results.
  • the value that occurs most frequently when reading from the memory cells within the copies is regarded as the "correct" test result.
  • reliable means that the error correction method achieves a correct test result with the probability originally intended for it.
  • a faulty memory cell array in which the memory cells are connected to a row line and column line
  • significant accumulations of the function errors along column lines or row lines can be determined.
  • the functionality of the row or column line connected to this sense amplifier is affected and thus the entire memory cells connected to it. Now the copies of a test result are consecutive If memory cells are stored along a row or column line, in such a case all copies are affected by a functional error and the "correct" test result can no longer be reconstructed by majority decision.
  • the object of the present invention is to provide a method for checking the function of memory cells of an integrated semiconductor memory, in which an error correction method based on majority decision can be used reliably.
  • the method according to the invention provides for the test results to be stored in the memory cells of a second group in at least triplicate after the testing of a first group of memory cells.
  • the addresses or parts of the addresses of the memory cells into which the copies of one of the test results are stored are determined on the basis of a corresponding part of the address of the tested memory cell by means of an address transformation.
  • the address transformation is designed in such a way that significant accumulations of functional errors in a second group of memory cells, which has not yet been tested and contains errors, do not influence the result of the test method.
  • a reliable function test can thus be carried out even without knowledge of specific error patterns (accumulations of functional errors) of individual types of semiconductor memories, or the address transformation can influence a known specific error image of a memory in its influence on the error correction method, which is based on a statistical uniform distribution of functional errors goes out, be made ineffective.
  • One embodiment provides that address bits of the addresses of the respective memory cells of the second group, in which the copies of one of the test results are stored, are linked to one another.
  • a sequence of addresses for example a linear sequence, is transformed into a random sequence.
  • the fact that the memory cells with the copies of a test result are randomly distributed over the memory cell array of the second group means that accumulations of functional errors do not have an effect on the result of the error correction method. It is not necessary to know a specific error pattern that is present.
  • Another embodiment assumes that malfunctions in a faulty memory with memory cells which are connected to a column and row line in each case accumulate along these column and row lines.
  • the memory cells with the copies of a test result are arranged in such a way that their column addresses and row addresses differ. This means that functional errors along a column or row line only ever affect a copy of a test result and the "correct" test result can be reconstructed by the majority.
  • test results are distributed over the memory cell array of the second group, namely at the same address-related intervals, and how the corresponding addresses or address parts are determined.
  • FIG. 1 shows a section of a memory cell array with a device for address transformation
  • FIG. 2 shows an exemplary implementation of an address transformation unit
  • FIG. 3 shows a group of memory cells in which a plurality of test results are stored in multiple executions
  • FIG. 4 shows another exemplary implementation of an address transformation unit
  • FIG. 5 shows a link table belonging to FIG. 4,
  • FIG. 6 shows a group of memory cells in which a test result is stored in multiple execution before and after the transformation rule according to FIG. 5,
  • FIG. 7 shows a memory cell address
  • Figure 1 shows a section of a memory cell array with a device T for address transformation.
  • the memory cells MC which are each connected to a column line C and row line R, are tested in the first group 1.
  • the test results, for each memory cell tested are buffered in at least three versions in the memory cells MC of the second group 2 which have not yet been checked (a method which is also referred to as "triple modular redundancy").
  • the "correct" test result can be reconstructed by a majority decision by comparing the copies of each of the test results.
  • These test results which provide information about the functionality of the memory cells MC of the first group 1, are then fed to an evaluation, for example in order to carry out a redundancy analysis of the tested memory cells.
  • the addresses on the address bus 12 of these memory cells MC are determined via an address transformation unit T. This is designed so that an existing fault pattern does not affect the result of the test procedure.
  • Addresses that are used to access the memory cells can usually be broken down into several address parts.
  • An exemplary representation of an address is shown in FIG.
  • the addresses for accessing the memory cells MC shown in FIG. 1 consist of the address bits a 0 to a-,.
  • the address within groups 1 and 2 is specified with the address bits a 0 to a ⁇ _ ⁇ .
  • the next higher address bits a ⁇ to a- are used to select one of the groups (1 or 2) of the memory cells MC, depending on the arrangement, for example with the aid of a decoder.
  • the address bits a-. to a D are referred to here as the first address part ADR1 and the address bits a 0 to ax-i as the second address part ADR2.
  • the addresses of the memory cells of the second group 2 into which the copies are stored are now determined from the address of the respective memory cell of the first group 1 being tested.
  • the first address part ADR1 is determined so that the memory cells MC of the second group 2 are selected.
  • the second address part ADR2 is generated on the basis of the second address part ADR2 of the respectively tested memory cell of the first group 1 by an address transformation T.
  • FIG. 1 An exemplary implementation of such an address transformation unit T is shown in FIG.
  • the memory cell array according to FIG. 1 has, for example, a significant accumulation of functional errors along individual row lines R or column lines C, as already described in the introduction.
  • the distance between the addresses of the Memory cells containing the copies of a test result are selected accordingly.
  • this is achieved by providing, for a second address part A-DR2, an address 20 which corresponds to the second address part ADR2 of the memory cell of the first group 1 which has been tested in each case, and for example by a controller or a test circuit via the address bus 11 , address distances 31 and 32 are added by means of adder 50.
  • the second address part ADR2 of the address 21 of the memory cell with the first copy of a test result corresponds to the corresponding second address part of the address 20.
  • the address 22 of the memory cell with the second copy of the test result results accordingly from the addition of the second address part ADR2 of the address 20 with the address spacing 30 (or 31).
  • the address 23 of the memory cell with the third copy is calculated from the second address part of the address 20 and twice the value of the distance value 30 (32), which is formed via the multiplier 60. In the case of further copies to be filed, the procedure would continue accordingly.
  • FIG. 3 shows a second group 2 of memory cells MC in which a plurality of test results A, B, each in multiple execution, are stored using the address transformation mentioned above.
  • a (l) here means the first copy of a test result A, B (2) the second copy of a test result B etc.
  • the number of row lines R plus 1 was chosen as the address spacing 30 (ascending order along a column line C ). If one divides the addresses into column and row addresses (which are decoded in the decoders CDEC and RDEC), it can be seen that the column addresses and row addresses of the memory cells of the second group 2 differ with the copies of a test result A or B.
  • FIG. 3 shows that in the event of a malfunction along a column line C or row line R (indicated by an arrow F), the "correct" test result can be reconstructed by majority decision, since only one copy of a test result A, B (in the example A (3), B (2) or A (3), B (3)) is affected by such an error.
  • FIG. 1 A further implementation of an address transformation unit T is shown in FIG.
  • the address bits aO to a3 and bO to b3 form the second address part ADR2 of the respective addresses 40 and 41.
  • the individual address bits aO to a3 of the address 40 are linked to one another via the link elements 70 such that a random constellation of the
  • Address bits bO to b3 result.
  • the address bits b0 to b3 determine the respective memory cell within the second group 2, in which a copy of a test result is stored.
  • a sequence of addresses 40 which are also made available by a controller or a test circuit, for example, as in the previous example, is thus transformed into a random sequence of addresses 41.
  • the logic elements 70 are designed here as gates with an exclusive OR logic.
  • the numbers 0 and 1 on the edge of the individual row and column lines indicate the assignment of the respective bit lines aO to a3 with a "log. 0" or "log. 1". If the bit lines aO to a3 are now fed to an address transformation unit T according to FIG. 4 before the test results are stored, the copies of the test result A are stored randomly in the second group 2 of the memory cells MC distributed over the memory cell array (lower part of FIG. 6 with assignment of the bit lines bO to b3).
  • Group 2 from Application looks statistically evenly distributed, which means that error correction methods, which are based on a statistically uniform distribution of functional errors, can again be used reliably.
  • the type of a typical error pattern has no influence and therefore does not have to be known.
  • the method according to the invention and its embodiments can be implemented by hard-wired logic, for example in the form of the address transformation unit T according to the figures in the drawing, or by program control. In the latter case, for example, a controller or a test circuit would be used Execute a corresponding test program, for example on the basis of a transformation table of the type shown in FIG. 5, in a read memory provided for this purpose.
  • a controller or a test circuit would be used
  • Execute a corresponding test program for example on the basis of a transformation table of the type shown in FIG. 5, in a read memory provided for this purpose.
  • the use of these two variants for carrying out a function check on memories is known to the person skilled in the art from the implementation of built-in self-tests.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

According to a method for functionally testing memory cells (MC) of an integrated semiconductor memory, a first group (1) of memory cells is tested. The test results (A, B) are copied at least three times and temporarily stored in a second group (2) of memory cells (MC), separately for each memory cell tested. The copies of each of the test results (A, B) are then compared and evaluated. The addresses of the respective memory cells of the second group (2) are determined by means of an address transformation (T) which is designed in such a way that significant clusters of functional errors in a defective second group (2) of memory cells (MC) do not affect the result of the test procedure.

Description

Beschreibungdescription
Verfahren zur Funktionsuberprufung von Speicherzellen eines integrierten HalbleiterspeichersMethod for checking the function of memory cells of an integrated semiconductor memory
Die vorliegende Erfindung betrifft ein Verfahren zur Funktionsuberprufung von Speicherzellen eines integrierten Halbleiterspeichers .The present invention relates to a method for checking the function of memory cells of an integrated semiconductor memory.
Zur Überprüfung von Speicherzellen eines integrierten Halbleiterspeichers hinsichtlich deren Funktionsfahigkeit sind unterschiedliche Prüfverfahren bekannt. Wahrend eines solches Testbetriebs zur Überprüfung von Speicherzellen werden beispielsweise Testdaten m jede einzelne Speicherzelle einge- schrieben und wieder ausgelesen. Ein Vergleich zwischen den eingeschriebenen und wieder ausgelesenen Daten gibt Aufschluß darüber, ob ein Funktionsfehler vorliegt oder nicht.Various test methods are known for checking memory cells of an integrated semiconductor memory with regard to their functionality. During such a test operation for checking memory cells, for example, test data m are written into and read out from each individual memory cell. A comparison between the data that has been written in and read out again provides information as to whether there is a functional error or not.
Um bei einer solchen Funktionsuberprufung, die die Ubertra- gung großer Datenmengen erfordert, in der Datenübertragungsrate nicht durch die Anzahl der zur Verfugung stehenden Anschlüsse des Speichers beschrankt zu sein, ist es ebenfalls bekannt, eine die Funktionsuberprufung durchfuhrende Pruf- schaltung auf derselben integrierten Schaltung vorzusehen, auf der sich der Speicher befindet. Eine derartige Realisierung, auch als "Built-m Seif Test" (BIST) bezeichnet, kann der DE 197 25 581.7 entnommen werden. Das dort beschriebene Verfahren sieht vor, zunächst nur eine erste Gruppe der Speicherzellen des integrierten Speichers zu prüfen und die dabei anfallenden Prufergebnisse in einer zweiten Gruppe der Speicherzellen zwischenzuspeichern, bevor sie nach außerhalb des Speichers ausgegeben werden. Sind beide Gruppen Bestandteil eines gemeinsamen Speichers, ist dadurch der Zeitpunkt der Ausgabe der Prufergebnisse unabhängig von ihrer Erzeugung und die Funktionsuberprufung kann schneller durchgeführt werden. Um zur Speicherung der Prufergebnisse nicht einen zusätzlichen Speicher, der beispielsweise Bestandteil der Prufschal- tung ist, vorsehen zu müssen, werden die Prüfergebnisse in der ebenfalls zu prüfenden zweiten Gruppe der Speicherzellen zwischengespeichert. Da diese noch keiner Funktionsuberprufung unterzogen wurden, sind Fehler beim Zwischenspeichern der Prüfergebnisse möglich. Diese können vermieden werden, indem beim Zwischenspeichern der Prüfergebnisse beispielsweise ein Fehlerkorrekturcode verwendet wird. Beim Zwischenspeichern auftretende Fehler werden dadurch beim Auslesen bzw. Auswerten der Prüfergebnisse aus den Speicherzellen erkannt und gegebenenfalls korrigiert.In order not to be limited in the data transmission rate by the number of available connections of the memory in such a function check, which requires the transmission of large amounts of data, it is also known to provide a test circuit which carries out the function check on the same integrated circuit on which the memory is located. Such an implementation, also referred to as a "built-in soap test" (BIST), can be found in DE 197 25 581.7. The method described there provides for firstly checking only a first group of the memory cells of the integrated memory and temporarily storing the test results that arise in a second group of the memory cells before they are output to the outside of the memory. If both groups are part of a common memory, the time at which the test results are output is independent of their generation and the function check can be carried out more quickly. In order not to have an additional memory for storing the test results, which, for example, is part of the test switch The test results are temporarily stored in the second group of memory cells, which is also to be tested. Since these have not yet been subjected to a function check, errors in the buffering of the test results are possible. These can be avoided by using an error correction code, for example, when the test results are buffered. Errors occurring during the intermediate storage are thereby recognized and, if necessary, corrected when reading out or evaluating the test results from the memory cells.
Ein beschriebenes Fehlerkorrekturverfahren bedient sich dabei der Methode, die Prüfergebnisse jeweils in mehrfacher Ausführung in den Speicherzellen der zweiten Gruppe zwischenzuspei- ehern und beim Auslesen der Prüfergebnisse einen Vergleich zwischen den Kopien jedes der Prüfergebnisse vorzunehmen. Derjenige Wert, der beim Auslesen aus den Speicherzellen innerhalb der Kopien am häufigsten vorkommt, wird als "richtiges" Prüfergebnis angesehen. Ein solches Verfahren funktioniert jedoch nur dann zuverlässig, wenn in einem fehlerbehafteten Speicherzellenfeld mehrere auftretende Funkti- onsfehler statistisch gleich verteilt sind, also keine signifikante Häufung von Funktionsfehlern feststellbar ist. Zuverlässig bedeutet in diesem Zusammenhang, das Fehlerkorrektur- verfahren erzielt mit der ihm ursprünglich zugedachten Wahrscheinlichkeit ein richtiges Prüfergebnis .An error correction method described uses the method of temporarily storing the test results in duplicate in the memory cells of the second group and, when reading out the test results, making a comparison between the copies of each of the test results. The value that occurs most frequently when reading from the memory cells within the copies is regarded as the "correct" test result. However, such a method only works reliably if a plurality of functional errors occurring in a faulty memory cell array are statistically equally distributed, that is to say no significant accumulation of functional errors can be determined. In this context, reliable means that the error correction method achieves a correct test result with the probability originally intended for it.
In einem fehlerbehafteten Speicherzellenfeld, in dem die Speicherzellen an je eine Zeilenleitung und Spaltenleitung angeschlossen sind, sind bei Auftreten mehrfacher Funktionsfehler dagegen signifikante Häufungen der Funktionsfehler entlang von Spaltenleitungen oder Zeilenleitungen feststellbar. So ist beispielsweise bei einem defekten Leseverstärker die an diesen Leseverstärker angeschlossene Zeilen- oder Spaltenleitung in ihrer Funktionsfähigkeit betroffen und damit die gesamten daran angeschlossenen Speicherzellen. Werden nun die Kopien eines Prüfergebnisses an aufeinanderfolgenden Speicherzellen entlang einer Zeilen- oder Spaltenleitung abgelegt, sind in einem solchen Fall alle Kopien von einem Funktionsfehler betroffen und das "richtige" Prüfergebnis kann nicht mehr durch Mehrheitsentscheidung rekonstruiert werden.In a faulty memory cell array, in which the memory cells are connected to a row line and column line, on the other hand, if multiple function errors occur, significant accumulations of the function errors along column lines or row lines can be determined. In the case of a defective sense amplifier, for example, the functionality of the row or column line connected to this sense amplifier is affected and thus the entire memory cells connected to it. Now the copies of a test result are consecutive If memory cells are stored along a row or column line, in such a case all copies are affected by a functional error and the "correct" test result can no longer be reconstructed by majority decision.
Die Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Funktionsüberprüfung von Speicherzellen eines integrierten Halbleiterspeichers anzugeben, bei dem ein auf Mehrheits- entscheidung basierendes Fehlerkorrekturverfahren zuverlässig anwendbar ist.The object of the present invention is to provide a method for checking the function of memory cells of an integrated semiconductor memory, in which an error correction method based on majority decision can be used reliably.
Die Aufgabe wird gelöst durch ein Verfahren gemäß Patentanspruch 1. Vorteilhafte Aus- und Weiterbildungen sind in Un- teransprüc en gekennzeichnet.The object is achieved by a method according to claim 1. Advantageous training and further developments are characterized in the subclaims.
Das erfindungsgemäße Verfahren sieht vor, nach dem Prüfen einer ersten Gruppe von Speicherzellen die Prüfergebnisse in wenigstens dreifacher Ausführung in den Speicherzellen einer zweiten Gruppe abzulegen. Die Adressen bzw. Teile der Adressen der Speicherzellen, in die die Kopien eines der Prüfergebnisse abgelegt werden, werden ausgehend von einem entsprechenden Teil der Adresse der geprüften Speicherzelle durch eine Adreßtransformation bestimmt. Die Adreßtransformation ist so ausgelegt, daß signifikante Häufungen von Funktions- fehlern in einer noch nicht geprüften, fehlerbehafteten zweiten Gruppe der Speicherzellen das Ergebnis des Prüfverfahrens nicht beeinflussen. Somit kann auch ohne Kenntnis von spezifischen Fehlerbildern (Häufungen von Funktionsfehlern) ein- zelner Typen von Halbleiterspeichern eine zuverlässige Funktionsprüfung erfolgen, bzw. durch die Adreßtransformation kann ein bekanntes spezifisches Fehlerbild eines Speichers in seinem Einfluß auf das Fehlerkorrekturverfahren, das von einer statistischen Gleichverteilung von Funktionsfehlern aus- geht, unwirksam gemacht werden. Eine Ausführungsform sieht vor, Adreßbits der Adressen der jeweiligen Speicherzellen der zweiten Gruppe, in die die Kopien eines der Prüfergebnisse abgelegt werden, untereinander zu verknüpfen. So wird eine Folge von Adressen, beispielswei- se eine lineare Folge, in eine zufällige Folge transformiert. Dadurch, daß die Speicherzellen mit den Kopien eines Prüfergebnisses zufällig über das Speicherzellenfeld der zweiten Gruppe verteilt sind, wirken sich Häufungen von Funktionsfehlern nicht auf das Ergebnis des Fehlerkorrekturverfahrens aus. Eine Kenntnis eines jeweils vorliegenden spezifischen Fehlerbildes ist nicht notwendig.The method according to the invention provides for the test results to be stored in the memory cells of a second group in at least triplicate after the testing of a first group of memory cells. The addresses or parts of the addresses of the memory cells into which the copies of one of the test results are stored are determined on the basis of a corresponding part of the address of the tested memory cell by means of an address transformation. The address transformation is designed in such a way that significant accumulations of functional errors in a second group of memory cells, which has not yet been tested and contains errors, do not influence the result of the test method. A reliable function test can thus be carried out even without knowledge of specific error patterns (accumulations of functional errors) of individual types of semiconductor memories, or the address transformation can influence a known specific error image of a memory in its influence on the error correction method, which is based on a statistical uniform distribution of functional errors goes out, be made ineffective. One embodiment provides that address bits of the addresses of the respective memory cells of the second group, in which the copies of one of the test results are stored, are linked to one another. A sequence of addresses, for example a linear sequence, is transformed into a random sequence. The fact that the memory cells with the copies of a test result are randomly distributed over the memory cell array of the second group means that accumulations of functional errors do not have an effect on the result of the error correction method. It is not necessary to know a specific error pattern that is present.
Eine andere Ausführungsform geht davon aus, daß sich Funktionsfehler in einem fehlerbehafteten Speicher mit Speicherzel- len, die an je eine Spalten- und Zeilenleitung angeschlossen sind, entlang eben diesen Spalten- und Zeilenleitungen häufen. Um aus den Speicherzellen der zweiten Gruppe mittels einer Mehrheitsentscheidung das "richtige" Prüfergebnis zu erhalten, werden die Speicherzellen mit den Kopien eines Prüf- ergebnisses so angeordnet, daß sich deren Spaltenadressen und Zeilenadressen unterscheiden. Das heißt, Funktionsfehler entlang einer Spalten- oder Zeilenleitung betreffen immer nur eine Kopie eines Prüfergebnisses und das "richtige" Prüfergebnis kann durch die Mehrheit rekonstruiert werden.Another embodiment assumes that malfunctions in a faulty memory with memory cells which are connected to a column and row line in each case accumulate along these column and row lines. In order to obtain the "correct" test result from the memory cells of the second group by means of a majority decision, the memory cells with the copies of a test result are arranged in such a way that their column addresses and row addresses differ. This means that functional errors along a column or row line only ever affect a copy of a test result and the "correct" test result can be reconstructed by the majority.
Weitergehende Ausführungsformen geben an, wie die Prüfergebnisse über das Speicherzellenfeld der zweiten Gruppe verteilt werden, nämlich in untereinander gleichen adressenmäßigen Abständen, und wie die entsprechenden Adressen bzw. Adreßteile ermittelt werden.Further embodiments specify how the test results are distributed over the memory cell array of the second group, namely at the same address-related intervals, and how the corresponding addresses or address parts are determined.
Im folgenden wird die Erfindung anhand der Figuren der Zeichnung näher erläutert. Es zeigen:The invention is explained in more detail below with reference to the figures of the drawing. Show it:
Figur 1 einen Ausschnitt aus einem Speicherzellenfeld mit einer Vorrichtung zur Adreßtransformation, Figur 2 eine beispielhafte Realisierung einer Adreßtrans- formationseinheit,FIG. 1 shows a section of a memory cell array with a device for address transformation, FIG. 2 shows an exemplary implementation of an address transformation unit,
Figur 3 eine Gruppe von Speicherzellen, in der mehrere Prüfergebnisse in jeweils mehrfacher Ausführung gespeichert sind,FIG. 3 shows a group of memory cells in which a plurality of test results are stored in multiple executions,
Figur 4 eine weitere beispielhafte Realisierung einer Adreßtransformationseinheit,FIG. 4 shows another exemplary implementation of an address transformation unit,
Figur 5 eine zur Figur 4 gehörige Verknüpfungstabelle,FIG. 5 shows a link table belonging to FIG. 4,
Figur 6 eine Gruppe von Speicherzellen, in der ein Prüfergebnis in mehrfacher Ausführung vor und nach der Transformationsvorschrift nach Figur 5 gespeichert ist,6 shows a group of memory cells in which a test result is stored in multiple execution before and after the transformation rule according to FIG. 5,
Figur 7 eine Darstellung einer Speicherzellenadresse .FIG. 7 shows a memory cell address.
Figur 1 zeigt einen Ausschnitt aus einem Speicherzellenfeld mit einer Vorrichtung T zur Adreßtransformation. Im Zuge des Prüfverfahrens werden die Speicherzellen MC, die hier an je einer Spaltenleitung C und Zeilenleitung R angeschlossen sind, der ersten Gruppe 1 geprüft. Die Prüfergebnisse werden, für jede geprüfte Speicherzelle getrennt, in wenigstens dreifacher Ausführung in den Speicherzellen MC der zweiten Gruppe 2, die noch nicht geprüft wurden, zwischengespeichert (ein Verfahren, das auch als "Dreifach Modulare Redundanz" bezeichnet wird) . Durch einen Vergleich zwischen den Kopien je- des der Prüfergebnisse kann das "richtige" Prüfergebnis durch Mehrheitsentscheidung rekonstruiert werden. Diese Prüfergebnisse, die Aufschluß über die Funktionsfähigkeit der Speicherzellen MC der ersten Gruppe 1 geben, werden dann einer Auswertung zugeführt, um beispielsweise eine Redundanzanalyse der geprüften Speicherzellen durchzuführen. Um bei der Bestimmung der Speicherzellen MC der zweiten Gruppe 2, in die die Kopien eines der Prufergebnisse abgelegt werden, vom Ein- fluß eines vorhandenen spezifischen Fehlerbildes unabhängig zu sein, werden die Adressen auf dem Adreßbus 12 dieser Speicherzellen MC über eine Adreßtransformationseinheit T bestimmt. Diese ist so ausgelegt, daß ein vorhandenes Fehler- bild das Ergebnis des Prüfverfahrens nicht beeinflußt.Figure 1 shows a section of a memory cell array with a device T for address transformation. In the course of the test method, the memory cells MC, which are each connected to a column line C and row line R, are tested in the first group 1. The test results, for each memory cell tested, are buffered in at least three versions in the memory cells MC of the second group 2 which have not yet been checked (a method which is also referred to as "triple modular redundancy"). The "correct" test result can be reconstructed by a majority decision by comparing the copies of each of the test results. These test results, which provide information about the functionality of the memory cells MC of the first group 1, are then fed to an evaluation, for example in order to carry out a redundancy analysis of the tested memory cells. In order to determine the memory cells MC of the second group 2 into which the copies of one of the test results are stored, the To be independent of an existing specific error pattern, the addresses on the address bus 12 of these memory cells MC are determined via an address transformation unit T. This is designed so that an existing fault pattern does not affect the result of the test procedure.
Adressen, über die auf die Speicherzellen zugegriffen wird, lassen sich üblicherweise in mehrere Adreßteile zerlegen. In Figur 7 ist eine beispielhafte Darstellung einer Adresse ge- zeigt. Die Adressen zum Zugriff auf die in Figur 1 dargestellten Speicherzellen MC bestehen aus den Adreßbits a0 bis a-, . Die Adresse innerhalb der Gruppen 1 und 2 wird mit den Adreßbits a0 bis aι_ι angegeben. Die nächst höheren Adreßbits a± bis a-, dienen dazu, eine der Gruppen (1 oder 2) der Spei- cherzellen MC auszuwählen, je nach Anordnung beispielsweise mit Hilfe eines Decoders. Die Adreßbits a-. bis aD werden hier als erster Adreßteil ADR1 und die Adreßbits a0 bis ax-i als zweiter Adreßteil ADR2 bezeichnet.Addresses that are used to access the memory cells can usually be broken down into several address parts. An exemplary representation of an address is shown in FIG. The addresses for accessing the memory cells MC shown in FIG. 1 consist of the address bits a 0 to a-,. The address within groups 1 and 2 is specified with the address bits a 0 to aι_ι. The next higher address bits a ± to a- are used to select one of the groups (1 or 2) of the memory cells MC, depending on the arrangement, for example with the aid of a decoder. The address bits a-. to a D are referred to here as the first address part ADR1 and the address bits a 0 to ax-i as the second address part ADR2.
Im Zuge der Ablage der Kopien eines Prüfergebnisses werden nun aus der Adresse der jeweiligen geprüften Speicherzelle der ersten Gruppe 1 die Adressen der Speicherzellen der zweiten Gruppe 2 ermittelt, in die die Kopien abgelegt werden. Der erste Adreßteil ADR1 wird so bestimmt, daß die Speicher- zellen MC der zweiten Gruppe 2 ausgewählt werden. Der zweite Adreßteil ADR2 wird ausgehend von dem zweiten Adreßteil ADR2 der jeweils geprüften Speicherzelle der ersten Gruppe 1 durch eine Adreßtransformation T erzeugt.In the course of storing the copies of a test result, the addresses of the memory cells of the second group 2 into which the copies are stored are now determined from the address of the respective memory cell of the first group 1 being tested. The first address part ADR1 is determined so that the memory cells MC of the second group 2 are selected. The second address part ADR2 is generated on the basis of the second address part ADR2 of the respectively tested memory cell of the first group 1 by an address transformation T.
In Figur 2 ist eine beispielhafte Realisierung einer solchen Adreßtransformationseinheit T dargestellt. Das Speicherzellenfeld nach Figur 1 weist beispielsweise eine signifikante Häufung von Funktionsfehlern entlang einzelner Zeilenleitungen R bzw. Spaltenleitungen C auf, wie einleitend bereits be- schrieben. Um zu vermeiden, daß die Mehrheit der Kopien eines Prüfergebnisses an derselben Zeilenleitung R bzw. Spaltenleitung C angeschlossen ist, wird der Abstand der Adressen der Speicherzellen, die die Kopien eines Prüfergebnisses enthalten, entsprechend gewählt. Nach Figur 2 wird das erreicht, indem zu einem zweiten Adreßteil A-DR2 einer Adresse 20, der dem zweiten Adreßteil ADR2 der jeweils geprüften Speicherzel- le der ersten Gruppe 1 entspricht und beispielsweise von einem Controller oder einer PrüfSchaltung über den Adreßbus 11 zur Verfügung gestellt wird, Adreßabstände 31 und 32 mittels Addierer 50 addiert werden. Der zweite Adreßteil ADR2 der Adresse 21 der Speicherzelle mit der ersten Kopie eines Prü- fergebnisses entspricht dabei dem entsprechenden zweiten Adreßteil der Adresse 20. Die Adresse 22 der Speicherzelle mit der zweiten Kopie des Prüfergebnisses ergibt sich entsprechend aus der Addition des zweiten Adreßteils ADR2 der Adresse 20 mit dem Adreßabstand 30 (bzw. 31) . Die Adresse 23 der Speicherzelle mit der dritten Kopie berechnet sich aus dem zweiten Adreßteil der Adresse 20 und dem zweifachen Wert des Abstandswertes 30 (32), der über den Multiplizierer 60 gebildet wird. Bei weiteren abzulegenden Kopien würde entsprechend weiter verfahren.An exemplary implementation of such an address transformation unit T is shown in FIG. The memory cell array according to FIG. 1 has, for example, a significant accumulation of functional errors along individual row lines R or column lines C, as already described in the introduction. In order to avoid that the majority of the copies of a test result are connected to the same row line R or column line C, the distance between the addresses of the Memory cells containing the copies of a test result are selected accordingly. According to FIG. 2, this is achieved by providing, for a second address part A-DR2, an address 20 which corresponds to the second address part ADR2 of the memory cell of the first group 1 which has been tested in each case, and for example by a controller or a test circuit via the address bus 11 , address distances 31 and 32 are added by means of adder 50. The second address part ADR2 of the address 21 of the memory cell with the first copy of a test result corresponds to the corresponding second address part of the address 20. The address 22 of the memory cell with the second copy of the test result results accordingly from the addition of the second address part ADR2 of the address 20 with the address spacing 30 (or 31). The address 23 of the memory cell with the third copy is calculated from the second address part of the address 20 and twice the value of the distance value 30 (32), which is formed via the multiplier 60. In the case of further copies to be filed, the procedure would continue accordingly.
In Figur 3 ist eine zweite Gruppe 2 von Speicherzellen MC dargestellt, in der mehrere Prüfergebnisse A, B in jeweils mehrfacher Ausführung unter Anwendung der oben genannten Adreßtransformation gespeichert sind. A(l) bedeutet hier die erste Kopie eines Prüfergebnisses A, B(2) die zweite Kopie eines Prüfergebnisses B usw.. In diesem stark vereinfachten Beispiel wurde als Adreßabstand 30 die Anzahl der Zeilenleitungen R plus 1 gewählt (aufsteigende Reihenfolge entlang einer Spaltenleitung C) . Unterteilt man die Adressen in Spal- ten- und Zeilenadressen (die in den Decodern CDEC und RDEC decodiert werden) , erkennt man, daß sich die Spaltenadressen und Zeilenadressen der Speicherzellen der zweiten Gruppe 2 mit den Kopien eines Prüfergebnisses A oder B unterscheiden. Sollen Zeilenleitungen R übersprungen werden, beispielsweise weil typischerweise mehrere nebeneinander liegende Zeilenleitungen R Funktionsfehler aufweisen, wird der Adreßabstand 30 entsprechend vergrößert. Der Abstandswert 30 ist deshalb zu Beginn der Funktionsuberprufung vorteilhafterweise variabel einstellbar. Dem Beispiel nach Figur 3 ist zu entnehmen, daß bei einem Funktionsfehler entlang einer Spaltenleitung C oder Zeilenleitung R (durch je einen Pfeil F gekennzeichnet) das "richtige" Prüfergebnis durch Mehrheitsentscheidung rekonstruierbar ist, da nur eine Kopie eines Prüfergebnisses A, B (im Beispiel A(3), B(2) bzw. A(3), B(3)) von einem derartigen Fehler betroffen ist.FIG. 3 shows a second group 2 of memory cells MC in which a plurality of test results A, B, each in multiple execution, are stored using the address transformation mentioned above. A (l) here means the first copy of a test result A, B (2) the second copy of a test result B etc. In this greatly simplified example, the number of row lines R plus 1 was chosen as the address spacing 30 (ascending order along a column line C ). If one divides the addresses into column and row addresses (which are decoded in the decoders CDEC and RDEC), it can be seen that the column addresses and row addresses of the memory cells of the second group 2 differ with the copies of a test result A or B. If row lines R are to be skipped, for example because typically several row lines R lying next to one another have functional errors, the address spacing 30 is increased accordingly. The distance value 30 is therefore too Start of the function check advantageously adjustable. The example in FIG. 3 shows that in the event of a malfunction along a column line C or row line R (indicated by an arrow F), the "correct" test result can be reconstructed by majority decision, since only one copy of a test result A, B (in the example A (3), B (2) or A (3), B (3)) is affected by such an error.
In Figur 4 ist eine weitere Realisierung einer Adreßtransformationseinheit T dargestellt. Die Adreßbits aO bis a3 und bO bis b3 bilden dabei den zweiten Adreßteil ADR2 der jeweiligen Adressen 40 bzw. 41. Es werden die einzelnen Adreßbits aO bis a3 der Adresse 40 über die Verknüpfungselemente 70 so mitein- ander verknüpft, daß sich eine zufällige Konstellation derA further implementation of an address transformation unit T is shown in FIG. The address bits aO to a3 and bO to b3 form the second address part ADR2 of the respective addresses 40 and 41. The individual address bits aO to a3 of the address 40 are linked to one another via the link elements 70 such that a random constellation of the
Adreßbits bO bis b3 ergibt. Die Adreßbits bO bis b3 bestimmen die jeweilige Speicherzelle innerhalb der zweiten Gruppe 2, in die eine Kopie eines Prüfergebnisses abgelegt wird. Es wird also eine Folge von Adressen 40, die beispielsweise auch wie im vorhergehenden Beispiel von einem Controller oder einer Prüfschaltung zur Verfügung gestellt werden, in eine zufällige Folge von Adressen 41 transformiert. Die Verknüp- fungselemente 70 sind hier als Gatter mit Exklusiv-ODER- Verknüpfung ausgeführt.Address bits bO to b3 result. The address bits b0 to b3 determine the respective memory cell within the second group 2, in which a copy of a test result is stored. A sequence of addresses 40, which are also made available by a controller or a test circuit, for example, as in the previous example, is thus transformed into a random sequence of addresses 41. The logic elements 70 are designed here as gates with an exclusive OR logic.
Die Art der Zufälligkeit wird anhand der Tabelle nach Figur 5, die die Verknüpfungsbeziehung der Signale nach der Anordnung der Figur 4 beschreibt, deutlich: Eine geordnete Folge von Adreßbits aO bis a3 wird in eine ungeordnete Folge von Adreßbits bO bis b3 transformiert, die man in diesem Zusammenhang als zufällige Folge interpretiert. Eine solche zufällige Folge ist hier im Sinne einer pseudozufälligen Folge zu verstehen, wie sie prinzipiell beispielsweise ein gemeinhin bekannter Zufallsgenerator erzeugt. Dementsprechend kann auch die Ausführung der Adreßtransformationseinheit T variieren. In Figur 6 ist im oberen Teil eine zweite Gruppe 2 von Speicherzellen MC dargestellt, in der Kopien eines Prüfergebnisses A an aufeinanderfolgenden Adressen entlang einer Spaltenleitung C abgelegt werden. Die Zahlen 0 bzw. 1 am Rand der einzelnen Zeilen- und Spaltenleitungen geben die Belegung der jeweiligen Bitleitungen aO bis a3 mit einer "log. 0" bzw. "log. l" an. Werden die Bitleitungen aO bis a3 nun vor Ablage der Prüfergebnisse einer Adreßtransformationseinheit T nach Figur 4 zugeführt, werden die Kopien des Prüfergebnisses A zufällig in der zweiten Gruppe 2 der Speicherzellen MC über das Speicherzellenfeld verteilt abgelegt (unterer Teil von Figur 6 mit Belegung der Bitleitungen bO bis b3) .The type of randomness is clear from the table according to FIG. 5, which describes the connection relationship of the signals according to the arrangement of FIG. 4: an ordered sequence of address bits aO to a3 is transformed into an unordered sequence of address bits bO to b3, which are shown in interpreted this context as a random sequence. Such a random sequence is to be understood here in the sense of a pseudo-random sequence, such as that generated in principle by a commonly known random generator. Accordingly, the design of the address transformation unit T can vary. 6 shows a second group 2 of memory cells MC in the upper part, in which copies of a test result A are stored at successive addresses along a column line C. The numbers 0 and 1 on the edge of the individual row and column lines indicate the assignment of the respective bit lines aO to a3 with a "log. 0" or "log. 1". If the bit lines aO to a3 are now fed to an address transformation unit T according to FIG. 4 before the test results are stored, the copies of the test result A are stored randomly in the second group 2 of the memory cells MC distributed over the memory cell array (lower part of FIG. 6 with assignment of the bit lines bO to b3).
Durch eine derartige Adreßtransformation sind Funktionsfehler in einem fehlerbehafteten Speicherzellenfeld der zweitenThrough such an address transformation, functional errors in a faulty memory cell array are the second
Gruppe 2 aus Anwendungssieht statistisch gleich verteilt, wodurch Fehlerkorrekturverfahren, die von einer statistisch gleichmäßigen Verteilung von Funktionsfehlern ausgehen, wieder zuverlässig anwendbar sind. Die Art eines typischen Feh- lerbildes übt dabei keinen Einfluß aus und muß demzufolge auch nicht bekannt sein. Um allerdings bei der Auswertung der in der zweiten Gruppe 2 gespeicherten Prufergebnisse eindeutig die Prüfergebnisse der einzelnen untersuchten Speicherzellen MC der ersten Gruppe 1 rekonstruieren zu können, muß es zu jeder Adresse 40 (aO bis a3) mindestens eine transformierte Adresse 41 (bO bis b3) geben, die einer Adresse 40 zuzuordnen ist. Oder anders ausgedrückt, es darf nicht mehr als eine Adresse 40 auf eine transformierte Adresse 41 abgebildet werden, da sonst eine eindeutige Rekonstruktion nicht mehr möglich ist. Dies wird gemäß der Adreßtransformationseinheit T nach Figur 4 gewährleistet.Group 2 from Application looks statistically evenly distributed, which means that error correction methods, which are based on a statistically uniform distribution of functional errors, can again be used reliably. The type of a typical error pattern has no influence and therefore does not have to be known. However, in order to be able to clearly reconstruct the test results of the individual examined memory cells MC of the first group 1 when evaluating the test results stored in the second group 2, there must be at least one transformed address 41 (bO to b3) for each address 40 (aO to a3). give, which is to be assigned to an address 40. In other words, no more than one address 40 may be mapped to a transformed address 41, since otherwise a clear reconstruction is no longer possible. This is ensured according to the address transformation unit T according to FIG. 4.
Das erfindungsgemäße Verfahren und deren Ausführungsformen können durch eine festverdrahtete Logik, z.B. in Form der Adreßtransformationseinheit T nach den Figuren der Zeichnung, oder programmgesteuert realisiert werden. Im letzteren Fall würde beispielsweise ein Controller oder eine PrüfSchaltung ein entsprechendes Testprogramm abarbeiten, beispielsweise unter Zugrundelegen einer Transformationstabelle nach Art von Figur 5 in einem dazu bereitgestellten Lesespeicher. Der Einsatz dieser beiden Varianten zur Durchführung einer Funkti- onsüberprüfung bei Speichern sind dem Fachmann von der Realisierung von Built-in-Self-Tests bekannt. The method according to the invention and its embodiments can be implemented by hard-wired logic, for example in the form of the address transformation unit T according to the figures in the drawing, or by program control. In the latter case, for example, a controller or a test circuit would be used Execute a corresponding test program, for example on the basis of a transformation table of the type shown in FIG. 5, in a read memory provided for this purpose. The use of these two variants for carrying out a function check on memories is known to the person skilled in the art from the implementation of built-in self-tests.

Claims

Patentansprüche claims
1. Verfahren zur Funktionsüberprüfung von Speicherzellen (MC) eines integrierten Halbleiterspeichers, bei dem - eine erste Gruppe (1) der Speicherzellen (MC) geprüft wird,1. Method for checking the function of memory cells (MC) of an integrated semiconductor memory, in which - a first group (1) of the memory cells (MC) is checked,
- die Prüfergebnisse (A, B) , für jede geprüfte Speicherzelle getrennt, in wenigstens dreifacher Kopie in einer zweiten Gruppe (2) der Speicherzellen (MC) zwischengespeichert werden, - ein Vergleich zwischen den Kopien jedes der Prüfergebnisse (A, B) erfolgt,- the test results (A, B), for each memory cell tested, are temporarily stored in at least three copies in a second group (2) of the memory cells (MC), - a comparison is made between the copies of each of the test results (A, B),
- in Abhängigkeit des Vergleichs der Kopien Information über die Funktionsfähigkeit der Speicherzellen (MC) der ersten Gruppe (1) ermittelt wird und - auf die Speicherzellen (MC) mittels Adressen zugegriffen wird, dadurch gekennzeichnet, daß- Information on the functionality of the memory cells (MC) of the first group (1) is determined as a function of the comparison of the copies and - the memory cells (MC) are accessed by means of addresses, characterized in that
- die Adressen der Speicherzellen (MC) einen ersten Adreßteil (ADRl) umfassen, über den auf die jeweilige Gruppe (1, 2) der Speicherzellen (MC) zugegriffen wird, und einen zweiten- The addresses of the memory cells (MC) comprise a first address part (ADRI), via which the respective group (1, 2) of the memory cells (MC) is accessed, and a second
Adreßteil (ADR2) , über den auf die Speicherzellen (MC) innerhalb der jeweiligen Gruppe (1, 2) zugegriffen wird,Address part (ADR2), via which the memory cells (MC) within the respective group (1, 2) are accessed,
- die Adressen der Speicherzellen (MC) eine Anzahl von Adreßbits (aO; a3) umfassen und - der zweite Adreßteil (ADR2) einer Speicherzelle (MC) der zweiten Gruppe (2) ausgehend von dem entsprechenden zweiten Adreßteil (ADR2) der jeweils geprüften Speicherzelle der ersten Gruppe (1) über eine Adreßtransformation (T) durch Veränderung mindestens eines Adreßbits (aO; a3) erzeugt wird.- The addresses of the memory cells (MC) comprise a number of address bits (aO; a3) and - The second address part (ADR2) of a memory cell (MC) of the second group (2) starting from the corresponding second address part (ADR2) of the memory cell under test the first group (1) is generated via an address transformation (T) by changing at least one address bit (aO; a3).
2. Verfahren zur Funktionsüberprüfung von Speicherzellen (MC) nach Anspruch 1, dadurch gekennzeichnet, daß die Adreßbits (aO; a3) über die Adreßtransformation (T) untereinander verknüpft wer- den, um aus einer Folge von Adressen (40) eine zufällige Folge von transformierten Adressen (41) zu erhalten. 2. Method for checking the function of memory cells (MC) according to claim 1, characterized in that the address bits (aO; a3) are linked to one another via the address transformation (T) in order to obtain a random sequence of addresses from a sequence of addresses (40) to obtain transformed addresses (41).
3. Verfahren zur Funktionsüberprüfung von Speicherzellen (MC) eines integrierten Halbleiterspeichers nach Anspruch 1, bei dem die Speicherzellen (MC) an je eine Zeilenleitung (R) und je eine Spaltenleitung (C) angeschlossen sind und die Adressen in Spaltenadressen und Zeilenadressen decodiert werden, dadurch gekennzeichnet, daß die Adresse einer Speicherzelle der zweiten Gruppe (2) mit einer Kopie eines Prüfergebnisses (A, B) ermittelt wird, indem zu dem zweiten Adreßteil (A-DR2) der geprüften Speicherzelle der ersten Gruppe (1) ein Abstandswert (31, 32) addiert wird, so daß sich die Spaltenadressen und Zeilenadressen der Speicherzellen der zweiten Gruppe (2) mit den Kopien eines der Prüfergebnisse (A, B) unterscheiden.3. The method for checking the function of memory cells (MC) of an integrated semiconductor memory as claimed in claim 1, in which the memory cells (MC) are connected to a row line (R) and a column line (C) and the addresses are decoded into column addresses and row addresses, characterized in that the address of a memory cell of the second group (2) is determined with a copy of a test result (A, B) by adding a distance value (31. to the second address part (A-DR2) of the tested memory cell of the first group (1) , 32) is added so that the column addresses and row addresses of the memory cells of the second group (2) differ with the copies of one of the test results (A, B).
4. Verfahren zur Funktionsüberprüfung von Speicherzellen (MC) nach Anspruch 3, dadurch gekennzeichnet, daß die jeweiligen Speicherzellen der zweiten Gruppe (2), in die die Kopien eines der Prüfergebnisse (A, B) abgelegt werden, in untereinander gleichen adressenmäßigen Abständen angeordnet werden.4. The method for checking the function of memory cells (MC) according to claim 3, characterized in that the respective memory cells of the second group (2), in which the copies of one of the test results (A, B) are stored, are arranged at the same address-related intervals .
5. Verfahren zur Funktionsüberprüfung von Speicherzellen (MC) nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß die Abstandswerte (31, 32) zu Beginn der Funktionsüberprüfung variabel einstellbar sind.5. Method for checking the function of memory cells (MC) according to one of claims 3 or 4, characterized in that the distance values (31, 32) are variably adjustable at the start of the function check.
6. Verfahren zur Funktionsüberprüfung von Speicherzellen (MC) nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der zweite Adreßteil (ADR2) der Adresse (21) der Speicherzelle der zweiten Gruppe (2), die eine erste Kopie eines Prüfergebnisses (A, B) enthält, gleich dem entsprechenden zweiten Adreßteil (ADR2) der Adresse (20) der geprüften Speicherzelle der ersten Gruppe (1) ist und ausgehend von dem zweiten Adreßteil (ADR2) der Adresse (20) dieser Speicherzelle die Adressen (22, 23) der Speicherzellen, die die anderen Kopien des jeweiligen Prüfergebnisses enthalten, ermittelt werden. 6. Method for checking the function of memory cells (MC) according to one of claims 3 to 5, characterized in that the second address part (ADR2) of the address (21) of the memory cell of the second group (2), which a first copy of a test result (A , B) contains the same as the corresponding second address part (ADR2) of the address (20) of the tested memory cell of the first group (1) and, starting from the second address part (ADR2) of the address (20) of this memory cell, contains the addresses (22, 23 ) the Memory cells that contain the other copies of the respective test result are determined.
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