EP0985303A1 - Vorrichtung und verfahren zur taktrückgewinnung und datenregeneration - Google Patents

Vorrichtung und verfahren zur taktrückgewinnung und datenregeneration

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Publication number
EP0985303A1
EP0985303A1 EP98933436A EP98933436A EP0985303A1 EP 0985303 A1 EP0985303 A1 EP 0985303A1 EP 98933436 A EP98933436 A EP 98933436A EP 98933436 A EP98933436 A EP 98933436A EP 0985303 A1 EP0985303 A1 EP 0985303A1
Authority
EP
European Patent Office
Prior art keywords
signal
data
clock
signals
edge
Prior art date
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Withdrawn
Application number
EP98933436A
Other languages
English (en)
French (fr)
Inventor
Günter Weiss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP0985303A1 publication Critical patent/EP0985303A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes

Definitions

  • the invention relates to a device for clock recovery and data regeneration of HDB3-coded data signals, with a device for dividing the data signal into two channels, a threshold value decision device, to which the data signals of the two channels are fed and which generates data signals with two logical states, and a sampling device Sampling of the data signals of the threshold value decision device with a system clock, and with a decoding device for converting the data signal into a coded binary signal.
  • the invention also relates to a method for clock recovery and data regeneration of HDB3-encoded data signals.
  • HDB3 High Efficiency Digital Signal
  • RZ Return to Zero
  • ITU G.703, Annex A A precise definition of the HDB3 code can be found in ITU G.703, Annex A.
  • two binary data signals with the values 0 and 1 are generated from the ternary data signal.
  • the two binary data signals are sampled with a system clock in order to achieve synchronization with the system clock.
  • the two binary data signals are linked and checked for rising signal edges. If a signal edge is detected, a so-called enable signal is generated which serves as a recovered clock signal. Following this signal edge, that is to say the logic 1, one, two or three logic zeros, no signal edge that could trigger the generation of an enable signal can be detected during this period. Instead, one, two or three enable signals are generated in a fixed time frame based on the last detected signal edge.
  • these enable signals are fed to a scanning device which the samples both binary data signals and feeds the resulting data signals to a downstream decoder for generating the decoded binary data signal.
  • This device has the disadvantage that it has a very low jitter tolerance. This is due to the fact that the time window within which error-free scanning by the scanning device is possible, especially with three consecutive logic zeros, is very narrow even with low jitter.
  • the advantage of the device for clock recovery and data regeneration with the features of claim 1 and the method with the features of claim 7 is that a significantly higher jitter tolerance, which is higher by a factor of 2.4, can be achieved.
  • a clock derivation device generates an enable signal at a logic zero when a predetermined number of clock cycles has been detected since the last detected signal edge. Because the enable signal is no longer used to sample the binary data signals fed directly to a decoder, the time windows, that is to say the minimum and maximum number of clock cycles within which an enable signal is generated, can be appreciably increased and thus the Improve jitter tolerance. Further advantageous embodiments result from the subclaims.
  • the clock derivation device has a memory unit which is designed to hold three clock number values.
  • a selection unit is preferably assigned to this storage unit, which outputs one of the three clock number values in sequence.
  • the clock derivation device comprises an edge detection unit to which the two binary data signals are fed and which generates an edge detection signal when a rising edge is detected.
  • the clock derivation device has a counting device which increments a counter as a function of a system clock and which has a reset input which is connected to the output of the logic element.
  • the clock derivation device comprises a comparator, to which the output signal of the counter device and the output signal of the memory unit are fed and which, if they match, generates an enable signal.
  • FIG. 1 shows a block circuit diagram of a device for clock recovery and data regeneration
  • Figure 2 is a block circuit diagram of a scanner which is part of the device shown in Figure 1, and
  • FIG. 3 shows various temporal signal curves which serve to explain the device according to FIG. 1, a partial diagram relating to the generation of an enable signal according to the prior art.
  • FIG. 1 shows a device 1 for clock recovery and data regeneration of HDB3-coded data signals.
  • a device for example, in communication systems that work, for example, with data streams of two megabits per second.
  • it supplies the data signal decoded into a binary signal and, on the other hand, a so-called enable signal, which is the system clock of the transmitter extracted from the data stream.
  • the data signal stream loses its synchronicity to that due to transmission losses or interference system clock on the transmission side, which is also referred to as jitter.
  • the device 1 shown in FIG. 1 comprises a separating device 3, for example in the form of a transformer, which separates a ternary data signal DS present at an input 5 of the device 1 into two binary data signals DS1, DS2.
  • the data signal DS1 with the values 0 and 1 and the data signal DS2 with the values 0 and -1 are thus generated from the ternary data signal DS with the logical values -1.0 +1.
  • These two signals DS1, DS2 are fed to an analog threshold value decider 7. This converts the two signals DS1, DS2 into two signals DS1 1 and DS2 ', which only have the values 1 and 0.
  • the system clock is chosen to be as large as possible, so that signal sampling in a fine grid can be achieved.
  • a system clock ST of 20 MHz is used, for example.
  • the system clock should have at least twice the frequency of the data signal DS.
  • the two sampled data signals DS1, DS2 are an enable signal generator 13 (in the following the ES generator for short), which on the one hand detects rising signal edges in the two input signals DS1 *, DS2 and generates an edge detection signal FL, and on the other hand generates an enable signal ES from the two input data signals, with the system clock ST also providing the ES for synchronization -Generator 13 is supplied.
  • an enable signal generator 13 in the following the ES generator for short
  • the device 1 has an HDB3-BIN decoder 15, to which the enable signal ES, the edge detection signal FL and the system clock ST are supplied in addition to the two signals DS1, DS2 to be decoded.
  • the decoder 15 then provides the decoded binary data signal at an output 17 of the device 1, while the enable signal ES, which is also necessary for further processing, can be tapped off at an output 19.
  • the ES generator 13 comprises an edge detection unit 21, to which the two signals DS1 and DS2 are fed together with the system clock ST and which, upon detection of a rising edge in one of the two Si Signgnnaallee DDSSII and DS2, the edge detection signal FL generated.
  • the ES generator 13 comprises a memory device 23 which has at least three memory cells 25.1 to 25.3 and a selection element 27 which, in the manner of a multiplexer, connects one of the memory cells 25 to an output 29 of the memory device 23.
  • the memory cells 25.1 to 25.3 each serve to store one Value that represents a number of bars and thus a time period. These values can be specified from the outside via an indicated line 31.
  • the signal of one of the memory cells 25 present at the output 29 of the memory device 23 is fed to a comparator 33 as an input signal, a further input of the comparator being acted upon by a signal which is generated by a counter device 35 which increments a counter in the system clock ST becomes.
  • the counting device 35 is reset to a value 0 by a rising signal edge in the signal FL of the edge detection unit 21.
  • the comparator 33 When the two input signals match, that is to say the counter value and the value stored in one of the memory cells 25 match, the comparator 33 generates a signal which is synchronized by a circuit 37, for example a flip-flop, with the system clock ST to the enable Signal ES is processed.
  • a circuit 37 for example a flip-flop
  • the selection element 27 serves to select one of the memory cells 25, the signal for changing from one memory cell to the next being provided by the circuit 37 in the form of the signal ES. Furthermore, the selection element 27 is reset to a known state by the signal FL, so that, for example, the memory cell 25.1 is connected to the output 29.
  • the function of the device 1 will now be explained using the diagrams according to FIG. 3.
  • the diagram according to FIG. 3a shows the original data signal OS in the form of data windows without jitter, a bit sequence "10001" being used in the present exemplary embodiment.
  • FIG. 3b shows the course over time of the combined signals DS1, DS2, with 1-bit signals with minimum, maximum and without jitter being drawn in a time section identified by U instead of the O-bit signals.
  • FIG. 3c shows the system clock ST, which can be seen to have a multiple of the clock of the data signal.
  • the enable signal ES generated by the ES generator 13 is then shown in FIG. 3e, while an explanation of the difference from the prior art in FIG. 3d shows an enable signal as it has been generated so far.
  • the rising edge is used to recover the clock from the two binary data signals DS1, DS2. It ensures that an enable signal ES is generated. This is shown in FIG. 3e in time segment I as signal ESI. By using the rising signal edge, a time-defined enable signal can be generated.
  • the situation is different when the incoming data signals have a logic zero value. Then there is no signal edge to be detected. In this case, the enable signal must rather be estimated.
  • Advantageous with the The HDB3 code used is that a maximum of three consecutive logical zeros can occur in the data signal.
  • the ES generator 13 now generates an ES signal within the time ranges indicated by II to IV in FIG. 3 as follows: With the detection of an ascending signal edge, at least the counter 35 and the selection element 27 are reset. This is due to the comparator 33 in the memory cell
  • the circuit 37 As soon as the two values applied to the comparator 33 match, that is to say after detection of the rising signal edge, a number of clock cycles corresponding to the value of the memory cell 25.1 has expired without detection of an rising signal edge, the circuit 37 generates an enable signal ES. It can be seen from FIG. 3 that there are thirteen clock cycles between the signal ESI and the first estimated signal ES2.
  • the counter 35 continues to count.
  • the selection element is activated by the enable signal ES2 so that it switches to the next memory cell 25.2.
  • the next enable signal ES3 is generated.
  • the value stored in the memory cell 25.2 is 23.
  • the selection element 27 is switched on by the signal ES3, so that now the memory cell 25.3 is connected to the comparator 33. If the counter 35 reaches the value stored in the memory cell 25.3, in the present case 33, a further enable signal ES4 is generated.
  • the next value of the data signal OS must be a logical 1, since three logical O values have already preceded it, so that there is again a defined point in time for generating an enable signal ES5.
  • the counter 35 and the selection element 27 are thus reset and the previously described process begins again.
  • the values 13, 23, 33 are stored in the memory cells 25.1 to 25.3. These values can be calculated as follows:
  • signals S1, S2 and S3 with the respective logical value 1 are shown in time segments II to IV. These are ideal signals that are present without jitter at a logical 1 in the data signal OS. For each of these signals S1 to S3, two signals, shown in dashed lines, are shown, with one signal leading in time and the other signal lagging. These signals are therefore no longer synchronized with the data signals OS and therefore have jitter. Using these jitter signals, time ranges t Eln -t E3n can be calculated within which an enable signal could be generated without errors.
  • Each of the time ranges t Eln to t E3n extends from the end of the rising signal edge of the lagging signal to at the beginning of the signal edge of the leading signal of the subsequent time range.
  • the middle of the time ranges was selected as the point in time for generating an enable signal ES.
  • the time ranges can be extended into sections in which - even with maximum jitter - no data signal can be present, for example between the lagging signal S1 and the leading signal S2 in time periods II and III.
  • the enable signal in conventional systems - as shown in FIG. 3d - is usually generated in such a way that it lies in the middle of the data signal DS1, DS2.
  • the enable signals estimated in time periods II to IV are also strictly based on the middle of the signals S1 to S3 which are not jittery. Since the enable signal according to the prior art is used to sample the data signals DS1, DS2, the time range within which the enable signal could be generated is predetermined by the overlap area of the two jitter signals associated with a signal S1 to S3. The corresponding areas are marked with t Ela to t E3a .
  • time range t E3a is significantly smaller than the possible time range t E3n of the invention, which has a negative influence on the jitter tolerance of the device.
  • the time ranges t Eln to t E3n according to FIG. 3b can be calculated from the maximum edge movement of the data signal given a given jitter, for example ITU G. 823.
  • Another advantage of the present invention is that it is insensitive to the pulse width of the HDB3-encoded data to be regenerated with maximum jitter tolerance.

Landscapes

  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Die Erfindung betrifft eine vorrichtung zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Datensignalen, mit einer Einrichtung (3) zur Aufteilung des Datensignals (DS) auf zwei Kanäle (DS1, DS2), eine Schwellwert-Entscheidereinrichtung (7), der die Datensignale auf den beiden Kanälen zugeführt sind und Datensignale mit zwei logischen Zuständen (low/high) erzeugt, eine Abtasteinrichtung (11) zur Abtastung der Signale der Schwellwert-Entscheidereinrichtung (7) mit einem Systemtakt (ST) und einer Decodiereinrichtung (15) zur Decodierung des codierten Datensignals. Die Erfindung zeichnet sich dadurch aus, daß eine Taktableitungseinrichtung (13) vorgesehen ist, die ein Enable-Signal (ES) bei einer aufsteigenden Signalflanke des Datensignals erzeugt und die bei fehlender Signalflanke nach einer von drei vorgebbaren Taktzahlen ein Enable-Signal (ES) erzeugt und die beiden Datensignale zu einem Ausgangssignal verknüpft, das der Decodiereinrichtung (15) zugeführt ist. Die Erfindung betrifft darüber hinaus ein Verfahren zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Datensignalen.

Description

Vorrichtung und Verfahren zur Taktrückgewinnunq und Datenregeneration
Stand der Technik
Die Erfindung betrifft eine Vorrichtung zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Datensignalen, mit einer Einrichtung zur Aufteilung des Datensignals auf zwei Kanäle, einer Schwellwert-Entscheidereinrichtung, der die Datensignale der beiden Kanäle zugeführt sind und Datensignale mit zwei logischen Zuständen erzeugt, einer Abtasteinrichtung zur Abtastung der Datensignale der Schwellwert-Entscheidereinrichtung mit einem Systemtakt, und mit einer Decodiereinrichtung zum Umsetzen des Datensignals in ein codiertes binäres Signal. Die Erfindung betrifft darüber hinaus ein Verfahren zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Datensignalen.
Insbesondere im Bereich der Kommunikationstechnik werden zur Datenübertragung Datensignale eingesetzt, die nach dem HDB3-Verfahren codiert sind. Es handelt sich bei diesem HDB3-Code um einen ternären Code, der die Werte +1,0 -1 zuläßt und nach maximal drei aufeinanderfolgenden Nullbits einen Wert +1 oder -1 liefert. Das HDB3-Datensignal selbst besitzt eine RZ (Return to Zero) -Signalform, das heißt, die logische Eins wird in zeitlicher Hinsicht kürzer codiert als die logische Null. Eine genaue Definition des HDB3-Codes findet sich in ITU G.703, Annex A.
Bei der aus dem Stand der Technik bekannten Vorrichtung zur Taktrückgewinnung und Datenregeneration werden aus dem ternären Datensignal zwei binäre Datensignale mit den Werten 0 und 1 erzeugt. Darüber hinaus werden die beiden binären Datensignale mit einem Systemtakt abgetastet, um eine Synchronisation mit dem Systemtakt zu erreichen.
Zur Taktrückgewinnung werden die beiden binären Datensignale verknüpft und auf ansteigende Signalflanken geprüft. Im Falle einer Detektion einer Signalflanke wird ein sogenanntes Enable-Signal generiert, das als rückgewonnenes Taktsignal dient. Folgen dieser Signalflanke, das heißt der logischen 1, eine, zwei oder drei logische Nullen, kann in diesem Zeitraum keine Signalflanke detektiert werden, die die Erzeugung eines Enable-Signals auslösen könnte. Stattdessen wird in einem fest vorgegebenen Zeitrahmen, ausgehend von der letzten detek- tierten Signalflanke, ein, zwei oder drei Enable- Signale erzeugt.
Diese Enable-Signale werden bei der bekannten Vorrichtung einer Abtastvorrichtung zugeführt, die die beiden binären Datensignale abtastet und die sich daraus ergebenden Datensignale einem nachgeordneten Decodierer zur Erzeugung des decodierten binären Datensignals zuführt.
Diese Vorrichtung hat den Nachteil, daß sie eine sehr geringe Jitterverträglichkeit aufweist. Dies liegt daran, daß das Zeitfenster innerhalb dem eine fehlerfreie Abtastung durch die Abtastvorrichtung möglich ist, insbesondere bei drei aufeinanderfolgenden logischen Nullen schon bei geringem Jitter sehr schmal ist.
Vorteile der Erfindung
Der Vorteil der Vorrichtung zur Taktrückgewinnung und Datenregeneration mit den Merkmalen des Anspruchs 1 und des Verfahrens mit den Merkmalen des Anspruchs 7 liegt darin, daß sich eine deutlich höhere Jitterverträglichkeit, die um den Faktor 2,4 höher ist, erzielen läßt.
Eine erfindungsgemäße Taktableitungseinrichtung erzeugt ein Enable-Signal bei einer logischen Null dann, wenn eine vorgegebene Anzahl an Takten seit der letzten detektierten Signalflanke erfaßt wurde. Dadurch, daß das Enable-Signal nicht mehr zur Abtastung der binären einem Decodierer direkt zugeführten Datensignale eingesetzt wird, lassen sich die Zeitfenster, das heißt die minimale und maximale Anzahl der Takte, innerhalb der ein Enable-Signal generiert wird, spürbar vergrößern und damit die Jitterverträglichkeit verbessern. Weitere vorteilhafte Ausfuhrungsformen ergeben sich aus den Unteransprüchen.
In einer vorteilhaften Ausführungsform weist die Taktableitungseinrichtung eine Speichereinheit auf, die zur Aufnahme von drei Taktanzahl-Werten ausgelegt ist.
Vorzugsweise ist dieser Speichereinheit eine Auswahleinheit zugeordnet, die der Reihe nach einen der drei Taktanzahl-Werte ausgibt.
In einer weiteren vorteilhaften Ausfuhrungsfor umfaßt die Taktableitungseinrichtung eine Flankende- tektionseinheit, der die beiden binären Datensignale zugeführt sind und die bei Detektion einer aufsteigenden Flanke ein Flankendetektinssignal erzeugt.
In einer weiteren vorteilhaften Ausführungsform weist die Taktableitungseinrichtung eine Zähleinrichtung auf, die abhängig von einem Systemtakt einen Zähler inkrementiert, und die einen Rücksetzeingang umfaßt, der mit dem Ausgang des Verknüpfungsglieds verbunden ist.
In einer weiteren vorteilhaften Ausführungsform umfaßt die Taktableitungseinrichtung einen Vergleicher, dem das Ausgangssignal der Zählereinrichtung und das Ausgangssignal der Speichereinheit zugeführt ist und die bei Übereinstimmung ein Enable- Signal generiert. Zeichnung
Die Erfindung wird nun anhand eines Ausführungsbei- spiels mit Bezug auf die Zeichnungen näher erläutert. Dabei zeigen:
Figur 1 ein Blockschaltdiagramm einer Vorrichtung zur Taktrückgewinnung und Datenregeneration,
Figur 2 ein Blockschaltdiagramm einer Abtasteinrichtung, die Teil der in Figur 1 gezeigten Vorrichtung ist, und
Figur 3 verschiedene zeitliche Signalverläufe, die der Erläuterung der Vorrichtung gemäß Figur 1 dienen, wobei ein Teildiagramm die Erzeugung eines Enable-Signals nach dem Stand der Technik betrifft.
Ausführungsbeispiel
Figur 1 zeigt eine Vorrichtung 1 zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Da- tensignalen. Eine solche Vorrichtung wird beispielsweise in Kommunikationssystemen eingesetzt, die beispielsweise mit Datenströmen von zwei Megabit pro Sekunde arbeiten. Sie liefert einerseits das in ein binäres Signal decodierte Datensignal und andererseits ein sogenanntes Enable-Signal, bei dem es sich um den aus dem Datenstrom extrahierten Systemtakt des Senders handelt. Aufgrund von Über- tragungsverlusten oder Störeinwirkungen verliert der Datensignalstrom seine Synchronität zu dem sendeseitigen Systemtakt, was auch als Jitter bezeichnet wird. Diese Synchronisationsstörungen erschweren die Datenregeneration, da die zeitliche Lage eines erwarteten Datensignals nicht exakt, sondern lediglich als Zeitbereich angebbar ist.
Die in Figur 1 gezeigte Vorrichtung 1 umfaßt eine Trenneinrichtung 3 , beispielsweise in Form eines Übertragers, die ein ternäres an einem Eingang 5 der Vorrichtung 1 anliegendes Datensignal DS in zwei binäre Datensignale DSl, DS2 auftrennt. Aus dem ternären Datensignal DS mit den logischen Werten -1,0 +1 wird somit das Datensignal DSl mit den Werten 0 und 1 und das Datensignal DS2 mit den Werten 0 und -1 erzeugt. Diese beiden Signale DSl, DS2 werden einem analogen Schwellwert-Entscheider 7 zugeführt. Dieser setzt die beiden Signale DSl, DS2 in zwei Signale DSl1 und DS2 ' um, die lediglich noch die Werte 1 und 0 aufweisen.
Zur Synchronisation mit einem Systemtakt ST, der an einem Eingang 9 der Vorrichtung 1 anliegt, werden die beiden Signale DSl1 und DS2 ' mit dem Systemtakt ST mittels einer Abtasteinrichtung 11 zu Signalen DSl , DS2 abgetastet. Zur Erzielung einer möglichst hohen Jitterverträglichkeit wird der Systemtakt möglichst groß gewählt, so daß eine Signalabtastung in feinem Raster erzielbar ist. Bei einer Signalfrequenz von 2 MHz des Datensignals DS wird beispielsweise ein Systemtakt ST von 20 MHz verwendet. Der Systemtakt sollte mindestens jedoch die doppelte Frequenz des Datensignals DS besitzen.
Die beiden abgetasteten Datensignale DSl , DS2 werden einem Enable-Signal-Generator 13 (im folgen- den kurz ES-Generator genannt) zugeführt, der einerseits in den beiden Eingangssignalen DSl*, DS2 aufsteigende Signalflanken detektiert und ein Flankendetektionssignal FL generiert, und andererseits ein Enable-Signal ES aus den beiden Eingangsdatensignalen erzeugt, wobei zur Synchronisation ebenfalls der Systemtakt ST dem ES-Generator 13 zugeführt wird.
Zur Decodierung des Datensignals DSl ,DS2* weist die Vorrichtung 1 schließlich einen HDB3-BIN-Deco- dierer 15 auf, dem neben den beiden zu decodierenden Signalen DSl , DS2 das Enable-Signal ES, das Flankendetektionssignal FL und der Systemtakt ST zugeführt werden. An einem Ausgang 17 der Vorrichtung 1 stellt der Decodierer 15 dann das decodierte binäre Datensignal zur Verfügung, während das zur Weiterverarbeitung ebenfalls notwendige Enable-Signal ES an einem Ausgang 19 abgreifbar ist.
Der ES-Generator 13 umfaßt, wie in Figur 2 dargestellt, eine Flankendetektionseinheit 21, dem die beiden Signale DSl und DS2 zusammen mit dem Systemtakt ST zugeführt sind und die bei Detektion einer aufsteigenden Flanke in einem der beiden S Siiggnnaallee DDSSll und DS2 das Flankendetektionssignal FL generiert.
Desweiteren umfaßt der ES-Generator 13 eine Speichereinrichtung 23, die zumindest drei Speicherzellen 25.1 bis 25.3 aufweist sowie ein Auswahlelement 27, das in der Art eines Multiplexers eine der Speicherzellen 25 mit einem Ausgang 29 der Speichereinrichtung 23 verbindet. Die Speicherzellen 25.1 bis 25.3 dienen jeweils zur Speicherung eines Werts, der eine Anzahl von Takten und damit eine Zeitperiode repräsentiert. Diese Werte sind über eine angedeutete Leitung 31 von außen vorgebbar.
Das am Ausgang 29 der Speichereinrichtung 23 anliegende Signal einer der Speicherzellen 25 wird einem Vergleicher 33 als Eingangssignal zugeführt, wobei ein weiterer Eingang des Vergleichers mit einem Signal beaufschlagt ist, das von einer Zähleinrichtung 35, die einen Zähler im Systemtakt ST inkre- entiert, erzeugt wird. Die Zähleinrichtung 35 wird durch eine aufsteigende Signalflanke im Signal FL der Flankendetektionseinheit 21 auf einen Wert 0 zurückgesetzt.
Der Vergleicher 33 erzeugt bei Übereinstimmung der beiden Eingangssignale, das heißt einer Übereinstimmung des Zählerwerts und des in einem der Speicherzellen 25 abgelegten Werts, ein Signal, das von einer Schaltung 37, beispielsweise einem Flip- Flop, synchronisiert mit dem Systemtakt ST zu dem Enable-Signal ES verarbeitet wird.
Wie bereits erwähnt, dient das Auswahlelement 27 zum Auswählen einer der Speicherzellen 25, wobei das Signal zum Wechseln von einer Speicherzelle zur nächsten die Schaltung 37 in Form des Signals ES liefert. Desweiteren wird das Auswahlelement 27 durch das Signal FL auf einen bekannten Zustand zurückgesetzt, so daß beispielsweise die Speicherzelle 25.1 mit dem Ausgang 29 verbunden ist.
Die Funktion der Vorrichtung 1 soll nun anhand der Diagramme gemäß Figur 3 erläutert werden. So zeigt das Diagramm gemäß Figur 3a das Originaldatensignal OS in Form von Datenfenstern ohne Jitter, wobei im vorliegenden Ausführungsbeispiel eine Bitfolge "10001" zugrundegelegt wird.
In der Figur 3b ist der zeitliche Verlauf der zusammengefaßten Signale DSl , DS2 erkennbar, wobei in einem mit U gekennzeichneten zeitlichen Abschnitt statt der O-Bit-Signale 1-Bit-Signale mit minimalem, maximalem und ohne Jitter eingezeichnet sind.
In Figur 3c ist der Systemtakt ST dargestellt, der erkennbar ein Vielfaches des Takts des Datensignals aufweist.
In Figur 3e ist dann das von dem ES-Generator 13 erzeugte Enable-Signal ES dargestellt, während zur Erläuterung und Verdeutlichung des Unterschieds zum Stand der Technik in Figur 3d ein Enable-Signal dargestellt ist, wie es bisher erzeugt wurde.
Zur Rückgewinnung des Taktes aus den beiden binären Datensignalen DSl , DS2 wird im vorliegenden Ausführungsbeispiel die ansteigende Flanke benutzt. Sie sorgt dafür, daß ein Enable-Signal ES erzeugt wird. Dies ist in der Figur 3e im Zeitabschnitt I als Signal ESI dargestellt. Durch die Nutzung der aufsteigenden Signalflanke läßt sich also ein zeitlich definiertes Enable-Signal erzeugen.
Anders verhält es sich dann, wenn die eingehenden Datensignale den Wert logisch Null aufweisen. Dann nämlich ist keine zu detektierende Signalflanke vorhanden. In diesem Fall muß das Enable-Signal vielmehr geschätzt werden. Vorteilhaft bei dem ver- wendeten HDB3-Code ist, daß maximal drei aufeinanderfolgende logische Nullen im Datensignal auftreten können.
Der ES-Generator 13 erzeugt nun innerhalb der in Figur 3 mit II bis IV angedeuteten Zeitbereiche ein ES-Signal wie folgt: Mit der Detektion einer aufsteigenden Signalflanke werden zumindest der Zähler 35 sowie das Auswahlelement 27 zurückgesetzt. Damit liegen am Vergleicher 33 der in der Speicherzelle
25.1 abgelegte Wert und der Wert des Zählers 35, der zunächst 0 ist, an. Sobald die am Vergleicher 33 anliegenden beiden Werte übereinstimmen, das heißt nach Detektion der aufsteigenden Signalflanke ist eine dem Wert der Speicherzelle 25.1 entsprechende Anzahl an Takten ohne Detektion einer aufsteigenden Signalflanke abgelaufen, wird durch die Schaltung 37 ein Enable-Signal ES erzeugt. Aus der Figur 3 ergibt sich, daß zwischen dem Signal ESI und dem ersten geschätzten Signal ES2 dreizehn Takte liegen.
Sofern keine aufsteigende Signalflanke detektiert wird, zählt der Zähler 35 weiter. Durch das Enable- Signal ES2 wird das Auswahlelement so angesteuert, daß es auf die nächste Speicherzelle 25.2 schaltet.
Erreicht der Zähler 35 den in der Speicherzelle
25.2 abgelegten höheren Wert, so wird das nächste Enable-Signal ES3 erzeugt. Im vorliegenden Ausfüh- rungsbeispiel beträgt der in der Speicherzelle 25.2 abgelegte Wert 23.
Durch das Signal ES3 wird das Auswahlelement 27 weitergeschaltet, so daß nunmehr die Speicherzelle 25.3 mit dem Vergleicher 33 verbunden ist. Erreicht der Zähler 35 den in der Speicherzelle 25.3 gespeicherten Wert, im vorliegenden Fall 33, so wird ein weiteres Enable-Signal ES4 erzeugt.
Der nächste Wert des Datensignals OS muß eine logische 1 sein, da bereits drei logische O-Werte vorausgingen, so daß wiederum ein definierter Zeitpunkt zur Erzeugung eines Enable-Signals ES5 vorliegt. Der Zähler 35 sowie das Auswahlelement 27 werden damit zurückgesetzt und der zuvor beschriebene Ablauf beginnt von neuem.
Im vorliegenden Ausführungsbeispiel sind in den Speicherzellen 25.1 bis 25.3, also die Werte 13, 23, 33 abgespeichert. Diese Werte lassen sich wie folgt berechnen:
In dem Diagramm gemäß Figur 3b sind in den Zeitabschnitten II bis IV Signale Sl, S2 und S3 mit dem jeweiligen logischen Wert 1 dargestellt. Es handelt sich dabei um ideale Signale, die ohne Jitter bei einer logischen 1 im Datensignal OS vorlägen. Zu jedem dieser Signale Sl bis S3 sind jeweils zwei zeitlich versetzt liegende, gestrichelt dargestellte Signale eingezeichnet, von denen jeweils ein Signal zeitlich vorauseilt und das andere Signal zeitlich nacheilt. Diese Signale sind also nicht mehr synchronisiert mit den Datensignalen OS, weisen also einen Jitter auf. Anhand dieser Jitter- signale lassen sich Zeitbereiche tEln-tE3n berechnen, innerhalb denen ein Enable-Signal fehlerfrei erzeugt werden könnte. Jeder der Zeitbereiche tEln bis tE3n erstreckt sich von dem Ende der aufsteigenden Signalflanke des nacheilenden Signals bis zum Beginn der Signalflanke des vorauseilenden Signals des nachfolgenden Zeitbereichs. Im vorliegenden Ausführungsbeispiel wurde als Zeitpunkt zur Erzeugung eines Enable-Signals ES jeweils die Mitte der Zeitbereiche ausgewählt.
Dadurch, daß das Enable-Signal ES nicht zum Abtasten der Datensignale DSl , DS2 eingesetzt wird, lassen sich die Zeitbereiche in Abschnitte ausdehnen, in denen - auch bei maximalem Jitter- kein Datensignal vorliegen kann, beispielsweise zwischen dem nacheilenden Signal Sl und dem vorauseilenden Signal S2 in den Zeitbereichen II und III.
Demgegenüber wird das Enable-Signal in herkömmlichen Systemen -wie in Figur 3d gezeigt- üblicherweise so erzeugt, daß es jeweils in der Mitte des Datensignals DSl , DS2 liegt. Auch die in den Zeitabschnitten II bis IV geschätzten Enable-Si- gnale orientieren sich streng an der Mitte der nicht mit Jitter behafteten Signale Sl bis S3. Da das Enable-Signal gemäß Stand der Technik zur Abtastung der Datensignale DSl , DS2 eingesetzt wird, wird der Zeitbereich, innerhalb dem das Enable- Signal erzeugt werden könnte, vorgegeben durch den Überlappungsbereich der beiden einem Signal Sl bis S3 zugehörigen Jittersignale. Die entsprechenden Bereiche sind mit tEla bis tE3a gekennzeichnet. Deutlich zu erkennen ist, daß im Zeitabschnitt IV der Zeitbereich tE3a gegenüber dem möglichen Zeitbereich tE3n der Erfindung deutlich geringer ist, was die Jitterverträglichkeit der Vorrichtung negativ beeinflußt. Die Zeitbereiche tEln bis tE3n gemäß Figur 3b lassen sich -wie bereits erwähnt- aus der maximalen Flankenbewegung des Datensignals bei vorgegebenem Jitter, zum Beispiel ITU G. 823, berechnen.
Ein weiterer Vorteil der vorliegenden Erfindung ist darin zu sehen, daß sie unempfindlich gegenüber der Pulsbreite der zu regenerierenden HDB3-codierten Daten bei maximaler Jitterverträglichkeit ist.

Claims

Ansprüche
1. Vorrichtung zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Datensignalen, mit einer Einrichtung (3) zur Aufteilung des Datensignals (DS) auf zwei Kanäle (DS1,DS2) , eine Schwellwert- Entscheidereinrichtung (7) , der die Datensignale auf den beiden Kanälen zugeführt sind und Datensignale mit zwei logischen Zuständen (low/high) erzeugt, eine Abtasteinrichtung (11) zur Abtastung der Signale der Schwellwert-Entscheidereinrichtung (7) mit einem Systemtakt (ST) und einer Decodiereinrichtung (15) zur Decodierung des codierten Datensignals, dadurch gekennzeichnet, daß eine Taktableitungseinrichtung (13) vorgesehen ist, die ein Enable-Signal (ES) bei einer aufsteigenden Signalflanke des Datensignals erzeugt und die bei fehlender Signalflanke nach einer von drei vorgebbaren Taktzahlen ein Enable-Signal (ES) erzeugt, daß die Ausgangssignale (DSl , DS2 ) der Abtasteinrichtung (11) zugeführt sind, und daß der Decodiereinrichtung (15) ein Flankendetektionssignal (FL) zugeführt ist.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Taktableitungseinrichtung (13) eine Speichereinrichtung (23) umfaßt, die zur Aufnahme von drei Taktanzahl-Werten ausgelegt ist.
3. Vorrichtung nach Anspruch 2 , dadurch gekennzeichnet, daß die Speichereinheit (23) eine Auswahleinheit (27) umfaßt, die drei Taktanzahl-Werte der Reihe nach ausgibt.
4. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Taktableitungseinrichtung (13) eine Flankendetektionseinheit (21) umfaßt, das die beiden Eingangssignale (DSl , DS ) detektiert und bei einer aufsteigenden Flanke das Flankendetektionssignal (FL) generiert.
5. Vorrichtung nach Anspruch 4 , dadurch gekennzeichnet, daß die Taktableitungseinrichtung (13) eine Zähleinrichtung (35) umfaßt, die einen Rücksetzeingang aufweist, der mit dem Ausgang der Flankendetektionseinheit (21) verbunden ist.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Taktableitungseinrichtung (13) eine Vergleichereinrichtung (33) umfaßt, der das Ausgangssignal der Zähleinrichtung (35) und das Ausgangssignal der Speichereinheit (23) zugeführt sind.
7. Verfahren zur Taktrückgewinnung und Datenregeneration von HDB3-codierten Datensignalen, die zunächst in zwei binäre Datensignalkanäle aufgeteilt und mit einem Systemtakt abgetastet werden, dadurch gekennzeichnet, daß die beiden Datensignalkanäle zur Decodierung an einen Decodierer geführt werden, daß bei Detektion einer Signalflanke in den Datensignalen (DSl , DS2 ) ein Enable-Signal (ES) zur Taktrückgewinnung erzeugt und ein Zähler (35) initialisiert und aktiviert wird, daß bei Erreichen eines von drei vorgebbaren Zählerständen jeweils ein Enable-Signal zur Taktrückgewinnung erzeugt wird, daß das Enable-Signal (ES) zur Datenregeneration dem Decodierer zugeführt wird, und daß dem Decodierer (15) ein Flankendetektionssignal (FL) zugeführt wird, daß bei Detektion einer aufsteigenden Flanke in den Datensignalen erzeugt wird.
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